JPH11213691A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPH11213691A
JPH11213691A JP859298A JP859298A JPH11213691A JP H11213691 A JPH11213691 A JP H11213691A JP 859298 A JP859298 A JP 859298A JP 859298 A JP859298 A JP 859298A JP H11213691 A JPH11213691 A JP H11213691A
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JP
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memory cell
cell array
defective
spare
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JP859298A
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Masao Kuriyama
正男 栗山
Tadayuki Taura
忠行 田浦
Sakatoshi Saito
栄俊 斉藤
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Toshiba Corp
Original Assignee
Toshiba Corp
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
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    • G11C16/10—Programming or data input circuits
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    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells

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Abstract

(57)【要約】 【課題】回路構成及びレイアウトが複雑化し、消去前書
き込みの制御が複雑であった。 【解決手段】メモリセルアレイ１１のアドレスを順次発
生するアドレスカウンタ１９の最上位にはバイナリカウ
ンタ２２が設けられている。このバイナリカウンタ２２
はメモリセルアレイの消去前書き込みが終了すると、強
制的にスペアロウ１２を選択し、消去前書き込みを可能
とする。消去前書き込みにおいて、ベリファイを行うか
否かは不良アドレス記憶部２１から出力される一致信号
ＲＤＨＩＴの状態で判別する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えばＥＥＰＲＯ
ＭやフラッシュＥＥＰＲＯＭ等に係わり、特に、消去前
に書き込みを行う不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭ
等の不揮発性半導体記憶装置のメモリセルは、スタック
構造のフローティングゲートとコントロールゲートを有
するトランジスタによって構成されている。例えばＮＯ
Ｒ型のメモリセルアレイからなるフラッシュＥＥＰＲＯ
Ｍにデータを書き込む場合、コントロールゲートとドレ
インの相互間に書き込み電圧を印加してチャネルホット
エレクトロンを発生させ、このホットエレクトロンをフ
ローティングゲートに注入する。
【０００３】また、セルに書き込まれたデータを消去す
る場合、ソースとコントロールゲートの相互間に高電圧
を印加してフローティングゲートに捕獲された電子をト
ンネル現象によってソースに放出させている。
【０００４】上記消去時に問題となるのは、メモリセル
の閾値電圧が負となる過消去である。過消去状態のセル
（過消去セルと言う）が発生した場合、そのセルは非選
択状態でもオン状態となっている。このため、過消去セ
ルが接続されたビット線にデータ“０”を記憶したオフ
状態のセルが接続されている場合、そのセルを選択して
もデータを正しく読み出すことができない。
【０００５】この過消去を防止するため、フラッシュＥ
ＥＰＲＯＭでは、データの消去とベリファイを繰り返し
実行し、最も消去の遅いセルの閾値電圧が所望の電圧以
下となった時点で消去を終了している。この一連の動作
はチップ内に内蔵した自動消去制御部で実行している。
【０００６】しかし、フラッシュＥＥＰＲＯＭの閾値電
圧の分布は、２Ｖ以上であり、閾値電圧の分布が１Ｖ以
内に収束する紫外線消去の場合と比較してかなり大き
い。このため、読み出し電圧の最低値が制限され、特
に、読み出し電圧の低電圧化に対する制約となってい
る。
【０００７】そこで、消去後の閾値電圧の分布を狭める
ため、フラッシュＥＥＰＲＯＭでは、消去電圧を印加す
る前に、アレイ内の全セルに対して書き込みを行い、フ
ローティングゲートに電子が注入された状態に揃える消
去前書き込み動作を行っている。この消去前書き込み動
作は、チップ内に内蔵した自動消去制御部で実行してい
る。具体的には、書き込みデータを“０”に固定し、消
去ブロックのアドレスを変えながら全アドレスに対して
書き込みを行う。
【０００８】この消去前書き込みは、２通り考えられ
る。第１の方法は、メモリセルアレイ内のデータに関係
なく書き込みを行う方法である。この場合、図７に示す
ように、アドレスをインクリメントしながら、全メモリ
セルにデータ“０”を書き込む。この方法は、セルの閾
値電圧をベリファイせず、セルの閾値電圧が十分上がる
時間を設定して書き込みを行う。このため、第１の方法
により消去前書き込みを行った場合、セルのフローティ
ングゲートに必要以上の電子が注入されるおそれがあ
る。
【０００９】第２の方法は、メモリセルアレイ内のデー
タをチェックし、閾値電圧の低いセルに対してのみ書き
込みを行う方法である。この場合、図８に示すように、
書き込み前にメモリセルの閾値電圧をベリファイし（Ｓ
Ｔ７１、ＳＴ７２）、閾値電圧の低いセルに対してのみ
書き込みを行う（ＳＴ７３、ＳＴ７４）。この後、ベリ
ファイを行い、書き込みが不足している場合、再書き込
みする。この動作を、アドレスをインクリメントしなが
ら、全メモリセルに対して行う。第２の方法によれば、
閾値電圧を揃えることができる。
【００１０】
【発明が解決しようとする課題】ところで、消去するア
レイ内に不良ロウを置き換えるためのスペアロウがある
場合、これら不良ロウもしくは未使用のスペアロウに接
続されたメモリセルを過消去状態としないため、不良ロ
ウもしくは未使用のスペアロウに対しても消去前書き込
みを行う必要がある。
【００１１】しかし、フローティングゲートとコントロ
ールゲートがショートするような不良が有る場合、この
不良セルに対して、書き込みを行ってもこのセルは常に
オン状態である。このため、このようなセルに、図８に
示すようなベリファイを含むシーケンスにより書き込み
を行った場合、閾値電圧が上昇しないため、このシーケ
ンスが終了しない。したがって、このような不良ロウに
対しては、消去前書き込みを行ってもベリファイを行っ
てはならない。
【００１２】従来、フラッシュＥＥＰＲＯＭにおいて、
図８に示すベリファイを含む消去前書き込みを行う場合
は、図９、図１０、図１１に示すようにして実行してい
た。すなわち、正常なロウのメモリセルを順次ベリファ
イして書き込みを行い、不良アドレスにヒットした場合
は、スペアロウのメモリセルをベリファイして書き込
む。具体的には、図９（ａ）に示すように、内蔵された
アドレスカウンタ９１、アドレスバッファ９２、ロウデ
コーダ９３に応じて、メモリセルアレイ９４内のロウを
順次選択し、この選択されたロウに接続されたセルのデ
ータをベリファイし、閾値電圧が低いセルに対して書き
込みを行う（図１１、ステップＳＴ１０１〜ＳＴ１０
７）。
【００１３】不良アドレスが選択された場合、ヒューズ
を含む不良アドレス記憶部９５から出力される置き換え
信号ＲＤＨＩＴがハイレベル“Ｈ”となり、ロウデコー
ダ９３に代わってスペアデコーダ（ＳＤＣ）９６がスペ
アロウ９７を選択する。この状態で、スペアロウに接続
されたセルのデータをベリファイした後、書き込みを行
う。ここで、ロウデコーダ９３には、ロウレベル“Ｌ”
の置き換え禁止信号ＲＤＤＩＳが供給されている。
【００１４】この場合、不良ロウは選択されないため、
ベリファイ及び書き込みは行われない。また、メモリセ
ルアレイ９４に不良がない場合、スペアロウ９７は選択
されないため、図９（ｂ）に示すように未使用となる。
【００１５】メモリセルアレイ９４内の最終ロウの処理
が終了した後、上記不良ロウもしくは未使用のスペアロ
ウに対して書き込みを行う。メモリセルアレイ９４が不
良ロウを含む場合、図１０（ａ）に示すように、不良ア
ドレス記憶部９５からメモリセルアレイ９４の不良ロウ
のアドレスを読み出してアドレスバッファ９２に設定す
る（ＳＴ１０８）。これとともに、不良アドレス記憶部
９５から出力されるスペア使用信号ＳＰＥをハイレベ
ル、置き換え禁止信号ＲＤＤＩＳをハイレベルとするこ
とにより、不良ロウを選択する。この状態において、不
良ロウに対してベリファイをせず書き込みのみを行う
（ＳＴ１０９〜ＳＴ１１２）。
【００１６】一方、メモリセルアレイ９４が不良ロウを
含まない場合、不良アドレス記憶部９５から出力される
スペア使用信号ＳＰＥがローレベルとされる。このた
め、図１０（ｂ）に示すように、未使用のスペアロウが
強制的に選択される（ＳＴ１０９、ＳＴ１１３）。この
状態で、スペアロウに対してベリファイをせず書き込み
のみを行う（ＳＴ１１１、ＳＴ１１２）。
【００１７】しかしながら、上記消去前書き込みは、不
良ロウ専用のシーケンスを含み、自動消去回路を複雑と
する要因となっていた。また、不良アドレス記憶部９５
から不良ロウのアドレスを読み出してアドレスバッファ
９２にフィードバックする必要があり、回路構成が複雑
となる要因となっていた。
【００１８】すなわち、前記不良アドレス記憶部９５
は、図１２に示すように、不良アドレスを記憶する例え
ばヒューズからなる記憶素子２３ａ、供給されたアドレ
スと不良アドレスとを比較する一致検出回路２３ｂ、こ
の一致検出回路２３ｂの出力端に接続され、一致信号Ｒ
ＤＨＩＴを出力するバッファ回路２３ｅ、前記記憶素子
２３ａに接続され、スペア使用信号ＳＰＥを出力するバ
ッファ回路２３ｃ、前記記憶素子２３ａに接続され、不
良アドレスを読み出し、アドレスバッファにフィードバ
ックするバッファ回路２３ｄを有する必要がある。この
ため、回路構成及びレイアウトが複雑となる要因となっ
ていた。
【００１９】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、回路構成及
びレイアウトの複雑化を防止し、消去前書き込みの制御
を容易化することが可能な不揮発性半導体記憶装置を提
供することである。
【００２０】
【課題を解決するための手段】本発明は、上記課題を解
決するため、複数のロウを有するメモリセルアレイと、
前記メモリセルアレイの不良ロウを救済するためのスペ
アロウと、消去前書き込み時に前記メモリセルアレイの
ロウを順次選択するための信号を発生するカウンタと、
前記カウンタが発生する信号に応じて、前記メモリセル
アレイのロウを選択するロウデコーダと、前記メモリセ
ルアレイの不良ロウのアドレスを記憶し、前記カウンタ
により発生された信号で選択されるロウのアドレスが前
記記憶されたアドレスと一致した場合、一致信号を発生
する不良アドレス記憶部と、前記メモリセルアレイの不
良ロウと置き換えられる前記スペアロウを選択するスペ
アロウデコーダと、前記カウンタがメモリセルアレイの
最終ロウを示す信号を発生後、前記スペアロウを選択
し、メモリセルアレイを非選択とする制御信号を発生す
る信号発生回路と、前記消去前書き込み時に前記カウン
タにより発生される信号、前記信号発生回路から出力さ
れる制御信号、及び前記不良アドレス記憶部から出力さ
れる一致信号とに応じて、前記メモリセルアレイの全ロ
ウに対して書き込みを行い、この後、前記スペアロウに
対して書き込みを行う制御部とを具備している。
【００２１】前記信号発生回路は、前記カウンタの上位
に付加されたバイナリカウンタからなる。前記制御部
は、前記信号発生回路から出力される制御信号と、前記
不良アドレス記憶部から出力される一致信号とに応じ
て、前記メモリセルアレイの正常なロウに接続されたメ
モリセルをベリファイし、このメモリセルが書き込み不
足の場合、書き込みを行い、不良ロウについてはベリフ
ァイせずに書き込みを行い、前記スペアロウについて
は、ベリファイせずに書き込みを行う。
【００２２】前記制御部は、前記信号発生回路から出力
される制御信号と、前記不良アドレス記憶部から出力さ
れる一致信号とに応じて、前記メモリセルアレイの正常
なロウに接続されたメモリセルをベリファイし、このメ
モリセルが書き込み不足の場合、書き込みを行い、不良
ロウについてはベリファイせずに書き込みを行い、前記
スペアロウについては、ベリファイ及び書き込みを行
う。
【００２３】また、この発明は、複数のロウを有するメ
モリセルアレイと、前記メモリセルアレイの不良ロウを
救済するためのスペアロウと、消去前書き込み時に前記
メモリセルアレイのロウ及び前記スペアロウを順次選択
するための信号を発生するカウンタ回路と、前記カウン
タ回路が発生する信号に応じて、前記メモリセルアレイ
のロウを選択するロウデコーダと、前記不良に基づき置
き換えが行われたロウのアドレスを記憶し、前記カウン
タ回路により発生された信号で選択されるロウのアドレ
スが前記記憶されたアドレスと一致した場合、一致信号
を発生する不良アドレス記憶部と、前記カウンタ回路が
発生する信号に応じて、前記スペアロウを選択するスペ
アロウデコーダと、前記消去前書き込み時に前記カウン
タ回路により発生される信号、及び前記不良アドレス記
憶部から出力される一致信号とに応じて、前記メモリセ
ルアレイの全ロウに対して書き込みを行い、この後、前
記スペアロウに対して書き込みを行う制御部とを具備し
ている。
【００２４】前記カウンタ回路は、前記メモリセルアレ
イのロウ数よりも多いビット数を有する。前記カウンタ
回路は、前記メモリセルアレイのロウ数と前記スペアロ
ウの数の和と一致したビット数を有する。
【００２５】前記制御部は、不良ロウに対するベリファ
イ及び書き込み時に、第１回目のベリファイにはベリフ
ァイデータをオール“１”に設定し、第２回目のベリフ
ァイにはベリファイデータをオール“０”に設定する。
【００２６】前記制御部は、不良ロウに対してベリファ
イをすることなくデータ“０”を書き込む。前記制御部
は、スペアロウに対するベリファイ及び書き込みを行う
時、スペアロウが未使用である場合、第１回目のベリフ
ァイにはベリファイデータをオール“１”に設定し、第
２回目のベリファイにはベリファイデータをオール
“０”に設定する。
【００２７】前記制御部は、スペアロウに対する書き込
みを行う時、スペアロウが未使用である場合、ベリファ
イせずに全メモリセルにデータ“０”を書き込む。前記
制御部は、消去前書き込みの場合、不良ロウアドレスに
対してスペアロウへの置き換えを禁止する。
【００２８】複数のロウを有するメモリセルアレイと、
前記メモリセルアレイの不良ロウを救済するためのスペ
アロウと、消去前書き込み時に前記メモリセルアレイの
ロウ及び前記スペアロウを選択するための信号を発生す
るカウンタ回路と、前記カウンタ回路が発生する信号に
応じて、前記メモリセルアレイのロウを選択するロウデ
コーダと、前記カウンタ回路が発生する信号に応じて、
前記スペアロウを選択するスペアロウデコーダとを具備
する不揮発性半導体記憶装置であって、前記カウンタ回
路は前記メモリセルアレイのロウ数と前記スペアロウの
数の和と一致したビット数を有しており、前記消去前書
き込み時に前記カウンタ回路により発生される信号に応
じて、前記メモリセルアレイの全ロウに対して書き込み
が行われ、この後、前記スペアロウに対して書き込みが
行われるように制御される。前記メモリセルアレイの不
良ロウが前記スペアロウに置き換えられた場合、置き換
えられたロウのアドレスを記憶する不良アドレス記憶部
をさらに具備する。
【００２９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は、本発明の不揮発性半導体
記憶装置の一例を示している。メモリセルアレイ１１
は、例えばＮＯＲ型のＥＥＰＲＯＭセルにより構成され
ており、複数のロウ及びカラムを有している。このメモ
リセルアレイ１１には、不良ロウを救済するためのスペ
アロウ１２が設けられている。前記メモリセルアレイ１
１には、ロウを選択するロウデコーダ１３が接続され、
スペアロウ１２にはスペアロウを選択するためのスペア
ロウデコーダ（ＳＲＤ）１４が接続されている。前記メ
モリセルアレイ１１には、カラムを選択するＹセレクタ
１５が接続されている。
【００３０】このＹセレクタ１５にはセンスアンプ１
６、データ入力部１７が接続されている。センスアンプ
１６はデータの読み出し時に、ロウデコーダ１３及びＹ
セレクタ１５により選択されたメモリセルから読み出さ
れ、Ｙセレクタ１５から出力されたデータをセンスし、
増幅して入出力バッファ１８に供給する。前記データ入
力部１７は、データの書き込み時に、入出力バッファ１
８から供給されたデータをＹセレクタ１５に供給する。
このデータはロウデコーダ１３及びＹセレクタ１５によ
り選択されたメモリセルに書き込まれる。
【００３１】一方、アドレスカウンタ１９は、消去前書
き込み時にメモリセルアレイ１１のアドレスを順次発生
する。このアドレスカウンタ１９により発生されたアド
レスはアドレスバッファ２０を介して前記ロウデコーダ
１３に供給されるとともに、不良アドレス記憶部２１、
及び制御部２３に供給される。この不良アドレス記憶部
２１は、例えばヒューズからなり不良アドレスを記憶す
る記憶素子２１ａと、この記憶素子２１ａに記憶されて
いる不良アドレスと前記アドレスバッファ２０から供給
されるアドレス信号とが一致した場合、ハイレベルの置
き換え信号ＲＤＨＩＴを出力する一致検出回路２１ｂと
から構成されている。前記置き換え信号ＲＤＨＩＴは前
記ロウデコーダ１３、制御部２３に供給される。
【００３２】さらに、前記アドレスカウンタ１９の最上
位には、例えば１ビットのバイナリカウンタ２２が接続
され、これらがカウンタ回路２４を構成している。ここ
で、このバイナリカウンタ２２は、アドレスカウンタ１
９がメモリセルアレイ１１の全アドレスを発生するとハ
イレベルの信号ＲＤＣＯＮＴを発生する信号発生回路と
して設けられている。この信号ＲＤＣＯＮＴはスペアロ
ウデコーダ１４、ロウデコーダ１３に供給されるととも
に、前記制御部２３に供給される。前記ロウデコーダ１
３は、信号ＲＤＣＯＮＴに応じて選択禁止状態となり、
スペアロウデコーダ１４は信号ＲＤＣＯＮＴに応じて選
択状態となる。
【００３３】制御部２３は、前記センスアンプ１６、デ
ータ入力部１７、入出力バッファ１８を制御して、前記
データの読み出し、書き込みの制御を行うとともに、消
去前書き込みを制御する。
【００３４】上記構成において、図２を参照して消去前
書き込み動作について説明する。消去前書き込みの際、
前記ロウデコーダ１３に供給される置き換え禁止信号Ｒ
ＤＤＩＳがハイレベルとされ、不良ロウの置き換えが禁
止される。
【００３５】先ず、アドレスカウンタ１９、及びバイナ
リカウンタ２２をリセットする（ＳＴ１）。このため、
信号ＲＤＣＯＮＴはローレベル“Ｌ”となる。この状態
において、アドレスカウンタ１９を順次カウントアップ
しながらメモリセルアレイ１１のロウを順次選択し、デ
ータのベリファイ及び書き込みが行われる（ＳＴ２〜Ｓ
Ｔ１０）。すなわち、正常ロウが選択された場合、先
ず、メモリセルのデータがベリファイされ（ＳＴ５、Ｓ
Ｔ６）、この結果、閾値電圧が所定の電圧より低い場
合、このメモリセルのみにデータ“０”が書き込まれる
（ＳＴ７、ＳＴ８）。この後、このセルのデータが再度
ベリファイされ（ＳＴ５、ＳＴ６）、閾値電圧が十分に
上昇していない場合は、ステップＳＴ７、ＳＴ８、ＳＴ
５、ＳＴ６の動作が繰り返される。また、ベリファイの
結果、閾値電圧が十分に上昇している場合、信号ＲＤＣ
ＯＮＴがハイレベルとなったか、すなわち、メモリセル
アレイ１１の最終ロウに達したか否かが判別される（Ｓ
Ｔ９）。この結果、最終ロウでない場合は、アドレスカ
ウンタ１９がカウントアップされ（ＳＴ１０）、ステッ
プＳＴ２〜ＳＴ１０の動作が繰り返される。
【００３６】上記動作の途中において、アドレスカウン
タ１９により発生されたアドレスが不良アドレス記憶部
２１に記憶された不良アドレスと一致すると、不良アド
レス記憶部２１から出力される置き換え信号ＲＤＨＩＴ
がハイレベルとなる（ＳＴ４）。この場合、ベリファイ
することなく、不良ロウの全メモリセルにデータ“０”
が書き込まれる（ＳＴ１１、ＳＴ１２）。
【００３７】上記のように、アドレスカウンタ１９をカ
ウントアップしてメモリセルアレイ１１にデータを書き
込み、メモリセルアレイ１１の最終ロウに達すると、ア
ドレスカウンタ１９のキャリーによりバイナリカウンタ
２２がカウントアップされる。このため、このカウンタ
２２から出力される信号ＲＤＣＯＮＴがハイレベル
“Ｈ”となる。この状態では、ステップＳＴ２からステ
ップＳＴ１３に制御が移行し、メモリセルアレイ１１が
強制的に非選択とされ、スペアロウ１２がスペアロウデ
コーダ１４により選択される（ＳＴ１３）。
【００３８】この場合、先ず、スペアロウに接続された
メモリセルのデータがベリファイされ（ＳＴ５、ＳＴ
６）、この結果、閾値電圧が所定の電圧より低い場合、
このメモリセルのみにデータ“０”が書き込まれる（Ｓ
Ｔ７、ＳＴ８）。この後、このセルのデータが再度ベリ
ファイされ（ＳＴ５、ＳＴ６）、閾値電圧が十分に上昇
していない場合は、ステップＳＴ７、ＳＴ８、ＳＴ５、
ＳＴ６の動作が繰り返される。また、ベリファイの結
果、閾値電圧が十分に上昇している場合、信号ＲＤＣＯ
ＮＴがハイレベルであるため、消去前書き込み動作が終
了される。
【００３９】上記実施の形態によれば、アドレスカウン
タ１９により発生されるアドレスに応じて、メモリセル
アレイ１１の正常ロウをベリファイしながら書き込みを
行い、不良についてはベリファイ無しで書き込みのみを
行い、メモリセルアレイ１１の全ロウに対する消去前書
き込みが終了後、アドレスカウンタ１９の最上位に設け
られたバイナリカウンタ２２の出力信号ＲＤＣＯＮＴに
応じて、メモリセルアレイ１１を強制的に非選択、スペ
アロウ１２を強制的に選択として、スペアロウ１２に接
続されたメモリセルに対してベリファイ及び書き込みを
行っている。したがって、スペアロウ１２を選択する
際、従来のように、不良アドレス記憶部から不良ロウの
アドレスを読み出してアドレスバッファにフィードバッ
クする必要がないため、不良アドレス記憶部の回路構成
及びレイアウトが複雑化することを防止できる。
【００４０】また、ベリファイ及び書き込みと、ベリフ
ァイなし書き込みとの切換えを一致信号ＲＤＨＩＴのみ
で制御できるため、制御シーケンスを単純化できる。図
３は、消去前書き込み動作の変形例を示すものであり、
図２と同一部分については同一符号を付し、説明は省略
する。
【００４１】図３において、ベリファイ及び書き込み動
作を行う場合、書き込み動作終了後（ＳＴ８）、信号Ｒ
ＤＣＯＮＴと一致信号ＲＤＨＩＴの両方がローレベルか
否かが判別され、両方がローレベルである場合以外、具
体的にはスペアロウが選択された場合、ベリファイデー
タにオール“０”が設定される。この状態で、ベリファ
イすることにより、制御シーケンスを単純化できる。
【００４２】図４は、消去前書き込み動作の他の変形例
を示すものであり、図２と同一部分については同一符号
を付し、説明は省略する。図４において、信号ＲＤＣＯ
ＮＴがハイレベルとなり、スペアロウが選択されると
（ＳＴ２、ＳＴ１３）、一致信号ＲＤＨＩＴがローレベ
ルか否かが判別される（ＳＴ４１）。この結果、ローレ
ベルの場合、すなわち、スペアロウが未使用の場合、全
メモリセルにデータ“０”がセットされ、このデータが
全メモリセルに書き込まれる。
【００４３】一方、一致信号ＲＤＨＩＴがハイレベルの
場合は、ベリファイ及び書き込みが行われる（ＳＴ５〜
ＳＴ８）。この例においては、スペアロウが未使用の場
合、ベリファイせずに書き込みを行っている。したがっ
て、確率は低いが、未使用のスペアロウに不良がある場
合においても、消去前書き込みを行うことができる。
【００４４】図５、６は、消去前書き込み動作の他の変
形例を示すものであり、図２と同一部分については同一
符号を付し、説明は省略する。図５においても、信号Ｒ
ＤＣＯＮＴがハイレベルとなり、スペアロウが選択され
ると（ＳＴ２、ＳＴ１３）、一致信号ＲＤＨＩＴがロー
レベルか否かが判別される（ＳＴ５１）。この結果、ロ
ーレベルの場合、すなわち、スペアロウが未使用の場
合、先ず、ベリファイデータにオール“１”がセットさ
れ（ＳＴ５２）、この後、一致信号ＲＤＨＩＴがハイレ
ベルの場合は、ベリファイ及び書き込みが行われる（Ｓ
Ｔ５〜ＳＴ８）。
【００４５】一方、前記ステップＳＴ５１において、一
致信号ＲＤＨＩＴがハイレベルの場合は、図５、６に示
すように、ベリファイ及び書き込みが行われ（ＳＴ５〜
ＳＴ８）、この後、ステップＳＴ５３、５４で不良ロウ
あるいは未使用のスペアロウか否かが判別される。すな
わち、先ず、信号ＲＤＣＯＮＴと一致信号ＲＤＨＩＴの
両方がローレベルか否かが判別される（ＳＴ５３）。こ
の結果、両方がローレベルでない場合、信号ＲＤＣＯＮ
Ｔがローレベルで一致信号ＲＤＨＩＴの両方がハイレベ
ルか否かが判別される（ＳＴ５４）。こうして、いずれ
も否定的な判別がされた場合、ベリファイデータにオー
ル“０”が設定され（ＳＴ５５）、ベリファイされる
（ＳＴ５）。
【００４６】この例によっても、未使用のスペアロウに
不良がある場合に、ベリファイ及び書き込みが終了しな
いことを防止できる。尚、上記実施の形態において、バ
イナリカウンタ２２はアドレスカウンタ１９と別体とし
たが、これに限らず、これらを一体としてもよい。
【００４７】また、バイナリカウンタ２２のビット数
は、スペアロウの数に応じて設定されればよく、要は消
去前書き込み時にメモリセルアレイのロウ及びスペアロ
ウが順次選択されるような信号を発生し得るカウンタ回
路２４の構成とすればよい。その他、この発明は上記実
施の形態に限定されるものではなく、この発明の要旨を
変えない範囲において種々変形実施可能なことは勿論で
ある。
【００４８】
【発明の効果】以上、詳述したようにこの発明によれ
ば、回路構成及びレイアウトの複雑化を防止し、消去前
書き込みの制御を容易化することが可能な不揮発性半導
体記憶装置を提供できる。
【図面の簡単な説明】
【図１】図１は、本発明の実施の形態を示す構成図。
【図２】図２は、本発明の消去前書き込み動作の一例を
示すフローチャート。
【図３】図３は、本発明の消去前書き込み動作の変形例
を示すフローチャート。
【図４】図４は、本発明の消去前書き込み動作の他の変
形例を示すフローチャート。
【図５】図５は、本発明の消去前書き込み動作の他の変
形例を示すフローチャート。
【図６】図６は、図５に続くフローチャート。
【図７】図７は、従来の消去前書き込み動作を示すフロ
ーチャート。
【図８】図８は、従来の消去前書き込み動作を示すフロ
ーチャート。
【図９】図９は、従来の消去前書き込み動作を示す概略
構成図。
【図１０】図１０は、従来の消去前書き込み動作を示す
概略構成図。
【図１１】図１１は、従来の消去前書き込み動作を示す
フローチャート。
【図１２】図１２は、従来の不良アドレス記憶部を示す
構成図。
【符号の説明】
１１…メモリセルアレイ、 １２…スペアロウ、 １３…ロウデコーダ、 １４…スペアロウデコーダ、 １９…アドレスカウンタ、 ２１…不良アドレス記憶部、 ２１ａ…記憶素子、 ２１ｂ…一致検出回路、 ２２…バイナリカウンタ、 ２３…制御部、 ２４…カウンタ回路。

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 複数のロウを有するメモリセルアレイ
    と、 前記メモリセルアレイの不良ロウを救済するためのスペ
    アロウと、 消去前書き込み時に前記メモリセルアレイのロウを順次
    選択するための信号を発生するカウンタと、 前記カウンタが発生する信号に応じて、前記メモリセル
    アレイのロウを選択するロウデコーダと、 前記メモリセルアレイの不良ロウのアドレスを記憶し、
    前記カウンタにより発生された信号で選択されるロウの
    アドレスが前記記憶されたアドレスと一致した場合、一
    致信号を発生する不良アドレス記憶部と、 前記メモリセルアレイの不良ロウと置き換えられる前記
    スペアロウを選択するスペアロウデコーダと、 前記カウンタがメモリセルアレイの最終ロウを示す信号
    を発生後、前記スペアロウを選択し、メモリセルアレイ
    を非選択とする制御信号を発生する信号発生回路と、 前記消去前書き込み時に前記カウンタにより発生される
    信号、前記信号発生回路から出力される制御信号、及び
    前記不良アドレス記憶部から出力される一致信号とに応
    じて、前記メモリセルアレイの全ロウに対して書き込み
    を行い、この後、前記スペアロウに対して書き込みを行
    う制御部とを具備することを特徴とする不揮発性半導体
    記憶装置。
  2. 【請求項２】 前記信号発生回路は、前記カウンタの上
    位に付加されたバイナリカウンタからなることを特徴と
    する請求項１記載の不揮発性半導体記憶装置。
  3. 【請求項３】 前記制御部は、前記信号発生回路から出
    力される制御信号と、前記不良アドレス記憶部から出力
    される一致信号とに応じて、前記メモリセルアレイの正
    常なロウに接続されたメモリセルをベリファイし、この
    メモリセルが書き込み不足の場合、書き込みを行い、不
    良ロウについてはベリファイせずに書き込みを行い、前
    記スペアロウについては、ベリファイせずに書き込みを
    行うことを特徴とする請求項１記載の不揮発性半導体記
    憶装置。
  4. 【請求項４】 前記制御部は、前記信号発生回路から出
    力される制御信号と、前記不良アドレス記憶部から出力
    される一致信号とに応じて、前記メモリセルアレイの正
    常なロウに接続されたメモリセルをベリファイし、この
    メモリセルが書き込み不足の場合、書き込みを行い、不
    良ロウについてはベリファイせずに書き込みを行い、前
    記スペアロウについては、ベリファイ及び書き込みを行
    うことを特徴とする請求項１記載の不揮発性半導体記憶
    装置。
  5. 【請求項５】 複数のロウを有するメモリセルアレイ
    と、 前記メモリセルアレイの不良ロウを救済するためのスペ
    アロウと、 消去前書き込み時に前記メモリセルアレイのロウ及び前
    記スペアロウを順次選択するための信号を発生するカウ
    ンタ回路と、 前記カウンタ回路が発生する信号に応じて、前記メモリ
    セルアレイのロウを選択するロウデコーダと、 前記不良に基づき置き換えが行われたロウのアドレスを
    記憶し、前記カウンタ回路により発生された信号で選択
    されるロウのアドレスが前記記憶されたアドレスと一致
    した場合、一致信号を発生する不良アドレス記憶部と、 前記カウンタ回路が発生する信号に応じて、前記スペア
    ロウを選択するスペアロウデコーダと、 前記消去前書き込み時に前記カウンタ回路により発生さ
    れる信号、及び前記不良アドレス記憶部から出力される
    一致信号とに応じて、前記メモリセルアレイの全ロウに
    対して書き込みを行い、この後、前記スペアロウに対し
    て書き込みを行う制御部とを具備することを特徴とする
    不揮発性半導体記憶装置。
  6. 【請求項６】 前記カウンタ回路は、前記メモリセルア
    レイのロウ数よりも多いビット数を有することを特徴と
    する請求項５記載の不揮発性半導体記憶装置。
  7. 【請求項７】 前記カウンタ回路は、前記メモリセルア
    レイのロウ数と前記スペアロウの数の和と一致したビッ
    ト数を有することを特徴とする請求項５記載の不揮発性
    半導体記憶装置。
  8. 【請求項８】 前記制御部は、不良ロウに対するベリフ
    ァイ及び書き込み時に、第１回目のベリファイにはベリ
    ファイデータをオール“１”に設定し、第２回目のベリ
    ファイにはベリファイデータをオール“０”に設定する
    ことを特徴とする請求項１又は５記載の不揮発性半導体
    記憶装置。
  9. 【請求項９】 前記制御部は、不良ロウに対してベリフ
    ァイをすることなくデータ“０”を書き込むことを特徴
    とする請求項１又は５記載の不揮発性半導体記憶装置。
  10. 【請求項１０】 前記制御部は、スペアロウに対するベ
    リファイ及び書き込みを行う時、スペアロウが未使用で
    ある場合、第１回目のベリファイにはベリファイデータ
    をオール“１”に設定し、第２回目のベリファイにはベ
    リファイデータをオール“０”に設定することを特徴と
    する請求項１又は５記載の不揮発性半導体記憶装置。
  11. 【請求項１１】 前記制御部は、スペアロウに対する書
    き込みを行う時、スペアロウが未使用である場合、ベリ
    ファイせずに全メモリセルにデータ“０”を書き込むこ
    とを特徴とする請求項１又は５記載の不揮発性半導体記
    憶装置。
  12. 【請求項１２】 前記制御部は、消去前書き込みの場
    合、不良ロウアドレスに対してスペアロウへの置き換え
    を禁止することを特徴とする請求項１又は５記載の不揮
    発性半導体記憶装置。
  13. 【請求項１３】 複数のロウを有するメモリセルアレイ
    と、 前記メモリセルアレイの不良ロウを救済するためのスペ
    アロウと、 消去前書き込み時に前記メモリセルアレイのロウ及び前
    記スペアロウを選択するための信号を発生するカウンタ
    回路と、 前記カウンタ回路が発生する信号に応じて、前記メモリ
    セルアレイのロウを選択するロウデコーダと、 前記カウンタ回路が発生する信号に応じて、前記スペア
    ロウを選択するスペアロウデコーダとを具備する不揮発
    性半導体記憶装置であって、 前記カウンタ回路は前記メモリセルアレイのロウ数と前
    記スペアロウの数の和と一致したビット数を有してお
    り、前記消去前書き込み時に前記カウンタ回路により発
    生される信号に応じて、前記メモリセルアレイの全ロウ
    に対して書き込みが行われ、この後、前記スペアロウに
    対して書き込みが行われるように制御されることを特徴
    とする不揮発性半導体記憶装置。
  14. 【請求項１４】 前記メモリセルアレイの不良ロウが前
    記スペアロウに置き換えられた場合、置き換えられたロ
    ウのアドレスを記憶する不良アドレス記憶部をさらに具
    備することを特徴とする請求項１３記載の不揮発性半導
    体記憶装置。
JP859298A 1998-01-20 1998-01-20 不揮発性半導体記憶装置 Pending JPH11213691A (ja)

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US09/491,019 US6262916B1 (en) 1998-01-20 2000-01-25 Non-volatile semiconductor memory device capable of pre-conditioning memory cells prior to a data erasure

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