JP2004227723A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】メモリチップへの書き込み等の制御を行う制御部での構成を変えるものであるため、大幅な設計変更が必要となり、個々のフラッシュメモリ毎に設計変更が必要となった。
【解決手段】メモリブロック（１２）と、前記メモリブロックに消去などを行うコントローラ（１１）とからなるフラッシュメモリにおいて、あるメモリブロックに消去コマンドを入力した時に消去不良ステータスが出力された時、冗長判定回路（１４）は、その時のアドレスと、そのアドレスに対する冗長アドレスとして冗長用ブロック（１２ｃ）内のアドレスとを、冗長アドレス記憶手段（１５）に記憶する。以後、前記アドレスがアクセスされた時、そのアドレスは、冗長アドレス記憶手段（１５）に記憶されていた冗長アドレスに置換されることにより、不良のメモリブロックが冗長用ブロックに代替される。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
この発明は、消去不良のメモリブロックを自動的に冗長用のメモリブロックに置換できるようにした不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
不揮発性半導体記憶装置の一種であるフラッシュメモリは、繰返して書き換えが行え、かつ、電源オフ後も記憶データを保持しているという特徴を持つために、外部記憶装置として多用されている。但し、上書きが行えないために、新たにデータを書き込むには記憶データを消去してからデータを書き込むようになっている。
【０００３】
消去コマンドによりメモリセルのデータを消去した時に、あるメモリブロックで消去できなかった時は、そのメモリブロックから消去不良を示す消去不良ステータスが出力されるだけなので、次回のデータ消去時にもその不良のメモリブロックに消去コマンドが送出される結果、消去不良ステータスが出力されてしまう。
【０００４】
そこで、このようなフラッシュメモリにおいて、記憶領域の一部が破壊したときに、その領域へのデコードが行われないように、デコーダの内容を書き変えるようにして信頼性を向上させたものがある（例えば特許文献１参照）。
【０００５】
【特許文献１】
特開２００１−１８８７１２号「記憶装置の制御方法」（請求項１、図１）
【０００６】
【発明が解決しようとする課題】
しかしながら、特許文献１のものは、メモリチップへの書き込み等の制御を行うシステム全体で信頼性向上をさせるものであるため、メモリデバイス全体の大幅な設計変更が必要となり、また、個々のフラッシュメモリ毎に設計変更が必要となった。
【０００７】
この発明は、不良チップの置換を行えるようにしたフラッシュメモリを、メモリデバイス自身への設計変更を最小限で実現することを目的とする。
【０００８】
【課題を解決するための手段】
フラッシュメモリは、メモリブロックおよび、アドレス及びコマンドの入力により、前記メモリブロックに消去などを行うコントローラからなる。本発明では、冗長用メモリブロックと、入力されたアドレスを記憶するレジスタと、前記メモリブロックに対してコマンドを消去した時に、消去不良を示す消去不良ステータスが出力されたとき、前記レジスタに記憶していたアドレスおよび、前記アドレスに対する冗長アドレスとして、前記冗長用メモリブロック内のアドレスを出力する冗長判定回路と、前記アドレス及び冗長アドレスを記憶する冗長アドレス記憶手段とを更に備える。そして、前記コントローラに入力されたアドレスが前記冗長アドレス記憶手段に記憶のアドレスであったとき、そのアドレスを、冗長アドレス記憶手段に記憶していた冗長アドレスに置換する。
【０００９】
【発明の実施の形態】
実施の形態１．
図１に本発明の実施の形態１によるフラッシュメモリ１０の内部ブロック図を示す。外部から入力された信号に基づいてコマンド及び動作指示を解析し、フラッシュメモリの内部動作を制御するコントローラ１１によって、メモリブロック１２ａ〜１２ｃへの書き込みや消去が実行される。図１ではメモリブロック１２ｃを、メモリブロック内で消去不良を生じた場合の冗長用として、冗長用ブロックとして用いている。メモリブロック１２ｂを消去するには、コントローラ１１を通じ、消去コマンド入力部１６より入力した消去コマンドを、アドレス入力部１７より入力のアドレスに従って、そのメモリブロック１２ｂに送る。そのメモリブロック１２ｂが消去不能な不良ブロックであると、その不良ブロック１２ｂより消去不良ステータスが外部に出力される。
【００１０】
以上が従来のフラッシュメモリの動作であり、そのため、不良ブロック１２ｂに対して消去コマンドを送る毎に消去不良ステータスが出力されていた。
【００１１】
本実施の形態１では、アドレス入力部１７より入力したアドレスを記憶するレジスタ１３と、消去不良ステータスが出力された時に、レジスタ１３に記憶していたアドレスおよび、このアドレスに対する冗長アドレスＡとして、冗長用ブロック１２ｃ内のアドレスを出力する冗長判定回路１４と、冗長判定回路１４から出力されたアドレスおよびそれに対応する冗長アドレスＡを記憶する専用記憶領域１５とを備える。この専用記憶領域１５は、電源オフ後も記憶データが消えないように、メモリブロック１２と同様のフラッシュメモリで形成される。この専用記憶領域１５で記憶された冗長アドレスＡは前記コントローラ１１で読み出される。
【００１２】
以上の構成によるフラッシュメモリ１０において、アドレス入力部１７より不良ブロック１２ｂに対してアドレス［ａ］を指定して消去コマンドを入力すると、既述したように、その不良ブロック１２ｂから消去不良ステータスが出力されると共に、そのアドレス［ａ］および前記冗長アドレスＡが専用記憶領域１５に記憶される。
【００１３】
その後、アドレス入力部１７より前記アドレス［ａ］を指定して消去コマンドを入力すると、コントローラ１１は、そのアドレス［ａ］が専用記憶領域１５に記憶されていているかを調べ、記憶されている場合は、そのアドレス［ａ］に対応する冗長アドレスＡを読み出し、アドレス［ａ］に対して置換した冗長アドレスＡに対して消去コマンドが送出される。
【００１４】
このようなアドレスの置換により、不良ブロック１２ｂは冗長用ブロック１２ｃに代替され、その冗長用ブロック１２ｃに対して消去やデータの書き込みが行われる。
【００１５】
実施の形態２．
実施の形態１では、冗長アドレスＡの記憶に、フラッシュメモリを構成するメモリブロックの一部を専用記憶領域１５を用いていたが、図２に示す実施の形態２によるフラッシュメモリ２０では、ヒューズ式メモリ２１を別途備え、それに記憶するようにしている。動作としては図１のものと同じである。実施の形態１ではメモリを転用できるため、メモリデバイス自体の構成変更を少なくできる。実施の形態２では、安価で簡単な構造のなヒューズ式メモリを使用できる。
【００１６】
実施の形態３．
図３に本発明の実施の形態３によるフラッシュメモリ３０の内部ブロック図を示す。この図３において、図１と異なる個所は、出力された消去不良ステータスの回数をカウントし、所定回数をカウントした時に、冗長判定回路１４に所定の信号を送出するカウンタ１７を備える。
【００１７】
冗長判定回路１４は、カウンタ１７より前記所定の信号が出力された時、レジスタ１３に記憶していたアドレスおよび、そのアドレスに対する冗長アドレスＡとして冗長用ブロック１２ｃ内のアドレスを専用記憶領域１７に送出する。これ以降の動作は図１の場合と同じである。
【００１８】
メモリチップは偶発的に消去不良になることがあり、そのような消去不良ステータスに従って、冗長用ブロックに置換を行っていると、冗長用ブロックの記憶エリアが不足してしまう。そこで、実施の形態３では、所定回数にわたって消去不良ステータスが出力された場合に永久的な不良ブロックであると判定して、そのブロックを冗長用ブロックに置換している。
【００１９】
実施の形態４．
以上の各実施形態では、消去不良ステータスが出力されると、不良ブロックを冗長用ブロックに自動的に書き換えるものであったが、必要な場合のみ手動によって冗長置換したい場合もある。その場合の回路構成を実施の形態４として図４に示す。このフラッシュメモリ４０では、置換コマンド入力部４１より置換コマンドを、消去不良が発生したアドレスと共に入力すると、レジスタ１３に格納された前記アドレスと、それに対する冗長アドレスＡが専用記憶領域１７に書き込まれる。この後は、上述の実施形態の場合と同様で、不良ブロック１２ｂが冗長用ブロック１２ｃに置換される。
【００２０】
実施の形態５．
図５に本発明の実施の形態５によるフラッシュメモリ５０の内部ブロック図を示す。このフラッシュメモリ５０は、５０ａおよび５０ｂの二つのチップをパッケージ化したマルチチップパッケージ（ＭＣＰ）のものである。それぞれのチップは図１のものとほぼ同じ構成であり、それぞれのチップに、上述した置換技術を適用することもできるが、この実施の形態５では、例えば一方のチップで冗長用ブロックでの記憶エリアが不足したとき、他方のチップにある冗長用ブロックを流用できるように、両チップ間に信号線がクロスして配線されており、また、チップ選択のためのチップセレクト入力部５１を備える。
【００２１】
これにより、例えばチップ５０ａ側の不良ブロック１２ｂで消去不良ステータスが出力されたときに、この不良ブロック１２ｂを置換する冗長用ブロック１２ｃに記憶エリアが残されていない場合、冗長用判定回路１４は、レジスタ１３に記憶していたアドレスを、置換対象のアドレスとしてコントローラ１１に送出する。
【００２２】
そのコントローラ１１は、その置換対象のアドレスを他方のチップ５０ｂのコントローラ１１１に送出する。そのコントローラ１１１は、その置換対象のアドレスを冗長用判定回路１１４に送出する。その冗長用判定回路１１４は、その置換対象のアドレスと、そのアドレスに対する冗長アドレスＡとして、専用記憶領域１１７内のアドレスを専用記憶領域１１７に書き込む。
【００２３】
この後に、再びチップ５０ａ内の不良ブロック１２ｂのアドレスが指定され、消去コマンドが送られた時、コントローラ１１は、そのアドレスが専用記憶領域１７に格納されているか、他方の専用記憶領域１１７に格納されているかを調べる。
【００２４】
この場合、前記アドレスは専用記憶領域１１７に格納されているので、そのアドレスは、前記専用記憶領域１１７に記憶されいてた冗長アドレスＡに置換されることにより、チップ５０ａ内の不良ブロック１２ｂは、他方のチップ５０ｂ内の冗長用ブロック１１２ｃに代替され、その冗長用ブロック１１２ｃが消去される。
【００２５】
このような構成であれば、冗長用ブロック１２ｃおよび１１２ｃの合計容量を低減することができ、冗長効率が向上する。
【００２６】
実施の形態６．
図６に本発明の実施の形態６によるフラッシュメモリ６０の内部ブロック図を示す。このフラッシュメモリ６０は、図５のものと同様に二つのチップをパッケージ化したマルチチップパッケージ（ＭＣＰ）であるが、一方のチップ６０ｂは、不良ブロックが多いために、使用不可と見なされたパーシャルグッドダイである。しかし、そのようなチップであっても正常ブロックも残っている。そこで、他方のチップ６０ａで冗長用ブロック１２ｃの使用エリアが不足した時、チップ６０ｂにある正常ブロック１１２ｄを、チップ６０ａ冗長用ブロックとして使用する。このフラッシュメモリ６０の回路構成としては図５のものと同じで動作も同じである。
【００２７】
尚、実施の形態１〜６では、不揮発性半導体記憶装置としてフラッシュメモリについて述べたが、他のもの、例えば強誘電体メモリの Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ （ＦＲＡＭ） や Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲＡＭ （ＭＲＡＭ） 等についても同様に用いることができる。また、実施の形態５、６では、マルチチップパッケージを例に示したが、複数のフラッシュメモリ等が一体となって実装されて用いられるものであればよい。更に、コントローラとして、通常、ハードワイヤード形式のものが用いられるが、プログラムを内蔵してＣＰＵにより制御してもよい。
【００２８】
【発明の効果】
この発明によれば、不良のメモリブロックの冗長メモリブロックへの置換をメモリチップ内での処理によって行うようにしたので、メモリデバイス自身への設計変更を最小限にすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるフラッシュメモリの内部ブロック図
【図２】本発明の実施の形態２によるフラッシュメモリの内部ブロック図
【図３】本発明の実施の形態３によるフラッシュメモリの内部ブロック図
【図４】本発明の実施の形態４によるフラッシュメモリの内部ブロック図
【図５】本発明の実施の形態５によるフラッシュメモリの内部ブロック図
【図６】本発明の実施の形態６によるフラッシュメモリの内部ブロック図
【符号の説明】
１０ フラッシュメモリ、１１ コントローラ、１２（１２ａ，１２ｂ…） メモリブロック、１３ レジスタ、１４ 冗長判定回路、１５ 専用記憶領域、１６消去コマンド入力部、１７ アドレス入力部、２１ ヒューズ式メモリ

Claims (7)

1. メモリブロックと、アドレス及びコマンドの入力により、前記メモリブロックの動作の制御を行うコントローラとを含む不揮発性半導体記憶装置において、
   前記メモリブロック内で消去不良を生じた場合の冗長用として設けた冗長メモリブロックと、
   入力されたアドレスを記憶するレジスタと、
   メモリブロックに対して消去コマンドを入力した時に、消去不良を示す消去不良ステータスが前記メモリブロックから出力されたとき、前記レジスタに記憶していたアドレスおよび、前記アドレスに対する冗長アドレスとして前記冗長用メモリブロック内のアドレスを出力する冗長判定回路と、
   前記アドレス及び冗長アドレスを記憶する冗長アドレス記憶手段とを備え、
   前記コントローラに入力されたアドレスが前記冗長アドレス記憶手段に記憶のアドレスであったとき、そのアドレスを、冗長アドレス記憶手段に記憶していた冗長アドレスに置換することを特徴とする不揮発性半導体記憶装置。
2. 上記冗長アドレス記憶手段は、上記メモリブロックからなる請求項１記載の不揮発性半導体記憶装置。
3. 上記冗長アドレス記憶手段は、ヒューズ式メモリである請求項１記載の不揮発性半導体記憶装置。
4. 上記消去不良ステータスの出力回数をカウントし、所定回数をカウントした時に、上記冗長判定回路が上記アドレスおよび冗長アドレスを出力する請求項１〜３のいずれかに記載の不揮発性半導体記憶装置。
5. 上記冗長アドレスへの置換は、外部よりの置換コマンドが入力されたときに行う請求項１〜４のいずれかに記載の不揮発性半導体記憶装置。
6. 当該フラッシュメモリがマルチチップパッケージであるとき、あるチップで冗長用メモリブロックでの記憶エリアが不足したとき、別のチップにある冗長用メモリブロックを流用する請求項１〜５のいずれかに記載の不揮発性半導体記憶装置。
7. 当該フラッシュメモリがマルチチップパッケージで、あるチップが使用不能の時、正常なチップでの冗長用メモリブロックでの記憶エリアが不足したとき、前記使用不能のチップ内にある正常なメモリブロックを流用する請求項１〜５のいずれかに記載の不揮発性半導体記憶装置。

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