CN111951845B - 一种分级管理冗余存储的mram芯片 - Google Patents

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Abstract

分级管理冗余存储的MRAM芯片包括：当芯片收到读指令时，对应一级和二级纠错控制器均判断读地址是否属于出错地址，是时返回冗余存储区中读地址对应的替换地址中的读数据，否则进行正常读操作；当芯片收到写指令时，对应一级纠错控制器判断写地址是否属于出错或失效地址，在是时判断是否有空闲的寄存器，在有空闲的寄存器时为该写地址分配空闲寄存器，在该空闲的寄存器内添加写地址和对应替换地址，将写数据写入冗余存储区中该写地址对应替换地址中；二级纠错控制器在一级纠错控制器内没有空闲的寄存器时，在寄存器中为该写地址分配空闲寄存器，在该空闲的寄存器内添加写地址和对应替换地址，将写数据写入冗余存储区中该写地址对应替换地址中。

Description

一种分级管理冗余存储的MRAM芯片
技术领域
本发明涉及MRAM芯片技术领域，特别是涉及一种分级管理冗余存储的MRAM芯片。
背景技术
MRAM是一种新的内存和存储技术，可以像SRAM/DRAM一样快速随机读写，还可以像Flash闪存一样在断电后永久保留数据。它的经济性非常好，单位容量占用的硅片面积非常小，比SRAM有很大的优势；其制造工艺中需要的附加光罩数量较少，比嵌入式NOR Flash的成本优势更大。它的性能也相当好，读写时延接近SRAM，功耗则比闪存低得多。而且MRAM不像DRAM以及Flash那样与标准CMOS半导体工艺不兼容。MRAM可以和逻辑电路集成到一个芯片中。
MRAM的原理是基于一个叫做MTJ(磁性隧道结)的结构。它是由两层铁磁性材料夹着一层非常薄的非铁磁绝缘材料组成的。如图1：下面的一层铁磁材料是具有固定磁化方向的参考层，上面的铁磁材料是可变磁化方向的记忆层，它的磁化方向可以和固定磁化层相平行或反平行。由于量子物理的效应，电流可以穿过中间的隧道势垒层，但是MTJ的电阻和可变磁化层的磁化方向有关。前一种情况电阻低，后一种情况电阻高。
读取MRAM的过程就是对MTJ的电阻进行测量。使用比较新的STT-MRAM技术，写MRAM也比较简单：使用比读更强的电流穿过MTJ进行写操作。一个自下而上的电流把可变磁化层置成与固定层平行的方向，自上而下的电路把它置成反平行的方向。
每个MRAM的记忆单元由一个MTJ和一个MOS管组成。MOS管的gate连接到芯片的Word Line负责接通或切断这个单元，MTJ和MOS管串接在芯片的Bit Line上。读写操作在Bit Line上进行，如图2。
一个MRAM芯片由一个或多个MRAM存储单元的阵列组成，每个阵列有若干外部电路，如：行地址解码器：把收到的地址变成Word Line的选择；列地址解码器：把收到的地址变成Bit Line的选择；读写控制器：控制Bit Line上的读(测量)写(加电流)操作；输入输出控制：和外部交换数据，如图3。
MRAM的读出电路需要检测MRAM记忆单元的电阻。由于MTJ的电阻会随着温度等而漂移，一般的方法是使用芯片上的一些已经被写成高阻态或低阻态记忆单元作为参考单元，再使用读出放大器(Sense Amplifier)来比较记忆单元和参考单元的电阻。
对于MRAM存储芯片，常见有因小部分的存储单元由于制造工艺不完美失效，一般采用冗余单元进行替换。
美国专利US20030133333提出建立一个地址翻译器实现损坏单元的替换。美国专利US8929167提出在芯片中增加一个BIST系统，自动地测试存储单元，并自动地用冗余单元修补失效了的存储单元。美国专利US20150074474提出在每次开机时进行一次检测，替换损坏的单元。
冗余内存的管理，都需要一个地址翻译器或者叫纠错控制器。每一次读写操作，这个纠错控制器都需要把从主机收到的地址和其内部储存的失效或出错地址的替换表逐一进行比对，如果有一个符合，就启动冗余内存。现代内存的容量都非常大，即便一个很小比例的存储单元需要替换，这张替换表也非常巨大。逐一进行比对，付出的功耗代价非常大，速度也会受到影响。
MRAM的使用过程中，可能会发生少量存储单元损坏，或者是电阻漂移造成错误，或者有些单元实际上不能保持数据。需要自动修补这些失效的单元。另外，有时候发生写入失败并被检测到，需要动用冗余存储暂时存入数据。这两种应用，使得纠错控制器必须动态管理冗余存储空间的分配甚至释放。内存芯片，都需要在很短甚至固定的时间内完成读写操作。在这样的要求下，管理很大的冗余存储空间非常困难。
简单的解决办法，把内存划分为很小的块，每一块独立地管理冗余存储。但这样同样带来效率问题。小容量的块，统计涨落大。当一个内存芯片被划分成很多小块后，如果任何一个小块出现冗余不足，整个芯片就可能报废，至少又要再安排整块替换。
发明内容
本发明针对现有技术存在的问题和不足，提供一种新型的分级管理冗余存储的MRAM芯片，具有最好的费效比。
本发明是通过下述技术方案来解决上述技术问题的：
本发明提供一种分级管理冗余存储的MRAM芯片，其特点在于，其包括多个存储块、至少一个冗余存储区、多个一级纠错控制器和至少一个二级纠错控制器，所述一级纠错控制器与存储块一一对应，所述一级纠错控制器和二级纠错控制器内均含有多组寄存器，每组寄存器包括出错地址和替换地址；
当MRAM芯片收到读指令时，所述读指令包括读数据所在的存储块和读地址：
所在的存储块对应的一级纠错控制器和二级纠错控制器均用于判断读地址是否属于出错地址，在判断出读地址属于寄存器中的出错地址时，返回冗余存储区中读地址对应的替换地址中的读数据，在判断出读地址不属于出错地址时，进行正常的读操作；
当MRAM芯片收到写指令时，所述写指令包括写数据所需写入的存储块和写地址：
所需写入的存储块对应的一级纠错控制器用于判断该写地址是否属于出错或失效地址，在判断出该写地址属于出错或失效地址时，判断一级纠错控制器内是否有空闲的寄存器，在有空闲的寄存器时，为该写地址分配一个空闲的寄存器，在该空闲的寄存器内添加写地址和对应的替换地址，并将写数据写入冗余存储区中该写地址对应的替换地址中，在判断出该写地址不属于出错或失效地址时，进行正常的写操作；
所述二级纠错控制器用于在一级纠错控制器内没有空闲的寄存器时，在二级纠错控制器的寄存器中为该写地址分配一个空闲的寄存器，在该空闲的寄存器内添加写地址和对应的替换地址，并将写数据写入冗余存储区中该写地址对应的替换地址中。
较佳地，所述二级纠错控制器数量很多时，所述MRAM芯片还包括至少一个三级纠错控制器，所述三级纠错控制器用于判断读地址是否属于出错地址，在判断出读地址属于寄存器中的出错地址时，返回冗余存储区中读地址对应的替换地址中的读数据；
所述三级纠错控制器用于在二级纠错控制器内没有空闲的寄存器时，在三级纠错控制器的寄存器中为该写地址分配一个空闲的寄存器，在该空闲的寄存器内添加写地址和对应的替换地址，并将写数据写入冗余存储区中该写地址对应的替换地址中。
较佳地，该些纠错控制器中的每个纠错控制器均用于管理冗余存储区的部分存储区域。
较佳地，每个纠错控制器还用于存储其管理的冗余存储区的部分存储区域的占用和空闲信息。
在符合本领域常识的基础上，上述各优选条件，可任意组合，即得本发明各较佳实例。
本发明的积极进步效果在于：
本发明每一次读写操作时都需要进行地址比对，可从32x32降低到2x32，大幅度降低了功耗，也显著提高了速度。本发明非常好地解决了大容量MRAM芯片进行冗余设计时遇到的功耗速度和经济性的矛盾。
附图说明
图1为现有MTJ示意图。
图2为现有MRAM存储单元示意图。
图3为现有MRAM芯片架构图。
图4为本发明较佳实施例的分级管理冗余存储的MRAM芯片的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
本实施例提供一种分级管理冗余存储的MRAM芯片，其包括多个存储块、至少一个冗余存储区、多个一级纠错控制器和至少一个二级纠错控制器，所述一级纠错控制器与存储块一一对应，所述一级纠错控制器和二级纠错控制器内均含有多组寄存器，每组寄存器包括出错地址和替换地址。
如图4所示，示出了两个存储块分别为存储块1和存储块2，示出了两个一级纠错控制器分别为一级纠错控制器1和二级纠错控制器2，示出了一个二级纠错控制器1，示出了一个冗余存储区。
每一个纠错控制器含32组寄存器，管理32个冗余字或者冗余行，是较优的配置。每32个一级纠错控制器配置一个二级纠错控制器。
当MRAM芯片收到读指令时，所述读指令包括读数据所在的存储块和读地址：
所在的存储块对应的一级纠错控制器和二级纠错控制器均用于判断读地址是否属于出错地址，在判断出读地址属于寄存器中的出错地址时，返回冗余存储区中读地址对应的替换地址中的读数据，在判断出读地址不属于出错地址时，进行正常的读操作。
例如：当MRAM芯片收到读指令时，所述读指令包括读数据所在的存储块1和读地址AA，存储块1对应的一级纠错控制器1和二级纠错控制器1均判断读地址AA是否属于出错地址，在判断出读地址属于一级纠错控制器1或二级纠错控制器1中的寄存器中的出错地址1时，返回冗余存储区中读地址AA对应的替换地址1中的读数据。
当MRAM芯片收到写指令时，所述写指令包括写数据所需写入的存储块和写地址：
所需写入的存储块对应的一级纠错控制器用于判断该写地址是否属于出错或失效地址，在判断出该写地址属于出错或失效地址时，判断一级纠错控制器内是否有空闲的寄存器，在有空闲的寄存器时，为该写地址分配一个空闲的寄存器，在该空闲的寄存器内添加写地址和对应的替换地址，并将写数据写入冗余存储区中该写地址对应的替换地址中，在判断出该写地址不属于出错或失效地址时，进行正常的写操作。
所述二级纠错控制器用于在一级纠错控制器内没有空闲的寄存器时，在二级纠错控制器的寄存器中为该写地址分配一个空闲的寄存器，在该空闲的寄存器内添加写地址和对应的替换地址，并将写数据写入冗余存储区中该写地址对应的替换地址中。
例如：当MRAM芯片收到写指令时，所述写指令包括写数据所需写入的存储块2和写地址BB，存储块2对应的一级纠错控制器2判断该写地址BB是否属于出错或失效地址，在判断出该写地址BB属于出错或失效地址时，判断一级纠错控制器2内是否有空闲的寄存器，在有空闲的寄存器时，为该写地址分配一个空闲的寄存器，在该空闲的寄存器内添加写地址和对应的替换地址，并将写数据写入冗余存储区中该写地址对应的替换地址中。
所述二级纠错控制器数量很多时，所述MRAM芯片还包括至少一个三级纠错控制器，所述三级纠错控制器用于判断读地址是否属于出错地址，在判断出读地址属于寄存器中的出错地址时，返回冗余存储区中读地址对应的替换地址中的读数据；所述三级纠错控制器用于在二级纠错控制器内没有空闲的寄存器时，在三级纠错控制器的寄存器中为该写地址分配一个空闲的寄存器，在该空闲的寄存器内添加写地址和对应的替换地址，并将写数据写入冗余存储区中该写地址对应的替换地址中。
该些纠错控制器中的每个纠错控制器均用于管理冗余存储区的部分存储区域。每个纠错控制器还用于存储其管理的冗余存储区的部分存储区域的占用和空闲信息。当在读写操作中，发现有些单元需要临时的、或者永久的替换时，分配空闲的冗余单元。当不再需要临时替换时，释放被占用的冗余单元。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

Claims (4)

1.一种分级管理冗余存储的MRAM芯片，其特征在于，其包括多个存储块、至少一个冗余存储区、多个一级纠错控制器和至少一个二级纠错控制器，所述多个一级纠错控制器与所述多个存储块一一对应，所述一级纠错控制器和二级纠错控制器内均含有多组寄存器，每组寄存器包括出错地址和替换地址，其中，所述多个存储块与所述多个一级纠错控制器连接，所述多个一级纠错控制器与所述至少一个二级纠错控制器连接，所述多个一级纠错控制器和所述至少一个二级纠错控制器分别与所述至少一个冗余存储区连接；
当MRAM芯片收到读指令时，所述读指令包括读数据所在的存储块和读地址：
所在的存储块对应的一级纠错控制器和二级纠错控制器均用于判断读地址是否属于出错地址，在判断出读地址属于寄存器中的出错地址时，返回冗余存储区中读地址对应的替换地址中的读数据，在判断出读地址不属于出错地址时，进行正常的读操作；
当MRAM芯片收到写指令时，所述写指令包括写数据所需写入的存储块和写地址：
所需写入的存储块对应的一级纠错控制器用于判断该写地址是否属于出错或失效地址，在判断出该写地址属于出错或失效地址时，判断一级纠错控制器内是否有空闲的寄存器，在有空闲的寄存器时，为该写地址分配一个空闲的寄存器，在该空闲的寄存器内添加写地址和对应的替换地址，并将写数据写入冗余存储区中该写地址对应的替换地址中，在判断出该写地址不属于出错或失效地址时，进行正常的写操作；
所述二级纠错控制器用于在一级纠错控制器内没有空闲的寄存器时，在二级纠错控制器的寄存器中为该写地址分配一个空闲的寄存器，在该空闲的寄存器内添加写地址和对应的替换地址，并将写数据写入冗余存储区中该写地址对应的替换地址中。
2.如权利要求1所述的分级管理冗余存储的MRAM芯片，其特征在于，所述二级纠错控制器数量很多时，所述MRAM芯片还包括至少一个三级纠错控制器，所述三级纠错控制器用于判断读地址是否属于出错地址，在判断出读地址属于寄存器中的出错地址时，返回冗余存储区中读地址对应的替换地址中的读数据；
所述三级纠错控制器用于在二级纠错控制器内没有空闲的寄存器时，在三级纠错控制器的寄存器中为该写地址分配一个空闲的寄存器，在该空闲的寄存器内添加写地址和对应的替换地址，并将写数据写入冗余存储区中该写地址对应的替换地址中。
3.如权利要求1所述的分级管理冗余存储的MRAM芯片，其特征在于，该些纠错控制器中的每个纠错控制器均用于管理冗余存储区的部分存储区域。
4.如权利要求3所述的分级管理冗余存储的MRAM芯片，其特征在于，每个纠错控制器还用于存储其管理的冗余存储区的部分存储区域的占用和空闲信息。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5124987A (en) * 1990-04-16 1992-06-23 Storage Technology Corporation Logical track write scheduling system for a parallel disk drive array data storage subsystem
CN1713137A (zh) * 2004-06-24 2005-12-28 国际商业机器公司 含有多级寄存器文件的数字数据处理设备
CN106708423A (zh) * 2015-11-13 2017-05-24 三星电子株式会社 多模存储管理系统
CN107591177A (zh) * 2016-07-07 2018-01-16 上海磁宇信息科技有限公司 一种包含mram的芯片及其测试方法与维护方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE60222891T2 (de) * 2002-08-13 2008-07-24 Stmicroelectronics S.R.L., Agrate Brianza Nichtflüchtige Speichervorrichtung und Selbstreparatur-Verfahren
JP2004227723A (ja) * 2003-01-27 2004-08-12 Renesas Technology Corp 不揮発性半導体記憶装置
US7200770B2 (en) * 2003-12-31 2007-04-03 Hewlett-Packard Development Company, L.P. Restoring access to a failed data storage device in a redundant memory system
US20090248955A1 (en) * 2008-03-31 2009-10-01 Satoru Tamada Redundancy for code in rom
JP4865018B2 (ja) * 2009-09-08 2012-02-01 株式会社東芝 半導体集積回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5124987A (en) * 1990-04-16 1992-06-23 Storage Technology Corporation Logical track write scheduling system for a parallel disk drive array data storage subsystem
CN1713137A (zh) * 2004-06-24 2005-12-28 国际商业机器公司 含有多级寄存器文件的数字数据处理设备
CN106708423A (zh) * 2015-11-13 2017-05-24 三星电子株式会社 多模存储管理系统
CN107591177A (zh) * 2016-07-07 2018-01-16 上海磁宇信息科技有限公司 一种包含mram的芯片及其测试方法与维护方法

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