JP3409056B2 - 半導体記憶装置およびそれを用いたシステム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置お
よびそれを用いたシステムに係り、特にＤＲＡＭ等の半
導体記憶装置において、ホールド特性等の作動特性が悪
い多数のビットを、ビット単位の置換で救済することを
可能とする半導体記憶装置およびそれを用いたシステム
に関する。

【０００２】

【従来の技術】従来、少数のエラービットを有するメモ
リチップに対し、エラービットを予備のメモリセルで置
換することで救済する技術があった。この種の技術で
は、例えば、図１８に示すように、メモリ本体５００内
で“×”で示される１個の不良セル５０１を救済するた
めに、不良セルを含んだワード線５０２全体をリダンダ
ンシワード線５０３で置き換えるようにしていた。しか
しながらこのような技術では、メモリチップの一列全体
で置換が行われるため、例えば図１８に示すように不良
セル５０１，５０４が点在するような場合、予備のメモ
リセルを効率よく使用できないという問題があった。

【０００３】上記のような技術に対し、連想メモリを利
用して無駄を無くすようにした半導体記憶装置がある
（図１９参照）。連想メモリ５０５を用いる場合、連想
メモリ５０５に不良アドレスとデータを記憶しておき、
そのアドレス部の内容に基づいてデータ部を選択する。
図２０は、図１９に示すような従来の連想メモリを用い
る半導体記憶装置の全体構成の一例を示すブロック図で
ある。図２０に示す半導体記憶装置５０６では、セレク
タ５０７を用い、外部アドレスバスの内容に基づいて連
想メモリ５０５のアドレス部を参照した結果に従って、
外部データバスとメモリ群５０８内のメモリ本体５００
とリダンダンシ群５０９間でデータを選択的に接続す
る。そしてこのセレクタ５０７による切り替えによって
不良セルの置換を可能としている。このような従来の連
想メモリを用いた半導体記憶装置は、例えば、特開昭６
２−２５０５９９号公報「半導体メモリ装置」、特開平
４−２６３１９９号公報「半導体集積化メモリ」等に記
載されている。

【０００４】図２１は、図２０に示す連想メモリ５０５
を参照する部分の構成の一例を示すブロック図である。
図２１の構成では、置換されるセルのアドレスの各ビッ
トが連想メモリのメモリセルＡ０（６００），Ａ１（６
０１），…，Ａ２９（６２９）に記憶されており（図１
９のアドレス部に対応）、外部から入ってきたアドレス
の各ビットＡ０＿ｅｘｔ，Ａ１＿ｅｘｔ，…，Ａ１７＿
ｅｘｔと、連想メモリの内容との一致が複数のＥＯＲゲ
ート（排他的論理和ゲート）５２０，５２０，…で判定
され、さらに全ビットの一致、不一致がそれらの出力を
ＮＯＲゲート５２１で受けることで判定され、一致検出
信号（ワード線）が出力される。両者が一致していれば
メモリセルＡ１８（６１８），…，Ａ２９（６２９）、
および、図１９のデータ部に対応するメモリセルデータ
６３０と、メモリセルデータ６３０の使用状態（当該エ
ントリが有効か否か）を示すフラグデータを記憶するた
めのメモリセルフラグ６３１が選択されて、各メモリセ
ルのデータがビット線に出力される。そして、これらの
ワード線とビット線のデータを参照することで、セレク
タによる切り替えが実行される。

【０００５】

【発明が解決しようとする課題】上記のように、従来の
半導体装置においては、ビット不良の置換が連想メモリ
によって行われていた。しかしながら、連想メモリは論
理ゲートの部分とメモリセルの部分の組み合わせからな
るので、置換可能なビット数を増やそうとすると、回路
構成が複雑化し、また規模が大きくなってしまう傾向が
ある。したがって、特に予備のメモリセルの容量をより
大きくしようとする場合には、連想メモリによる対応に
問題がある。

【０００６】一方、一般に、半導体記憶装置において
は、上述したメモリセルの作動不良による不良のほか
に、作動不良ではないものの、作動の特性の悪化によっ
て要求仕様を満足できないために不良となる場合があ
る。例えば、ＤＲＡＭ等におけるホールド特性（保持電
流の大小の特性）の悪化である。ホールド特性の悪化
は、ビット単位でリーク電流の大きいセルが生じること
で発生するため、ホールドと特性の悪いビットを予備メ
モリによって置換することで仕様不良を救済することが
可能である。一方、従来の技術では、例えば、ビット単
位でホールド特性の悪いビットを置換して、ホールド特
性の良いＤＲＡＭ（最終的にはデータ保持電流の小さい
ＤＲＡＭ）を得ようとする場合において、予備メモリを
無駄な使用するためには、図１９に示すような連想メモ
リを使用するものしか存在しなかった。

【０００７】従来の連想メモリを使用する技術では、ハ
ードエラーを救済する事を前提に考えているため、容量
的に小規模の連想メモリを用意することで十分だった。
しかしながら、ホールド特性を改善するには、メモリ本
体の０〜１％程度のメモリセルの予備メモリセルによる
置換が求められる場合があり、連想メモリのようにセル
当たりの面積が大きいものでは、ホールド特性の改善を
目的として大量のメモリセル（０〜１％程度）を置換す
ることは困難であった。

【０００８】上述したように、ホールド特性の改善のた
めには、ＤＲＡＭ等に存在する多数のビットを救済する
必要がある。しかしながら、従来は、多数ビットの救済
に関しては、連想メモリの実装面積の問題があり、ま
た、一般に、不良ビットが大量に存在するチップを救済
しても品質的に問題があり、意味がないのでそのような
救済は行われてこなかった。つまり、作動不良による本
当の欠陥のビットを救済したとしても、元々のチップが
品質の悪い物であるから、救済していない違う部分で実
使用直後に欠陥が出てきてしまう可能性が高いことが考
えられるからである。

【０００９】一方、携帯電話などに使用するために、デ
ータの保持時間を伸ばしたいという要求がある。データ
保持時間の改善には大量のビットを救済する必要がある
が、これは、本当の不良ビットを救済するのではなく、
ホールド時間の短い（データ保持時間の短い）ビットを
救うことであるため、大量の不良を救済するのにも意味
がある。すなわち、データ保持時間の短いビットを救う
のには大量のビット置換を行うことも有効なのである。

【００１０】そこで、本発明は、例えばホールド特性を
改善することを目的とし、従来に比べより多数のメモリ
セルをビット単位で置換可能な予備メモリを提供するこ
とができる半導体記憶装置およびそれを用いたシステム
を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の半導体記憶装置は、置換ビットを特
定するための情報を複数記憶し、該情報に応じてメモリ
本体に存在する任意のメモリセルをビット単位で置換す
るためのメモリセルを提供するメモリセルアレイと、前
記メモリ本体に供給されるべきアドレス信号をインデッ
クス部とタグ部に割り付け、前記インデックス部に割り
付けられたアドレスをデコードするデコーダと、前記タ
グ部に割り付けられたアドレスと、前記メモリセルアレ
イが記憶する前記置換ビットを特定するための情報のう
ち前記デコーダの出力によって特定された情報とを比較
する比較器と、前記比較器の出力に基づいて、前記メモ
リ本体のメモリセルと、前記メモリセルアレイ内のメモ
リセルとのいずれかを選択して、外部に対して接続する
セレクタとを備えることを特徴としている。

【００１２】また、請求項２記載の発明は、前記メモリ
本体が、前記メモリセルアレイと同一チップ上に搭載さ
れていることを特徴としている。また、請求項３記載の
発明は、前記置換ビットを特定するための情報を記憶し
た不揮発メモリを有し、電源立ち上げ時において、前記
不揮発メモリに記憶された前記置換ビットを特定するた
めの情報を前記不揮発メモリから前記メモリセルアレイ
へ書き込むことを特徴としている。

【００１３】また、請求項４記載の発明は、前記メモリ
本体に供給されるべき前記アドレス信号を前記インデッ
クス部と前記タグ部に割り付ける回路手段としてアドレ
ス変換器を有し、該アドレス変換器が前記メモリ本体に
供給されるべき前記アドレス信号を前記インデックス部
と前記タグ部に振り分けるときに、前記不揮発メモリに
記憶されているアドレス信号の並べ換えのための情報に
基づいて、前記アドレス信号の並べ換えを含むアドレス
変換を行うことを特徴としている。

【００１４】また、請求項６記載の発明は、前記メモリ
本体と前記メモリセルアレイが、記憶保持のためにリフ
レッシュ動作を必要とするメモリによって形成されてい
て、前記メモリ本体に対するリフレッシュ動作よりも前
記メモリセルアレイに対するリフレッシュ動作を頻繁に
行うことを特徴としている。また、請求項７記載の発明
は、前記不揮発メモリが記憶する前記置換ビットを特定
するための情報は、ＤＲＡＭからなる前記メモリ本体に
おいてホールド特性が悪いビットに対応するアドレスデ
ータを含むことを特徴としている。

【００１５】請求項８記載の発明は、前記不揮発メモリ
は、前記メモリセルアレイ，前記デコーダ，前記比較器
及び前記セレクタを含む半導体記憶装置のチップの外部
に設けられていることを特徴としている。そして、請求
項９記載の発明は、前記メモリ本体は、前記メモリセル
アレイ，前記デコーダ，前記比較器及び前記セレクタを
含む半導体記憶装置のチップの外部に設けられているこ
とを特徴としている。

【００１６】請求項１０に示した発明は、前記アドレス
変換器は、前記置換ビットを特定するための情報が前記
メモリセルアレイの不良箇所を避けて前記メモリセルア
レイに記憶されるように前記アドレス変換を行うことを
特徴とする。このアドレス変換を用いることにより、救
済セルアレイに対するリダンダンシセルの数を減らすか
もしくは廃止することができる。ひいてはチップ面積を
小さくできる。

【００１７】請求項１１に示した発明は、記憶された前
記置換ビットを特定するための情報とともに、該置換ビ
ットを特定するための情報が有効か無効かを示す情報
（フラグ）が記憶されており、該情報（フラグ）が前記
メモリセルの前記置換ビットを特定するための情報の一
部と組み合わせられている。これにより、チップ面積を
小さくできる。

【００１８】請求項１２に示した発明は、前記置換ビッ
トを特定するための情報を記憶する前記メモリセルアレ
イを、ＳＲＡＭセルに強誘電体容量素子を付加したメモ
リセルで構成している。これにより、チップ面積を小さ
くできる。

【００１９】請求項１３記載の発明は、前記メモリ本体
および前記不揮発メモリが、前記メモリセルアレイと同
一チップ上に搭載されていることを特徴とする。

【００２０】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１が、本発明による半導体
記憶装置を用いる半導体記憶装置システムの構成の一例
を示すブロック図である。図１のシステムは、１チップ
で構成される半導体記憶装置１００と、半導体記憶装置
１００の外部に設けられ、半導体記憶装置１００と複数
の信号線で接続された不揮発メモリ２００とから構成さ
れている。半導体記憶装置１００は、ＤＲＡＭからなる
メモリ本体１１０と、外部アドレスバスとメモリ本体１
１０間に設けられたアドレスバッファ１１１と、外部デ
ータバスとメモリ本体１１０間に設けられたＩ／Ｏバッ
ファ１１２とからなる記憶装置の基本構成部分と、メモ
リ本体１１０に対して予備メモリセルを提供するための
冗長構成部分とから構成されている。

【００２１】冗長構成部分は、メモリ本体１１０と同一
のＤＲＡＭからなり、予備メモリセルアレイを複数組み
備えるメモリセルアレイ２０１と（以下では複数組みを
ｎウェイ（way）（ｎは自然数）と記す。）、アドレス
変換器２０３から出力されたインデックスアドレスを入
力してメモリセルアレイ２０１にワード線信号を出力す
るデコーダ２０２と、不揮発メモリ２００から供給され
るアドレス変換情報に基づいてアドレスバッファ１１１
から供給されるアドレスデータをインデックスアドレス
とタグアドレスに振り分けて変換するアドレス変換器２
０３と、メモリセルアレイ２０１内のＴＡＧ情報とアド
レス変換器２０３から出力されるタグアドレスとを比較
する複数の比較器２０４と、メモリ本体１１０のデータ
バスとＩ／Ｏバッファ１１２の内部側の入出力バス間に
設けられ、比較器２０４から出力されるヒットフラグ、
メモリセルアレイ２０１内のＩ／Ｏ情報、およびメモリ
セルアレイ２０１のデータ部内のリダンダンシデータを
入力して、Ｉ／Ｏバッファ１１２の内部側の入出力バス
の各ビット線に対して、メモリ本体１１０内のデータと
メモリセルアレイ２０１のリダンダンシデータとのいず
れかを選択的に接続するセレクタ２０５と、不揮発メモ
リ２００からメモリセルアレイ２０１に対する書き込み
データのバッファとなる書き込みバッファ２０６とから
構成されている。

【００２２】上記の構成において、電源立ち上げ時に
は、メモリセルアレイ２０１に、書き込みバッファ２０
６を介して外部の不揮発メモリ２００からホールド特性
が悪いビットのアドレス情報が書き込まれる。外部から
のメモリ本体１１０に対するアクセス時には、メモリセ
ルアレイ２０１内のデータと、アドレスバッファ１１１
を介して外部アドレスバスから入力された入力アドレス
とが、セットアソシアティブ方式で照合され、ヒットし
た場合には、比較器２０４からのヒットフラグが立つこ
とで、セレクタ２０５によって、メモリセルアレイ２０
１内の該当するリダンダンシデータによるビット置換が
実行される。この際、入力アドレスをインデックス側に
するかＴＡＧ側にするかは、アドレス変換情報に基づい
て、アドレス変換器２０３で振り分けられる。

【００２３】外部から見た場合には、半導体記憶装置１
００を使用するときには、外部からメモリ本体１１０に
対するアドレスが入力される。外部アドレスはメモリ本
体側とメモリセルアレイ側に出力され、メモリ本体１１
０から出力されるデータと救済用のメモリセルアレイ２
０１から出力されるデータとがセレクタ２０５で選択さ
れて出力されるが、半導体記憶装置１００に対するアク
セスは冗長構成部分の有無によってなんら変更されない
ことになる。

【００２４】なお、アドレス変換器２０３による変換方
式は、不揮発メモリ２００内のアドレス変換情報によっ
て設定可能であり、デバイス毎に変更することができ
る。また、メモリセルアレイ２０１のリフレッシュは、
メモリ本体１１０よりも頻繁に行い、メモリセルアレイ
２０１のホールド時間を所定値以上に確保できるように
することが好ましい。また、上記の構成において、メモ
リセルアレイ２０１は、メモリ本体１１０と入出力バス
を独立に設けられてビット救済データを提供するもので
あるが、メモリセルアレイ２０１は、図１のようにメモ
リ本体１１０と同一のチップ上、すなわちオンチップで
設けることも可能であるが、半導体記憶装置１００外に
オフチップで設けることも可能である。

【００２５】ここで、上述した本発明によるセットアソ
シアティブ方式のアドレス照合について詳細に説明す
る。図２１に示した従来例ではビット単位の不良を救済
するのに連想メモリを使用した置換手段を提供していた
のに対して、本願発明ではセットアソシアティブ方式に
よる救済メモリと、アドレス照合手段とを提供する。そ
の概念図は図２である。図２は、メモリセルアレイ２０
１内の１ウェイ分でかつ１インデックス分の回路を示す
ものであり、そこでは、アドレスがインデックス側（Ａ
０＿ｅｘｔ，Ａ１＿ｅｘｔ，…，Ａ１２＿ｅｘｔ，Ａ１
３＿ｅｘｔ）とタグ側（Ａ１４＿ｅｘｔ，…，Ａ１７＿
ｅｘｔ）に分割されて、外部アドレスのインデックス側
アドレスがデコーダ２０２内にある単純なデコーダ（Ａ
ＮＤゲート）３０１に入力される。ここで、信号Ａ０＿
ｅｘｔ，Ａ１＿ｅｘｔ，…，Ａ１７＿ｅｘｔは、それぞ
れ外部アドレスの最上位ビット、最上位の次のビット、
…、最上位から１６番目のビットに対応する。また、こ
の例では、デコーダ２０２内に全体として、デコーダ３
０１と同様なＡＮＤゲートと異なるインデックスアドレ
スを選択するための複数個のインバータゲートとの組み
合わせからなるデコーダが２14個存在することになる。

【００２６】デコーダ３０１からワード線信号が出力さ
れると、その出力によって選択されたメモリセル３１４
〜３１７（メモリセルＡ１４〜Ａ１７）に記憶されてい
るタグ側のアドレスが読み出されて、外部からのアドレ
スのタグ部の各ビットとの一致が４個のＥＯＲゲート３
０２,３０２,…と、ＮＯＲゲート３０３によって判定さ
れる。そして、ＮＯＲゲート３０３から一致検出信号が
出れば、図２１に示した連想メモリを用いる場合と同様
にして、メモリセル３１８（メモリセルＡ１８），…，
３２９（メモリセルＡ２９），３３０（メモリセルデー
タ），３３１（メモリセルフラグ）に記憶されているデ
ータに応じて、該当するメモリセル（メモリセルデー
タ）によるビット置換が行われる。

【００２７】このように、本願発明によるセットアソシ
アティブ方式での構成によれば、救済メモリ（メモリセ
ルアレイ２０１）のセルアレイを非常に単純な形にで
き、またデコーダが非常に単純な形になり、さらに一致
検出のためのＥＯＲゲートを従来に比べ非常に少なくす
ることができる等の利点が得られる。したがって、図２
１に示すような連想メモリと同じ機能を果たすのに、非
常に小さな面積しか必要としなくなる。もっとも、図２
１に示すような連想メモリを用いるものに比べて、デー
タ置換に要する速度は多少遅くなるものの、容易に大容
量の予備メモリを得ることができるので、特にＤＲＡＭ
等のＳＲＡＭ等に比べて速度が要求されない半導体記憶
装置において、大量のビット置換を行うに用いて好適と
なる。

【００２８】図３は、図２に示した本願発明によるセッ
トアソシアティブ方式（（Ａ））と、図２１に示した従
来の連想メモリを用いる方式（（Ｂ））とを比較する説
明図である。図３（Ａ）、（Ｂ）は、メモリ本体１１０
の容量を１Ｇビット（外部アドレス３０ビット、１セク
タを５１２バイト（＝セクタアドレス：１８ビット、セ
クタ内アドレス１２ビット））とした場合に、１ギガビ
ットのメモリに対し、その約０．０６％（＝約６００ｋ
ビット）分の置換用のデータ容量を持つ置換用メモリセ
ルアレイを用意するときのアドレス変換におけるアドレ
スの割り振りと、置換用メモリセルアレイの構成および
比較器の構成の一例を示したものである。

【００２９】図３（Ａ）は、本願発明によって、１Ｇビ
ットのメモリ本体１１０に対する１８ビットのセクタア
ドレスのうち１４ビットをインデックスアドレス（セル
アレイアドレス）に、４ビットをタグアドレスとし、メ
モリセルアレイ２０１を６４ウェイ構成とした場合を示
したものであって、この場合には、置換用のメモリセル
アレイ（図１のメモリセルアレイ２０１に対応）が、行
方向１６ｋビット（＝２14ビット（インデックスアドレ
ス（１４ビット）に対応））、列方向１１５２ビット
（１８ビット（メモリセル）×６４ウェイ）の１８Ｍビ
ットの容量となる。また、１８ビットのセクタアドレス
から任意の１セクタアドレスを選択するための比較手段
は、１４ビットのインデックスアドレスをデコードする
１６ｋ個のデコード回路（図１のデコーダ２０２に対
応）と、６４個（６４ウェイ分）の４ビット（タグアド
レスに対応）比較器（図１の比較器２０４に対応）の組
み合わせから構成されることになる。

【００３０】上述したように、インデックスアドレスを
１４ビットとした場合、置換用メモリセルアレイ内で読
み書き可能なメモリセルは、１ビットの置換用データ
（冗長：リダンダンシデータ）あたり１８ビットとな
る。この場合、１８ビットのメモリセルには、４ビット
のタグ情報と、１２ビットのセクタアドレスの情報と、
１ビットのデータと、１ビットの使用フラグとが含まれ
る。ここで、４ビットのタグ情報が図１のメモリセルア
レイ２０１内のタグ（ＴＡＧ）情報に、１ビットの使用
フラグがＩ／Ｏ情報に、１ビットのデータがデータ（リ
ダンダンシデータ）に対応している。また、図１の不揮
発メモリ２００には、１データビットあたり、１８ビッ
トのメモリセルのうちの４ビットのタグ情報と、１２ビ
ットのセクタ内アドレスの情報と、１ビットのＩ／Ｏ情
報が格納されることになる。

【００３１】ところで、図３（Ａ）に示すように、６４
ウェイ，インデックスアドレス１４ビット，タグ４ビッ
トのセットアソシアティブ方式の場合、１Ｇビットのメ
モリの約０．０６％を救うためには１８メガビットの容
量の置換メモリセルアレイを用意すれば良いことになる
が、１ギガビットの良品をとるのと、１８メガビットの
良品をとるのは困難性の点で格段の差がある。ただし、
置換用の１８メガビット分だけはホールド時間の長いビ
ットを揃える必要があるので、上記のようにそこだけリ
フレッシュを頻繁に行うようにするとか、その中を冗長
構成にするようにする。例えばリフレッシュを頻繁に行
う場合、１８メガビットの小さな領域ならばリフレッシ
ュ等にそれほど電流を消費しないので全体としては消費
電流の特性を大きく悪化させることはない。

【００３２】一方、図３（Ｂ）に示す従来の技術では、
１８ビットの比較器が約６２万個と、１９．６メガビッ
ト（メモリセル３２ビット）のメモリが必要となる。本
願発明の構成と従来の構成では、比較器の数が明らかに
違う。大容量になってくると本願発明のようなセットア
ソシアティブ方式の方が圧倒的に有利である。なお、図
３（Ｂ）に示す従来の構成による連想メモリを用いたメ
モリ参照方式は、本願発明のセットアソシアティブ方式
に対し、フルアソシアティブ方式と呼ばれる技術であ
る。

【００３３】次に、図１に示すアドレス変換器２０３の
動作について、本願発明によるセットアソシアティブ方
式におけるアドレス変換の基本的な考え方の説明を含め
て、記述する。本願発明によるセットアソシアティブ方
式は、インデックスアドレス部とメモリセルアレイ２０
１のワード線との対応を、デコーダ２０２によるデコー
ドのみで特定する方式なので、格納する不良（以下、ホ
ールド時間の短いものも含めて不良と呼ぶ。）ビットの
アドレスが万遍なく分布していることが成立の前提とな
っている。例えば、図３（Ｂ）のように連想メモリを用
いるものでは置換可能なビット数が置換用メモリセルア
レイの容量でのみ制限されるのに対して、図３（Ａ）の
構成では、同一セクタに対しては１ウェイあたり１個の
不良にしか置換を行うことができないという制限があ
る。したがって、置換ビットに偏りがあると、置換効率
が低下する。そのため、本願発明では、メモリセルアレ
イ２０１を複数ウェイ化するとともに、アドレス変換器
２０３を設けることで外部アドレスに対してアドレス変
換を施し、できるだけ不良が万遍なく分布するようなア
ドレスの組み合わせ（アドレス変換方式）を得るように
している。

【００３４】本願発明におけるアドレス変換方式の基本
的な考え方について、図４および図５を参照して説明す
る。ここでは、本願発明におけるアドレス変換方式の一
例として、インデックス側とタグ側のアドレスを入れ替
える場合について説明する。以下、１ウェイ（いわゆる
ダイレクトマッピング）の場合について説明する。セッ
トアソシアティブ方式では、図５に示したようにアレイ
を分割したときに各区画に不良が１個ずつばらばらに入
っていることが前提となる。ここで示すセットアソシア
ティブ方式では、図中の“×”（不良ビット、すなわち
ホールド時間の短いメモリセル）のアドレスを記憶する
際に、各区画に付与されているアドレスをインデックス
として、また各区画内のアドレスをタグとして使用す
る。

【００３５】例えばアドレスの値が“００３３”である
場合、メモリセルアレイ内の“００”（インデックス）
のアドレスの中にデータとして“３３”（タグ）が入っ
ていることを示す（図１参照）。したがって、外部アド
レスとして“００３３”が入力されると、“００”がイ
ンデックスとして抽出されるとともに、外部アドレスの
タグ部分と救済セルアレイから出力されるタグが“３
３”と比較され、一致していれば、救済用のメモリセル
アレイの「データ」メモリセルに記憶されているデータ
がリダンダンシデータとして使用される。一方、救済セ
ルアレイから読み出されるタグ情報が例えば“２２”で
あれば両者は一致していないので、救済セルアレイ側の
「データ」は使用されない。

【００３６】上記のような構成において、１ウェイの場
合には、各区画に不良が２個以上あると救済はできな
い。これに対し、本実施形態では、各区画において、で
きるだけ万遍なく一様に“×”が入るようにするためア
ドレス変換器２０３によってアドレスの入れ替えを行う
ことで、不良の救済の可能性の向上を図っている。

【００３７】例えば全体で４カ所の不良があるとき、図
４ではインデックス“００”の区画に２個の不良があっ
てセットアソシアティブ方式としては破綻している。こ
のとき、２個の不良箇所のアドレスが例えば“００１
０”と“００１１”だったとする。ここでインデックス
側とタグ側のアドレスを入れ替える変換を行った場合、
それぞれのアドレスは“１０００”と“１１００”とな
り、この場合の不良個所は、例えば図５のように分散さ
れることとなり、メモリセルの救済が可能となる。この
ように本実施形態では、チップ毎に行われる不良検出の
際に、その検出結果に応じて、チップ毎に図４から図５
にアドレス変換するようなアドレス変換方法（規則）を
見つけだし、見つけだした変換方法を不揮発メモリ２０
０にアドレス変換情報として書き込むようにしている。
そして、アドレス変換器２０３によって、アドレス変換
情報によって指定された変換を実行している。

【００３８】なお、アドレス変換方法としては、不良を
万遍なくすることができるものであればどのようなもの
でも良く、また、既に不良が万遍なく分布しているので
あれば敢えてアドレス変換を行う必要はない（アドレス
変換器２０３自体を省略してもよい）。アドレスを並べ
替えること自体が重要なのであって、上記のようなイン
デックスとタグの入れ替えは単なる具体例に過ぎない。

【００３９】なお、セットアソシアティブ方式を６４ウ
ェイにすれば１区画に対して６４個までの不良を許容で
きることになる。すなわち、ｎウェイのセットアソシア
ティブ方式を採用する場合には、１個の区画（例えば５
１２バイト）に対してｎ個までビット不良を救済できる
ことになる。また、例えば目標として０．０６％の不良
を救済するためには、メモリ本体の０．０６％の救済セ
ルアレイを用意するのではなく、それよりも多く、例え
ば救済セルアレイを０．１％程度（約２倍）用意するこ
とが望ましい。このようにしてもデコーダ等が少ないの
で従来に比べて得である。これは、連想メモリは全部使
い切ることができるが、セットアソシアティブ方式では
救済セルアレイを全部使い切ることはないからである。

【００４０】図６にアドレス変換器２０３の具体的回路
構成の一例を示す。図６において、信号Ａ０＿ＥＸＴ，
信号Ａ１＿ＥＸＴ，信号Ａ２＿ＥＸＴ，信号Ａ３＿ＥＸ
Ｔは、図１のアドレス変換器２０３の入力信号であり、
外部アドレスの上位４ビットに対応するものである。ま
た、信号Ａ０＿ＩＮＴ，信号Ａ１＿ＩＮＴ，信号Ａ２＿
ＩＮＴ，信号Ａ３＿ＩＮＴは、図１のアドレス変換器２
０３の出力信号であり、インデックスアドレスの上位４
ビットに対応するものである。また、信号Ａ０＿ＲＥＧ
＿０，信号Ａ０＿ＲＥＧ＿１，信号Ａ１＿ＲＥＧ＿０，
信号Ａ１＿ＲＥＧ＿１，信号Ａ２＿ＲＥＧ＿０，信号Ａ
２＿ＲＥＧ＿１，信号Ａ３＿ＲＥＧ＿０，信号Ａ３＿Ｒ
ＥＧ＿１は、図１の不揮発メモリ２００から出力される
アドレス変換情報に対応する信号である。また、符号３
５１は信号ＤＥＶＩＣＥ＿ＡＣＴＩＶＥによって入力デ
ータをラッチするレジスタ、符号３５２はインバータゲ
ート、符号３５３はＮＡＮＤゲート、そして符号３５４
は伝送ゲート（ＯＮ／ＯＦＦスイッチ）を示している。

【００４１】図６に示すアドレス変換器は、信号Ａ０＿
ＲＥＧ＿０，…，信号Ａ３＿ＲＥＧ＿１に基づいて、入
力されるアドレスの各ビットに対する入力線と、アドレ
ス変換器の出力線とを任意の結線方法で接続替えする。
どのように各スイッチ３５４をスイッチングするかを指
定するために複数のレジスタ３５１を用意しておき、あ
らかじめ変換方式のデータが書き込まれた不揮発性メモ
リ２００から、電源立ち上げ時に、メモリセルアレイ２
０１に対して変換後のアドレスをロードすると共に、ア
ドレス変換方式の情報をアドレス変換器２０３にロード
し、置換ビットのアドレスと、変換方式が決定される。
ここで、不良救済が可能な状態となる。

【００４２】アドレス変換器２０３の設定はチップによ
って変更される。これは、どこに不良が発生するかに合
わせてアドレス変換する必要があるためである。また、
アドレスの変換は、外部からメモリ本体１１０を使用す
るときに実行される。なお、アドレス変換方式は、メモ
リ本体１１０の不良ビット検出試験の結果によって決定
されるが、不良救済メモリ自体が良品（データ保持時間
を満足するか）どうかは予め確かめておくようにする。

【００４３】なお、上記の説明では、置換用のメモリセ
ルアレイのリフレッシュをメモリ本体よりも頻繁に行う
ことが好ましいと説明したが、これは本実施形態がホー
ルド特性の悪いビットを救済することを目的としたから
であって、本発明の特徴の一つである。また、特に、Ｄ
ＲＡＭに適用する場合、ホールド特性の悪いビットを救
済するためには大容量の不良ビットを救済する必要があ
るが、従来の技術ではチップ面積の増大等の課題があり
採用が困難であったが、本発明はセットアソシアティブ
方式を採用することによって不良ビットに対するメモリ
置換を行うこととしたので、容易にＤＲＡＭへの適用が
可能となった。

【００４４】以上のように、本発明による半導体記憶装
置およびそれを用いたシステムによれば、例えばＤＲＡ
Ｍにおけるホールド特性の改善を目的とした場合にも、
置換データをＤＲＡＭセルで保持することができるた
め、置換データ用のメモリセルのオンチップ化が容易で
ある。また、セットアソシアティブ方式をとることによ
り、置換に必要なチップ面積を減らすことができる。ま
た、アドレス変換により置換効率の向上を図ることがで
きる。これらにより、最終的にホールド特性の悪い多数
のセルを置換することにより、時間当たりのセルフリフ
レッシュの回数を減らすことができるため、データ保持
電流を減らすことができる。

【００４５】次に、本発明の他の実施形態について説明
する。図７に示す実施形態は、図１に示した本発明の実
施形態と比較して、半導体記憶装置１００ａ内、すなわ
ち同一チップ内に不揮発メモリ２００ａを混載するとと
もに、図１の書き込みバッファ２０６を省略した構成と
なっている。各構成の機能は図１に示す実施形態と同様
である。図７に示すように不揮発メモリ２００ａがメモ
リ本体１１０と混載できる場合とは、メモリ本体１１０
を構成するＤＲＡＭとフラッシュメモリとの混載プロセ
スを用いる場合、メモリ本体１１０を含めて全てフラッ
シュメモリそのもので半導体記憶装置を構成する場合、
不揮発メモリ２００ａをメモリ本体と同一のメモリ（Ｄ
ＲＡＭ等）によってアンチフューズ方式で構成する場合
等である。

【００４６】図８は、本発明のさらに他の実施形態を示
す図であり、この図に示す半導体記憶装置システムは、
図１の構成に対してメモリ本体１１０を省略した半導体
記憶装置１００ｂと、半導体記憶装置１００ｂと別体で
設けられた複数のメモリ装置１１０ｂ，…，メモリ装置
１１０ｂから構成されている。メモリ装置１１０ｂ，メ
モリ装置１１０ｂ，…は、メモリを置換する部分を構成
する半導体記憶装置１００ｂと別体で設けられている点
以外は、図１のメモリ本体１１０と同様の構成である。

【００４７】図９は、図８に示すシステムをモジュール
化した構成例（メモリモジュール３６０）を示す平面図
である。同一基板上に半導体記憶装置１００ｂと、不揮
発メモリ２００と、複数のメモリ装置１１０ｂ，１１０
ｂ，…を搭載したものである。複数のメモリ装置１１０
ｂは例えばＤＲＡＭによって、不良アドレスを格納する
不揮発メモリ２００はフラッシュメモリによって構成す
ることができる。ただし、不揮発メモリ２００はフラッ
シュメモリに限定される必要はなく、不揮発性メモリで
あれば如何なるものであってもよい。また、半導体記憶
装置１００ｂ内のメモリセルアレイ２０１に代えて、置
換アドレスをフラッシュメモリから直接読み出す方法も
考えられる。この場合には、半導体記憶装置１００ｂの
面積を小さくすることが可能である。ただし、フラッシ
ュメモリは一般的に動作速度が遅いので、メモリセルア
レイ２０１をＳＲＡＭなどで構成して置換アドレスをロ
ードするようにした方が動作速度の点では望ましい。

【００４８】図１０は、本発明のさらに他の実施形態を
示す図であり、この図に示す半導体記憶装置システム
は、図８の構成に対して、不揮発メモリ２００ｃを半導
体記憶装置１００ｃ内に混載した構成である。

【００４９】次に、図１１を参照して、図１の比較器２
０４およびセレクタ２０５内の構成の一例について説明
する。例えば図１に示す実施形態のようにメモリセルア
レイ２０１を複数ウェイ構成とした場合、Ｉ／Ｏ情報や
リダンダンシデータを全てセレクタ２０５に接続する
と、データ線の本数が多数になるので、チップ内の配線
が複雑化することが考えられる。この対策として、例え
ば１ウェイ単位でＩ／Ｏ情報やリダンダンシデータをあ
らかじめ選択しておき、それらを全ウェイでワイヤード
ＯＲするようにしてセレクタ２０５に接続するようにす
る構成が考えられる。図１１は、このような場合の比較
器２０４およびセレクタ２０５の内部構成の一例を示し
ている。

【００５０】ＤＱバッファ３７５は、図１のＩ／Ｏバッ
ファ１１２に対応する構成であり、外部データバスに接
続される６４本の外部ピンに接続されている。最終ＤＱ
セレクタ３７６は、各ウェイ毎に設けられている複数の
ウェイ内ＤＱセレクタ３７４とともに、図１のセレクタ
２０５に対応する構成を形成するものであり、ＤＱバッ
ファ３７５から供給される６４本のデータ線を、本体メ
モリ１１０に接続されている通常のデータ線（６４本）
と、ウェイ内ＤＱセレクタ３７４を介してメモリセルア
レイ２０１に接続されているリダンダンシデータ線（６
４本）のいずれかに選択的に接続するよう機能する。最
終ＤＱセレクタ３７６に接続されてるリダンダンシ活性
化フラグ（６４本）は、図１のヒットフラグが有する情
報とＩ／Ｏ情報の両者の情報を含むもので、この６４本
のリダンダンシ活性化フラグ線から供給されるデータに
基づいて、最終ＤＱセレクタ３７６はデータ線の選択を
行う。

【００５１】外部ピンは６４本であるが、それらの各ピ
ンで入出力されるデータをＤＱ０〜ＤＱ６３とすると、
各データは、図１２に示すように、バーストでシリアル
に入出力されるようになっている。また、図１１におい
て、リダンダンシデータ線（６４本）は、各ウェイ間で
ワイヤードＯＲによってウェイ内ＤＱセレクタ３７４，
３７４，…と接続されている。図１１のコントロール回
路３７７は、バースト信号の伝送順序を決定するための
６ビットのバースト順信号を繰り返し出力する。各ウェ
イ毎に設けられている制御部３７０，３７０，…内に
は、メモリセルアレイ２０１内のＴＡＧ情報（４ビッ
ト）と使用フラグ（１ビット）（図３（Ａ）参照）を入
力し、ＴＡＧ情報とアドレス変換器２０３から出力され
たアドレスデータ内のタグ部と比較して、一致した場合
にＴＡＧ一致信号を出力するＴＡＧ比較器３７１と、バ
ースト順信号と、どのバースト順で信号を伝送すべきか
を指定するバーストアドレス（６ビット）とを比較し
て、一致した場合にバースト順一致信号を出力するバー
スト順比較器３７２とが設けられている。

【００５２】ＤＱ番号デコーダ３７３は、これらの比較
器から出力されるＴＡＧ一致信号およびバースト順一致
信号、ならびに入出力データが６４本の外部ピンのいず
れに対応するのかを指定する６ビットのＤＱアドレスを
入力して、１ビットのリダンダンシ活性化フラグを６４
本のリダンダンシ活性化フラグ線の対応するいずれか１
本の信号線に、該当バーストタイミングで出力する。ウ
ェイ内ＤＱセレクタ３７４は、ＤＱ番号デコーダ３７３
の出力に基づいて、ウェイ内でいずれかのデータビット
を選択して、６４本のリダンダンシデータ線の対応する
いずれか１本のデータ線に、該当バーストタイミングで
接続する。

【００５３】図１３は、図３（Ａ）に示すアドレスの配
分とメモリセルアレイの構成例を、多値メモリに適用し
た場合の一例を示す図である。多値メモリでは、例えば
４値のとき、１つのメモリセルに２ビットの情報が入っ
ているので、データは２ビットになりセクタ内アドレス
は１２ビット（２値の場合）から１１ビット（４値の場
合）に減らすことになる。データを２ビットにしてアド
レスを１ビット減らすのは等価である。この技術は一般
的なデコーダなどではよく用いられている技術である。

【００５４】図１４は、ＤＲＡＭに不揮発性メモリを混
載させる場合のメモリセルの構成の一例を示すものであ
って、アンチヒューズを用いる例を示している。データ
の書き込み時には、ワード線ＷＬ、ビット線ＢＬ、およ
びセル対極に印加する電圧を制御して、“ＬＯＷ”に設
定するＤＲＡＭのメモリセルＳ１を壊し、故意に電流を
リークさせることで、メモリの値を“ＬＯＷ”に設定す
る。こうすることでＤＲＡＭを不揮発性メモリとして利
用することができる。具体的には、書き込み時に、ワー
ド線ＷＬを５Ｖ、セル対極を１０Ｖに設定し、“ＬＯ
Ｗ”を書き込む場合にはビット線ＢＬを０Ｖに、“ＨＩ
ＧＨ”（非書き込み）に設定する場合にはビット線ＢＬ
を３．３Ｖに設定する。そして、読み出し時には、毎回
一旦、該当セルに３．３Ｖを書き込み、セル対極を０Ｖ
にした状態で、“ＬＯＷ”に設定されているセルはリー
ク電流によって電圧が０Ｖになるので“ＬＯＷ”と認識
され、一方、“ＨＩＧＨ”に設定されているセルはリー
ク電流が少ないので“ＨＩＧＨ”と認識される。

【００５５】以上説明したように、本願発明による半導
体記憶装置およびそれを用いたシステムは、メモリ本体
を例えばＤＲＡＭ、フラッシュメモリ等の置換回路の動
作に関して比較的速度的余裕があるデバイスによって構
成する場合に用いて好適である。特に、ＤＲＡＭのよう
にホールド特性の悪化が単なるリーク現象である場合に
は、メモリ救済による不利益を受けることはほとんどな
いと考えられる。リーク現象は原子レベルで起こってい
るので、全体の品質が悪いから救済するわけではないか
らである。すなわち、物理的に素子あるいは回路の形成
状態が悪いためにホールド時間が短いわけではなく、拡
散層の中に原子が１個入っているかいないかのレベルで
ホールド時間が短くなっているに過ぎないのである。し
たがってビット毎の置換によって多量のセルの徹底的に
救済するのには充分意味がある。また、フラッシュメモ
リでも同様のレベルでリークが起きる場合がある。この
ような場合に、フラッシュメモリで救済を行うときに
は、図７に示すような構成が好ましいと考えられる。

【００５６】また、本願発明と関連する技術にキャッシ
ュメモリのアクセス方式があるが、キャシュメモリは動
的であるのに対して、本願発明は静的である。本願発明
では、不良のできたチップをテストして不良マップをと
って不揮発性メモリに書き込む。すなわち、チップを使
用する限りは、不良マップの内容が変わらないことが本
願発明の基本である。一方、キャッシュメモリは全体メ
モリ空間のうち使用するものをマイクロプロセッサに近
いところに用意するという技術であり、マップの内容は
随時、変更される。キャッシュは重要（良）なものを登
録するのに対して、本願発明は不要（悪）なものを覚え
ておくものであって、その意味で両者は本質的に異なる
技術である。

【００５７】以下、本願発明をまとめると、本願発明に
よる半導体記憶装置およびそれを用いる半導体記憶装置
システムは、例えばＤＲＡＭにおいてホールド特性が悪
いビットをビット単位の置換で救済することを容易に可
能とするするものである。本願発明においては、メモリ
本体以外にビット救済データ用のセルアレイをオンチッ
プもしくは、オフチップで設ける。そして、電源立ち上
げ時にそのセルアレイにオンチップもしくは、オフチッ
プの不揮発メモリからデータを書き込む。これらのデー
タと入力アドレスをセットアソシアティブ方式で照合
し、ヒットした際にはビット置換を行う。ここで、個々
のアドレスをインデックス側にするかＴＡＧ側にするか
は、アドレス変換器の設定を変更することで、デバイス
によって変更する。置換アレイのリフレッシュはノーマ
ルアレイより頻繁に行うことが望ましい。さらに、置換
データアレイにはＩ／Ｏ情報も加えて格納することで効
率の向上が図られている。また、本願発明によるシステ
ムは、例えば置換データ用フラッシュメモリと本体のＤ
ＲＡＭとをＭＣＰ（マルチ・チップ・パッケージ）で製
造することが望ましい形態の一例である。また、置換用
のセルアレイは、分割数を多くして高速化しておくこと
が望ましい。

【００５８】以下、図１に示した本願発明の実施形態に
よる効果について、シミュレーションにより従来の技術
と比較した結果について説明する。図１５はＤＲＡＭメ
モリセル（６４メガビット）の各ビットの保持時間を示
したものである。縦軸はログスケールのメモリセル数、
横軸はログスケールの時間軸である。同図は６４メガ個
のそれぞれの保持時間の分布をとったものであって、
０．０６％のメモリセルを救済することで、救済を行わ
ない場合に比べ、データ保持時間を約１０倍にすること
ができることを示している。なお、同図ではデータ保持
時間について従来例と本願発明における現実的なスペッ
ク（仕様下限）の位置を示している。すなわち従来と本
願発明とで同じだけマージンをとった位置にデータ保持
時間をマークしてある。なお、０．０６％の例は一例で
あってこの値はチップによって違ってくる。

【００５９】図１６は、図１に示す実施形態によってホ
ールド特性の悪いメモリセルを救済した場合と、従来例
（救済のない場合）の場合において、リフレッシュ間隔
時間と、データ保持電流の大きさを比較した結果を示す
図である。本発明の実施形態による保持時間は、従来例
に比べ約１０倍になっている。このデータ保持時間が長
くなるということはリフレッシュ間隔が長くなるという
ことである。ＤＲＡＭのリフレッシュは比較的大きな電
流を消費するので、その分の電流を減らすことができ、
データ保持電流が図１６に示すように大幅に低減してい
る。ただし、リフレッシュ以外の電流も流れているため
保持時間を１０倍にしたからといって全体の電流が１／
１０になるわけではないが、１／６〜１／７程度にはな
るので、例えば携帯機器に適用することが可能となるこ
とがわかる。

【００６０】図１７は、図１等に示すアドレス変換器２
０３によってアドレス変換を実施した場合と、実施しな
い場合で、救済できる不良ビットの量に変化が見られる
かどうかをシミュレーションによって求めた結果を示す
図である。縦軸はビット置換による救済後の良品率
（％）、横軸はメモリ本体のビット不良率（％）を示し
ている。シミュレーション結果は、メモリ本体を１Ｇｂ
ｉｔのＤＲＡＭとし、１セクタを５１２バイト、インデ
ックスアドレスを１４ビット、置換アレイを６４ウェイ
とした場合に、ランダム不良を乱数で発生させ、ビット
置換を行った場合に得られる良品率を１００回求め、そ
の平均値を求めたものである。アドレス変換の有無によ
る違いは図１７に示すとおりであるが、０．０６％の不
良を発生させたときに、１５％（アドレス変換無し）の
良品率が１００％の良品率（アドレス変換有り）となる
効果が確認できている。

【００６１】次に、図２２〜図２６を参照して、本願発
明のさらに他の実施の形態および応用例について説明す
る。上述した各実施の形態では、救済セルアレイにも不
良が含まれる場合がある。このような場合は、救済セル
アレイに対してさらにリダンダンシ回路を準備してお
き、不良が検出された場合、救済セルアレイの不良箇所
をリダンダンシ回路によって置き換えるようにすること
で対策することができる。上述したように、本発明の半
導体記憶装置では、アドレス変換方式が、メモリ本体１
１０の不良ビット検出試験の結果によって決定されるの
で、例えば、この試験の際に、救済セルアレイの不良の
確認とリダンダンシ回路による不良箇所の置き換えも同
時に行うようにする。すなわち、救済セルアレイにも不
良が含まれる場合にも、このセルアレイ自体のためのリ
ダンダンシ回路を準備しておいて、あらかじめメモリを
テストする際に置き換えを行えば、問題をなくすことが
できる。

【００６２】しかし、セットアソシアティブ方式では、
上述したように、連想メモリ方式によるものと異なり、
救済セルアレイを全て使い切ることはない。そこで、救
済セルアレイの不良箇所が、使用しない場所に割り付け
ることができれば、リダンダンシ回路を廃止して、チッ
プ面積を節約することができる。図４から図５にアドレ
ス変換した場合と同じ条件で考えると救済セルアレイの
インデックスアドレスが“１１”の場所に不良セル
（▲）があった場合には、さらにインデックスアドレス
内で、アドレスビットの入れ替えをする。例えば、図２
２（図５に不良セル（▲）を追加したもの）のアドレス
変換を、図２３のようになるような変換を行う。すなわ
ち、“１１”が“１３”に変換される。アドレス変換方
法を決定する際に、救済セルアレイの不良箇所がわかっ
ていれば、不良を避けて使用することができる。

【００６３】本発明の場合、救済メモリにおいて使用し
ないデータ領域は図３などに示すような、使用フラグに
よって、通常判別されている。一方、入出力の構成番号
（出力ピンの何ビット目か）は、図１で示すＩＯ情報、
または図３で示すセクタアドレスの一部として記憶され
ている。バースト順やメモリセルのアドレスは通常２の
倍数になるが、入出力の構成番号は、パリティを付加す
るために９の倍数（９，１８，３６…）になっているこ
とがある。この場合、使用フラグを独立した１ビットと
せずに、図２４のように、図１で示すＩＯ情報、または
図３で示すセクタアドレスの一部として記憶されている
入出力構成のビットと合わせて表現すれば救済メモリの
容量を節約できる。

【００６４】最近、不揮発性メモリとして強誘電体メモ
リが盛んに研究されているが、図２５に示すようなＳＲ
ＡＭセルに強誘電体キャパシタを付加した構成のものが
ある。これは、メモリセル面積としてはＳＲＡＭよりも
大きくなるが、今回の救済方法のようにＳＲＡＭのほと
んどのデータが不揮発性メモリからロードされることが
前提である場合、フラッシュメモリの面積とＳＲＡＭの
面積を足したものよりは、ＳＲＡＭセルに強誘電体キャ
パシタを付加した構成のメモリの方が小さくなる場合が
ある。この効果を得るためには、1998 International E
lectron DeviceMeeting Tecnical Digest，３６３ペー
ジ〜３６６ページに掲載のAmanumaらの論文のFig 1に開
示されている強誘電体容量素子をトランジスタ層の上に
重ねて形成する製造方式を用いることが望ましい。この
セルではＬＯＡＤ信号が“Ｈｉｇｈ”になっている期間
に強誘電体容量素子とＳＲＡＭの間でデータがやり取り
される。

【００６５】本発明において、メモリ本体と救済メモリ
及び救済判定回路を別チップとして構成する場合、メモ
リ本体と救済判定回路を搭載したチップのメーカが、異
なる場合もある。この場合、メモリ本体の特性情報をメ
モリシステム製作メーカに間違いなく伝えることが重要
である。メモリ本体の特性情報とは、たとえば、そのメ
モリのホールド特性の悪いメモリセルのアドレスのこと
である。このときホールド特性の悪さの度合いも含め
て、メモリ本体のメーカーからメモリシステムを作成す
るメーカーに開示されることが望ましい。ホールド特性
が悪くても使用できるシステムも存在するためである。
また、これらの特性情報は、メモリ本体に付けられたシ
リアル番号に関連付けることができる。この場合、シリ
アル番号は、パッケージ上に印刷されても良いし、特定
の動作モードで読み出せるようにしておいても良い。ま
た、これらの特性情報は、データの紛失を防ぐためにイ
ンタネットを介してメモリ本体のメーカのデータベース
から取り出せるようになっていることが望ましい。この
方式を図２６に示す。図２６は、メモリセルの特性情報
を付帯して、メモリを販売する方法を示した図であっ
て、図２６（ａ）が販売時におけるメモリメーカとメモ
リシステムメーカとの間のメモリシリアル番号に関する
やりとりを示す図であり、図２６（ｂ）が販売後におい
てメモリメーカのサーバとメモリシステムメーカ端末と
の間でメモリシリアル番号を用いてメモリ特性情報を参
照する場合のインターネット等を介したやりとりを示す
図である。

【００６６】

【発明の効果】本発明による半導体記憶装置は、置換ビ
ットを特定するための情報を複数記憶し、該情報に応じ
てメモリ本体に存在する任意のメモリセルをビット単位
で置換するためのメモリセルを提供するメモリセルアレ
イと、前記メモリ本体に供給されるべきアドレス信号を
インデックス部とタグ部に割り付け、前記インデックス
部に割り付けられたアドレスをデコードするデコーダ
と、前記タグ部に割り付けられたアドレスと、前記メモ
リセルアレイが記憶する前記置換ビットを特定するため
の情報のうち前記デコーダの出力によって特定された情
報とを比較する比較器と、前記比較器の出力に基づい
て、前記メモリ本体のメモリセルと、前記メモリセルア
レイ内のメモリセルとのいずれかを選択して、外部に対
して接続するセレクタとを備えることで、セットアソシ
アティブ方式によるメモリセルのビット単位の置換を可
能としたので、従来に比べ、より多数のメモリセルをビ
ット単位で置換可能な予備メモリを提供することがで
き、ＤＲＡＭ等におけるホールド特性を容易に改善する
ことができる。

【図面の簡単な説明】

【図１】 本発明による半導体記憶装置システムの一実
施形態を示すブロック図。

【図２】 本発明によるセットアソシアティブ方式に用
いる回路構成を示すブロック図。

【図３】 本発明（Ａ）および従来例（Ｂ）におけるメ
モリセルのデータ配分および置換用メモリセルアレイの
構成例を示す説明図。

【図４】 本発明によるアドレス変換方式の基本原理を
説明するための図。

【図５】 本発明によるアドレス変換方式の基本原理を
説明するための図。

【図６】 図１に示すアドレス変換器２０３内の具体的
回路の一例を示す回路図。

【図７】 本発明による半導体記憶装置の他の実施形態
を示すブロック図。

【図８】 本発明による半導体記憶装置システムの他の
一実施形態を示すブロック図。

【図９】 本発明による半導体記憶装置システムをモジ
ュール化した場合の構成例を示す平面図。

【図１０】 本発明による半導体記憶装置システムの他
の実施形態を示すブロック図。

【図１１】 本発明による半導体記憶装置における置換
用メモリセルアレイの多ウェイ化に対応するための回路
構成の一例を示すブロック図。

【図１２】 図１１の回路構成におけるデータの伝送タ
イミングを示すタイミング図。

【図１３】 本発明を多値メモリに適用する場合のメモ
リセルのデータ配分および置換用メモリセルアレイの構
成例を示す説明図。

【図１４】 不揮発メモリをＤＲＡＭによって構成する
場合を説明するための説明図。

【図１５】 本発明によるデータ保持時間向上の効果を
示すシミュレーション結果の図。

【図１６】 本発明によるデータ保持電流低減の効果を
示すシミュレーション結果の図。

【図１７】 本発明によるアドレス変換による良品率向
上の効果を示すシミュレーション結果の図。

【図１８】 従来のメモリセル救済方式を説明するため
の説明図。

【図１９】 従来の連想メモリを用いたメモリセル救済
方式を説明するための説明図。

【図２０】 従来の連想メモリを用いたメモリセル救済
方式を採用した場合の半導体記憶装置の構成を示すブロ
ック図。

【図２１】 従来技術による連想メモリを用いた場合の
置換用セルアレイの回路構成を示すブロック図。

【図２２】 救済セルアレイに不良が含まれる場合のア
ドレス変換決定方法を説明するための図。

【図２３】 救済セルアレイに不良が含まれる場合のア
ドレス変換決定方法を説明するための図。

【図２４】 使用フラグ情報を入出力構成番号情報に含
めたときのビット割付を示した図。

【図２５】 ＳＲＡＭセルに不揮発性容量素子を付加し
たメモリセルの回路図。

【図２６】 メモリセルの特性情報を付帯して、メモリ
を販売する方法を示した図。

【符号の説明】

１００，１００ａ，１００ｂ，１００ｃ 半導体記憶装
置 １１０ メモリ本体 １１０ｂ メモリ装置 １１１ アドレスバッファ １１２ Ｉ／Ｏバッファ ２００，２００ａ，２００ｃ 不揮発メモリ ２０１ メモリセルアレイ（置換用メモリセルアレイ） ２０２ デコーダ ２０３ アドレス変換器 ２０４ 比較器 ２０５ セレクタ ２０６ 書き込みバッファ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】 置換ビットを特定するための情報を複数
   記憶し、該情報に応じてメモリ本体に存在する任意のメ
   モリセルをビット単位で置換するためのメモリセルを提
   供するメモリセルアレイと、 前記メモリ本体に供給されるべきアドレス信号をインデ
   ックス部とタグ部に割り付け、前記インデックス部に割
   り付けられたアドレスをデコードするデコーダと、 前記タグ部に割り付けられたアドレスと、前記メモリセ
   ルアレイが記憶する前記置換ビットを特定するための情
   報のうち前記デコーダの出力によって特定された情報と
   を比較する比較器と、 前記比較器の出力に基づいて、前記メモリ本体のメモリ
   セルと、前記メモリセルアレイ内のメモリセルとのいず
   れかを選択して、外部に対して接続するセレクタとを備
   えることを特徴とする半導体記憶装置システム。
2. 【請求項２】 前記メモリ本体が、前記メモリセルアレ
   イと同一チップ上に搭載されていることを特徴とする請
   求項１記載の半導体記憶装置システム。
3. 【請求項３】 前記置換ビットを特定するための情報を
   記憶した不揮発メモリを有し、電源立ち上げ時におい
   て、前記不揮発メモリに記憶された前記置換ビットを特
   定するための情報を前記不揮発メモリから前記メモリセ
   ルアレイへ書き込むことを特徴とする請求項１記載の半
   導体記憶装置システム。
4. 【請求項４】 前記メモリ本体に供給されるべき前記ア
   ドレス信号を前記インデックス部と前記タグ部に割り付
   ける回路手段としてアドレス変換器を有し、該アドレス
   変換器が前記メモリ本体に供給されるべき前記アドレス
   信号を前記インデックス部と前記タグ部に振り分けると
   きに、前記不揮発メモリに記憶されているアドレス信号
   の並べ換えのための情報に基づいて、前記アドレス信号
   の並べ換えを含むアドレス変換を行うことを特徴とする
   請求項３記載の半導体記憶装置システム。
5. 【請求項５】 前記アドレス信号の並べ換えのための情
   報が、前記メモリ本体の動作試験結果に基づいて、前記
   不揮発メモリに記憶されたものであることを特徴とする
   請求項４記載の半導体記憶装置システム。
6. 【請求項６】 前記メモリ本体と前記メモリセルアレイ
   が、記憶保持のためにリフレッシュ動作を必要とするメ
   モリによって形成されていて、前記メモリ本体に対する
   リフレッシュ動作よりも前記メモリセルアレイに対する
   リフレッシュ動作を頻繁に行うことを特徴とする請求項
   １記載の半導体記憶装置システム。
7. 【請求項７】 前記不揮発メモリが記憶する前記置換ビ
   ットを特定するための情報は、ＤＲＡＭからなる前記メ
   モリ本体においてホールド特性が悪いビットに対応する
   アドレスデータを含むことを特徴とする請求項３記載の
   半導体記憶装置システム。
8. 【請求項８】 前記不揮発メモリは、前記メモリセルア
   レイ，前記デコーダ，前記比較器及び前記セレクタを含
   む半導体記憶装置のチップの外部に設けられていること
   を特徴とする請求項３記載の半導体記憶装置システム。
9. 【請求項９】 前記メモリ本体は、前記メモリセルアレ
   イ，前記デコーダ，前記比較器及び前記セレクタを含む
   半導体記憶装置のチップの外部に設けられていることを
   特徴とする請求項１又は８記載の半導体記憶装置システ
   ム。
10. 【請求項１０】 請求項４又は５のいずれか１項に記載
    の半導体記憶装置システムにおいて、前記アドレス変換
    器は、前記置換ビットを特定するための情報が前記メモ
    リセルアレイの不良箇所を避けて前記メモリセルアレイ
    に記憶されるように前記アドレス変換を行うことを特徴
    とする半導体記憶装置システム。
11. 【請求項１１】 請求項１に記載の半導体記憶装置シス
    テムにおいて、記憶された前記置換ビットを特定するた
    めの情報とともに、該置換ビットを特定するための情報
    が有効か無効かを示す情報（フラグ）が記憶されてお
    り、該情報（フラグ）が前記メモリセルの前記置換ビッ
    トを特定するための情報の一部と組み合わせられている
    ことを特徴とする半導体記憶装置システム。
12. 【請求項１２】 請求項１に記載の半導体記憶装置シス
    テムにおいて、前記置換ビットを特定するための情報を
    記憶する前記メモリセルアレイを、ＳＲＡＭセルに強誘
    電体容量素子を付加したメモリセルで構成することを特
    徴とする半導体記憶装置システム。
13. 【請求項１３】 前記メモリ本体および前記不揮発メモ
    リが、前記メモリセルアレイと同一チップ上に搭載され
    ていることを特徴とする請求項３記載の半導体記憶装置
    システム。