CN113362883A - 可配置软封装后修复(sppr)方案 - Google Patents

Abstract

本申请涉及可配置软封装后修复SPPR方案。公开了用以执行先前经修复的数据群组的软封装后修复的多行修复模式的系统和方法。装置可具有激活电路系统，其包含在激活后发送输入信号的模式寄存器位或控制反熔丝。所述装置还可包含逻辑元件，其接收所述输入信号且在接收到所述输入信号后发送启用多行修复模式的配置信号。

Description

可配置软封装后修复(SPPR)方案

技术领域

本公开涉及存储器装置，且更具体地说，涉及能够执行存储器装置的封装后修复的多个模式的方法和系统。

背景技术

例如随机存取存储器(RAM)装置、动态RAM装置(DRAM)、静态RAM装置(SRAM)或快闪存储器的存储器装置通常用于电子系统中以提供存储器功能以促进数据处理操作和/或促进可促进数据处理操作的数据存储。为此，这些存储器装置可具有可各自存储信息的一或多个位的多个存储器单元。存储器单元可以布置在存储器组的存储器阵列内的可寻址群组(例如，行或列)中。当存储器控制器接收请求以存取行或列时，例如当执行读取或写入操作时，存储器控制器可激活对存储器单元的行和/或列的存取。

由于制造误差和/或故障，某些存储器单元可以是有缺陷的。质量控制测试可用于识别含有此类有缺陷的存储器单元的行和/或列。如果有缺陷的存储器单元的数量较小，那么存储器单元的封装前重新分配可用于防止原本起作用的装置的丢弃。在此类系统中，在制造期间可以使得额外的可寻址数据单元(例如，冗余行和/或列)可供使用，并且与有缺陷的行和/或列相关联的地址可以被重新分配到冗余行和/或列。此类重新分配可以是硬连线。举例来说，重新分配信息可以存储在非易失性存储装置(例如，安置在存储器装置内的熔断熔丝或反熔丝)中。此操作不容易可逆，由于存储装置的非易失性。

在存储器装置的正常使用过程中，其它存储器行和/或列可能失效并且呈现有缺陷的单元。为了延长在这些缺陷的存在下存储器装置的寿命，封装后修复(PPR)方法可以用于修复存储器装置。DDR5标准界定两种类型的PPR重新映射能力，被称作“硬PPR”和“软PPR”。硬PPR持续重新映射从指定故障行到指定备用行的存取。硬PPR行重新映射经受住功率循环。软PPR重新映射暂时映射从故障行到指定备用行的存取。

在一些情况下，可修复存储器装置中的多个行地址。通常，在压缩LSB地址的情况下修复2、4或8个行地址。此需要将软封装后修复的所有相关联行中的数据写回到利用SPPR的裸片。在许多应用中，将数据恢复到多个行所需的时间和复杂度不合需要或过高。对于那些应用，单行地址的SPPR修复可为优选的。其它应用可不具有此限制或并不采用SPRR模式且仅采用不需要保留数据的HPPR模式。

发明内容

一方面，本申请涉及一种存储器装置，包括：激活电路系统，其包括被配置成在激活后发送输入信号的模式寄存器位或控制反熔丝；和逻辑元件，其被配置成：接收输入信号；和在接收到输入信号后发送配置信号，其中配置信号启用多行修复模式。

另一方面，本申请涉及一种用于软封装后修复(SPPR)的方法，包括：经由激活电路系统将输入信号从模式寄存器位或反熔丝发送到逻辑元件；在接收到输入信号之后经由逻辑元件将配置信号发送到SSPR电路系统；以及经由SSPR电路系统并在接收到配置信号之后启用多行地址修复模式。

另一方面，本申请涉及一种存储器装置，包括：存储器组，其包括存储器单元的多个可寻址群组，其中存储器单元的多个可寻址群组包括可寻址群组的主要集合和可寻址群组的次要集合；和控制电路系统，其被配置成激活多个可寻址群组中的可寻址群组，所述控制电路系统包括：第一修复电路系统，其包括被配置成存储对应于在第一模式下修复的多个可寻址群组中的第一有缺陷的可寻址群组的地址的第一集合的第一非易失性存储器；第二修复淡路系统，其包括被配置成存储对应于在第二模式下修复的多个可寻址群组中的第二有缺陷的可寻址群组的地址的第二集合的第二非易失性存储器；激活电路系统，其包括被配置成在激活后发送输入信号的模式寄存器位或控制反熔丝；和逻辑元件，其被配置成：接收输入信号；和在接收到输入信号后发送配置信号，其中配置信号启用第一有缺陷的可寻址群组或第二有缺陷的可寻址群组的多行修复模式。

附图说明

在阅读以下详细描述并且参考附图之后可以更好地理解本公开的各个方面，在附图中：

图1为说明根据一实施例的可实施冗余行的封装后修复(PPR)的存储器装置的组织的框图；

图2为说明根据一实施例的可执行冗余行的封装后修复(PPR)的存储器组控制电路系统的框图；

图3为说明根据一实施例的可供如同图2的存储器组控制电路系统使用的软PPR(SPPR)锁存电路系统的框图；

图4为根据一实施例的用以执行多个地址行的SPPR的方法；

图5为说明根据一实施例的可供例如图2的存储器组控制电路系统使用的硬PPR(HPPR)存储电路系统的框图；且

图6为根据一实施例的用以执行HPPR的方法。

具体实施方式

下文将描述一或多个特定实施例。为了提供这些实施例的简明描述，在说明书中并未描述实际实施的所有特征。可以了解，在任何此类实际实施的研发中，如在任何工程或设计项目中一样，必须制定许多实施特定的决策以实现研发者的特定目标，例如服从系统相关的和商业相关的约束，所述约束在实施之间可以发生变化。此外，可以了解，此类研发工作可能是复杂且耗时的，然而对于受益于本公开的所属领域的一般技术人员来说，这些都是设计、构造和制造中的常规任务。

许多电子系统可采用存储器装置来提供数据存储功能性和/或促进数据处理操作的执行。若干存储器装置可使用电子存储器单元执行存储，所述电子存储器单元例如电容器、触发器、锁存器和/或反相器环等等。存储器装置的实例包含随机存取存储器(RAM)装置、动态RAM(DRAM)装置、静态RAM(SRAM)装置，和/或快闪存储器。在此类系统中，存储器单元可以在存储器阵列中分组，所述存储器单元在群组(例如，行和/或列)中寻址。在本申请中，实施例的描述涉及含有经组织成行(例如，数据行)的存储器单元的存储器阵列。应理解，本文中所描述的方法和系统可用于具有经组织成列的存储器单元的存储器装置中。

在某些操作期间，例如，在读取和写入操作期间，存储器装置中的控制器可接收用于存储器单元的地址。存储器装置控制器可确定哪些存储器组含有所请求的存储器单元并且请求来自对应的存储器组控制器的存取。继而，存储器组控制器可识别和激活含有所请求的存储器单元的数据行，以执行所请求的操作。在某些存储器装置中，存储器组可包含额外数据行，其可为冗余行或封装后行(PPR行)，如下详述。在制造之后，有缺陷的行(例如，含有有缺陷的单元的数据行)可以是在封装前测试期间识别的。如果识别到有缺陷的行，那么有缺陷的行可以被解除激活，并且冗余行可代替它使用。为此，非易失性存储器系统可存储信息，例如，有缺陷的行的所分配的地址，以及将代替它使用的冗余行的地址。此类封装前修复在本文中被描述为冗余行修复。可通过将有缺陷的行分配到PPR行而在封装后进行数据行的进一步修复。封装后修复(PPR)可为硬封装后修复(HPPR)或软封装后修复(SPPR)。HPPR或SPPR可通过将有缺陷的行的地址存储在存储器中并且将请求从有缺陷的行重新路由到PPR行而发生。

用于SPPR的现有方法常常限于单行地址修复。换句话说，每次仅可使用SPPR修复一个行地址。在其它情况下，可需要修复多个行地址，例如2、4或8个行地址。在此类情况下，通常利用HPPR以处置多个行地址的修复。然而，在利用HPPR模式之前配置SPPR锁存器以修复单个和多个行地址可为有益的。SPPR中的多修复行模式可与稍后可由HPPR模式持续启用的修复匹配。此可使得用户能够验证HPPR启用的行在执行HPPR修复之前为有作用的。因而，使得SPPR可配置以修复单个或多个行提供最优地符合任何应用的要求的方法。

现在转向图式，图1为说明存储器装置10的某些特征的简化框图。具体地说，图1的框图为说明可执行冗余行中的PPR的DRAM存储器装置10的功能框图。根据一个实施例，存储器装置10可为第五代双数据速率同步动态随机存取存储器(DDR5 SDRAM)装置。与先前各代DDR SDRAM相比，DDR5 SDRAM的各种特征允许降低的功耗、更多的带宽，以及更多的存储容量。

存储器装置10可包含若干存储器组12。存储器组12可以是例如DDR5 SDRAM存储器组。存储器组12可以设置在布置于双列直插式存储器模块(DIMM)上的一或多个芯片(例如，SDRAM芯片)上。如将了解，每一DIMM可以包含多个SDRAM存储器芯片(例如，x8或x16存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器组12。存储器装置10表示具有若干存储器组12的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储器组12可进一步经布置以形成组群。举例来说，对于8千兆字节(GB)DDR5 SDRAM，存储器芯片可包含16个存储器组12，其布置成8个组群，每一组群包含2个存储器组。对于16GB DDR5 SDRAM，存储器芯片可例如包含32个存储器组12，其布置成8个组群，每一组群包含4个存储器组。取决于总体系统的应用和设计，可以利用存储器装置10上的存储器组12的各种其它配置、组织和大小。

存储器装置10可包含命令接口14和输入/输出(I/O)接口16。命令接口14被配置成从耦合到例如处理器或控制器等装置的处理电路系统接收多个信号(例如，信号15)。处理器或控制器可将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的发射和接收。作为信号15的实例，处理器或控制器可通过经由CA总线提供对应的命令和地址来请求读取和/或写入操作。

命令接口14可从外部装置接收一或多个时钟信号。一般来说，双数据速率(DDR)存储器利用在本文中被称作Clk信号52的时钟信号，所述时钟信号可以被提供为通过真时钟信号(Clk_t)和互补时钟信号(Clk_c)形成的差分对。用于DDR中的Clk信号52的正时钟边沿是指上升真时钟信号Clk_t与下降互补时钟信号Clk_c交叉的点，而负时钟边沿指示下降真时钟信号Clk_t和互补时钟信号Clk_c的上升的过渡。命令(例如，读取命令、写入命令等)通常在时钟信号的正边沿上输入，且数据是在正和负时钟边沿两者上发射或接收。

命令接口14接收真时钟信号(Clk_t)和互补时钟信号(Clk_c)且产生内部时钟信号CLK。内部时钟信号CLK可被供应到内部时钟产生器，例如延迟锁定环路(DLL)电路30。DLL电路30基于接收到的内部时钟信号CLK产生相控内部时钟信号LCLK。相控内部时钟信号LCLK供应到例如I/O接口16，并用作用于确定读取数据的输出定时的定时信号。内部时钟信号CLK也可以被提供到存储器装置10内的各种其它组件，且可用于产生各种额外内部时钟信号。举例来说，内部时钟信号CLK可以被提供到命令解码器32。命令解码器32可以从命令总线34接收命令信号，且可以对命令信号进行解码以提供各种内部命令。

另外，命令解码器32可对命令进行解码，例如，读取命令、写入命令、模式寄存器集命令、激活命令等，并且经由总线40提供对对应于命令的特定存储器组12的存取。如将了解，存储器装置10可包含各种其它解码器，例如行解码器和列解码器，以促进对存储器组12的存取。在一个实施例中，每一存储器组12包含提供必需的解码(例如，行解码器和列解码器)的组控制电路系统22，以及例如定时控制和数据控制的其它特征，以促进进出存储器组12的命令的执行。

存储器装置10基于从例如处理器的外部装置接收的命令/地址信号而执行例如读取命令和写入命令的操作。在一个实施例中，命令/地址(CA)总线可以是用于容纳命令/地址信号(CA<13:0>)的14位总线。如上文所论述，使用时钟(Clk_t和Clk_c)将命令/地址信号计时到命令接口14。对存储器装置10内的特定存储器组12的存取通过命令编码于CA<13:0>总线上。作为实例，请求来自存储器装置10的数据的处理器可经由输入引脚提供CS启用信号以通知存储器装置10它应该在可供在总线中使用的CA信号上操作。为此目的，命令接口14和/或命令解码器32可接收CA信号以识别与CA信号中的地址相关联的命令和目标存储器组12。命令解码器32可经由总线40请求与目标存储器组12相关联的组控制电路系统22以激活与CA信号中的所请求地址相关联的数据行或数据列。基于经由总线40接收到的命令，组控制块可使得存储器组12经由数据路径46和I/O接口16提供所请求的数据或在存储器组中存储经由I/O接口16接收到的可供在数据路径46中使用的数据。

另外，命令接口14可被配置成接收数个其它命令信号。举例来说，可以提供命令/地址裸片上终止(CA_ODT)信号以促进存储器装置10内的恰当阻抗匹配。重置命令(RESET)可用以例如在加电期间重置命令接口14、状态寄存器、状态机等。命令接口14还可接收命令/地址反转(CAI)信号，其可经提供以例如取决于用于特定存储器装置10的命令/地址路由而反转命令/地址总线上的命令/地址信号CA<13:0>的状态。也可以提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，MIR信号可用于多路复用信号以使得其可调换以用于实现信号到存储器装置10的某一路由。还可提供用于促进存储器装置10的测试的各种信号，例如，测试启用(TEN)信号。举例来说，TEN信号可用以使存储器装置10进入测试模式以用于连接性测试。

命令接口14也可用于针对可以检测到的某些误差将警告信号(ALERT)提供到系统处理器或控制器。举例来说，警告信号(ALERT)可在检测到循环冗余校验(CRC)误差的情况下从存储器装置10发射。也可产生其它警告信号。另外，用于从存储器装置10发射警告信号(ALERT)的总线和引脚可以在某些操作期间被用作输入引脚，所述操作例如使用TEN信号执行的连接性测试模式，如上文所描述。

通过经由I/O接口16发射和接收数据信号44，数据可发送到存储器装置10并从存储器装置10发送，从而利用上文所论述的命令和计时信号。更具体地说，数据可经由数据路径46发送到存储器组12或从存储器组12检索，数据路径包含多个双向数据总线。一般称为DQ信号的数据IO信号一般在一或多个双向数据总线中发射和接收。为了允许存储器装置10内的较高数据速率，例如DDR存储器装置的某些存储器装置可利用数据选通信号，通常称作DQS信号。DQS信号通过发送数据的外部处理器或控制器驱动(例如，用于写入命令)或通过存储器装置10驱动(例如，用于读取命令)。对于读取命令，DQS信号有效地是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号被用作时钟信号来捕获对应的输入数据。如同时钟信号(Clk_t和Clk_c)，可提供数据选通(DQS)信号作为数据选通信号的差分对(DQS_t和DQS_c)，以在读取和写入期间提供差分对信令。

如将了解，例如电力供应电路(用于接收外部VDD和VSS信号)、模式寄存器(用以界定可编程操作和配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等各种其它组件也可并入到存储器装置10中。因此，应理解，仅提供图1的框图以突出显示存储器装置10的某些功能特征以辅助后续详细描述。

图2说明可安置于控制存储器组12的组控制电路系统22中的行选择电路系统100。存储器组12可包含存储器单元阵列，存储器单元可布置成行和/或列。在所说明实例中，存储器组12内的存储器单元被布置成数据行102(例如，主要数据单元)、冗余数据行104，和PPR数据行106(例如，用于修复的次要数据单元)。在此存储器组中，数据行102包含在产生期间最初分配用于常规操作的存储器单元行且冗余数据行104包含可在如上文所论述的封装前修复(例如，由非客户执行的修复)期间使用的额外存储器单元行。PPR数据行106可为可供用于软封装后修复或硬封装后修复(例如，由客户执行的修复)中的额外存储器单元行。如下文详述，数据行102可以是通过主要行激活线直接地寻址的，冗余数据行104可以是通过冗余行选择线选择的，并且PPR数据行106可以是通过PPR选择线激活的。在一些存储器装置中，冗余数据行104和PPR数据行106可以是具有共享的地址方案的存储器单元行的单个群组。

行选择电路系统100可接收地址信号40A、激活信号40B，以及SPPR/HPPR信号40C。基于包含在地址信号40A中的地址，如果对应的主要数据行102尚未被修复，那么行选择电路系统可激活所述行。如果所述行已经经由在封装之前执行的冗余行机制或经由在封装之后执行的HPPR或SPPR(例如，通过客户)修复，那么行选择电路系统100可防止对应的有缺陷的主要数据行102的激活且可激活重新分配以代替有缺陷的主要数据行102使用的修复行(例如，冗余数据行104或PPR数据行106)。为了执行和/或识别SPPR修复，可使用SPPR电路系统112。在SPPR修复操作期间，SPPR电路系统112可将接收到的地址存储在本地易失性存储器中的地址信号40A中，以执行SPPR。在常规操作期间(即，不在修复期间)，SPPR电路系统112接收和锁存地址信号40A以产生经锁存的地址114，所述地址可供行选择电路系统100中的其它电路系统使用。此外，如果SPPR电路系统112确定地址信号40A中的地址与所存储的地址匹配，那么SPPR电路系统可提供SPPR匹配信号116以指示接收到的地址信号40A对应于经由SPPR修复的行。

在一或多个实施例中，SPPR电路系统112可由包含模式寄存器位180或控制反熔丝182的激活电路系统178配置以修复单个或多个接收到的地址。模式寄存器位180可经由开关或命令输入由用户在单行测试与多行测试(即，设置成0或1)之间交替。SPPR电路系统112可接着在识别单个或多个行以供SPRR修复之间交替。在此实施例中，SPPR修复操作可修复单个行，而HPPR修复操作可修复多个行。控制反熔丝182可经熔断以将SPPR电路系统配置成修复多个接收到的地址。

模式寄存器位180和控制反熔丝182可经由逻辑元件上的输入端子连接到逻辑元件184(例如，或门)。来自任一装置的输入信号可启用模式寄存器位180(例如，EnMr)或启用控制反熔丝182(例如，EnFz)。逻辑元件184的输出可为到SPPR电路系统112以指示进入单行修复模式还是多行修复模式的配置信号186。配置信号186可为指示哪一修复模式处于作用中的逻辑低信号、逻辑高信号或其它信号。举例来说，逻辑元件184可输出指示单行修复模式的逻辑低信号和指示多行修复模式的逻辑高信号。

为了执行和/或识别HPPR修复，可以使用HPPR电路系统122。在HPPR修复操作期间，HPPR电路系统122可在本地非易失性存储器中存储经锁存的地址114，所述本地非易失性存储器可以是一次写入内部存储器装置(例如，反熔丝组)。在一些实施例中，每一非易失性存储器单元可与PPR数据行106相关联。在常规操作期间(即，不在修复期间)，HPPR电路系统122可比较经锁存的地址114与存储在反熔丝组中的地址，并且如果出现匹配，那么提供对应的PPR行地址124和HPPR匹配信号126。逻辑元件132(例如，或门)可组合SPPR匹配信号116与HPPR匹配信号126以产生匹配信号134。在常规操作期间，匹配信号134指示地址信号40A含有经由HPPR和/或SPPR修复的地址。

行选择电路系统100中的控制器逻辑142可用于管理SPPR电路系统112和HPPR电路系统122的操作。控制器逻辑142可经由SPPR/HPPR信号40C接收指令以指示客户请求封装后修复(例如，HPPR或SPPR)。在一些实施例中，SPPR/HPPR信号40C可以是指定封装后修复的模式的指令。控制器逻辑还可接收ACT信号40B，所述信号可包含使与数据行激活和/或数据行修复相关联的操作同步的激活触发(例如，激活边沿)。当控制器逻辑142请求SPPR时，控制器逻辑142可将ACT信号146和SPPR信号148发送到SPPR电路系统112。当控制器逻辑142请求HPPR时，其可将ACT信号152和HPPR信号154发送到HPPR电路系统122。

控制器逻辑142还可提供激活行启用信号156到行解码器158以触发存储器单元行的激活。行解码器158可接收经锁存的地址114、PPR行地址124、匹配信号134和行启用信号156，如上文所描述。行解码器158可以进一步耦合到冗余修复电路系统162，所述电路系统可存储封装前修复的地址。冗余修复电路系统162可比较接收到的经锁存的地址114与内部非易失性存储器单元(例如，反熔丝组)。如果识别到匹配(即，经锁存的地址114与冗余数据行104相关联)，那么冗余修复电路系统162可提供与经锁存的地址114相关联的冗余行地址164，并且确证冗余匹配信号166。在一些实施例中，冗余修复电路系统162和HPPR电路系统122功能性可由单个修复电路系统提供，所述单个修复电路系统包含存储与冗余数据行104和/或PPR数据行106匹配的修复地址的非易失性存储器。

下文详述的行解码器158可接收经锁存的地址114、修复匹配信息(例如，匹配信号134和冗余匹配信号166)、修复地址(例如，PPR行地址124和冗余行地址164)，和触发行启用信号156，且激活特定数据行。如果经锁存的地址对应于尚未修复的主要数据行102，那么行解码器158可经由主要行信号172激活主要行(即，在制造期间分配的主要数据行102)。如果经锁存的地址对应于封装前修复的行，那么行解码器158可使用冗余行地址总线174激活相关联冗余行。如果经锁存的地址对应于封装后修复的行，那么行解码器158可使用PPR行地址总线176激活相关联的PPR行。行选择电路系统100实施操作的覆盖或取代机制，其中HPPR和SPPR修复行优先于冗余行。此类机制消除了在执行HPPR和/或SPPR的过程中对覆盖冗余行修复的需求，因为冗余修复电路系统162中的非易失性存储器并不需要被修改。

图3说明SPPR电路系统112，且图4说明用于使用SPPR电路系统112执行关于单个或多个行的SPPR的方法220。如上文所论述，SPPR电路系统可接收地址信号40A和触发ACT信号146。此外，SPPR电路系统112可接收配置信号186。锁存器202可响应于ACT信号146将地址存储于地址信号40A中，以提供经锁存的地址114。SPPR锁存器204可用于响应于SPPR信号148存储地址以执行SPPR。通过确证SPPR信号148，SPPR电路系统可进入SPPR模式(例如，方法220的框222)。待修复地址可经由地址信号40A提供(例如，方法220的框224)。逻辑元件206(例如，与门)可组合触发ACT信号146与经确证的SPPR信号以使SPPR锁存器204为透明的。在透明状态下，SPPR锁存器204可存储待修复地址(例如，方法220的框225)。一旦ACT信号146或SPPR信号148解除确证，SPPR锁存器204就可存储经修复地址。在常规操作期间，SPPR锁存器204并非透明的，且可提供所存储的SPPR地址208。逻辑元件210(例如，异或门)可比较所存储的SPPR地址与经锁存的地址114。如果地址相匹配(例如，经锁存的地址114的所有位与SPPR地址208的位相同)，那么SPPR匹配信号116可经确证。待修复地址行的数量可通过逻辑元件184(例如，或门)提供的配置信号186确定，所述配置信号通过SPPR电路系统112接收(例如，方法220的框226)。如果未接收到配置信号186(例如，配置信号为0)，那么SSPR电路系统112可修复单个地址行(例如，方法220的框228)。

如果配置信号186在逻辑高状态(例如，配置信号为1)下通过SSPR电路系统112接收，那么可从SPPR匹配116的产生移除一或多个匹配<n:0>，由此替换多个行(2个、4个、8个等)(例如方法220的框230)。多个逻辑元件212A-N(例如，与非门或或非门)和多个逻辑元件214A-N(例如，或非门)可组合匹配<n:0>以形成单个SPPR匹配信号116。如果地址相匹配(例如，经锁存的地址114的所有位与SPPR地址208的位相同)，那么SPPR匹配信号116可经确证。

图5说明HPPR电路系统122，且图6说明用于使用HPPR电路系统122执行HPPR的方法270。在所说明的HPPR电路系统122中，非易失性存储装置252可具有反熔丝组，例如所说明的反熔丝组254A、254B和254C。每一反熔丝组254可以是一次写入存储器装置。为了进入HPPR操作(例如，方法270的框272)，HPPR电路系统122可接收HPPR信号154和触发ACT信号152。HPPR电路系统122还可接收待修复的经锁存的地址114(方法270的框274)。在接收到ACT信号152后，HPPR电路系统122可使反熔丝组254的熔丝熔断以存储有缺陷的经锁存的地址114(方法270的框276)。

在常规操作期间，每一反熔丝组254可接收经锁存的地址114并将其与所存储的地址进行比较。举例来说，反熔丝组254A可比较经锁存的地址114与锁存于反熔丝组254A中的地址。如果发生匹配，那么反熔丝组254A可确证匹配信号256A。类似地，反熔丝组254B可确证匹配信号256B，反熔丝组254C可确证匹配信号256C等。逻辑元件258(例如，或门)可组合匹配信号256A、256B、256C等，以形成上文所描述的单个HPPR匹配信号126。在一些实施例中，每一反熔丝组可与PPR行相关联。在此实施例中，如果发生匹配，那么反熔丝组254A可将地址257A提供到PPR行总线124。类似地，反熔丝组254B可提供地址257B且反熔丝组254C可提供地址257C到PPR行总线124。应注意，地址257A、257B和257C为与PPR数据行106相关联的地址且可不同于经锁存的地址114或存储于反熔丝组252中的地址。

本文中所描述的实施例可用于允许存储器装置以可配置方式执行对多个行地址或单个行地址的软封装后修复(SPPR)。为此，实施例可包含模式寄存器、控制反熔丝或这两者以使得逻辑元件能够发送配置信号以激活单行修复模式或多行修复模式。举例来说，可基于模式寄存器位激活开关以在单行修复模式与多行修复模式之间交替。模式寄存器位可经由到达逻辑元件的输入端子的输入信号启用逻辑元件。逻辑元件可将配置信号发送到SPPR电路系统以指示进入单行修复模式还是多行修复模式。此外，控制反熔丝可用以将输入信号发送到逻辑元件。在此种情境下，控制反熔丝可经熔断以发送输入信号。

上文所描述的逻辑的架构使用SPPR代替HPPR提供数据行中的单行或多行修复的灵活性。此修改还可允许客户在使用HPPR之前通过多个行地址与SPPR互动。此外，上文所描述的覆盖/取代架构可在简单修改控制逻辑和寻址总线的情况下实施于一些SPPR设计中。

尽管在本公开中阐述的实施例可以有各种修改和替代形式，但是已经在附图中借助于实例展示了特定实施例并且已经在本文中对其进行了详细描述。然而，可以理解，本公开并不意图限于所公开的特定形式。本公开意图涵盖属于如由所附权利要求书界定的本公开的精神和范围内的所有修改、等效物和替代方案。

Claims (21)

1.一种存储器装置，其包括：

激活电路系统，其包括被配置成在激活后发送输入信号的模式寄存器位或控制反熔丝；和

逻辑元件，其被配置成：

接收所述输入信号；和

在接收到所述输入信号后发送配置信号，其中所述配置信号启用多行修复模式。

2.根据权利要求1所述的存储器装置，其进一步包括：

SPPR电路系统，其被配置成：

接收所述配置信号，其中所述配置信号提供多个地址行；

进入所述多行修复模式以修复所提供的多个地址行；以及

比较多个所存储的地址行与所述所提供的多个地址行。

3.根据权利要求1所述的存储器装置，其中所述模式寄存器位和所述控制反熔丝经由所述逻辑元件上的输入端子连接到所述逻辑元件。

4.根据权利要求1所述的存储器装置，其中所述模式寄存器位经由开关在单行替换与多行替换之间交替。

5.根据权利要求1所述的存储器装置，其中所述模式寄存器位经由命令输入在单行替换与多行替换之间交替。

6.根据权利要求1所述的存储器装置，其中所述模式寄存器位在软封装后修复SPPR的单行替换或多行替换之间交替。

7.根据权利要求6所述的存储器装置，其中所述SPPR修复单个地址且HPPR修复多个地址。

8.一种用于软封装后修复SPPR的方法，其包括：

经由激活电路系统将输入信号从模式寄存器位或反熔丝发送到逻辑元件；

在接收到所述输入信号之后经由所述逻辑元件将配置信号发送到SSPR电路系统；以及

经由所述SSPR电路系统且在接收到所述配置信号之后启用多行地址修复模式。

9.根据权利要求8所述的方法，其中所述配置信号为逻辑高信号。

10.根据权利要求8所述的方法，所述多行地址修复模式比较多个所提供地址与多个所存储地址，且其中所述多个所提供地址通过所述配置信号确定。

11.根据权利要求8所述的方法，其中所述模式寄存器位在接收到命令输入之后发送所述输入信号。

12.根据权利要求8所述的方法，其中所述模式寄存器位在经由开关激活之后发送所述输入信号。

13.根据权利要求8所述的方法，其中所述反熔丝经熔断以发送所述输入信号。

14.一种存储器装置，其包括：

存储器组，其包括存储器单元的多个可寻址群组，其中存储器单元的所述多个可寻址群组包括可寻址群组的主要集合和可寻址群组的次要集合；和

控制电路系统，其被配置成激活所述多个可寻址群组中的可寻址群组，所述控制电路系统包括：

第一修复电路系统，其包括被配置成存储对应于在第一模式下修复的所述多个可寻址群组中的第一有缺陷的可寻址群组的地址的第一集合的第一非易失性存储器；

第二修复电路系统，其包括被配置成存储对应于在第二模式下修复的所述多个可寻址群组中的第二有缺陷的可寻址群组的地址的第二集合的第二非易失性存储器；

激活电路系统，其包括被配置成在激活后发送输入信号的模式寄存器位或控制反熔丝；以及

逻辑元件，其被配置成：

接收所述输入信号；和

在接收到所述输入信号后发送配置信号，其中所述配置信号启用所述第一有缺陷的可寻址群组或所述第二有缺陷的可寻址群组的多行修复模式。

15.根据权利要求14所述的存储器装置，其中所述模式寄存器位和所述控制反熔丝经由所述逻辑元件上的输入端子连接到所述逻辑元件。

16.根据权利要求14所述的存储器装置，其中所述模式寄存器位经由开关在单行测试与多行测试之间交替。

17.根据权利要求14所述的存储器装置，其中所述模式寄存器位经由命令输入在单行测试与多行测试之间交替。

18.根据权利要求14所述的存储器装置，其进一步包括：

SPPR电路系统，其被配置成：

接收所述配置信号，其中所述配置信号提供多个地址行；

进入所述多行修复模式以修复所提供的多个地址行；以及

比较所述第一有缺陷的群组或所述第二有缺陷的群组与所述所提供的多个地址行。

19.根据权利要求18所述的存储器装置，其中所述SPPR电路系统包括多个逻辑元件，且其中所述多个逻辑元件中的每一逻辑元件比较来自所述多个地址行的所提供地址行与所述第一有缺陷的群组或所述第二有缺陷的群组中有缺陷的地址行。

20.根据权利要求18所述的存储器装置，其中所述配置信号使得所述SPPR电路系统能够作为硬封装后修复来修复所述多个地址行。

21.根据权利要求14所述的存储器装置，其中所述控制电路系统包括第三修复电路系统，所述第三修复电路系统包括被配置成存储对应于在软封装后修复下修复的第三有缺陷的可寻址群组的地址的易失性存储器，且其中所述逻辑元件被配置成比较接收到的地址与存储于所述易失性存储器中的所述地址。

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