KR20190017424A - 리페어 장치 및 이를 포함하는 반도체 메모리 장치 - Google Patents

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KR20190017424A
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Abstract

본 발명은 리페어 장치에 관한 것으로, 포스트 패키지 리페어(PPR; Post Package Repair) 장치에 관한 기술이다. 이러한 본 발명은 퓨즈의 사용 여부를 나타내는 퓨즈신호에 따라 사용 가능한 퓨즈에 대응하는 퓨즈클록을 생성하는 클록 생성부, 제 1신호와 제 2신호에 대응하여 퓨즈클록에서 제 1클록과 제 2클록을 구분하여 출력하는 퓨즈 구분 회로, 포스트 패키지 리페어(Post Package Repair) 모드시 제 1클록에 대응하는 제 1리페어신호를 출력하거나 제 2클록에 대응하는 제 2리페어신호를 출력하는 퓨즈 선택부 및 제 1리페어신호에 따라 사용되지 않고 남은 퓨즈의 어드레스 정보를 검출하여 제 1출력신호를 출력하거나 제 2리페어신호에 따라 사용되지 않고 남은 퓨즈의 어드레스 정보를 검출하여 제 2출력신호를 출력하는 출력부를 포함한다.

Description

리페어 장치 및 이를 포함하는 반도체 메모리 장치{Repair device and semiconductor memory device}
본 발명은 리페어 장치 및 이를 포함하는 반도체 메모리 장치에 관한 것으로, 포스트 패키지 리페어(PPR; Post Package Repair) 장치에 관한 기술이다.
반도체 메모리 장치 내에 있는 수많은 메모리 셀 중에서 소수의 메모리 셀에 결함이 있으면, 반도체 메모리 장치는 원하는 기능을 제대로 수행하지 못하고 불량품으로 처리된다. 더욱이 반도체 메모리 장치의 고집적화 및 고속화에 따라 결함 셀이 발생 될 확률도 높아진다. 그런데, 소수의 메모리 셀에 결함이 발생한 경우 반도체 메모리 장치를 불량품으로 처리하는 것은 수율 면에서 비효율적이다.
반도체 메모리 장치의 제조비용을 결정하는 전체 칩 수에 대한 양품 칩 수의 비로 나타내는 수율이 낮아지고 있다. 따라서, 반도체 메모리 장치의 고집적화 및 고속화 방안과 더불어 수율을 향상시키기 위해 결함 셀을 효율적으로 리페어(repair) 하기 위한 방안에 대한 연구가 이루어진다.
일반적으로 반도체 메모리 장치 내에는 리던던시 메모리 셀(redundancy memory cell)을 구비한다. 패키지 이후에 결함이 있는 셀이 발생했을 때 이들 결함 메모리 셀 들을 리던던시 메모리 셀 들로 대체하여 반도체 메모리 장치를 양품으로 처리한다. 이렇게 패키징 상태에서 테스트를 진행한 후 리던던시 셀로 불량 셀을 대체하는 방법을 포스트 패키지 리페어(PPR; Post Package Repair)라고 한다.
포스트 패키지 리페어 기술은 웨이퍼 상태에서는 발견되지 않았지만 패키징 이후에 발생하는 불량 메모리 셀을 전기적 퓨즈 수단, 예컨대 어레이 이-퓨즈(Array E-fuse, ARE)를 이용하여 리페어한다. 이러한 포스트 패키지 리페어 과정을 통해 패키지 생산성을 향상시킬 수 있다.
본 발명은 포스트 패키지 리페어(PPR; Post Package Repair)시 퓨즈영역을 구분하여 사용 가능한 퓨즈의 정보를 출력할 수 있도록 하여 퓨즈가 정상적으로 동작할 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 리페어 장치는, 퓨즈의 사용 여부를 나타내는 퓨즈신호에 따라 사용 가능한 퓨즈에 대응하는 퓨즈클록을 생성하는 클록 생성부; 제 1신호와 제 2신호에 대응하여 퓨즈클록에서 제 1클록과 제 2클록을 구분하여 출력하는 퓨즈 구분 회로; 포스트 패키지 리페어(Post Package Repair) 모드시 제 1클록에 대응하는 제 1리페어신호를 출력하거나 제 2클록에 대응하는 제 2리페어신호를 출력하는 퓨즈 선택부; 및 제 1리페어신호에 따라 사용되지 않고 남은 퓨즈의 어드레스 정보를 검출하여 제 1출력신호를 출력하거나 제 2리페어신호에 따라 사용되지 않고 남은 퓨즈의 어드레스 정보를 검출하여 제 2출력신호를 출력하는 출력부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 제 1그룹의 리페어 퓨즈를 포함하는 상부 영역과, 제 2그룹의 리페어 퓨즈를 포함하는 하부 영역으로 구분되며, 포스트 패키지 리페어신호에 대응하여 리페어 동작이 수행되는 뱅크; 및 포스트 패키지 리페어(Post Package Repair) 모드시 패일 어드레스에 대응하여 패일 영역을 판단하고, 상부 영역을 리페어하거나 하부 영역을 리페어하기 위한 포스트 패키지 리페어신호를 출력하는 리페어 장치를 포함하는 것을 특징으로 한다.
본 발명은 포스트 패키지 리페어(PPR; Post Package Repair)시 퓨즈영역을 구분하여 사용 가능한 퓨즈의 정보를 출력할 수 있도록 하여 퓨즈가 정상적으로 동작할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 리페어 장치의 상세 구성도.
도 2는 도 1의 이퓨즈 어레이에 관한 상세 구성도.
도 3 및 도 4는 도 1의 실시예에 따른 리페어 장치의 동작을 설명하기 위한 도면.
도 5는 도 2의 각 블록에 대한 입출력 파형도.
도 6은 본 발명의 실시예에 따른 리페어 장치를 포함하는 메모리 시스템의 구성도.
도 7은 본 발명의 실시예에 따른 리페어 장치를 포함하는 전자 시스템의 응용 예를 도시한 블록도.
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치를 사용하는 메모리 시스템의 일 예를 나타내는 블록도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
반도체 메모리 장치는 다수의 노말 메모리 셀 어레이와, 리페어용 메모리 셀을 포함하는 리던던시 메모리 셀 어레이를 포함한다. 이상적으로는 반도체 메모리 장치의 노말 메모리 셀 어레이의 모든 메모리 셀들이 정상 동작하는 것이 바람직하지만, 반도체 메모리 장치의 제조 공정상 또는 전기적 특성에 의해 노말 메모리 셀 어레이에 결함이 있는 불량 메모리 셀 들이 포함될 수 있다. 이러한 경우, 상기 노말 메모리 셀에 불량이 발견되었을 때 리페어용 메모리 셀을 대체하여 사용하는 것이 가능하다.
반도체 메모리 장치의 웨이퍼 제조 공정이 완료되면 메모리 셀의 정상 여부를 판단하기 위해 테스트를 하게 된다. 테스트 후 결함이 발생 된 메모리 셀은 리페어 동작을 통해 웨이퍼 상태에서 리페어용 메모리 셀로 대체된다.
반도체 메모리 장치의 불량 셀(cell)에 대한 리페어(repair) 동작은 웨이퍼(wafer) 상태에서 수행하는 리페어 동작과 패키지(package) 상태에서 수행하는 리페어 동작이 있다. 패키지 상태에서 수행하는 리페어 동작을 포스트 패키지 리페어(PPR; Post Package Repair, 이하, PPR 이라고 함) 동작이라고 한다.
반도체 메모리 장치는 불량 셀인 리페어 대상 메모리 셀에 대응하는 어드레스를 프로그래밍(programing) 할 수 있는 퓨즈 회로를 구비한다. 여기서, 프로그래밍은 리페어 대상 메모리 셀을 대신하여 리페어 어드레스 정보를 리던던시 메모리 셀에 저장하기 위해 리페어 대상 메모리 셀에 대응하는 어드레스 정보를 저장하는 동작을 의미한다.
리페어 동작에 의해 외부로부터 리페어 대상 메모리 셀에 대한 액세스 시도가 있는 경우에 프로그래밍 된 리페어 어드레스가 참조되어 리던던시 메모리 셀이 액세스 된다.
한편, 반도체 메모리 장치는 데이터가 소멸되기 전에 메모리 셀 내의 데이터를 재충전하는 리프레쉬(refresh) 동작이 요구된다. 다수 개의 뱅크 중 특정 뱅크만이 PPR 모드로 동작하게 되고, 나머지 뱅크는 데이터 보존을 위해 외부로부터 리프레쉬 명령을 수신하여 리프레쉬 동작을 수행하여야 한다.
반도체 메모리 장치는 보통 한 번에 한 개의 워드라인을 인에이블 시켜 리프레쉬 동작을 수행한다. 그리고, 반도체 메모리 장치는 리프레쉬 특성을 개선하기 위하여 한 번에 여러 개의 워드라인을 인에이블 시켜 리프레쉬 동작을 수행하기도 한다. 그런데, 포스트 패키지 리페어 동작시 기존의 방법을 통해 할당된 퓨즈를 사용하는 경우 퓨즈가 정상적으로 동작하지 않을 수 있다.
이에 따라, 본 발명의 실시예에서는 한 번에 여러 개의 워드라인을 인에이블 시켜 리프레쉬를 하는 반도체 메모리 장치에서, 하드 포스트 패키지 리페어(HPPR; Hard-Post Package Repair)에 할당된 퓨즈 영역을 구분하여 사용함으로써 퓨즈를 정상적으로 사용할 수 있도록 한다.
도 1은 본 발명의 실시예에 따른 리페어 장치의 구성도이다.
본 발명의 실시예에 따른 리페어 장치(100)는 이퓨즈 제어부(110), 클록 생성부(120), 퓨즈 구분 회로(130), 퓨즈 선택부(140), 출력부(150), 패일 영역 판단부(160), 퓨즈 위치 판단부(170) 및 이퓨즈 어레이(180)를 포함한다.
여기서, 이퓨즈 제어부(110)는 부트업 신호(BOOTUP)의 활성화시 일정 주기로 인에이블되는 클록(CLK)을 생성한다. 부트업 신호(BOOTUP)는 반도체 메모리 장치의 초기화 동작 구간에서 파워 업 동작시에 활성화될 수 있다.
반도체 메모리 장치는 시스템상에서 발생하는 불량에 대응하기 위하여 PPR 모드를 스펙 상에 구비하고 있다. PPR 모드는 크게 하드-포스트 패키지 리페어(Hard-Post Package Repair; 이하, "HPPR" 이라 함)와 소프트-포스트 패키지 리페어(Soft-Post Package Repair; 이하, "SPPR"라 함)로 분류할 수 있다.
이 중에서 HPPR 모드는 반도체 메모리 장치가 패키지 된 이후에 수행되며, 반도체 메모리 장치에 전원이 공급되지 않더라도 리페어의 효과가 유지되는 영구적인 리페어를 의미한다. HPPR 모드는 리페어 동작시 리페어 어드레스가 퓨즈 어레이(110)에 영구적으로 저장되며 반도체 메모리 장치의 파워-업 동작시마다 부트-업 동작을 수행해야 한다.
그리고, SPPR 모드는 외부로부터 인가된 리페어 어드레스 정보를 레지스터 혹은 래치부에 래치하여 저장하는 모드이다. SPPR 모드는 리페어 동작에 소요되는 시간을 줄일 수 있지만 반도체 메모리 장치의 전원이 공급되지 않으면 리페어의 효과가 사라지는 일시적인 리페어를 의미한다.
예를 들어, 특정 메모리 셀 X을 리던던시 메모리 셀 Y로 대체하기 위해 하드 리페어 동작을 수행했다고 가정한다. 그러면, 메모리 셀 X에 대한 하드 리페어 동작을 다시 수행할 필요가 없다. 하지만, 메모리 셀 X를 리던던시 메모리 셀 Y로 대체하기 위해 소프트 리페어 동작을 수행했다면, 메모리 셀 X에 대한 리페어 동작은 반도체 메모리 장치에 전원이 새로 공급될 때마다 수행되어야 한다.
이퓨즈 제어부(110)는 HPPR 신호(HPPR), 패일 어드레스(F_ADD), 모드 선택신호(SEL)에 대응하여 HPPR 인에이블신호(HPPR_EN)를 출력한다.
여기서, HPPR 신호(HPPR)는 HPPR 동작 모드와 SPPR 동작 모드를 구분하기 위한 신호이다. HPPR 신호(HPPR)는 모드 레지스터 세트(MRS; Mode Register Set)를 통해 설정할 수 있다. 예를 들어, HPPR 신호(HPPR)가 로직 하이 레벨인 경우 HPPR 모드가 활성화되어 HPPR 인에이블신호(HPPR_EN)가 인에이블된다. 그리고, 패일 어드레스(F_ADD)는 패일이 발생한 어드레스 정보를 포함한다.
모드 선택신호(SEL)는 리페어 동작을 위해 할당된 퓨즈를 전체 영역으로 사용할지 일부 영역으로 구분하여 사용할지에 대한 모드를 선택하기 위한 신호이다. 예를 들어, 본 발명의 실시예가 8K 단위의 리프레쉬 동작을 수행하는 경우 모드 선택신호(SEL)가 로직 로우 레벨이 되어 퓨즈 영역 전체를 순차적으로 사용한다. 반면에, 본 발명의 실시예가 4K 단위의 리프레쉬 동작을 수행하는 경우 모드 선택신호(SEL)가 로직 하이 레벨이 되어 퓨즈 영역을 절반으로 구분하여 사용한다.
클록 생성부(120)는 클록(CLK)에 대응하여 퓨즈 클록(FCLK)을 생성한다. 재 부트업 동작시 클록(CLK)이 활성화되면 퓨즈신호(F_SIG)에 대응하여 퓨즈 클록(FCLK)이 변화되어 이용 가능한 퓨즈 정보가 업데이트 된다. 클록 생성부(120)는 퓨즈신호(F_SIG)에 대응하여 미사용 퓨즈의 유무를 판단하고 사용 가능한 퓨즈의 정보를 나타내는 퓨즈 클록(FCLK)을 생성한다.
퓨즈 구분 회로(130)는 제 1신호(E_SIG)와 제 2신호(O_SIG)에 대응하여 제 1클록(E_CLK)과 제 2클록(O_CLK)을 구분하여 출력한다. 이하에서는 제 1신호(E_SIG)를 '짝수 신호'로 지칭하고, 제 2신호(O_SIG)를 '홀수 신호'로 지칭하기로 한다) 그리고, 이하에서는 제 1클록(E_CLK)을 '짝수 클록'으로 지칭하고, 제 2클록(O_CLK)을 '홀수 클록'으로 지칭하기로 한다.
예를 들어, 퓨즈 구분 회로(130)는 짝수 신호(E_SIG)의 활성화시 퓨즈 클록(FCLK)에서 짝수 번째 클록에 동기하여 짝수 클록(E_CLK)을 생성한다. 반면에, 퓨즈 구분 회로(130)는 홀수신호(O_SIG)의 활성화시 퓨즈 클록(FCLK)에서 홀수 번째 클록에 동기하여 홀수 클록(O_CLK)을 생성한다.
퓨즈 선택부(140)는 HPPR 인에이블신호(HPPR_EN)에 대응하여 제 1리페어신호(E_HPPR) 또는 제 2리페어신호(O_HPPR)를 출력한다. HPPR 인에이블신호(HPPR_EN)가 하이 레벨로 활성화된 경우 HPPR 모드로 진입하였음을 나타낸다. 이하에서는 제 1리페어신호(E_HPPR)를 '짝수 리페어신호'로 지칭하고, 제 2리페어신호(O_HPPR)를 '홀수 리페어신호'로 지칭하기로 한다.
이러한 퓨즈 선택부(140)는 짝수 퓨즈 정보를 검출하는 제 1(이하에서는 '짝수'라 지칭함) 퓨즈정보 검출부(141)와 홀수 퓨즈 정보를 검출하는 제 2(이하에서는 '홀수'라 지칭함) 퓨즈정보 검출부(142)를 포함한다. 즉, 짝수 퓨즈정보 검출부(141)는 HPPR 인에이블신호(HPPR_EN)의 활성화시 짝수 클록(E_CLK)을 선택하여 짝수 리페어신호(E_HPPR)를 출력한다. 반면에, 홀수 퓨즈정보 검출부(142)는 HPPR 인에이블신호(HPPR_EN)의 활성화시 홀수 클록(O_CLK)을 선택하여 홀수 리페어신호(O_HPPR)를 출력한다.
그리고, 출력부(150)는 각 퓨즈 영역에서 사용되지 않고 남은 퓨즈의 정보를 검출하여 제 1출력신호(E_OUT)를 출력하거나 제 2출력신호(O_OUT)를 출력한다. 이하에서는 제 1출력신호(E_OUT)를 '짝수 출력신호'라 지칭하고, 제 2출력신호(O_OUT)를 '홀수 출력신호'라 지칭한다. 이러한 출력부(150)는 제 1(이하에서는 '짝수'라 지칭함) 퓨즈정보 출력부(151)와 제 2(이하에서는 '홀수'라 지칭함) 퓨즈정보 출력부(152)를 포함한다.
즉, 짝수 퓨즈정보 출력부(151)는 짝수 리페어신호(E_HPPR)에 대응하여 짝수 퓨즈 영역에서 사용되지 않고 남은 퓨즈의 어드레스 정보를 검출하고 짝수 신호(E_OUT)를 출력한다. 그리고, 홀수 퓨즈정보 출력부(152)는 홀수 리페어신호(O_HPPR)에 대응하여 홀수 퓨즈 영역에서 사용되지 않고 남은 퓨즈의 어드레스 정보를 검출하고 홀수 신호(O_OUT)를 출력한다.
이와 같이, 본 발명의 실시예는 퓨즈 영역에서 사용되지 않고 남은 퓨즈의 위치 정보를 검출하여 짝수 신호(E_OUT)와 홀수 신호(O_OUT)를 출력함으로써, 각 퓨즈 영역별로 퓨즈의 리소스(Resource) 정보를 확인할 수 있다. 이렇게 사용되지 않고 남은 퓨즈의 정보를 출력하는 경우 리페어 동작시 남은 퓨즈와 상관없이 럽처 동작이 중복적으로 진행되는 중복 럽처를 방지할 수 있다.
그리고, 패일 영역 판단부(160)는 패일 어드레스(FADD)에 따라 패일이 발생한 어드레스의 위치를 판단하여 짝수 신호(E_SIG)와 홀수신호(O_SIG)를 출력한다. 즉, 패일 영역 판단부(160)는 패일 어드레스(FADD)에 대응하여 패일이 발생한 영역의 위치를 판단하여 짝수 퓨즈 영역에 패일이 발생한 경우 짝수 신호(E_SIG)를 활성화시키고 홀수 퓨즈 영역에 패일이 발생한 경우 홀수신호(O_SIG)를 활성화시킨다.
예를 들어, 패일 영역 판단부(160)는 패일 어드레스(FADD) 중 특정 어드레스(예를 들어, 어드레스 ADD12)의 로직 레벨을 판단하여 패일이 발생한 퓨즈 영역을 판단한다. 특정 어드레스(예를 들어, 어드레스 ADD12) 뱅크의 상부 영역(추후 설명)과 하부 영역(추후 설명)을 구분하기 위한 어드레스이다. 패일 영역 판단부(160)는 특정 어드레스가 로직 하이 레벨인 경우 상부 영역에 패일이 발생한 것으로 판단하여 짝수 신호(E_SIG)를 활성화시킨다. 반면에, 패일 영역 판단부(160)는 특정 어드레스가 로직 로우 레벨인 경우 하부 영역에 패일이 발생한 것으로 판단하여 홀수 신호(O_SIG)를 활성화시킨다.
또한, 퓨즈 위치 판단부(170)는 패일 어드레스(FADD)와 짝수 리페어신호(E_HPPR) 및 홀수 리페어신호(O_HPPR)에 대응하여 리페어 동작이 수행되는 퓨즈 영역을 선택하여 리페어 명령신호(RCMD)를 출력한다. 즉, 퓨즈 위치 판단부(170)는 패일 어드레스(FADD)와 짝수 리페어신호(E_HPPR)에 대응하여 제 1그룹의(예를 들어, 짝수) 퓨즈영역을 리페어하기 위한 리페어 명령신호(RCMD)를 출력한다. 반면에, 퓨즈 위치 판단부(170)는 패일 어드레스(FADD)와 홀수 리페어신호(O_HPPR)에 대응하여 제 2그룹의(예를 들어, 홀수) 퓨즈 영역을 리페어하기 위한 리페어 명령신호(RCMD)를 출력한다.
그리고, 이퓨즈 어레이(180)는 리페어 동작을 위해 할당된 다수의 이-퓨즈를 포함한다. 그리고, 이퓨즈 어레이(180)는 리페어 명령신호(RCMD)에 대응하여 리페어 동작을 수행하기 위한 포스트 패키지 리페어신호(PPR)를 출력한다. 그리고, 이퓨즈 어레이(180)는 미사용 퓨즈의 정보를 나타내는 퓨즈신호(F_SIG)를 클록 생성부(120)에 출력한다.
이퓨즈 어레이(180)는 퓨즈의 럽처 동작을 통해서 리페어 대상 어드레스인 어드레스 정보가 프로그래밍 될 수 있다. 이러한 퓨즈 어레이(180)는 다수의 퓨즈가 어레이 형태로 구현될 수 있으며, 퓨즈에 프로그래밍 된 저장 값에 대응하여 포스트 패키지 리페어신호(PPR)와 퓨즈신호(F_SIG)를 생성한다.
도 2는 도 1의 이퓨즈 어레이(180)에 관한 상세 구성도이다.
이퓨즈 어레이(180)는 하드 포스트 패키지 리페어(HPPR; Hard-Post Package Repair) 모드에서 할당된 복수의 퓨즈(F0~F7)를 포함한다. 여기서, HPPR에서 할당된 복수의 퓨즈(F0~F7)들은 반도체 메모리 장치의 제조 이후인 패키지 상태에서 리페어 어드레스 정보를 저장하기 위해 할당된다.
그리고, 복수의 퓨즈(F0~F7)는 첫 번째 퓨즈(F0)로부터 마지막 퓨즈(F7) 까지 순차적으로 활성화되는 것을 가정한다. 하지만, 경우에 따라서는 복수의 퓨즈(F0~F7)는 마지막 퓨즈(F7)로부터 첫 번째 퓨즈(F0) 까지 순차적으로 활성화될 수도 있다.
이 중에서 짝수 라인에 배치된 복수의 퓨즈(F0, F2, F4, F6)를 짝수 퓨즈영역(E_F) 이라고 정의한다. 그리고, 퓨즈 어레이(110) 중에서 홀수 라인에 배치된 복수의 퓨즈(F1, F3, F5, F7)를 홀수 퓨즈영역(O_F) 이라고 정의한다.
외부로부터 리페어 동작을 수행하라는 명령이 반도체 메모리 장치에 인가되면 HPPR 동작이 수행된다. 리페어 동작을 수행하기 위한 명령은 외부의 프로세서 또는 메모리 컨트롤러로부터 제공될 수 있다. 반도체 메모리 장치는 HPPR 모드에 진입하면 외부로부터 인가된 리페어 어드레스 정보를 이퓨즈 어레이(180)의 복수의 퓨즈(F0~F7)에 저장하는 HPPR 동작을 수행하게 된다.
도 3은 도 1의 실시예에 따른 리페어 장치의 동작을 설명하기 위한 도면이다.
반도체 메모리 장치의 리프레쉬 특성을 개선하기 위하여 뱅크(BK)를 상부 영역(UP) 및 하부 영역(DN)으로 구분한다. 그리고, 상부 영역(UP)의 워드라인과 하부 영역(DN)의 워드라인을 동시에 인에이블 시켜 리프레쉬 동작을 수행하기도 한다. 그런데, 기존의 퓨즈 영역은 뱅크당 하나의 워드라인을 인에이블 시키는 리프레쉬 구조에 맞춰 할당되어 있다. 따라서, 멀티 워드라인 인에이블 방식의 리프레쉬 동작시(예를 들어, 4K 단위의 리프레쉬 방식) 기존의 퓨즈 할당 방식을 사용하는 경우 퓨즈가 정상적으로 동작하지 않을 수 있다.
예를 들어, 리페어 동작시 뱅크(BK)에 할당된 퓨즈를 사용하는 방향은 (A)와 같다. 그리고, 뱅크(BK)의 각 퓨즈를 부트 업 하기 위한 방향은 (B)와 같다. 뱅크(BK)에서 패일이 발생한 패일 어드레스가 "0010"이라고 가정한다.
뱅크(BK)의 상부 영역(UP)에 패일이 발생한 경우 패일 어드레스를 리페어하기 위해 리던던시 셀을 대체해야 한다. 웨이퍼 테스트 레벨에서 상부 영역(UP)의 리던던시 퓨즈를 모두 사용한 경우, 패키지 테스트 레벨에서 하부 영역(DN)에 남아있는 리던던시 퓨즈를 사용하여 중복 럽처를 수행하게 된다. 하부 영역(DN)에 미사용된 리던던시 퓨즈가 남아 있으므로 리페어 동작시 퓨즈 사용 방향 (A)으로 중복 럽처를 수행하게 되므로 리페어 동작시 오동작이 발생하지 않는다.
반면에, 뱅크(BK)의 하부 영역(DN)에 패일이 발생한 경우 패일 어드레스를 리페어하기 위해 리던던시 셀을 대체해야 한다. 하부 영역(DN)의 리던던시 퓨즈를 모두 사용한 경우 상부 영역(DN)에 남아있는 리던던시 퓨즈를 사용하여 중복 럽처를 수행하게 된다. 패키징 상태에서 중복 럽처 동작의 수행시 포스트 패키지 리페어 모드가 우선권을 가지고 퓨즈를 사용하게 된다. 그런데, 중복 럽처 동작시 부트 업 방향(B)으로 퓨즈가 사용되는 경우 부트 업 순서와 럽처 순서가 맞지 않아 리페어 패일이 발생하게 된다.
이에 따라, 본 발명의 실시예는 도 4에 도시된 바와 같이, 뱅크(BK)의 상부 영역(UP)에는 제 1그룹의 리페어 퓨즈(예를 들어, '짝수' 리페어 퓨즈 F0, F2, F4, F6)를 배치하고 하부 영역(DN)에는 제 2그룹의 리페어 퓨즈(예를 들어, '홀수' 리페어 퓨즈 F1, F3, F5, F7)를 배치한다. 상부 영역(UP)에서 패일 어드레스가 발생한 경우 짝수 리페어 퓨즈(F0, F2, F4, F6)을 사용하여 리페어 동작을 수행하게 된다. 그리고, 하부 영역(DN)에서 패일 어드레스가 발생한 경우 홀수 리페어 퓨즈(F1, F3, F5, F7)를 사용하여 리페어 동작을 수행하게 된다. 그러면, 상부 영역(UP)과 하부 영역(DN) 간의 퓨즈 사용 방향 및 부트 업 방향을 고려하지 않아도 되므로 리페어 패일을 방지할 수 있다.
본 발명의 실시예에서는 상부 영역(UP)에 짝수 리페어 퓨즈(F0, F2, F4, F6)를 배치하고 하부 영역(DN)에 홀수 리페어 퓨즈(F1, F3, F5, F7)를 배치하는 것을 일예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며, 제 1그룹의 리페어 퓨즈(F0~F3)를 상부 영역(UP)에 순차적으로 배치하고, 제 2그룹의 리페어 퓨즈(F4~F7)를 하부 영역(DN)에 순차적으로 배치할 수도 있다.
뱅크(BK)의 리페어 퓨즈를 도 4와 같이 배치하는 경우 이퓨즈 어레이(180)의 각 퓨즈를 도 2에서와 같이 짝수 퓨즈 영역(E_F)과 홀수 퓨즈 영역(O_F)으로 구분하여 할당한다.
이에 따라, 짝수 클록(E_CLK)이 선택되는 경우 짝수 리페어신호(E_HPPR)에 대응하여 짝수 퓨즈영역(E_F)을 할당하게 된다. 반면에, 홀수 클록(O_CLK)이 선택되는 경우 홀수 리페어신호(O_HPPR)에 대응하여 홀수 퓨즈영역(O_F)을 할당하게 된다.
이와 같이, 본 발명의 실시예는 하드 포스트 패키지 리페어(HPPR; Hard-Post Package Repair) 모드에서 리프레쉬 동작시 한 번에 여러 개의 워드라인이 활성화되는 경우 모드 선택신호(SEL)가 로직 하이 레벨로 활성화된다. 그러면, 퓨즈 영역을 짝수 및 홀수 영역을 구분하여 할당함으로써 뱅크 구조와 매칭될 수 있으므로 퓨즈를 정상적으로 사용할 수 있도록 한다.
만약, 본 발명의 실시예가 8K 단위의 리프레쉬 동작을 수행하는 경우 모드 선택신호(SEL)가 로직 로우 레벨이 된다. 그러면, 리페어 동작시 상부 영역(UP)의 짝수 리페어 퓨즈(F0, F2, F4, F6)와 하부 영역(DN)의 홀수 리페어 퓨즈(F1, F3, F5, F7)를 번갈아가며 퓨즈 영역 전체를 순차적으로 사용하게 된다. 즉, 상부 영역(UP)과 하부 영역(DN)의 퓨즈가 번갈아가며 사용되어 리페어 퓨즈가 F0, F1, F2.. F7의 순서로 사용될 수 있다. 이러한 경우 리페어 장치(100)는 짝수 리페어신호(E_HPPR)와 홀수 리페어 신호(O_HPPR)를 조합하여 리페어 명령신호(RCMD)를 생성한다. 즉, 리페어 장치(100)는 퓨즈클록(FCLK)에 대응하여 짝수 리페어신호(E_HPPR)와 홀수 리페어 신호(O_HPPR)를 모두 번갈아가면서 선택하고 전체 영역에서 리페어 동작을 수행하도록 한다.
도 5은 도 1의 리페어 장치에서 각 블록에 대한 입출력 파형도이다.
이퓨즈 제어부(110)는 부트업 신호(BOOTUP)의 활성화시 일정 주기로 인에이블되는 클록(CLK)을 생성한다. 본 발명의 실시예에서 퓨즈의 개수가 20개 라고 가정하면 클록(CLK)에 동기하여 20개의 퓨즈(F0~F19)가 순차적으로 선택된다.
그리고, 이퓨즈 어레이(180)는 각 퓨즈의 사용 여부 정보를 나타내는 퓨즈신호(F_SIG)를 클록 생성부(120)에 출력한다. 본 발명의 실시예에서는 이퓨즈 어레이(180)에 포함된 복수의 퓨즈 중 이미 사용된 퓨즈가 없다고 가정한다. 그러면, 이퓨즈 어레이(180)는 퓨즈신호(F_SIG)를 로직 로우 레벨로 출력한다.
클록 생성부(120)는 퓨즈신호(F_SIG)가 로직 로우 레벨로 인가되는 경우 이퓨즈 어레이(180)에서 이미 사용된 퓨즈가 없다는 것이므로 모든 클록(CLK)에 동기하여 퓨즈 클록(FCLK)을 생성한다. 퓨즈신호(F_SIG)가 로직 하이 레벨로 인에이블 되는 구간에서는 이퓨즈 어레이(180)에서 사용된 퓨즈가 있다는 것이다. 그러므로, 클록 생성부(120)는 퓨즈신호(F_SIG)가 로직 하이 레벨로 인에이블 되는 구간 동안 퓨즈 클록(FCLK)을 생성하지 않고 마스킹한다.
퓨즈 구분 회로(130)는 짝수 신호(E_SIG)에 대응하여 짝수 클록(E_CLK)을 생성한다. 그리고, 퓨즈 구분 회로(130)는 홀수신호(O_SIG)에 대응하여 홀수 클록(O_CLK)을 생성한다.
퓨즈 구분 회로(130)는 짝수 신호(E_SIG)의 활성화시 퓨즈 클록(FCLK)에서 짝수 번째 클록에 동기하여 짝수 클록(E_CLK)을 생성한다. 즉, 퓨즈 구분 회로(130)는 짝수 신호(E_SIG)의 활성화시 홀수 번째 클록은 마스킹하고 짝수 번째 클록에 동기하여 짝수 퓨즈영역(E_F)을 검출한다.
이에 따라, 복수의 퓨즈(F0~F7) 중 짝수 번째 클록에 할당된 짝수 퓨즈영역(E_F)만 사용하게 된다. 만약, HPPR 동작시 짝수 퓨즈영역(E_F)에서 패일이 발생한 경우 짝수 퓨즈(F0, F2, F4, F6)만 사용하게 된다.
반면에, 퓨즈 구분 회로(130)는 홀수신호(O_SIG)의 활성화시 퓨즈 클록(FCLK)에서 홀수 번째 클록에 동기하여 홀수 클록(O_CLK)을 생성한다. 예를 들어, 퓨즈 구분 회로(130)는 홀수 신호(O_SIG)의 활성화시 짝수 번째 클록은 마스킹하고 홀수 번째 클록에 동기하여 홀수 퓨즈영역(O_F)을 검출한다.
이에 따라, 복수의 퓨즈(F0~F7) 중 홀수 번째 클록에 할당된 홀수 퓨즈영역(O_F)만 사용하게 된다. 만약, HPPR 동작시 홀수 퓨즈영역(O_F)에서 패일이 발생한 경우 홀수 퓨즈(F1, F3, F5, F7)만 사용하게 된다.
퓨즈 선택부(140)는 HPPR 인에이블신호(HPPR_EN)가 활성화되면 짝수 리페어신호(E_HPPR)를 검출하여 출력하거나 홀수 리페어신호(O_HPPR)를 검출하여 출력한다. 즉, 짝수 퓨즈정보 검출부(141)는 HPPR 인에이블신호(HPPR_EN)가 하이 레벨로 인에이블되는 활성화 구간에서 짝수 클록(E_CLK)에 동기하여 짝수 리페어신호(E_HPPR)를 출력한다. 반면에, 홀수 퓨즈정보 검출부(142)는 HPPR 인에이블신호(HPPR_EN)가 하이 레벨로 인에이블되는 활성화 구간에서 홀수 클록(O_CLK)을 선택하여 홀수 리페어신호(O_HPPR)를 출력한다.
본 발명의 실시예에서는 HPPR 모드로 할당된 퓨즈가 도 2에서와 같이 8개 라고 가정한다. 이에 따라, HPPR 인에이블신호(HPPR_EN)는 클록(CLK)이 8번 활성화되는 구간(F0~F7 까지의 구간) 동안 하이 레벨로 활성화된다. 클록(FCLK)이 8번 활성화되는 구간(HPPR 모드) 이후에서는 HPPR 인에이블신호(HPPR_EN)가 로직 로우 레벨을 유지하게 된다.
이후에, 출력부(150)는 짝수 퓨즈영역(E_F)과 홀수 퓨즈영역(O_F)에서 사용되지 않고 남은 퓨즈의 어드레스 정보를 검출한다. 출력부(150)는 짝수 신호(E_OUT)와 홀수 신호(O_OUT)를 이진수로 출력하여 남아있는 퓨즈의 어드레스 정보를 표시할 수 있다.
즉, 짝수 퓨즈정보 출력부(151)는 짝수 리페어신호(E_HPPR)를 검출하여 짝수 퓨즈영역(E_F)에서 사용되지 않고 남은 퓨즈의 어드레스 정보를 짝수 신호(E_OUT)로 출력한다. 예를 들면, 짝수 퓨즈정보 출력부(151)는 퓨즈(F0, F2, F4, F6)에 대응하는 짝수 리페어신호(E_HPPR)의 클록 개수를 카운팅하여 이진수로 출력함으로써 미사용 퓨즈의 위치 정보를 검출할 수 있다.
즉, 짝수 퓨즈정보 출력부(151)는 짝수 리페어신호(E_HPPR)의 각 클록의 순서와 짝수 퓨즈의 위치를 매칭시킨다. 이에 따라, 짝수 리페어신호(E_HPPR)의 클록이 디스에이블 되면 그 클록의 위치에 있는 퓨즈가 사용되었다는 것을 의미한다. 반면에, 짝수 리페어신호(E_HPPR)의 클록이 인에이블 되면 그 클록의 위치에 있는 퓨즈는 사용 가능하다는 것을 의미한다.
반면에, 홀수 퓨즈정보 출력부(152)는 홀수 리페어신호(O_HPPR)를 검출하여 홀수 퓨즈 영역(O_F)에서 사용되지 않고 남은 퓨즈의 어드레스 정보를 홀수 신호(O_OUT)로 출력한다. 예를 들면, 홀수 퓨즈정보 출력부(152)는 퓨즈(F1, F3, F5, F7)에 대응하는 홀수 리페어신호(O_HPPR)의 클록 개수를 카운팅하여 이진수로 출력함으로써 미사용 퓨즈의 위치 정보를 검출할 수 있다.
즉, 홀수 퓨즈정보 출력부(152)는 홀수 리페어신호(O_HPPR)의 각 클록의 순서와 홀수 퓨즈의 위치를 매칭시킨다. 이에 따라, 홀수 리페어신호(O_HPPR)의 클록이 디스에이블 되면 그 클록의 위치에 있는 퓨즈가 사용되었다는 것을 의미한다. 반면에, 홀수 리페어신호(O_HPPR)의 클록이 인에이블 되면 그 클록의 위치에 있는 퓨즈가 사용 가능하다는 것을 의미한다.
도 6은 본 발명의 실시예에 따른 리페어 장치를 포함하는 메모리 시스템의 구성도이다.
도 6의 실시예에 따른 메모리 시스템은, 리페어 장치(100), 뱅크(200), 컨트롤러(300) 및 동작 제어부(400)를 포함한다. 여기서, 리페어 장치(100)는 앞에서 설명된 실시예에 따른 리페어 장치(100)에 해당할 수 있다.
뱅크(200)는 셀 데이터가 리드 또는 라이트 되는 셀 어레이를 포함하는 반도체 메모리 장치에 해당할 수 있다. 이러한 뱅크(200)는 리페어 장치(100)로부터 인가되는 포스트 패키지 리페어신호(PPR)에 대응하여 리페어 동작이 수행된다.
또한, 컨트롤러(300)는 모드 레지스터 세트(MRS) 신호와 어드레스(ADD)에 대응하여 HPPR 신호(HPPR), 패일 어드레스(F_ADD) 및 모드 선택신호(SEL)를 리페어 장치(100)에 출력한다. 패일 어드레스(F_ADD)는 패일이 발생한 뱅크 어드레스와 패일이 발생한 어드레스 정보를 포함한다.
그리고, 동작 제어부(400)는 모드 레지스터 세트(MRS) 신호와 어드레스(ADD)를 생성하여 컨트롤러(300)에 출력한다. 동작 제어부(400)는 뱅크(200)의 동작을 제어하기 위한 제어신호 CON를 생성한다. 그리고, 뱅크(200)로부터 인가되는 출력신호에 대응하여 모드 레지스터 세트(MRS) 신호와 어드레스(ADD)를 변경할 수도 있다. 여기서, 동작 제어부(400)는 컨트롤러(300)와 뱅크(200)의 전체 동작을 제어하기 위한 통합된 제어장치로 칩셋(chipset)에 상응할 수 있다.
도 7은 본 발명의 실시예에 따른 리페어 장치를 포함하는 전자 시스템의 응용 예를 도시한 블록도이다.
도 7을 참조하면, 전자 시스템(1000)은 입력 장치(1010), 출력 장치(1020), 프로세서 장치(1030) 및 반도체 메모리 장치(1040)를 포함한다. 여기서, 프로세서 장치(1030)는 각각 해당하는 인터페이스를 통해서 입력 장치(1010), 출력 장치(1020) 및 반도체 메모리 장치(1040)를 제어할 수 있다.
프로세서 장치(1030)는 적어도 하나의 마이크로 프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 집적 회로들 중에서 적어도 어느 하나를 포함할 수 있다.
입력 장치(1010)는 키보드, 마우스, 키패드, 터치 스크린, 스캐너 등으로부터 선택되는 적어도 하나를 포함할 수 있다. 그리고, 출력 장치(1020)는 모니터, 스피커, 프린터, 표시장치(display device) 등으로부터 선택되는 적어도 하나를 포함할 수 있다. 또한, 반도체 메모리 장치(1040)는 앞에서 설명된 실시예에 따른 리페어 장치(1050)를 포함할 수 있다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치를 사용하는 메모리 시스템의 일 예를 나타내는 블록도이다.
도 8을 참조하면, 메모리 시스템(1100)은 반도체 메모리 장치(1140), 인터페이스부(1120) 및 컨트롤러(1130)를 포함할 수 있다.
인터페이스부(1120)는 메모리 시스템(1100)과 호스트(1200)와의 인터페이싱을 제공할 수 있다. 인터페이스부(1120)는 호스트(1200)와의 인터페이싱을 위해 호스트(1200)에 대응하는 데이터 교환 프로토콜을 구비할 수 있다.
인터페이스부(1120)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트(1200)와 통신하도록 구성될 수 있다.
컨트롤러(1130)는 인터페이스부(1120)를 통해서 외부로부터 제공되는 데이터 및 어드레스를 제공받을 수 있다. 컨트롤러(1130)는 호스트(1200)로부터 제공되는 데이터, 어드레스를 참조하여 반도체 메모리 장치(1140)를 액세스할 수 있다. 컨트롤러(1130)는 반도체 메모리 장치(1140)로부터 읽혀진 데이터(Data)를 인터페이스부(1120)를 경유하여 호스트(1200)로 전달할 수 있다.
반도체 메모리 장치(1140)는 본 발명의 실시예에 따른 도 1에 도시된 리페어 장치(1150)를 포함할 수 있다. 반도체 메모리 장치(1140)는 메모리 시스템(1100)의 저장 매체로서 제공될 수 있다.
도 8에 도시된 메모리 시스템(1100)은 개인 휴대용 정보 단말기(PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛(web tablet), 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다. 메모리 시스템(1100)은 MMC 카드, SD 카드(Secure Digital Card), 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card) 등으로 구성될 수 있다
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 퓨즈의 사용 여부를 나타내는 퓨즈신호에 따라 사용 가능한 퓨즈에 대응하는 퓨즈클록을 생성하는 클록 생성부;
    제 1신호와 제 2신호에 대응하여 상기 퓨즈클록에서 제 1클록과 제 2클록을 구분하여 출력하는 퓨즈 구분 회로;
    포스트 패키지 리페어(Post Package Repair) 모드시 상기 제 1클록에 대응하는 제 1리페어신호를 출력하거나 상기 제 2클록에 대응하는 제 2리페어신호를 출력하는 퓨즈 선택부; 및
    상기 제 1리페어신호에 따라 사용되지 않고 남은 퓨즈의 어드레스 정보를 검출하여 제 1출력신호를 출력하거나 상기 제 2리페어신호에 따라 사용되지 않고 남은 퓨즈의 어드레스 정보를 검출하여 제 2출력신호를 출력하는 출력부를 포함하는 것을 특징으로 하는 리페어 장치.
  2. 제 1항에 있어서,
    상기 포스트 패키지 리페어 모드는 하드 포스트 패키지 리페어(HPPR; Hard-Post Package Repair) 모드인 것을 특징으로 하는 리페어 장치.
  3. 제 1항에 있어서, 상기 클록 생성부는
    상기 퓨즈신호의 비활성화시 일정 주기로 인에이블되는 클록에 대응하여 상기 퓨즈클록이 생성되고, 상기 퓨즈신호의 활성화시 상기 퓨즈클록은 마스킹 되는 것을 특징으로 하는 리페어 장치.
  4. 제 1항에 있어서,
    부트업 신호에 대응하여 일정 주기로 인에이블되는 클록을 생성하고, 포스트 패키지 리페어 신호, 패일 어드레스, 모드 선택신호에 대응하여 포스트 패키지 리페어 인에이블신호를 출력하는 이퓨즈 제어부;
    상기 패일 어드레스에 대응하여 패일 영역의 위치를 판단하고 상기 제 1신호와 상기 제 2신호를 선택적으로 활성화시키는 패일 영역 판단부;
    상기 패일 어드레스와 상기 제 1리페어신호 및 상기 제 2리페어신호에 대응하여 패일이 발생한 영역을 리페어 하기 위한 리페어 명령신호를 출력하는 퓨즈 위치 판단부; 및
    상기 포스트 패키지 리페어 모드를 위해 할당된 다수의 퓨즈를 포함하며 상기 리페어 명령신호에 대응하여 리페어 동작이 수행되는 이퓨즈 어레이를 더 포함하는 것을 특징으로 하는 리페어 장치.
  5. 제 4항에 있어서, 상기 이퓨즈 어레이는
    상기 다수 퓨즈의 사용 정보를 나타내는 상기 퓨즈신호를 생성하는 것을 특징으로 하는 리페어 장치.
  6. 제 4항에 있어서, 상기 이퓨즈 어레이는
    제 1그룹의 퓨즈영역과 제 2그룹의 퓨즈영역으로 구분되는 것을 특징으로 하는 리페어 장치.
  7. 제 4항에 있어서, 상기 이퓨즈 어레이는
    짝수 라인에 배치된 짝수 퓨즈영역과 홀수 라인에 배치된 홀수 퓨즈영역으로 구분되는 것을 특징으로 하는 리페어 장치.
  8. 제 4항에 있어서, 상기 다수의 퓨즈는
    첫 번째 퓨즈로부터 마지막 퓨즈까지 순차적으로 활성화되는 것을 특징으로 하는 리페어 장치.
  9. 제 1항에 있어서, 상기 퓨즈 구분 회로는
    상기 제 1신호의 활성화시 상기 퓨즈 클록에서 짝수 번째 클록을 검출하여 상기 제 1클록을 생성하고, 상기 제 2신호의 활성화시 상기 퓨즈 클록에서 홀수 번째 클록을 검출하여 상기 제 2클록을 생성하는 것을 특징으로 하는 리페어 장치.
  10. 제 1항에 있어서, 상기 퓨즈 구분 회로는
    상기 제 1신호의 활성화시 홀수 번째 클록은 마스킹하고 짝수 번째 클록에 동기하여 상기 제 1클록을 검출하고,
    상기 제 2신호의 활성화시 짝수 번째 클록은 마스킹하고 홀수 번째 클록에 동기하여 상기 제 2클록을 검출하는 것을 특징으로 하는 리페어 장치.
  11. 제 1항에 있어서, 상기 퓨즈 선택부는
    하드 포스트 패키지 리페어 모드시 상기 제 1클록에 대응하여 짝수 퓨즈 정보를 검출하는 제 1퓨즈정보 검출부; 및
    하드 포스트 패키지 리페어 모드시 상기 제 2클록에 대응하여 홀수 퓨즈 정보를 검출하는 제 2퓨즈정보 검출부를 포함하는 것을 특징으로 하는 리페어 장치.
  12. 제 1항에 있어서, 상기 퓨즈 선택부는
    하드 포스트 패키지 리페어 모드로 할당된 퓨즈가 N 개이면, 상기 퓨즈클록이 N 번 활성화되는 구간 동안 하드 포스트 패키지 리페어 인에이블신호가 하이 레벨로 활성화되는 것을 특징으로 하는 리페어 장치.(여기서, N은 자연수)
  13. 제 1항에 있어서, 상기 출력부는
    상기 제 1리페어신호에 대응하여 제 1그룹의 퓨즈 영역에서 남은 퓨즈의 어드레스를 검출하여 상기 제 1출력신호를 출력하는 제 1퓨즈정보 출력부;
    상기 제 2리페어신호에 대응하여 제 2그룹의 퓨즈 영역에서 남은 퓨즈의 어드레스를 검출하여 상기 제 2출력신호를 출력하는 제 2퓨즈정보 출력부를 포함하는 것을 특징으로하는 리페어 장치.
  14. 제 1항에 있어서, 상기 출력부는
    상기 제 1출력신호와 상기 제 2출력신호를 이진수로 출력하는 것을 특징으로 하는 리페어 장치.
  15. 제 1항에 있어서, 상기 출력부는
    상기 제 1리페어신호와 상기 제 2리페어신호의 클록 개수를 카운팅하여 남은 퓨즈의 어드레스를 검출하는 것을 특징으로 하는 리페어 장치.
  16. 제 1그룹의 리페어 퓨즈를 포함하는 상부 영역과, 제 2그룹의 리페어 퓨즈를 포함하는 하부 영역으로 구분되며, 포스트 패키지 리페어신호에 대응하여 리페어 동작이 수행되는 뱅크; 및
    포스트 패키지 리페어(Post Package Repair) 모드시 패일 어드레스에 대응하여 패일 영역을 판단하고, 상기 상부 영역을 리페어하거나 상기 하부 영역을 리페어하기 위한 상기 포스트 패키지 리페어신호를 출력하는 리페어 장치를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16항에 있어서, 상기 리페어 장치는
    퓨즈의 사용 여부를 나타내는 퓨즈신호에 따라 사용 가능한 퓨즈에 대응하는 퓨즈클록을 생성하는 클록 생성부;
    제 1신호와 제 2신호에 대응하여 상기 퓨즈클록에서 제 1클록과 제 2클록을 구분하여 출력하는 퓨즈 구분 회로;
    상기 포스트 패키지 리페어(Post Package Repair) 모드시 상기 제 1클록에 대응하는 제 1리페어신호를 출력하거나 상기 제 2클록에 대응하는 제 2리페어신호를 출력하는 퓨즈 선택부;
    상기 제 1리페어신호에 따라 사용되지 않고 남은 퓨즈의 어드레스 정보를 검출하여 제 1출력신호를 출력하거나 상기 제 2리페어신호에 따라 사용되지 않고 남은 퓨즈의 어드레스 정보를 검출하여 제 2출력신호를 출력하는 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 17항에 있어서, 상기 리페어 장치는
    부트업 신호에 대응하여 일정 주기로 인에이블되는 클록을 생성하고, 포스트 패키지 리페어 신호, 패일 어드레스, 모드 선택신호에 대응하여 포스트 패키지 리페어 인에이블신호를 출력하는 이퓨즈 제어부;
    상기 패일 어드레스에 대응하여 패일 영역의 위치를 판단하고 상기 제 1신호와 상기 제 2신호를 선택적으로 활성화시키는 패일 영역 판단부;
    상기 패일 어드레스와 상기 제 1리페어신호 및 상기 제 2리페어신호에 대응하여 패일이 발생한 영역을 리페어 하기 위한 리페어 명령신호를 출력하는 퓨즈 위치 판단부; 및
    상기 포스트 패키지 리페어 모드를 위해 할당된 다수의 퓨즈를 포함하며 상기 리페어 명령신호에 대응하여 리페어 동작이 수행되는 이퓨즈 어레이를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 18항에 있어서, 상기 이퓨즈 어레이는
    짝수 라인에 배치된 짝수 퓨즈영역과 홀수 라인에 배치된 홀수 퓨즈영역으로 구분되는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 16항에 있어서,
    상기 포스트 패키지 리페어 모드는 하드 포스트 패키지 리페어(HPPR; Hard-Post Package Repair) 모드인 것을 특징으로 하는 반도체 메모리 장치.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102508529B1 (ko) * 2018-04-12 2023-03-09 삼성전자주식회사 불휘발성 메모리 장치의 초기화 정보를 읽는 방법
US10629282B1 (en) * 2019-06-16 2020-04-21 Elite Semiconductor Memory Technology Inc. E-fuse circuit
US10872678B1 (en) * 2019-06-19 2020-12-22 Micron Technology, Inc. Speculative section selection within a memory device
US10811119B1 (en) * 2019-06-21 2020-10-20 Nanya Technology Corporation Post package repair method and post package repair device
CN111338851B (zh) * 2020-02-26 2024-02-13 东莞记忆存储科技有限公司 故障内存开机hPPR自动修复的方法、装置、计算机设备及存储介质
KR20210108740A (ko) * 2020-02-26 2021-09-03 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US11646095B2 (en) * 2020-03-06 2023-05-09 Micron Technology, Inc. Configurable soft post-package repair (SPPR) schemes
US11309057B2 (en) * 2020-04-28 2022-04-19 Micron Technology, Inc. Apparatuses and methods for post-package repair protection
CN113064773B (zh) * 2021-03-08 2023-03-24 山东英信计算机技术有限公司 一种内存ppr测试与修复方法、系统及存储介质

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11238394A (ja) * 1997-12-18 1999-08-31 Toshiba Corp 半導体記憶装置
KR100519512B1 (ko) * 1998-12-30 2005-11-25 주식회사 하이닉스반도체 앤티퓨즈를 이용한 저전력 칼럼 리페어 회로
DE10125028A1 (de) * 2001-05-22 2002-12-12 Infineon Technologies Ag Halbleiterspeicher mit gemeinsam nutzbaren Sicherungen
JP2008033995A (ja) * 2006-07-26 2008-02-14 Matsushita Electric Ind Co Ltd メモリシステム
US9123395B2 (en) * 2007-11-09 2015-09-01 SK Hynix Inc. Stack bank type semiconductor memory apparatus capable of improving alignment margin
KR20100001161A (ko) * 2008-06-26 2010-01-06 삼성전자주식회사 반도체 메모리 장치
KR101188261B1 (ko) * 2010-07-30 2012-10-05 에스케이하이닉스 주식회사 멀티 비트 테스트 회로
KR20150018106A (ko) * 2013-08-09 2015-02-23 에스케이하이닉스 주식회사 리페어 회로를 포함한 반도체 메모리 장치
JP2015207334A (ja) 2014-04-23 2015-11-19 マイクロン テクノロジー， インク． 半導体装置
KR20160046502A (ko) 2014-10-21 2016-04-29 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR20160074211A (ko) * 2014-12-18 2016-06-28 에스케이하이닉스 주식회사 포스트 패키지 리페어 장치
KR20160120006A (ko) * 2015-04-07 2016-10-17 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20170036884A (ko) * 2015-09-18 2017-04-03 에스케이하이닉스 주식회사 리페어 회로, 이를 이용한 반도체 장치 및 반도체 시스템
KR102420915B1 (ko) * 2016-03-04 2022-07-15 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20180102904A (ko) * 2017-03-08 2018-09-18 에스케이하이닉스 주식회사 리페어 장치 및 이를 포함하는 반도체 장치
KR20180118379A (ko) * 2017-04-21 2018-10-31 에스케이하이닉스 주식회사 리페어 회로를 포함하는 메모리 장치, 및 그의 동작 방법
KR20180124568A (ko) * 2017-05-12 2018-11-21 에스케이하이닉스 주식회사 리페어 회로 및 이를 포함하는 메모리 장치

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