KR101188261B1 - 멀티 비트 테스트 회로 - Google Patents

멀티 비트 테스트 회로 Download PDF

Info

Publication number
KR101188261B1
KR101188261B1 KR1020100074022A KR20100074022A KR101188261B1 KR 101188261 B1 KR101188261 B1 KR 101188261B1 KR 1020100074022 A KR1020100074022 A KR 1020100074022A KR 20100074022 A KR20100074022 A KR 20100074022A KR 101188261 B1 KR101188261 B1 KR 101188261B1
Authority
KR
South Korea
Prior art keywords
signal
active
read
bank
odd
Prior art date
Application number
KR1020100074022A
Other languages
English (en)
Other versions
KR20120012097A (ko
Inventor
양선석
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100074022A priority Critical patent/KR101188261B1/ko
Priority to US12/966,650 priority patent/US8422323B2/en
Publication of KR20120012097A publication Critical patent/KR20120012097A/ko
Application granted granted Critical
Publication of KR101188261B1 publication Critical patent/KR101188261B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C29/28—Dependent multiple arrays, e.g. multi-bit arrays

Abstract

본 발명은 멀티 비트 테스트 회로에 관한 것으로, 멀티 비트 테스트 모드 시, 액티브 명령이 복수 개의 뱅크로 입력되는 각각의 액티브 신호들을 서로 다른 시간 차를 가지고 활성화되도록 한다.

Description

멀티 비트 테스트 회로{Multi Bit Test Circuit}
본 발명은 반도체 집적 회로에 관한 것으로서, 특히 반도체 장치의 멀티 비트 테스트 회로에 관한 것이다.
반도체 장치는 제품의 개발 및 양산에 있어서 스펙에서 요구되는 제품의 특성 및 기능을 검증하고, 실장에서 요구되는 기능의 수행을 확인하며 스펙에서 요구되는 마진을 확보하여 궁극적으로 제품의 상품 가치를 높이기 위해 다양한 테스트를 수행한다.
일반적으로 제품의 패스/ 페일(pass/fail) 여부는 테스터(tester)의 판단에 따른다. 즉, 테스터는 엔지니어가 프로그래밍한 순서에 따라 커맨드(Cammand), 어드레스(Address), 테스트 데이터 패턴(test data pattern) 등을 포함하는 컨트롤 신호들을 만들고 이를 제품에 인가하여 동작시킨다.
예를 들어, 반도체 장치의 어드레스 테스트 데이터를 라이트하고 다시 동일 어드레스에 저장하는 데이터를 리드하여 패드로 출력시켜 테스트 패턴과의 비교를 통해 제품의 패스/페일 여부를 판단하고 해당 어드레스를 기억시킴으로써 페일된 어드레스에 대한 적절한 리페어 과정을 수행할 수 있다.
이와 같은 테스트 방식 중의 하나로 멀티 비트 테스트(multi bit test) 또는 병렬 테스트(Parallel test)가 널리 알려져 있다. 멀티 비트 테스트는 여러 개의 뱅크를 동시에 액티브 시킨 후 리드 또는 라이트 동작을 수행함으로써 테스트 시간을 줄일 수 있다. 그러나, 멀티 비트 테스트는 복수의 뱅크를 동시에 액티브 시키면 피크 전류가 크게 발생하고, 이 피크 전류에 의한 노이즈로 인해 셀 페일이 발생하는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 테스트 시간을 줄임과 동시에 피크 전류를 감소시키는 멀티 비트 테스트 회로를 제공한다.
본 발명의 일 실시 예에 따른 멀티 비트 테스트 회로는, 멀티 비트 테스트 모드 시, 액티브 명령이 복수 개의 뱅크로 입력되는 각각의 액티브 신호들을 서로 다른 시간 차를 가지고 활성화되도록 한다.
본 발명의 다른 실시 예에 따른 멀티 비트 테스트 회로는, 멀티 비트 테스트 모드 시, 리드 명령이 복수의 컬럼 어드레스부로 입력되는 각각의 리드 신호들을 서로 다른 입력 시간차를 갖고 활성화되도록 한다.
본 발명의 또 다른 실시 예에 따른 멀티 비트 테스트 회로는, 복수 개의 뱅크; 및 멀티 비트 테스트 모드 시, 액티브 명령에 의해 활성화되는 액티브 신호의 입력 시간을 조절하여 상기 복수개의 뱅크 중 해당 뱅크로 입력시키는 멀티 비트 테스트 회로부를 포함한다.
본 발명에 따른 멀티 비트 테스트 회로는, 액티브 신호 및 리드 신호의 입력 시간을 조절함으로써, 테스트 시간을 줄임과 동시에, 피크 전류를 감소시키는 효과가 있다.
도1은 본 발명의 일실시 예에 따른 멀티 비트 테스트 회로를 간략하게 나타낸 블럭도,
도2는 본 발명의 일실시 예에 따른 멀티 비트 테스트 회로의 로우계 어드레스 구동부를 상세하게 나타내는 블록도,
도3은 본 발명의 일실시 예에 따른 멀티 비트 테스트 회로의 컬럼계 어드레스 구동부를 상세하게 나타내는 블록도,
도4는 도2의 로우계 어드레스 구동부의 액티브 지연부를 상세하게 나타내는 회로도,
도5는 도2의 로우계 어드레스 구동부의 액티브 모드 선택부를 상세하게 나타내는 회로도, 및
도6은 본 발명의 일실시예에 따른 멀티 비트 테스트 회로의 타이밍도이다.
도1은 본 발명의 일실시 예에 따른 멀티 비트 테스트 회로를 간략하게 나타낸 블록도이다.
도1에 도시된 바와 같이, 본 발명의 일실시 예에 따른 멀티 비트 테스트 회로는 로우계 어드레스 구동부(120) 및 컬럼계 어드레스 구동부(140)를 포함한다.
상기 로우계 어드레스 구동부(120)는 멀티 비트 테스트 모드 시, 이븐 뱅크 및 오드 뱅크 각각으로 입력될 액티브 신호들(ATC)의 입력 시간을 조절한다.
보다 구체적으로, 본 발명의 뱅크는 데이터를 저장할 수 있는 다수의 메모리 셀을 구비하는 제1 내지 제8 뱅크(미도시)를 포함하며, 파워 분산을 위해 오드 뱅크 및 이븐 뱅크로 나뉜다.
본 발명은 멀티 비트 테스트 모드 시, 기존에 모든 뱅크에 동시에 입력된 액티브 신호에 의해 급격하게 상승한 피크(peak)전류에 의한 노이즈를 방지하기 위해, 뱅크를 오드 뱅크 및 이븐 뱅크로 나누어 각각의 뱅크로 서로 다른 시간차를 가지는 액티브 신호(ATC)를 입력하기 위함이다. 따라서, 뱅크는 본 발명의 실시 예와 같이 2 분할로 한정하는 것이 아니라, 경우에 따라 뱅크를 4분할도 할 수 있다.
즉, 로우계 어드레스 구동부(120)는 멀티 비트 테스트 모드 시, 액티브 명령에 의한 액티브 신호(ATC) 및 지연 액티브 신호(ATC_dely)에 의해 이븐 뱅크 어드레스들(BANK<0, 2, 4, 6>) 및 오드 뱅크 어드레스들(BANK<1, 3, 5, 7>)를 출력시킬 수 있다. 그 후, 이븐 및 오드 뱅크측에서 리페어된 어드레스가 확인되면 내부적으로 이븐 및 오드 로우 어드레스의 안티 퓨즈 리페어 정보를 가지는 신호를 인에이블시킨다.
그러면, 컬럼계 어드레스 구동부(140)는 상기 이븐 및 오드 로우 어드레스의 안티 퓨즈 리페어 정보를 가지는 신호가 인에이블되면 리드 명령어가 입력되는데, 리드 신호(RD) 및 지연 리드 신호(RD_Delay)를 인에이블시켜 리드 동작을 알려 주고 로우 어드레스의 안티 퓨즈 리페어 정보를 가진 신호에 의해 해당 컬럼 어드레스의 안티 퓨즈 리에어 신호를 발생시킨다.
이때, 상기 컬럼계 어드레스 구동부(140)는 이븐 컬럼 어드레스 및 오드 컬럼 어드레스(BBY<0, 2, 4, 6>, BBY<1, 3, 5, 7>)) 각각으로 입력될 리드 신호(RD)의 입력 시간을 조절한다.
좀 더 구체적으로, 상기 로우계 어드레스 구동부(120)는 액티브 신호(ATC)를 이븐 뱅크로 입력하는 제1 액티브 신호 제어부(121) 및 상기 액티브 신호(ATC)를 일정 시간만큼 지연시켜 오드 뱅크로 입력하는 제2 액티브 신호 제어부(123)를 포함한다.
상기 제1 액티브 신호 제어부(121)는 액티브 신호(ATC) 및 이븐 뱅크를 활성화시키는 이븐 뱅크 인에이블 신호들(BA<0,2,4,6>)의 조합을 통해 이븐 뱅크 어드레스 신호들(BANK<0,2,4,6>)을 생성하여 해당 뱅크로 입력한다.
보다 구체적으로, 제1 액티브 신호 제어부(121)는 도2와 같이, 제1 내지 제4 이븐 뱅크 어드레스 생성부(121a, 121b, 121c, 121d)를 포함한다. 제1 내지 제4 이븐 뱅크 어드레스 생성부(121a, 121b, 121c, 121d)는 멀티 비트 테스트 모드 및 노말 모드 시에 이븐 뱅크들의 각 이븐 뱅크 인에이블 신호들(BA<0,2,4,6>) 및 액티브 신호(ATC)에 응답하여 이븐 뱅크 어드레스 신호들(BANK<0,2,4,6>)을 생성하여 이븐 뱅크로 출력한다.
상기 제2 액티브 신호 제어부(123)는 액티브 신호(ATC) 또는 지연 액티브 신호(ATC_delay)와, 오드 뱅크를 활성화시키는 오드 뱅크 인에이블 신호들(BA<1,3,5,7>)들 조합하여 오드 뱅크 어드레스 신호들(BANK<1,3,5,7>)을 생성한다.
보다 구체적으로, 상기 제2 액티브 신호 제어부(123)는 액티브 지연부(122), 액티브 모드 선택부(124) 및 오드 뱅크 어드레스 생성부(126)를 포함한다.
상기 액티브 지연부(122)는 상기 액티브 신호(ATC)를 일정 시간만큼 지연시킨 지연 액티브 신호(ATC_delay)를 출력한다. 상기 액티브 지연부(122)는 도2와 같이, 제1 내지 제4 액티브 지연부들(122a,122b,122c,122d)을 포함하며, 각각의 제1 내지 제4 액티브 지연부들(122a,122b,122c,122d)은 해당 오드 뱅크와 전기적으로 연결되어 지연 액티브 신호들(ATC_delay1, ATC_delay2, ATC_delay3, ATC_delay4)를 해당 오드 뱅크(BANK<1, 3, 5, 7>)로 입력시킬 수 있다.
이러한, 상기 액티브 지연부(122)는 도4에 도시된 바와 같이, 4개의 인버터(IV1, IV2, IV3, IV4)가 직렬로 연결되어 있으며, 각 인버터(IV1, IV2, IV3, IV4) 사이에 형성된 노드들(N1, N2, N3, N4)에는 캐패시터들(C1, C2, C3, C4)이 연결된다. 본 발명의 상기 액티브 지연부(122)는 4개의 인버터(IV1, IV2, IV3, IV4)를 연결한 구성이지만, 본 발명의 실시 예와 같이 한정되는 것이 아니라, 인버터의 수를 증감하여 액티브 신호들 간의 입력 시간을 조절할 수 있다.
상기 액티브 모드 선택부(124)는 테스트 모드 신호(TEST)에 응답하여 상기 액티브 지연부(122)로부터 입력된 상기 지연 액티브 신호(ATC_delay) 또는 외부로부터 입력된 상기 액티브 신호(ATC) 중 어느 하나를 선택하여 출력한다.
보다 구체적으로, 상기 액티브 모드 선택부(124)는 도3과 같이, 제1 내지 제4 액티브 모드 선택부(124a, 124b, 124c, 124d)를 포함하며, 상기 제1 내지 제4 액티브 모드 선택부(124a, 124b, 124c, 124d) 각각은 테스트 모드 신호(TEST)의 레벨에 응답하여 해당 상기 제1 내지 제4 액티브 지연부(122a, 122b, 122c, 122d)로부터 입력된 지연 액티브 신호들(ATC_delay1, ATC_delay2, ATC_delay3, ATC_delay4) 또는 외부로부터 입력된 상기 액티브 신호(ATC) 중 어느 하나의 신호를 선택하여 해당 오드 뱅크 어드레스 생성부들(126a, 126b, 126c, 126d)로 출력한다.
좀 더 구체적으로, 상기 액티브 모드 선택부(124)는 도5에 도시된 바와 같이, 테스트 모드 신호(TEST)의 로우 레벨에 응답하여 입력된 상기 액티브 신호(ATC)가 활성화되도록 하는 제1 액티브 모드 선택부(124), 테스트 모드 신호의 하이 레벨에 응답하여 상기 지연 액티브 신호가 활성화되도록 하는 제2 액티브 모드 선택부(124)를 포함한다.
이때, 본 발명의 테스트 모드 신호(TEST)가 로우 레벨인 경우에는 노말 모드이고, 테스트 모드 신호(TEST)가 하이 레벨인 경우에는 멀티 비트 테스트 모스인 경우이다. 본 발명에 따른, 제1 및 제2 액티브 모드 선택부(124a, 124b) 각각은 도5와 같이, 트랜스미션 게이트(M1, M2)를 이용한다.
오드 뱅크 어드레스 생성부(126)는 오드 뱅크 인에이블 신호들(BA<1,3,5,7>)와 상기 액티브 모드 선택부(124)에서 출력되는 상기 지연 액티브 신호(ATC_delay) 또는 상기 액티브 신호(ATC) 중 어느 하나의 신호에 응답하여 오드 뱅크 어드레스를 생성한다.
보다 구체적으로, 오드 뱅크 어드레스 생성부(126)는 도2와 같이, 제1 내지 제4 오드 뱅크 어드레스 생성부(126a, 126b, 126c, 126d)를 포함하며, 각각의 제1 내지 제4 오드 뱅크 어드레스 생성부(126a, 126b, 126c, 126d)는 오드 뱅크 인에이블 신호들(BA<1,3,5,7>) 및 상기 제1 내지 제4 액티브 모드 선택부(124a, 124b, 124c, 124d)에서 출력되는 지연 액티브 신호들(ATC_delay1, ATC_delay2, ATC_delay3, ATC_delay4) 또는 상기 액티브 신호들(ATC) 느 하나의 신호들의 응답에 의해 제1 내지 제4 오드 뱅크 어드레스 신호들(BANK<1,3,5,7>)를 생성한다.
본 발명의 상기 컬럼계 어드레스 구동부(140)는 리드 명령에 의한 리드 신호(RD)를 이븐 컬럼 어드레스부(미도시)로 입력하는 제1 리드 신호 제어부(141) 및 상기 리드 신호(RD)를 일정 시간만큼 지연시킨 지연 리드 신호(RD_delay)를 오드 컬럼 어드레스부(미도시)로 입력하는 제1 리드 신호 제어부(143)를 포함한다.
상기 제1 리드 신호 제어부(141)는 리드 명령에 의한 리드 신호(RD) 및 이븐 컬럼 어드레스의 정보를 가지는 이븐 컬럼 인에이블 신호들(CA<1, 3, 5, 7>)조합하여 이븐 컬럼 어드레스들(BBY<0,2,4,6>)을 생성한다.
보다 구체적으로, 상기 제1 리드 신호 제어부(141)는 제1 내지 제4 이븐 컬럼 어드레스 생성부(141a, 141b, 141c, 141d)를 포함한다. 제1 내지 제4 이븐 컬럼 어드레스 생성부(141a, 141b, 141c, 141d)는 멀티 비트 테스트 모드 및 노말 모드 시에 이븐 컬럼 어드레스들(BBY<0,2,4,6>)의 제1 내지 제4 이븐 컬럼 인에이블 신호들(CA<0,2,4,6>) 및 액티브 신호(ATC)를 조합하여 제1 내지 제4 이븐 컬럼 어드레스들(BBY<0,2,4,6>)를 생성한다.
상기 제2 리드 신호 제어부(143)는 리드 지연부(142), 리드 모드 선택부(144) 및 오드 컬럼 어드레스 생성부(146)를 포함한다.
리드 지연부(142)는 상기 리드 신호(RD)를 일정 시간만큼 지연시킨 지연 리드 신호(RD_delay)를 출력한다.
이러한, 상기 리드 지연부(142)는 도3과 같이, 제1 내지 제4 리드 지연부(142a, 142b, 142c, 142d)를 포함한다. 각각의 제1 내지 제4 리드 지연부(142a, 142b, 142c, 142d)는 해당 오드 컬럼 어드레스부(미도시)와 전기적으로 연결되어 지연 리드 신호(RD_delay)을 해당 오드 컬럼 어드레스부로 입력할 수 있다. 이러한, 리드 지연부(142)는 도5의 액티브 지연부(122)와 동일한 구성을 가짐으로 생략하기로 한다.
상기 리드 모드 선택부(144)는 테스트 모드 신호(TEST)에 응답하여 상기 리드 지연부(142)로부터 입력된 상기 지연 리드 신호(RD_delay) 또는 외부로부터 입력된 상기 리드 신호(RD) 중 어느 하나를 선택한다.
보다 구체적으로, 상기 리드 모드 선택부(144)는 도2와 같이, 제1 내지 제4 리드 모드 선택부(144a, 144b, 144c, 144d)를 포함하며, 상기 제1 내지 제4 리드 모드 선택부(144a, 144b, 144c, 144d) 각각은 테스트 모드 신호(TEST)의 레벨에 응답하여 해당 상기 제1 내지 제4 리드 지연부(142a, 142b, 142c, 142d)로부터 입력된 상기 지연 리드 신호(RD_delay1, RD_delay2, RD_delay3, RD_delay4) 또는 외부로부터 입력된 상기 리드 신호(RD) 중 어느 하나를 선택하여 해당 오드 컬럼 어드레스 생성부(146a, 146b, 146c, 146d)로 출력한다. 이러한 리드 모드 선택부(144)는 도4의 리드 모드 선택부(146)와 동일한 구성을 가짐으로 생략하기로 한다.
오드 컬럼 어드레스 생성부(146a, 146b, 146c, 146d)는 오드 컬럼 인에이블 신호들(CA<1, 3, 5, 7>)와, 상기 리드 모드 선택부(144)에서 출력되는 상기 지연 리드 신호(RD_delay) 또는 상기 리드 신호(RD) 중 어느 하나의 신호를 조합하여 오드 컬럼 어드레스 신호(BBY<1, 3, 5, 7>)를 생성한다.
보다 구체적으로, 오드 컬럼 어드레스 생성부(146a, 146b, 146c, 146d)는 도2와 같이, 제1 내지 제4 오드 컬럼 어드레스 생성부(146a, 146b, 146c, 146d)를 포함하며, 각각의 제1 내지 제4 오드 컬럼 어드레스 생성부(146a, 146b, 146c, 146d)는 오드 컬럼 인에이블 신호들(CA<1, 3, 5, 7>)과, 상기 제1 내지 제4 리드 모드 선택부(144a, 144b, 144c, 144d)에서 출력되는 지연 리드 신호들(RD_delay1, RD_delay2, RD_delay3, RD_delay4) 또는 상기 리드 신호(RD) 중 어느 하나의 신호들을 조합하여 제1 내지 제4 오드 컬럼 어드레스(BBY<1, 3, 5, 7>)를 생성한다.
이처럼, 본 발명에 따른 멀티 비트 테스트 회로는 이븐 및 오드 뱅크로 입력되는 액티브 신호 및 리드 신호들의 시간을 조절하여, 피크(peak)전류가 급격하게 증가하여 발생되는 노이즈를 해소할 수 있다.
도6은 본 발명의 일실시예에 따른 멀티 비트 테스트 회로의 타이밍도이다.
반도체 장치가 양산 과정에서 테스트 모드로 진입하게 되면, 테스트 모드 신호가 인에블되고, 리페어 상태를 확인하고자 하는 로우 및 컬럼 어드레스에 따라 액티브 명령을 입력받는다.
액티브 명령에 의해 액티브 동작을 알려주는 액티브 신호 및 지연 액티브 신호가 발생하고, 이와 동시에 이븐 뱅크 어드레스 신호들(BANK<0,2,4,6>) 및 오드 뱅크 어드레스 신호들(BANK<1,3,5,7>)이 순차적으로 인에이블된다. 이때, 이븐 뱅크 어드레스 신호들(BANK<0,2,4,6>) 및 오드 뱅크 어드레스 신호들(BANK<1,3,5,7>)은 서로 다른 시간차를 가지는 액티브 신호 및 지연 액티브 신호에 응답하여 서로 다른 시간차를 가진다. 즉, 이븐 뱅크 어드레스 신호들(BANK<0,2,4,6>)은 오드 뱅크 어드레스 신호들(BANK<1,3,5,7>)보다 T1만큼 더 일찍 인에이블된다.
이븐 뱅크 어드레스 신호들(BANK<0,2,4,6>) 및 오드 뱅크 어드레스 신호들(BANK<1,3,5,7>은 프리 차지 명령(PCG)에 의해 프리 차지 펄스 신호가 발생하기 전까지 인에이블 상태를 유지한다.
또한, 액티브 명령에 의해 로우 어드레스가 입력되고, 리페어된 어드레스가 확인되면 내부적으로 로우 어드레스의 안티 퓨즈 리페어 정보를 가지는 신호가 인에이블 된다.
이후, 리드 명령어가 입력되면 서로 T2만큼의 시간차를 가지는 리드 신호 및 지연 리드 신호가 순차적으로 인에이블되어 리드 동작을 알려주고, 로우 어드레스의 안티 퓨즈 리페어 정보를 가진 신호에 의해 서로 T2만큼의 시간차를 가지는 해당 이븐 컬럼 어드레스 신호(BBY<0,2,4,6>) 및 오드 컬럼 어드레스(BBY<1, 3, 5, 7>에서 안티 퓨즈 리페어 신호를 발생하게 된다.
기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
120: 로우계 어드레스 구동부 121: 제1 액티브 신호 생성부
122: 액티브 지연부 123: 제2 액티브 신호 생성부
124: 액티브 모드 선택부 126: 오드 뱅크 어드레스 생성부
140: 컬럼계 어드레스부 141: 제1 리드 신호 생성부
142: 리드 지연부 143: 제2 리드 신호 생성부
144: 리드 모드 선택부 146: 오드 컬럼 어드레스 생성부

Claims (21)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 복수 개의 뱅크; 및
    멀티 비트 테스트 모드 시, 액티브 신호 및 리드 신호의 입력 시간을 조절하여 상기 복수 개의 뱅크 중 해당 뱅크로 입력시키는 멀티 비트 테스트 회로부를 포함하며,
    상기 멀티 비트 테스트 회로부는
    상기 액티브 신호를 이븐 뱅크로 입력하는 제 1 액티브 신호 제어부, 및 상기 액티브 신호를 일정 시간만큼 지연시킨 지연 액티브 신호를 오드 뱅크로 입력하는 제 2 액티브 신호 제어부를 포함하는 로우계 어드레스 제어부; 및
    상기 리드 신호를 이븐 컬럼 어드레스부로 입력하는 제1 리드 신호 제어부. 및 상기 리드 신호를 상기 일정 시간만큼 지연시킨 지연 리드 신호를 오드 컬럼 어드레스부로 입력하는 제2 리드 신호 제어부를 포함하는 컬럼계 어드레스 제어부를 포함하는 멀티 비트 테스트 회로.
  12. 삭제
  13. 삭제
  14. 제11 항에 있어서,
    상기 제1 액티브 신호 제어부는, 상기 액티브 신호 및 이븐 뱅크 인에이블 신호들을 조합하여 이븐 뱅크 어드레스 신호들을 생성하는 복수의 이븐 뱅크 어드레스 생성부를 포함하는 멀티 비트 테스트 회로.
  15. 제14 항에 있어서,
    상기 제2 액티브 신호 제어부는,
    상기 액티브 신호를 상기 일정 시간만큼 지연시켜 상기 지연 액티브 신호를 출력하는 액티브 지연부;
    테스트 모드 신호에 응답하여 상기 액티브 지연부로부터 입력된 상기 지연 액티브 신호 또는 상기 액티브 신호 중 어느 하나의 신호를 선택하는 액티브 모드 선택부; 및
    상기 액티브 모드 선택부에서 출력되는 상기 지연 신호 또는 상기 액티브 신호와, 오드 뱅크 어드레스 신호를 조합하여 오드 뱅크 어드레스 신호를 생성하는 오드 뱅크 어드레스 생성부를 포함하는 멀티 비트 테스트 회로.
  16. 제15 항에 있어서,
    상기 액티브 모드 선택부는,
    테스트 모드 시, 상기 테스트 모드 신호의 제1 레벨에 응답하여 상기 지연 액티브 신호를 상기 오드 뱅크 어드레스 생성부로 출력하는 제1 액티브 모드 선택부; 및
    노말 모드 시, 상기 테스트 모드 신호의 제2 레벨에 응답하여 상기 액티브 신호를 상기 오드 뱅크 어드레스 생성부로 출력하는 제2 액티브 모드 선택부를 포함하는 멀티 비트 테스트 회로.
  17. 삭제
  18. 삭제
  19. 제11 항에 있어서,
    상기 제1 리드 신호 제어부는,
    상기 리드 신호 및 이븐 컬럼 인에이블 신호들을 조합하여 이븐 컬럼 어드레스 신호들을 생성하는 복수의 이븐 컬럼 어드레스 생성부를 포함하는 멀티 비트 테스트 회로.
  20. 제19 항에 있어서,
    상기 제2 리드 신호 제어부는,
    상기 리드 신호를 상기 일정 시간만큼 지연시켜 상기 지연 리드 신호를 출력하는 리드 지연부;
    테스트 모드 신호에 응답하여 상기 리드 지연부로부터 입력된 상기 지연 리드 신호 또는 상기 리드 신호 중 어느 하나의 신호를 선택하는 리드 모드 선택부; 및
    상기 리드 모드 선택부에서 출력되는 상기 지연 리드 신호 또는 상기 리드 신호와, 오드 컬럼 어드레스 신호를 조합하여 오드 컬럼 어드레스 신호를 생성하는 오드 컬럼 어드레스 생성부를 포함하는 멀티 비트 테스트 회로.
  21. 제20 항에 있어서,
    상기 리드 모드 선택부는,
    테스트 모드 시, 상기 테스트 모드 신호의 제1 레벨에 응답하여 상기 지연 리드 신호를 상기 오드 컬럼 어드레스 생성부로 출력하는 제1 리드 모드 선택부; 및
    노말 모드 시, 상기 테스트 모드 신호의 제2 레벨에 응답하여 상기 리드 신호를 상기 오드 컬럼 어드레스 생성부로 출력하는 제2 리드 모드 선택부를 포함하는 멀티 비트 테스트 회로.
KR1020100074022A 2010-07-30 2010-07-30 멀티 비트 테스트 회로 KR101188261B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100074022A KR101188261B1 (ko) 2010-07-30 2010-07-30 멀티 비트 테스트 회로
US12/966,650 US8422323B2 (en) 2010-07-30 2010-12-13 Multi-bit test circuit of semiconductor memory apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100074022A KR101188261B1 (ko) 2010-07-30 2010-07-30 멀티 비트 테스트 회로

Publications (2)

Publication Number Publication Date
KR20120012097A KR20120012097A (ko) 2012-02-09
KR101188261B1 true KR101188261B1 (ko) 2012-10-05

Family

ID=45526591

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100074022A KR101188261B1 (ko) 2010-07-30 2010-07-30 멀티 비트 테스트 회로

Country Status (2)

Country Link
US (1) US8422323B2 (ko)
KR (1) KR101188261B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101115456B1 (ko) * 2009-10-30 2012-02-24 주식회사 하이닉스반도체 멀티 비트 테스트 제어회로
KR20120121225A (ko) * 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체 칩을 멀티테스트하기 위한 장치 및 방법
KR20160029378A (ko) * 2014-09-05 2016-03-15 에스케이하이닉스 주식회사 반도체 장치
KR20160076891A (ko) * 2014-12-23 2016-07-01 에스케이하이닉스 주식회사 반도체 장치
KR102414257B1 (ko) * 2017-07-20 2022-06-29 에스케이하이닉스 주식회사 전자장치
KR20190017424A (ko) * 2017-08-11 2019-02-20 에스케이하이닉스 주식회사 리페어 장치 및 이를 포함하는 반도체 메모리 장치
KR20230041382A (ko) * 2021-09-17 2023-03-24 에스케이하이닉스 주식회사 테스트를 수행하는 반도체장치 및 반도체시스템

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2863012B2 (ja) * 1990-12-18 1999-03-03 三菱電機株式会社 半導体記憶装置
JP3839869B2 (ja) * 1996-05-30 2006-11-01 株式会社ルネサステクノロジ 半導体記憶装置
JP3344926B2 (ja) 1997-05-30 2002-11-18 富士通株式会社 ワード線多重選択可能な半導体記憶装置
JPH11144497A (ja) * 1997-11-13 1999-05-28 Mitsubishi Electric Corp 同期型半導体記憶装置
US6530045B1 (en) 1999-12-03 2003-03-04 Micron Technology, Inc. Apparatus and method for testing rambus DRAMs
KR100386950B1 (ko) * 2000-07-12 2003-06-18 삼성전자주식회사 워드 라인 순차적 비활성화가 가능한 반도체 메모리장치의 디코딩 회로
JP3555604B2 (ja) 2000-11-09 2004-08-18 Ｊｆｅスチール株式会社 耐食性、成形性に優れた表面処理鋼板およびその製造方法
JP3792602B2 (ja) 2002-05-29 2006-07-05 エルピーダメモリ株式会社 半導体記憶装置
KR100551430B1 (ko) * 2004-08-11 2006-02-09 주식회사 하이닉스반도체 반도체 메모리 장치
KR100694418B1 (ko) * 2004-11-15 2007-03-12 주식회사 하이닉스반도체 메모리 장치의 병렬 압축 테스트 회로
KR100691007B1 (ko) * 2005-05-11 2007-03-09 주식회사 하이닉스반도체 메모리 장치의 테스트 방법
US7522467B2 (en) * 2005-09-29 2009-04-21 Hynix Semiconductor Inc. Semiconductor memory device
KR100851991B1 (ko) 2006-12-07 2008-08-13 주식회사 하이닉스반도체 반도체 메모리 장치의 리드/라이트 동작 제어회로 및 방법
KR100878307B1 (ko) 2007-05-11 2009-01-14 주식회사 하이닉스반도체 멀티 워드라인 테스트 제어 회로 및 그의 제어 방법
JP5527957B2 (ja) * 2008-01-30 2014-06-25 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置及びその制御方法
KR100952438B1 (ko) * 2008-02-29 2010-04-14 주식회사 하이닉스반도체 반도체 메모리 장치
KR100929830B1 (ko) * 2008-03-03 2009-12-07 주식회사 하이닉스반도체 반도체 메모리장치 및 이의 병렬 테스트방법
KR100942949B1 (ko) * 2008-06-30 2010-02-22 주식회사 하이닉스반도체 반도체 메모리장치
KR20100030869A (ko) 2008-09-11 2010-03-19 주식회사 하이닉스반도체 반도체 메모리 소자와 그의 동작 방법

Also Published As

Publication number Publication date
US20120026809A1 (en) 2012-02-02
US8422323B2 (en) 2013-04-16
KR20120012097A (ko) 2012-02-09

Similar Documents

Publication Publication Date Title
KR101188261B1 (ko) 멀티 비트 테스트 회로
US7444559B2 (en) Generation of memory test patterns for DLL calibration
US6870392B2 (en) Method for generating test signals for an integrated circuit and test logic unit
US8601327B2 (en) Semiconductor memory device
KR101877818B1 (ko) 리페어 제어 회로 및 이를 이용한 반도체 집적회로
US10490240B2 (en) Semiconductor memory device capable of correctly reading data
KR20160107685A (ko) 반도체 시스템 및 반도체 장치의 테스트 방법
US8341470B2 (en) Semiconductor memory device supporting read data bus inversion function and method of testing the semiconductor memory device
US7783944B2 (en) Semiconductor memory device and method thereof
US7872931B2 (en) Integrated circuit with control circuit for performing retention test
JP5145844B2 (ja) 半導体装置及びメモリシステム
KR20180070423A (ko) 메모리 장치
KR100571758B1 (ko) 반전된 패턴 데이터 비교부를 구비하는 반도체 메모리장치 및 이 장치의 병렬 비트 테스트 방법
KR100604888B1 (ko) 개선된 테스트 회로를 구비하는 집적회로 장치 및집적회로 장치 테스트 방법
US8782475B2 (en) PRBS test memory interface considering DDR burst operation
US7948912B2 (en) Semiconductor integrated circuit with test mode
KR20120053602A (ko) 반도체 메모리 장치 및 그의 동작 방법
US20060198214A1 (en) Circuits and methods for controlling timing skew in semiconductor memory devices
US20120170394A1 (en) Column address circuit of semiconductor memory device and method of generating column addresses
JP3836802B2 (ja) 半導体記憶装置およびその救済方法並びにテスト方法
JP2014186785A (ja) 半導体装置
KR100911203B1 (ko) 반도체 메모리 장치의 비트라인 이퀄라이징 제어회로
KR100862995B1 (ko) 반도체 메모리 장치의 컬럼 선택신호 생성회로
KR102542584B1 (ko) 반도체 메모리의 입력 장치 및 이를 포함하는 반도체 메모리 장치
KR101003125B1 (ko) 반도체 메모리 장치의 리프레쉬 제어 회로 및 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150824

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee