KR20100030869A - 반도체 메모리 소자와 그의 동작 방법 - Google Patents

반도체 메모리 소자와 그의 동작 방법 Download PDF

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Abstract

본 발명은 압축 테스트 모드에서 로우 커맨드 신호에 응답하여 순차적으로 활성화되는 다수의 압축 액티브 신호를 생성하기 위한 액티브신호 생성수단과, 상기 다수의 압축 액티브 신호에 대응하여 액티브 동작을 수행하는 다수의 메모리 뱅크를 구비하는 반도체 메모리 소자를 제공한다.
압축 테스트 모드, 최대 전류, 반도체 메모리 소자

Description

반도체 메모리 소자와 그의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 압축 테스트 모드(compress test mode)를 수행하는 반도체 메모리 소자와 그의 동작 방법에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자의 집적도가 급속도로 증가함에 따라, 하나의 반도체 메모리 소자 내에 구비된 다수의 메모리 뱅크(memory bank) 각각에는 수천만 개 이상의 메모리 셀(memory cell)이 구비되고 있다. 이러한, 메모리 셀들 중 1 개라도 불량(fail)이 발생하게 되면 해당 반도체 메모리 소자는 제구실을 하지 못하게 되므로 불량품으로 처리된다. 때문에, 이를 판단하기 위한 테스트 과정이 필수적으로 이루어져야 하며, 그 결과에 따라 반도체 메모리 소자를 복구(repair) 처리하거나 불량 처리하게 된다.
한편, 메모리 셀의 개수가 증가함에 따라 모든 메모리 셀의 정상/불량 여부를 판단하는데 있어서 상당한 테스트 시간이 요구되고 있다. 테스트 시간은 제품의 비용(cost)을 결정하는 중요한 요소이기 때문에 이를 단축하기 위한 여러 가지 테스트 모드가 제안되고 있다. 이중 하나가 압축 테스트 모드이다. 압축 테스트 모드란 다수의 메모리 셀에 테스트 시행자가 원하는 데이터를 저장하고 메모리 셀에 저장된 데이터를 압축하여 이를 검출하는 테스트 모드이다. 테스트 시행자는 이렇게 검출된 결과를 바탕으로 메모리 셀의 정상/불량 유무를 판단할 수 있다.
하지만, 기존의 압축 테스트 모드에서는 압축하고자 하는 다수의 메모리 뱅크를 한꺼번에 액티브(active)시켜 주기 때문에, 한번에 소모되는 전류가 매우 커지게 된다. 즉, 최대 전류(peak current)가 매우 높이지는 문제점이 발생한다. 이러한 최대 전류가 높은 경우 반도체 메모리 소자 내부에서는 파워 노이즈(power noise)가 발생하며, 이는 테스트 대상이 되는 메모리 셀의 상태를 오판할 여지가 있다. 다시 말하면, 테스트 모드는 노말 모드와 달리 최악의 상황에서 테스트를 수행하는 것이 일반적이며, 이를 통해 조금 약한 메모리 셀은 스크린(screen)된다. 압축 테스트 모드 역시 외부에서 인가되는 전압이나 스펙으로 정의된 시간들을 최악의 상황으로 만들어 테스트 동작을 수행한다. 하지만, 기존과 같이 압축 테스트 모드에서 발생하는 파워 노이즈는 예정된 최악의 상황보다 더 최악의 상황을 만들게 된다. 즉, 메모리 셀이 과도하게 스크린되어 정상으로 판단될 메모리 셀 조차 불량으로 판단되는 결과를 얻을 수 있다. 결국 이러한 과도한 스크린으로 인하여 원하지 않게 수율(yield)이 저하되는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 압축 테스트 모드에서 순차적으로 활성화되는 다수의 압축 액티브 신호를 생성하고, 이에 대응하는 각각의 뱅크를 액티브시켜 줄 수 있는 반도체 메모리 소자와 그의 동작 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 소자는, 압축 테스트 모드에서 로우 커맨드 신호에 응답하여 순차적으로 활성화되는 다수의 압축 액티브 신호를 생성하기 위한 액티브신호 생성수단과, 상기 다수의 압축 액티브 신호에 대응하여 액티브 동작을 수행하는 다수의 메모리 뱅크를 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 소자는, 노말 모드에서 로우 커맨드 신호에 응답하여 노말 액티브 신호를 생성하고, 압축 테스트 모드에서 상기 로우 커맨드 신호에 응답하여 순차적으로 활성화되는 다수의 압축 액티브 신호를 생성하기 위한 액티브신호 생성수단; 상기 노말 액티브 신호와 상기 다수의 압축 액티브 신호와 뱅크 어드레스 정보를 디코딩하여 다수의 뱅크 액티브 신호를 출력하기 위한 다수의 디코딩수단; 및 상기 다수의 압축 액티브 신호에 대응하여 액티브 동작을 수행하는 다수의 메모리 뱅크를 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 소자는, 각각 다수의 메모리 뱅크를 포함하는 다수의 뱅크 그룹; 노말 모드에서 로우 커맨드 신호에 응답하여 노말 액티브 신호를 생성하고, 압축 테스트 모드에서 상기 로우 커맨드 신호에 응답하여 순차적으로 활성화되는 다수의 압축 액티브 신호를 생성하기 위한 액티브신호 생성수단; 상기 노말 모드에서 상기 노말 액티브 신호와 노말 뱅크 어드레스 신호를 디코딩하여 해당하는 뱅크 액티브 신호를 출력하고, 압축 테스트 모드에서 상기 다수의 압축 액티브 신호와 압축 뱅크 어드레스 신호를 디코딩하여 해당 뱅크 그룹 내의 다수의 메모리 뱅크에 대응하는 다수의 뱅크 액티브 신호를 출력하기 위한 다수의 디코딩수단; 및 상기 다수의 압축 액티브 신호에 응답하여 액티브 동작을 수행하는 다수의 메모리 뱅크를 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 소자의 동작 방법은, 노말 모드에서 로우 커맨드 신호에 응답하여 하나의 메모리 뱅크가 액티브 동작을 수행하는 단계와, 압축 테스트 모드에서 상기 로우 커맨드 신호에 응답하여 다수의 메모리 뱅가 순차적으로 액티브 동작을 수행하는 단계를 포함한다.
본 발명에서는 압축 테스트 모드에서 순차적으로 활성화되는 다수의 압축 액티브 신호를 생성하고, 이에 대응하는 각각의 뱅크를 액티브시켜 줌으로써, 최대 전류를 최소한으로 줄여 줄 수 있고, 메모리 셀의 상태에 대응하는 테스트 결과를 얻는 것이 가능하다.
본 발명은 압축 테스트 모드에서 최대 전류를 최소한으로 줄여 줄 수 있음으로써, 반도체 메모리 소자 내에 파워 노이즈를 줄여 줄 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 상기의 파워 노이즈를 줄여 메모리 셀에 대응하는 테스트 결과를 얻을 수 있고, 나아가 파워 노이즈로 인하여 원치 않게 수율이 낮아지는 것을 막아줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1 은 본 발명에 따른 반도체 메모리 소자의 메모리 영역을 설명하기 위한 개략도로서, 16 뱅크 쿼터 뱅크(quarter bank)를 일례로 들었다. 16 뱅크 쿼터 뱅크 구조는 16 개의 메모리 뱅크가 각각 4 개의 서브 뱅크로 나누어지는 구조를 의미한다. 즉, 제0 메모리 뱅크는 4 개의 BANK0A, BANK0B, BANK0C, BANK0D 서브 뱅크로 구성되고, 제1 내지 15 메모리 뱅크도 각각 4 개의 서브 뱅크로 구성된다.
본 발명에 따른 반도체 메모리 소자는 압축 테스트 모드에서 16 개의 메모리 뱅크를 각각 4 개씩 그룹핑(grouping)하고, 이에 대하여 순차적으로 액티브 동작을 수행할 수 있다. 본 명세서에서는 제0 메모리 뱅크와, 제3 메모리 뱅크와, 제4 메 모리 뱅크, 및 제7 메모리 뱅크를 '제0 뱅크 그룹'이라 칭하기로 하고, 제1 메모리 뱅크와, 제2 메모리 뱅크와, 제5 메모리 뱅크, 및 제6 메모리 뱅크를 '제1 뱅크 그룹'이라 칭하기로 하고, 제8 메모리 뱅크와, 제11 메모리 뱅크와, 제12 메모리 뱅크, 및 제15 메모리 뱅크를 '제2 뱅크 그룹'이라 칭하기로 하며, 제9 메모리 뱅크와, 제10 메모리 뱅크와, 제13 메모리 뱅크, 및 제14 메모리 뱅크를 '제3 뱅크 그룹'이라 칭하기로 한다.
이후 다시 설명하겠지만, 본 발명에 따른 반도체 메모리 소자는 압축 테스트 모드가 아닌 일반적인 노말 모드(nomal mode)에서는 하나의 메모리 뱅크가 액트브될 수 있으며, 압축 테스트 모드에서는 하나의 뱅크 그룹 내에 포함되는 다수의 메모리 뱅크가 순차적으로 액티브 될 수 있다.
한편, 각각의 메모리 뱅크는 이후에 설명될 여러 가지 신호를 입력받는 다수의 액티브 디코딩부(도 4 참조)에서 생성되는 다수의 뱅크 액티브 신호에 응답하여 액티브 동작을 수행할 수 있다. 때문에, 설명의 편의를 위하여 액티브 디코딩부에 인가되는 신호 중 본 발명에 밀접한 관련이 있는 노말 액티브 신호(NOR_ACT, 도 2 참조)와 다수의 압축 액티브 신호(COMP_ACT<0>, COMP_ACT<1>, 도 2 참조)를 생성하는 액티브신호 생성부에 대하여 먼저 살펴보기로 한다.
도 2 는 본 발명에 따른 액티브신호 생성부의 제1 실시 예를 설명하기 위한 도면이다.
도 2 를 참조하면, 액티브신호 생성부는 압축 테스트 모드에서 로우 커맨드 신호(ROWP)에 응답하여 순차적으로 활성화되는 다수의 압축 액티브 신 호(COMP_ACT0, COMP_ACT1)를 생성하고, 노말 모드에서 로우 커맨드 신호(ROWP)에 대응하는 노말 액티브 신호(NOR_ACT)를 생성하기 위한 것으로, 출력선택부(210)와, 지연부(230)와, 압축액티브신호 출력부(250), 및 노말액티브신호 출력부(270)를 구비할 수 있다.
출력선택부(210)는 테스트모드 신호(TM_COMP)에 응답하여 로우 커맨드 신호(ROWP)를 지연부(230)의 입력단으로 출력하거나 노말 액티브 신호(NOR_ACT)에 대응되는 신호로서 출력하기 위한 것으로, 테스트모드 신호(TM_COMP)를 입력받는 제1 인버터(INV1)와, 로우 커맨드 신호(ROWP)와 제1 인버터(INV1)의 출력신호를 입력받는 제1 부정 논리곱 게이트(NAND1), 및 로우 커맨드 신호(ROWP)와 테스트모드 신호(TM_COMP)를 입력받는 제2 부정 논리곱 게이트(NAND2)를 구비할 수 있다.
여기서, 테스트모드 신호(TM_COMP)는 반도체 메모리 소자의 외부 또는 내부에서 생성되는 신호이거나, 모드 레지스터 셋(mode register set)에서 제공되는 신호일 수 있다. 그리고, 로우 커맨드 신호(ROWP)는 펄스(pulse) 신호로서 외부에서 인가되는 외부 커맨드 신호에 의하여 활성화된다. 참고로, 외부 커맨드 신호는 칩 셀렉트(chip select) 신호와, 로우 어드레스 스트로브(row address strobe) 신호와, 컬럼 어드레스 스트로브(colunm address strobe) 신호, 및 라이트 인에이블(write enable) 신호 등이 있으며, 이러한 외부 커맨드 신호는 반도체 메모리 소자 내에서 디코딩(decoding)되어 읽기 동작, 쓰기 동작, 액티브 동작 등과 같은 내부 동작을 수행하기 위한 내부 커맨드 신호가 된다. 로우 커맨드 신호(ROWP)는 액티브 동작에 대응될 수 있다.
지연부(230)는 출력선택부(210)의 출력신호를 예정된 시간만큼 지연시켜 출력할 수 있다.
압축액티브신호 출력부(250)는 출력선택부(210)의 출력신호와 지연부(230)의 출력신호를 입력받아 제0 및 제1 압축 액티브 신호(COMP_ACT0, COMP_ACT1)를 출력하기 위한 것으로, 제1 부정 논리곱 게이트(NAND1)의 출력신호를 입력받아 제0 압축 액티브 신호(COMP_ACT0)를 출력하는 제2 인버터(INV2)와, 지연부(230)의 출력신호를 입력받아 제1 압축 액티브 신호(COMP_ACT1)를 출력하는 제3 인버터(INV3)를 구비할 수 있다.
노말액티브신호 출력부(270)는 제2 부정 논리곱 게이트(NAND2)의 출력신호를 입력받아 제1 압축 액티브 신호(COMP_ACT1)를 출력하기 위한 것으로, 제4 인버터(INV4)를 구비할 수 있다.
이하, 액티브신호 생성부의 간단한 동작을 살펴보기로 한다.
우선, 테스트모드 신호(TM_COMP)가 논리'하이(high)'인 경우, 즉 노말 모드의 경우 로우 커맨드 신호(ROWP)는 노말 액티브 신호(NOR_ACT)로서 출력될 수 있다.
다음으로, 테스트모드 신호(TM_COMP)가 논리'로우(low)'인 경우, 즉 압축 테스트 모드의 경우 로우 커맨드 신호(ROWP)는 제0 압축 액티브 신호(COMP_ACT0)로서 출력되고, 지연부(230)에서 반영되는 지연 시간 이후에 제1 압축 액티브 신호(COMP_ACT1)로서 출력될 수 있다. 즉, 제1 압축 액티브 신호(COMP_ACT1)는 제0 압축 액티브 신호(COMP_ACT0)의 활성화 시점보다 예정된 시간만큼 이후에 활성화 시점을 갖게 된다. 본 발명에서는 활성화시점이 서로 다른 제0 및 제1 압축 액티브 신호(COMP_ACT0, COMP_ACT1)를 이용하여 각 뱅크 그룹 내의 메모리 뱅크가 순차적으로 액티브 동작을 수행할 수 있도록 제어할 수 있으며, 이를 통해 최대 전류를 줄여주는 것이 가능하다.
도 3 은 본 발명에 따른 액티브신호 생성부의 제2 실시 예를 설명하기 위한 도면이다.
도 3 을 참조하면, 액티브신호 생성부는 압축 테스트 모드에서 로우 커맨드 신호(ROWP)에 응답하여 순차적으로 활성화되는 다수의 압축 액티브 신호(COMP_ACT0, COMP_ACT1, COMP_ACT2, COMP_ACT3)를 생성하고, 노말 모드에서 로우 커맨드 신호(ROWP)에 대응하는 노말 액티브 신호(NOR_ACT)를 생성하기 위한 것으로, 출력선택부(310)와, 다수의 지연부(330)와, 압축액티브신호 출력부(350), 및 노말액티브신호 출력부(370)를 구비할 수 있다.
제2 실시 예는 도 2 의 제1 실시 예와 비교하여 다수의 지연부(330)와 압축액티브신호 출력부(350)의 구성이 달라진 것을 알 수 있으며, 이하 설명의 편의를 위하여 이외의 설명은 생략하기로 한다.
다수의 지연부(330)는 입력되는 신호에 서로 다른 지연량을 반영하여 다수의 압축 액티브 신호(COMP_ACT0, COMP_ACT1, COMP_ACT2, COMP_ACT3)를 생성하기 위한 것으로, 제1 내지 제3 지연부(332, 334, 336)를 구비할 수 있다.
압축액티브신호 출력부(350)는 출력선택부(210)의 출력신호와 다수의 지연부(330)의 출력신호를 입력받아 제0 내지 제3 압축 액티브 신호(COMP_ACT0, COMP_ACT1, COMP_ACT2, COMP_ACT3)를 출력하기 위한 것으로, 제1 부정 논리곱 게이트(NAND1)의 출력신호를 입력받아 제0 압축 액티브 신호(COMP_ACT0)를 출력하는 제1 인버터(INV1)와, 제1 지연부(332)의 출력신호를 입력받아 제1 압축 액티브 신호(COMP_ACT1)를 출력하는 제2 인버터(INV2)와, 제2 지연부(334)의 출력신호를 입력받아 제2 압축 액티브 신호(COMP_ACT2)를 출력하는 제3 인버터(INV3), 및 제3 지연부(336)의 출력신호를 입력받아 제3 압축 액티브 신호(COMP_ACT3)를 출력하는 제3 인버터(INV3)를 구비할 수 있다.
결국, 제2 실시 예에서 출력되는 제0 내지 제3 압축액티브 신호(COMP_ACT0, COMP_ACT1, COMP_ACT2, COMP_ACT3)는 서로 다른 활성화 시점을 가질 수 있다. 본 발명에서는 이를 이용하여 각 뱅크 그룹 내의 메모리 뱅크가 순차적으로 액티브 동작을 수행할 수 있도록 제어할 수 있으며, 이 역시 최대 전류를 줄여주는 것이 가능하다. 다시 말하면, 제1 실시 예는 기존에 비하여 최대 전류를 ½ 이상 줄여 줄 수 있으며, 제2 실시 예는 기존에 비하여 최대 전류를 ¼ 이상 줄여주는 것이 가능하다.
도 4 는 도 2 의 제1 실시 예에 대응되는 다수의 액티브 디코딩부를 설명하기 위한 블록도이다.
도 4 를 참조하면, 다수의 액티브 디코딩부는 제0 압축 액티브 신호(COMP_ACT0)와 제1 압축 액티브 신호(COMP_ACT1)와, 노말 액티브 신호(NOR_ACT)와, 노말 뱅크 어드레스 신호(BA01<0:3>, BA23<0:3>), 압축 뱅크 어드레스 신호(COMP_BA<0:3>), 및 테스트모드 신호(TM_COMP)를 디코딩하여 제0 내지 제15 뱅크 액티브 신호(ACT_BANK0, ACT_BANK1, ACT_BANK2, ACT_BANK3, ACT_BANK4, ACT_BANK5, ACT_BANK6, ACT_BANK7, ACT_BANK8, ACT_BANK9, ACT_BANK10, ACT_BANK11, ACT_BANK12, ACT_BANK13, ACT_BANK14)를 생성하기 위한 것으로, 제0 내지 제15 액티브 디코딩부(410_1, 430_1, 430_2, 410_2, 410_3, 430_3, 430_4, 410_4, 450_1, 470_1, 470_2, 450_2, 450_3, 470_3, 470_4, 450_4)를 구비할 수 있다.
설명의 편의를 위하여, 도 1 을 함께 참조하여 위에서 정의한 제0 뱅크 그룹에 대응되는 제0 액티브 디코딩부(410_1)와, 제3 액티브 디코딩부(410_2)와, 제4 액티브 디코딩부(410_3), 및 제7 액티브 디코딩부(410_4)에 대한 설명을 대표로 설명하기로 하고, 각각의 액티브 디코딩부의 동작이 서로 유사하기 때문에, 특히 제0 액티브 디코딩부(410_1)를 중심으로 설명하기로 한다.
제0 액티브 디코딩부(410_1)는 노말 액티브 신호(NOR_ACT)와, 노말 뱅크 어드레스 신호(BA01<0>, BA23<0>)와, 테스트모드 신호(TM_COMP)와, 제0 압축 액티브 신호(COMP_ACT0), 및 압축 뱅크 어드레스 신호(COMP_BA<0>)를 디코딩하여 제0 뱅크 액티브 신호(ACT_BANK0)를 생성할 수 있다. 여기서, 노말 뱅크 어드레스 신호(BA01<0>, BA23<0>)는 제0 내지 제15 메모리 뱅크 중 제0 메모리 뱅크(BANK0A, BANK0B, BANK0C, BANK0D, 도 1 참조)를 선택하기 위한 뱅크 어드레스 신호를 프리-디코딩(pre-decording)한 신호일 수 있고, 압축 뱅크 어드레스 신호(CMOP_BA<0>)는 제0 내지 제3 뱅크 그룹(도 1 참조) 중 제0 뱅크 그룹(BANK0A, BANK0B, BANK0C, BANK0D)을 선택하기 위한 신호일 수 있으며, 이둘 모두 뱅크 어드레스 정보를 가지고 있다.
이어서, 제3 액티브 디코딩부(410_2)와, 제4 액티브 디코딩부(410_3), 및 제7 액티브 디코딩부(410_4)도 노말 액티브 신호(NOR_ACT)와, 해당하는 뱅크 어드레스 정보와, 테스트모드 신호(TM_COMP), 및 해당하는 압축 뱅크 어드레스 정보를 입력받을 수 있다. 특히, 제4 액티브 디코딩부(410_3)는 제1 액티브 디코딩부(410_1)와 동일하게 제0 압축 액티브 신호(COMP_ACT0)를 입력받고, 제3 액티브 디코딩부(410_2)와 제7 액티브 디코딩부(410_4)는 제1 압축 액티브 신호(COMP_ACT1)를 입력받는다.
이하, 제1 실시 예에 따른 노말 모드에서의 동작과 압축 테스트 모드에서의 동작을 도 2 와 도 4 를 참조하여 간단하게 살펴보기로 한다.
노말 모드의 경우, 즉 테스트모드 신호(TM_COMP)가 논리'로우'인 경우, 로우 커맨드 신호(ROWP, 도 2 참조)는 노말 액티브 신호(NOR_ACT)를 활성화시키고, 활성화된 노말 액티브 신호(NOR_ACT)는 모든 액티브 디코딩부에 입력된다. 이때, 모든 액티브 디코딩부 중 노말 뱅크 어드레스 신호(BA01<0:3>, BA23<0:3>)에 의하여 선택된 액티브 디코딩부는 활성화된 노말 액티브 신호(NOR_ACT)에 응답하여 뱅크 액티브 신호를 활성화시킨다.
압축 테스트 모드의 경우, 즉 테스트모드 신호(TM_COMP)가 논리'하이'인 경우, 로우 커맨드 신호(ROWP)는 활성화 시점이 서로 다른 제0 압축 액티브 신호(COMP_ACT0)와 제1 압축 액티브 신호(COMP_ACT1)로서 출력되고, 제0 및 제1 압축 액티브 신호(COMP_ACT0, COMP_ACT1)는 해당하는 액티브 디코딩부로 입력된다. 여기서 만약, 압축 뱅크 어드레스 신호(COMP_BA<0:3>)에 의하여 제0 뱅크 그룹이 선택 된다면, 첫 번째로 제0 압축 액티브 신호(COMP_ACT0)에 응답하여 동작하는 제0 액티브 디코딩부(410_1)와 제4 액티브 디코딩부(410_3)에 의하여 제0 뱅크 액티브 신호(ACT_BANK0)와 제4 뱅크 액티브 신호(ACT_BANK4)가 활성화되고, 두 번째로 제1 압축 액티브 신호(COMP_ACT1)에 응답하여 동작하는 제3 액티브 디코딩부(410_2)와 제7 액티브 디코딩부(410_4)에 의하여 제3 뱅크 액티브 신호(ACT_BANK3)와 제7 뱅크 액티브 신호(ACT_BANK7)가 활성화될 수 있다.
참고로, 테스트모드 신호(TM_COMP)는 노말 모드에서 제0 압축 액티브 신호(COMP_ACT0)와, 제1 압축 액티브 신호(COMP_ACT1), 및 압축 뱅크 어드레스 신호(COMP_BA<0:3>)가 해당 액티브 디코딩부에 입력되는 것을 막아줄 수 있고, 압축 테스트 모드에서 노말 액티브 신호(NOR_ACT)와, 노말 뱅크 어드레스 신호(BA01<0:3>, BA23<0:3>)가 해당하는 액티브 디코딩부에 입력되는 것을 막아줄 수 있다.
도 5 는 도 3 의 제2 실시 예에 대응되는 다수의 액티브 디코딩부를 설명하기 위한 블록도로서, 도 4 와 비교하여 압축 액티브 신호의 개수가 더 늘어난 것이 다르다.
도 5 를 참조하면, 다수의 액티브 디코딩부는 제0 내지 제3 압축 액티브 신호(COMP_ACT0, COMP_ACT1, COMP_ACT2, COMP_ACT3)와, 노말 액티브 신호(NOR_ACT)와, 노말 뱅크 어드레스 신호(BA01<0:3>, BA23<0:3>), 압축 뱅크 어드레스 신호(COMP_BA<0:3>), 및 테스트모드 신호(TM_COMP)를 디코딩하여 제0 내지 제15 뱅크 액티브 신호(ACT_BANK0, ACT_BANK1, ACT_BANK2, ACT_BANK3, ACT_BANK4, ACT_BANK5, ACT_BANK6, ACT_BANK7, ACT_BANK8, ACT_BANK9, ACT_BANK10, ACT_BANK11, ACT_BANK12, ACT_BANK13, ACT_BANK14)를 생성하기 위한 것으로, 제0 내지 제15 액티브 디코딩부(510_1, 530_1, 530_2, 510_2, 510_3, 530_3, 530_4, 550_4, 550_1, 570_1, 570_2, 550_2, 550_3, 570_3, 570_4, 550_4)를 구비할 수 있다.
각각의 액티브 디코딩부의 대한 동작은 도 4 와 유사함으로 생략하기로 하고, 이하, 제2 실시 예에 따른 압축 테스트 모드에서의 동작을 도 3 과 도 5 를 참조하여 간단하게 살펴보기로 한다. 참고로, 노말 모드에서의 동작은 제1 실시 예와 동일하기 때문에 생략하기로 한다.
압축 테스트 모드의 경우, 즉 테스트모드 신호(TM_COMP)가 논리'하이'인 경우, 로우 커맨드 신호(ROWP)는 활성화 시점이 서로 다른 제0 내지 제3 압축 액티브 신호(COMP_ACT0, COMP_ACT1, COMP_ACT2, COMP_ACT3)로서 출력된다. 여기서, 제0 압축 액티브 신호(COMP_ACT0)가 가장 먼저 활성화되고, 이후 제1 압축 액티브 신호(COMP_ACT1), 제2 압축 액티브 신호(COMP_ACT2), 제3 압축 액티브 신호(COMP_ACT3) 순으로 활성화된다.
여기서 만약, 압축 뱅크 어드레스 신호(COMP_BA<0:3>)에 의하여 제0 뱅크 그룹이 선택된다면, 첫 번째로 제0 압축 액티브 신호(COMP_ACT0)에 응답하여 동작하는 제0 액티브 디코딩부(510_1)에 의하여 제0 뱅크 액티브 신호(ACT_BANK0)가 활성화되고, 두 번째로 제1 압축 액티브 신호(COMP_ACT1)에 응답하여 동작하는 제3 액티브 디코딩부(510_2)에 의하여 제3 뱅크 액티브 신호(ACT_BANK3)가 활성화되고, 세 번째로 제2 압축 액티브 신호(COMP_ACT2)에 응답하여 동작하는 제4 액티브 디코 딩부(510_3)에 의하여 제4 뱅크 액티브 신호(ACT_BANK4)가 활성화되고, 네 번째로 제3 압축 액티브 신호(COMP_ACT3)에 응답하여 동작하는 제7 액티브 디코딩부(510_4)에 의하여 제7 뱅크 액티브 신호(ACT_BANK7)가 활성화될 수 있다.
도 6 은 본 발명에 따른 반도체 메모리 소자의 노말 모드에서 각 신호를 설명하기 위한 타이밍도로서, 외부클럭신호(CLK)와, 로우 커맨드 신호(ROWP)와, 테스트모드 신호(TM_COMP)와, 제0 압축 액티브 신호(COMP_ACT0)와, 제1 압축 액티브 신호(COMP_ACT1)와, 노말 액티브 신호(NOR_ACT)와, 제0 뱅크 액티브 신호(ACT_BANK0)와, 제3 뱅크 액티브 신호(ACT_BANK3)와, 제4 뱅크 액비트 신호(ACT_BANK4), 및제7 뱅크 액티브 신호(ACT_BANK7)가 도시되어 있다.
도 6 을 참조하면, 외부로부터 액티브 명령(ACT)이 인가되면 내부적으로 로우 커맨드 신호(ROWP)가 생성된다. 이때, 테스트모드 신호(TM_COMP)가 논리'하이'이기 때문에, 로우 커맨드 신호(ROWP)에 응답하여 노말 액티브 신호(NOR_ACT)가 활성화된다. 여기서는 노말 뱅크 어드레스 신호(BA01<0:3>, BA23<0:3>, 도 4 및 도 5 참조)에 의하여 제0 뱅크 액티브 신호(ACT_BANK0)가 활성화된 상황이다. 본 발명에 따른 반도체 메모리 소자는 노말 모드에서 활성화된 제0 뱅크 액티브 신호(ACT_BANK0)에 응답하여 제0 메모리 뱅크(BANK0A, BANK0B, BANK0C, BANK0D)가 액티브 동작을 수행할 수 있다.
참고로, 도 6 에서는 제1 실시 예에 대응되는 제0 및 제1 압축 액티브 신호(COMP_ACT0, COMP_ACT1)를 도시하였지만, 노말 모드시에 제0 및 제1 압축 액티브 신호(COMP_ACT0, COMP_ACT1)가 활성화되지 않는 것처럼 제2 실시 예에 대응되는 제 0 내지 제3 압축 액티브 신호(COMP_ACT0, COMP_ACT1, COMP_ACT2, COMP_ACT3) 역시 활성화되지 않기 때문에, 제1 실시 예와 제2 실시 예의 노말 동작은 동일하다고 볼 수 있다. 이하, 제2 실시 예의 노말 동작에 대한 설명은 생략하기로 한다.
도 7 은 도 2 와 도 4 의 제1 실시 예의 압축 테스트 모드에서 각 신호를 설명하기 위한 타이밍도이다.
도 7 을 참조하면, 외부로부터 액티브 명령(ACT)이 인가되면 내부적으로 로우 커맨드 신호(ROWP)가 생성된다. 이때, 테스트모드 신호(TM_COMP)가 논리'로우'이기 때문에, 로우 커맨드 신호(ROWP)에 응답하여 활성화 시점이 서로 다른 제0 및 제1 압축 액티브 신호(COMP_ACT0, COMP_ACT1)가 생성된다. 여기서는 압축 뱅크 어드레스 신호(COMP_BA<0:3>, 도 4 및 도 5 참조)에 의하여 제0 뱅크 그룹에 대응되는 제0 뱅크 액티브 신호(ACT_BANK0)와, 제3 뱅크 액티브 신호(ACT_BANK3)와, 제4 뱅크 액티브 신호(ACT_BANK4), 및 제7 뱅크 액티브 신호(ACT_BANK7)가 활성화된 상황이다.
도면에서 볼 수 있듯이, 제0 및 제1 압축 액티브 신호(COMP_ACT0, COMP_ACT1)가 순차적으로 활성화되며, 제0 압축 액티브 신호(COMP_ACT0)에 응답하여 제0 뱅크 액티브 신호(ACT_BANK0)와 제4 뱅크 액티브 신호(ACT_BANK4)가 활성화되고, 제1 압축 액티브 신호(COMP_ACT1)에 응답하여 제3 뱅크 액티브 신호(ACT_BANK3)와 제7 뱅크 액티브 신호(ACT_BANK7)가 활성화된다. 본 발명의 제1 실시 예에 따른 반도체 메모리 소자는 압축 테스트 모드에서 제0 뱅크 액티브 신호(ACT_BANK0)와 제4 뱅크 액티브 신호(ACT_BANK4)에 응답하여 제0 메모리 뱅 크(BANK0A, BANK0B, BANK0C, BANK0D)와 제4 메모리 뱅크(BANK4A, BANK4B, BANK4C, BANK4D)가 액티브 동작을 수행하며, 이후 제3 뱅크 액티브 신호(ACT_BANK3)와 제7 뱅크 액티브 신호(ACT_BANK7)에 응답하여 제3 메모리 뱅크(BANK3A, BANK3B, BANK3C, BANK3D)와 제7 메모리 뱅크(BANK7A, BANK7B, BANK7C, BANK7D)가 액티브 동작을 수행한다.
도 8 은 도 3 와 도 5 의 제2 실시 예의 압축 테스트 모드에서 각 신호를 설명하기 위한 타이밍도이다.
도 8 을 참조하면, 로우 커맨드 신호(ROWP)에 응답하여 활성화 시점이 서로 다른 제0 내지 제3 압축 액티브 신호(COMP_ACT0, COMP_ACT1, COMP_ACT2, COMP_ACT3)가 생성된다. 여기서도 도 7 과 마찬가지로 제0 뱅크 그룹에 대응되는 제0 뱅크 액티브 신호(ACT_BANK0)와, 제3 뱅크 액티브 신호(ACT_BANK3)와, 제4 뱅크 액티브 신호(ACT_BANK4), 및 제7 뱅크 액티브 신호(ACT_BANK7)가 활성화된 상황이다.
도면에서 볼 수 있듯이, 제0 내지 제3 압축 액티브 신호(COMP_ACT0, COMP_ACT1, COMP_ACT2, COMP_ACT3)가 순차적으로 활성화되며, 제0 압축 액티브 신호(COMP_ACT0)에 응답하여 제0 뱅크 액티브 신호(ACT_BANK0)가 활성화되고, 제1 압축 액티브 신호(COMP_ACT1)에 응답하여 제3 뱅크 액티브 신호(ACT_BANK3)가 활성화되고, 제2 압축 액티브 신호(COMP_ACT2)에 응답하여 제4 뱅크 액티브 신호(ACT_BANK4)가 활성화되며, 제3 압축 액티브 신호(COMP_ACT3)에 응답하여 제7 뱅크 액티브 신호(ACT_BANK7)가 활성화된다.
본 발명의 제2 실시 예에 따른 반도체 메모리 소자는 압축 테스트 모드에서 제0 뱅크 액티브 신호(ACT_BANK0)에 응답하여 제0 메모리 뱅크(BANK0A, BANK0B, BANK0C, BANK0D)가 액티브 동작을 수행하고, 이후 제3 뱅크 액티브 신호(ACT_BANK3)에 응답하여 제3 메모리 뱅크(BANK3A, BANK3B, BANK3C, BANK3D)가 액티브 동작을 수행하고, 이후, 제4 뱅크 액티브 신호(ACT_BANK4)에 응답하여 제4 메모리 뱅크(BANK4A, BANK4B, BANK4C, BANK4D)가 액티브 동작을 수행하며, 이후 제7 뱅크 액티브 신호(ACT_BANK7)에 응답하여 제7 메모리 뱅크(BANK7A, BANK7B, BANK7C, BANK7D)가 액티브 동작을 수행한다.
전술한 바와 같이, 본 발명에 따른 반도체 메모리 소자는 압축 테스트 모드에서 한 번의 로우 커맨드 신호(ROWP)에 응답하여 다수의 메모리 뱅크가 순차적으로 액티브 동작을 수행할 수 있도록 제어하는 것이 가능하다. 때문에, 기존의 압축 테스트 모드보다 최대 전류를 낮추어 주는 것이 가능하다. 최대 전류가 낮아진다는 것은 그만큼 파워 노이즈를 줄일 수 있음을 의미하며, 이는 곧 파워 노이즈로 인하여 과도하게 스크린된 메모리 셀을 정상으로 판단할 수 있고, 공정 상태에 대응하는 수율을 얻을 수 있다.
참고로, 다수의 메모리 뱅크가 순차적으로 액티브 동작을 수행하게 되면 그만큼 테스트 시간이 늘어난다고 생각할 수 있으나, 테스트 모드시 최악의 상황을 만들어 주기 위하여 실질적으로 액티브 이후 데이터의 쓰기 또는 읽기 동작까지의 시간을 늘려 테스트 모드를 수행하기 때문에, 테스트 모드시 적용되는 시간 내에 메모리 뱅크의 순차적인 액티브 동작은 실질적인 테스트 시간을 늘어나게 하는 것 은 아닐 것이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 본 발명에서는 뱅크 그룹 내의 다수의 메모리 뱅크가 순차적으로 액티브 동작을 수행하는 경우를 일례로 설명하였으나, 각 메모리 뱅크의 서브 뱅크가 순차적으로 액티브 동작을 수행하는 경우에도 적용될 수 있다.
뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 본 발명에 따른 반도체 메모리 소자의 메모리 영역을 설명하기 위한 개략도.
도 2 는 본 발명에 따른 액티브신호 생성부의 제1 실시 예를 설명하기 위한 도면.
도 3 은 본 발명에 따른 액티브신호 생성부의 제2 실시 예를 설명하기 위한 도면.
도 4 는 도 2 의 제1 실시 예에 대응되는 다수의 액티브 디코딩부를 설명하기 위한 블록도.
도 5 는 도 3 의 제2 실시 예에 대응되는 다수의 액티브 디코딩부를 설명하기 위한 블록도.
도 6 은 본 발명에 따른 반도체 메모리 소자의 노말 모드에서 각 신호를 설명하기 위한 타이밍도.
도 7 은 도 2 와 도 4 의 제1 실시 예의 압축 테스트 모드에서 각 신호를 설명하기 위한 타이밍도.
도 8 은 도 3 와 도 5 의 제2 실시 예의 압축 테스트 모드에서 각 신호를 설명하기 위한 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
210 : 선택출력부 230 : 지연부
250 : 압축액티브신호 출력부 270 : 노말액티브신호 출력부

Claims (17)

  1. 압축 테스트 모드에서 로우 커맨드 신호에 응답하여 순차적으로 활성화되는 다수의 압축 액티브 신호를 생성하기 위한 액티브신호 생성수단과,
    상기 다수의 압축 액티브 신호에 대응하여 액티브 동작을 수행하는 다수의 메모리 뱅크
    를 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 액티브신호 생성수단은,
    상기 로우 커맨드 신호에 서로 다른 지연량을 반영하여 상기 다수의 압축 액티브 신호로서 출력하기 위한 다수의 지연부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 다수의 압축 액티브 신호와 뱅크 어드레스 정보를 디코딩하여 해당 메모리 뱅크의 액티브 동작을 제어하기 위한 다수의 뱅크 액티브 신호를 생성하는 다수의 디코딩수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 로우 커맨드 신호는 외부 커맨드 신호에 응답하여 활성화되는 것을 특징으로 하는 반도체 메모리 소자.
  5. 노말 모드에서 로우 커맨드 신호에 응답하여 노말 액티브 신호를 생성하고, 압축 테스트 모드에서 상기 로우 커맨드 신호에 응답하여 순차적으로 활성화되는 다수의 압축 액티브 신호를 생성하기 위한 액티브신호 생성수단;
    상기 노말 액티브 신호와 상기 다수의 압축 액티브 신호와 뱅크 어드레스 정보를 디코딩하여 다수의 뱅크 액티브 신호를 출력하기 위한 다수의 디코딩수단; 및
    상기 다수의 압축 액티브 신호에 대응하여 액티브 동작을 수행하는 다수의 메모리 뱅크
    를 구비하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 액티브신호 생성수단은,
    입력되는 신호에 서로 다른 지연량을 반영하여 상기 다수의 압축 액티브 신 호로서 출력하기 위한 다수의 지연부와,
    테스트 모드신호에 응답하여 상기 로우 커맨드 신호를 상기 다수의 지연부의 입력단으로 출력하거나, 상기 로우 커맨드 신호를 상기 노말 액티브 신호로서 출력하기 위한 출력선택부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 테스트 모드신호는 외부 또는 내부에서 생성되는 신호이거나 모드 레지스터 셋(mode register set)에서 제공되는 신호인 것을 특징으로 하는 반도체 메모리 소자.
  8. 제5항에 있어서,
    상기 다수의 디코딩수단은 상기 노말 모드에서 상기 노말 액티브 신호와 해당 뱅크 어드레스 정보를 디코딩한 뱅크 액티브 신호를 출력하고, 상기 압축 테스트 모드에서 상기 다수의 압축 액티브 신호와 해당 뱅크 어드레스 정보를 디코딩한 뱅크 액티브 신호를 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제5항에 있어서,
    상기 다수의 디코딩수단은,
    제1 압축 액티브 신호에 응답하여 제1 뱅크 액티브 신호를 출력하기 위한 제1 디코딩부와,
    제2 압축 액티브 신호에 응답하여 제2 뱅크 액티브 신호를 출력하기 위한 제2 디코딩부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 제1 압축 액티브 신호는 상기 제2 압축 액티브 신호보다 활성화 시점이 빠른 것을 특징으로 하는 반도체 메모리 소자.
  11. 제5항에 있어서,
    상기 로우 커맨드 신호는 외부 커맨드 신호에 응답하여 활성화되는 것을 특징으로 하는 반도체 메모리 소자.
  12. 각각 다수의 메모리 뱅크를 포함하는 다수의 뱅크 그룹;
    노말 모드에서 로우 커맨드 신호에 응답하여 노말 액티브 신호를 생성하고, 압축 테스트 모드에서 상기 로우 커맨드 신호에 응답하여 순차적으로 활성화되는 다수의 압축 액티브 신호를 생성하기 위한 액티브신호 생성수단;
    상기 노말 모드에서 상기 노말 액티브 신호와 노말 뱅크 어드레스 신호를 디코딩하여 해당하는 뱅크 액티브 신호를 출력하고, 압축 테스트 모드에서 상기 다수의 압축 액티브 신호와 압축 뱅크 어드레스 신호를 디코딩하여 해당 뱅크 그룹 내의 다수의 메모리 뱅크에 대응하는 다수의 뱅크 액티브 신호를 출력하기 위한 다수의 디코딩수단; 및
    상기 다수의 압축 액티브 신호에 응답하여 액티브 동작을 수행하는 다수의 메모리 뱅크
    를 구비하는 반도체 메모리 소자.
  13. 제12항에 있어서,
    상기 노말 뱅크 어드레스 신호는 상기 다수의 메모리 뱅크 각각에 대응되고, 상기 압축 뱅크 어드레스 신호는 상기 다수의 뱅크 그룹 각각에 대응되는 것을 특징으로 하는 반도체 메모리 소자.
  14. 제12항에 있어서,
    상기 액티브신호 생성수단은,
    입력되는 신호에 서로 다른 지연량을 반영하여 상기 다수의 압축 액티브 신 호로서 출력하기 위한 다수의 지연부와,
    테스트 모드신호에 응답하여 상기 로우 커맨드 신호를 상기 다수의 지연부의 입력단으로 출력하거나, 상기 로우 커맨드 신호를 상기 노말 액티브 신호로서 출력하기 위한 출력선택부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  15. 제14항에 있어서,
    상기 테스트 모드신호는 외부 또는 내부에서 생성되는 신호이거나 모드 레지스터 셋(mode register set)에서 제공되는 신호인 것을 특징으로 하는 반도체 메모리 소자.
  16. 제12항에 있어서,
    상기 다수의 디코딩수단은,
    제1 압축 액티브 신호에 응답하여 제1 뱅크 액티브 신호를 출력하기 위한 제1 디코딩부와,
    제2 압축 액티브 신호에 응답하여 제2 뱅크 액티브 신호를 출력하기 위한 제2 디코딩부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  17. 제16항에 있어서,
    상기 제1 압축 액티브 신호는 상기 제2 압축 액티브 신호보다 활성화 시점이 빠른 것을 특징으로 하는 반도체 메모리 소자.
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