KR100558552B1 - 반도체 메모리장치의 데이터 억세스회로 - Google Patents

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Abstract

본 발명은 다중 포트구조를 갖는 반도체 메모리장치에서 모든 다중 포트를 통해 데이터를 리드 혹은 라이트하는 반도체 메모리장치의 데이터 억세스회로에 관한 것이다.
데이터 입출력시간을 감소시켜 메모리 셀 테스트 시간을 줄여 생산성을 향상시킬 수 있는 다중 포트를 갖는 반도체 메모리장치의 데이터 억세스회로는, 라이트제어신호(Write)에 의해 인에이블되어 컬럼싸이클신호(Colcyc)를 받아 입출력 드라이버 인에이블신호를 출력하는 라이트 제어부와, 라이트를 위한 직렬 데이터를 받아 소정개수의 병렬 데이터로 변환하여 각각 출력하고, 복수의 버퍼부들로부터 출력된 병렬데이터를 받아 직렬 데이터로 변환하여 출력하는 복수의 포트들과, 상기 복수의 포트들중 해당포트를 선택하기 위한 복수의 포트선택신호(Load_P)들과 포트선택 디세이블신호(Prll_Data_en)를 받아 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들을 출력하는 복수의 리드/라이트 데이터 제어부들과, 상기 복수의 리드/라이트 데이터 제어부로부터 출력된 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들에 의해 컬럼래치 한 싸이클구간에서 상기 복수의 포트들 중에 각 포트로부터 출력된 병렬데이터를 버퍼링하여 데이터 라인들로 동시에 출력하는 복수의 라이트용 버퍼부들과, 상기 데이터 라인들로부터 입력된 데이터를 받아 상기 리드/라이트 제어부로부터 출력된 입출력 드라이버 인에이블신호에 의해 데이터를 다수의 입출력 라인으로 각각 출력하는 입출력 드라이버와, 반전된 라이트제어신호(Write)에 의해 인에이블되어 컬럼싸이클신호(Colcyc)를 받아 입출력 센스앰프 인에이블신호를 출력하는 리드제어부와, 다수의 입/출력 라인으로부터 입력된 리드데이터를 받아 상기 리드제어부로부터 출력된 입출력 센스앰프 인에이블신호에 의해 리드데이터를 상기 복수의 데이터 라인으로 출력하는 입/출력 센스앰프와, 상기 복수의 리드/라이트 데이터 제어부로부터 출력된 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들에 의해 상기 데이터 라인들로부터 각각 입력된 병렬데이터를 버퍼링하여 상기 복수의 포트들로 동시에 출력하는 다수의 리드용 버퍼부들을 포함한다.
다중포트를 갖는 반도체 메모리장치에서 지정된 포트에 한번에 데이터를 억세스하지 않고 모든 포트로 동시에 데이터를 나누어 억세스하도록 하여 로우주파수(Low Frequency)장비에서도 테스트시간을 포트의 개수의 배만큼 단축시킬 수 있으며, 이로 인해 생산성을 향상시킬 수 있다.
반도체 메모리, 메모리 셀 억세스, 데이터라인, 다중포트

Description

반도체 메모리장치의 데이터 억세스회로{DATA ACCESS CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래의 다중 포트를 갖는 반도체 메모리장치의 라이트 데이터 라인 제어회로도
도 2는 종래의 반도체 메모리장치의 라이트 타이밍도
도 3은 종래의 다중 포트를 갖는 반도체 메모리장치의 리드 데이터 라인 제어회로도
도 4는 종래의 반도체 메모리장치의 리드 타이밍도
도 5는 본 발명의 실시 예에 따른 다중포트를 갖는 반도체 메모리장치의 라이트 데이터 라인 제어회로도
도 6은 본 발명의 실시 예에 따른 다중 포트를 갖는 반도체 메모리장치의 리드 데이터 라인 제어회로도
도 7은 본 발명의 실시 예에 따른 제1 내지 제4 리드/라이트 데이터 제어부들(210, 212, 214, 216)의 상세회로도
도 8은 본 발명의 실시 예에 따른 반도체 메모리장치의 라이트 타이밍도
도 9는 본 발명의 실시 예에 따른 반도체 메모리장치의 리드 타이밍도
* 도면의 주요부분에 대한 부호의 설명 *
200: 라이트 제어부 300: 리드 제어부
210, 212, 214, 216: 리드/라이트 데이터 제어부
220, 222, 224, 226: 제1 내지 제4 포트부들
230, 232, 234, 236: 제1 내지 제4 라이트용 버퍼부들
240, 340: 데이터 라인 250: 입출력 드라이버
320, 322, 324, 326: 제1 내지 제4 리드용 버퍼부들
350: 입/출력 센스앰프
본 발명은 반도체 메모리장치의 데이터 억세스회로에 관한 것으로, 특히 다중 포트구조를 갖는 반도체 메모리장치에서 모든 다중 포트를 통해 데이터를 리드 혹은 라이트하는 반도체 메모리장치의 데이터 억세스회로에 관한 것이다.
일반적으로 랜덤억세스 메모리디바이스는 비트데이터 및 디지탈데이터를 저장하기 위한 메모리셀을 가지는 디지탈 메모리 디바이스의 일종이다. 어떠한 메모리 셀에 있어서도, 다른 메모리 셀과는 독립적으로 어드레스 및 억세스를 수행하는 것이 가능하다.
랜덤억세스메모리에(RAM)는, 판독전용메모리(ROM), 판독/기입메모리(RAM)가 포함된다. ROM 및 RAM 양자 모두에는 직류부하(Static Load), 동기식(Synchronous), 비동기식(Asynchronous)의 각종 메모리디바이스가 포함된다. RAM에는 또한 정적메모리구조 및 동적메모리구조가 있다. 정적메모리 구조에 있어서는, 몇 가지 래치저장형태가 이용되는 한편, 동적메모리구조에 있어서는, 커패시터의 전하의 몇가지 동적저장형태가 이용된다.
다이나믹램(DRAM) 및 싱크러너스다이나믹램(SDRAM)은, 동적구조의 일종으로서, 각종 유형의 디지탈디바이스에 있어서 상업적으로 광범위하게 이용되고 있다. 특히, SDRAM은 극히 단시간에 액세스가 가능하므로, 아주 널리 이용되고 있다. SDRAM의 메모리어레이의 메모리셀은 통상, 메모리셀의 뱅크에 분할되고, 또한 SDRAM에는 '버스트 모드'로의 동작을 가능하게 하기 위한 회로가 포함되어 있다. 이 '버스트 모드'에는, 종래의 비동기식 DRAM의 메모리셀에서 실행가능한 억세스 속도보다 매우 높은 속도로 억세스가 가능하다.
SDRAM도, 그 외의 메모리디바이스와 마찬가지로, 메모리셀이 적절하게 동작하는 것을 확인하기 위해, 그 제조과정에서 시험이 행해지고 있다. 이 시험중에는, 미리 알고있는 값의 데이터는 메모리어레이뱅크의 메모리셀에 기입되어 있다. 데이터는 각종 어드레스시퀀스에 의해 부여되고, 통상은 메모리어레이의 메모리셀의 전부에 대해 부여된다.
다른 메모리디바이스와 마찬가지로, SDRAM도 그 용량이 증가함에 따라, 메모리어레이의 뱅크의 모든 메모리셀에 대한 데이터기입에 요구되는 시간도 증대된다. 이와 같이 소요시간이 증대하면, 시험과정에서 메모리디바이스의 처리량(though- put)이 감소되어 버린다.
SDRAM은 JEDEC(Joint Electronic Device Engineering Counsil)에 의해 정해진 규격 및 통신프로토콜을 만족하도록 설계되어 있다. JEDEC에 의한 현 규격 및 프로토콜에는 SDRAM의 메모리셀의 어드레스의 실행신호의 신호프로토콜이 정해져 있다. 예를 들면, 어드레스선택신호가 정해져 있다. 이 어드레스선택신호는 SDRAM에 부여되면, SDRAM의 메모리셀의 어드레스를 실행시킨다.
SDRAM을 시험할 때에는, 일련의 어드레스선택신호가 메모리에 부여되고, 메모리디바이스의 메모리셀은, 어드레스 선택신호의 값에 응답하여 어드레스된다. 그리고, 어드레스된 메모리셀에 데이터가 기입된다. 메모리셀에 기입된 데이터는 순차적으로 메모리셀에 기입된다.
통상, 소프트웨어의 알고리즘은 프로세서에 의해 실행되고, 어드레스선택신호가 어드레스선택라인상에 생성된다. 메모리셀은 최상위비트의 다음 비트를 제외하고 SDRAM에 부여되는 모든 어드레스선택라인상에 생성된 어드레스선택신호의 값에 응답하여 어드레스된다. 따라서, SDRAM을 시험할 때, 어드레스선택신호를 생성하기 위해 이용되고 있는 소프트웨어알고리즘에는, 단순히 1비트씩 증가하는 어드레스선택신호를 생성하는 것만으로는, SDRAM의 모든 메모리셀에 억세스하는 것은 불가능하다.
이러한 것을 해결하기 위한 반도체 메모리장치의 SDRAM이나 복수의 메모리뱅크를 갖는 메모리 장치에서 복수의 메모리 뱅크에 대한 컬럼을 동시에 어드레스시키는 동시에 메모리 셀에 동시에 기입할 수 있는 기술이 미합중국 특허 5,671,392 호에 개시되어 있다. 미합중국 특허 5,671,392호는 메모리 뱅크의 컬럼을 동시에 어드레스 가능하도록 하고, 데이터의 동시 판독이나 기입이 가능하도록 하였다.
또한 리드 및 라이트를 위한 어드레스 디코더와 리드 및 라이트 데이터 경로를 공유하여 메모리의 크기를 줄일 수 있는 다중 포트 액세스 메모리가 미합중국 특허 6,122,218호에 개시되어 있다.
그러나 이러한 다중포트 구조를 갖는 반도체 메모리장치는 하나의 포트에서 리드 및 라이트 포트의 구성을 이루고 있으며, 모든 데이터 입출력(Data Input/Output)라인은 모든 포트의 동일한 포트를 공유하고 있다.
도 1은 종래의 다중 포트를 갖는 반도체 메모리장치의 라이트 데이터 라인 제어회로도이다.
라이트제어신호(Write)에 의해 인에이블되어 컬럼싸이클신호(Colcyc)를 받아 입출력 드라이버 인에이블신호를 출력하는 라이트 제어부(10)와, 직렬 데이터를 받아 512개의 병렬 데이터로 변환하여 출력하는 제1 내지 제4 포트부(20, 22, 24, 26)와, 상기 제1 포트부(20)로부터 출력된 512개의 병렬데이터를 제1 포트선택신호(Load_P0)에 의해 버퍼링하여 데이터 라인(40)으로 출력하는 제1 라이트용 버퍼부(30)와, 상기 제2 포트부(22)로부터 출력된 512개의 병렬데이터를 제2 포트선택신호(Load_P1)에 의해 버퍼링하여 데이터 라인(40)으로 출력하는 제2 라이트용 버퍼부(32)와, 상기 제3 포트부(24)로부터 출력된 512개의 병렬데이터를 제3 포트선택신호(Load_P2)에 의해 버퍼링하여 데이터 라인(40)으로 출력하는 제3 라이트용 버퍼부(34)와, 상기 제4 포트부(26)로부터 출력된 512개의 병렬데이터를 제4 포트선택신호(Load_P3)에 의해 버퍼링하여 데이터 라인(40)으로 출력하는 제4 라이트용 버퍼부(36)와, 상기 데이터 라인(40)으로부터 입력된 512개의 데이터를 받아 상기 라이트 제어부(10)로부터 출력된 입출력 드라이버 인에이블신호에 의해 데이터를 입출력 라인(IO0~IO511)으로 출력하는 입/출력 드라이버(50)로 구성되어 있다.
도 2는 종래의 반도체 메모리장치의 라이트 타이밍도이다.
도 1 및 도 2를 참조하여 데이터를 라이트할 때 데이터라인을 제어하는 동작을 설명한다. 데이터를 메모리 셀에 라이트하기위해 도 2의 Addre와 같이 어드레스가 입력되고 도 2의 Collat와 같은 컬럼래치신호(Collat)가 입력되면 컬럼디코더(도시하지 않음)는 컬럼선택신호(CSL)를 발생하여 비트라인과 입출력라인(IO0~IO511)을 연결한다. 그리고 라이트 제어부(10)는 도 2의 Write와 같은 라이트제어신호(Write)에 의해 인에이블되어 도 2의 Colcyc와 같은 컬럼싸이클신호(Colcyc)를 받아 입출력 드라이버 인에이블신호를 입출력 드라이버(50)로 출력한다. 이때 라이트하기 위한 직렬데이터는 제1 내지 제4 포트부(20, 22, 24, 26)로 인가되며, 제1 내지 제4 포트부(20, 22, 24, 26)는 직렬데이터를 받아 도 2의 PORT0~PORT3과 같이 512개의 병렬데이터로 각각 변환하여 제1 내지 제4 라이트용 버퍼부(30, 32, 34, 36)로 출력한다. 이때 제1 내지 제4 포트선택신호(Load_P0~Load_P3)는 도 2의 Collat와 같이 컬럼래치신호(Collat)의 한 싸이클 단위로 순차적으로 발생된다. 제1 내지 제4 라이트용 버퍼부(30, 32, 34, 36)는 제1 내지 제4 포트선택신호(Load_P0~Load_P3)에 의해 도 2의 WD와 같이 512개의 라이트 데이터를 순차적으로 데이터 라인(40)으로 출력한다. 이때 한 포트에서 입력된 512개의 데이터는 한 컬럼 어드레스에 매핑된다. 상기 데이터 라인(40)으로 출력된 512개의 데이터는 입/출력 드라이버(50)로 인가되며, 입/출력 드라이버(50)는 라이트 제어부(10)로부터 출력된 입출력 드라이버 인에이블신호에 의해 데이터 라인(40)으로 인가된 512개의 데이터를 입/출력라인(I/O0~I/O511)으로 출력한다.
도 3은 종래의 다중 포트를 갖는 반도체 메모리장치의 리드 데이터 라인 제어회로도이다.
반전된 라이트제어신호(Write)에 의해 인에이블되어 컬럼싸이클신호(Colcyc)를 받아 입출력 센스앰프 인에이블신호를 출력하는 리드 제어부(100)와, 입/출력 라인(I/O0~I/O511)으로부터 입력된 512개의 리드데이터를 받아 상기 리드 제어부(100)로부터 출력된 입출력 센스앰프 인에이블신호에 의해 상기 데이터 라인(130)으로 출력하는 입/출력 센스앰프(140)와, 상기 데이터라인(130)으로부터 입력된 512개의 병렬데이터를 제1 포트선택신호(Load_P0)에 의해 버퍼링하여 제1 포트부(110)로 출력하는 제1 리드용 버퍼부(120)와, 상기 데이터 라인(130)로부터 입력된 512개의 병렬데이터를 제2 포트선택신호(Load_P1)에 의해 버퍼링하여 제2 포트부(112)로 출력하는 제2 리드용 버퍼부(122)와, 상기 데이터 라인(130)으로부터 입력된 512개의 병렬데이터를 제3 포트선택신호(Load_P2)에 의해 버퍼링하여 제3 포트부(114)로 출력하는 제2 리드용 버퍼부(124)와, 상기 데이터 라인(130)으로부터 입력된 512개의 병렬데이터를 제4 포트선택신호(Load_P2)에 의해 버퍼링하여 제4 포트부(116)로 출력하는 제4 리드용 버퍼부(126)와, 상기 제1 내지 제4 리드용 버퍼부(120, 122, 124, 126)로부터 출력된 512개의 병렬데이터를 받아 직렬 데이터로 변환하여 출력하는 제1 내지 제4 포트부(110, 112, 114, 116)로 구성되어 있다.
도 4는 종래의 반도체 메모리장치의 리드 타이밍도이다.
도 3 및 도 4를 참조하여 데이터를 리드할 때 데이터라인을 제어하는 동작을 설명한다. 메모리 셀에 저장된 데이터를 리드하기 위해 도 4의 Addr과 같은 어드레스가 입력되고 도 4의 Collat와 같은 컬럼래치신호(Collat)가 입력되면 컬럼디코더(도시하지 않음)는 컬럼선택신호(CSL)를 발생하여 비트라인과 입출력라인(I/O0~I/O511)을 연결한다. 그리고 리드 제어부(100)는 도 4의 Write와 같이 반전된 라이트제어신호(Write)에 의해 인에이블되어 도 4의 컬럼싸이클신호(Colcyc)를 받아 입출력 센스앰프 인에이블신호를 입출력 센스앰프(140)로 출력한다. 이때 메모리 셀로부터 리드된 512개의 데이터는 입/출력 라인(I/O0~I/O511)을 통해 I/O 센스앰프(140)로 인가된다. 입출력 센스앰프(140)는 상기 리드 제어부(100)로부터 출력된 입출력 센스앰프 인에이블신호에 의해 인에이블되어 리드된 512개의 병렬데이터를 데이터라인(130)로 출력한다. 이때 제 1내지 제4 포트선택신호(Load_P0~Load_P3)는 도 4의 Load_0~Load_3와 같이 컬럼래치신호(Collat)의 한 싸이클 단위로 순차적으로 발생된다. 제1 내지 제4 리드용 버퍼부(120, 122, 124, 126)는 제1 내지 제4 포트선택신호(Load_P0~Load_P3)에 의해 도 4의 RD와 같이 512개의 리드 데이터를 순차적으로 제1 내지 제4 포트부(110, 112, 114, 116)로 출력한다. 상기 제1 내지 제4 포트부(110, 112, 114, 116)는 도 4의 Port0~Port3과 같이 순차적으로 리드데이터를 출력한다. 따라서 리드동작시 임의의 한 컬럼싸이클을 통해 출력되는 512개의 데이터는 4개의 제1 내지 제4 포트부(110, 112, 114, 116) 중에 어느 한 포트부를 통해 출력되도록 되어 있다. 이로 인해 한 컬럼싸이클 동안에 출력되는 데이터는 예를 들어 512비트로 가정할 때 한 포트부에서 출력되는 데이터가 512개이므로, 4개의 제1 내지 제4 포트부(110, 112, 114, 116)를 통해 각 512개의 데이터를 4번에 나누어 각각 출력된다. 따라서 메모리 내에서 컬럼싸이클 동작시간을 무시한다면 4개의 제1 내지 제4 포트부(110, 112, 114, 116)를 가지는 다중 포트 메모리는 4번의 컬럼리드 동작에 의해 데이터를 출력한다. 4개의 제1 내지 제4 포트부(110, 112, 114, 116) 중 하나의 포트부에서 데이터를 출력하는 시간은 시스템 클럭이 예를 들어 100MHz라면 2.usec가 소요된다.
상기와 같은 종래의 다중 포트부를 갖는 메모리장치는 메모리 셀 테스트 장비가 25MHz정도의 저주파수(Low Frequency)이기 때문에 512개의 데이터를 모두 출력하기 위해 약 2usec가 소요되어 메모리를 테스트하는 시간이 18DQ를 가진 메모리에 비해 수배 내지 수십배 정도 길어지게 되어 생산성이 떨어지는 문제가 있었다.
따라서 본 발명의 목적은 상기와 같은 문제를 해결하기 위해 데이터 입출력시간을 감소시켜 메모리 셀 테스트 시간을 줄여 생산성을 향상시킬 수 있는 다중포트 구조를 갖는 반도체 메모리장치의 데이터 억세스회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시 양태에 따른 다중 포트를 갖는 반도체 메모리장치의 데이터 억세스회로는, 라이트제어신호(Write)에 의해 인에이블되어 컬럼싸이클신호(Colcyc)를 받아 입출력 드라이버 인에이블신호를 출력하는 라이트 제어부와, 라이트를 위한 직렬 데이터를 받아 소정개수의 병렬 데이터로 변환하여 각각 출력하는 복수의 포트들과, 상기 복수의 포트들중 해당포트를 선택하기 위한 복수의 포트선택신호(Load_P)들과 포트선택 디세이블신호(Prll_Data_en)를 받아 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들을 출력하는 복수의 리드/라이트 데이터 제어부들과, 상기 복수의 리드/라이트 데이터 제어부로부터 출력된 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들에 의해 컬럼래치 한 싸이클구간에서 상기 복수의 포트들 중에 각 포트로부터 출력된 병렬데이터를 버퍼링하여 데이터 라인들로 동시에 출력하는 복수의 라이트용 버퍼부들과, 상기 데이터 라인들로부터 입력된 데이터를 받아 상기 리드/라이트 제어부로부터 출력된 입출력 드라이버 인에이블신호에 의해 데이터를 다수의 입출력 라인으로 각각 출력하는 입출력 드라이버를 포함함을 특징으로 한다.
상기 목적을 달성하기 위한 다른 실시 양태의 다중 포트를 갖는 반도체 메모리장치의 데이터 억세스회로는, 반전된 라이트제어신호(Write)에 의해 인에이블되어 컬럼싸이클신호(Colcyc)를 받아 입출력 센스앰프 인에이블신호를 출력하는 리드제어부와, 다수의 입/출력 라인으로부터 입력된 리드데이터를 받아 상기 리드제어부로부터 출력된 입출력 센스앰프 인에이블신호에 의해 리드데이터를 상기 복수의 데이터 라인으로 출력하는 입/출력 센스앰프와, 복수의 포트선택신호(Load_P)들과 포트선택 디세이블신호(Prll_Data_en)를 받아 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들을 출력하는 복수의 리드/라이트 데이터 제어부들과, 상기 복수의 리드/라이트 데이터 제어부로부터 출력된 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들에 의해 상기 데이터 라인들로부터 각각 입력된 병렬데이터를 버퍼링하여 복수의 포트부로 동시에 출력하는 다수의 리드용 버퍼부들과, 상기 복수의 리드용 버퍼부들로부터 출력된 병렬데이터를 받아 직렬 데이터로 변환하여 출력하는 복수의 포트부들을 포함함을 특징으로 한다.
상기 목적을 달성하기 위한 또 다른 실시 양태의 다중 포트를 갖는 반도체 메모리장치의 데이터 억세스회로는, 라이트제어신호(Write)에 의해 인에이블되어 컬럼싸이클신호(Colcyc)를 받아 입출력 드라이버 인에이블신호를 출력하는 라이트 제어부와, 라이트를 위한 직렬 데이터를 받아 소정개수의 병렬 데이터로 변환하여 각각 출력하고, 복수의 리드용 버퍼부들로부터 출력된 병렬데이터를 받아 직렬 데이터로 변환하여 출력하는 복수의 포트부들과, 상기 복수의 포트부들 중 해당포트를 선택하기 위한 복수의 포트선택신호(Load_P)들과 포트선택 디세이블신호(Prll_Data_en)를 받아 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들을 출력하는 복수의 리드/라이트 데이터 제어부들과, 상기 복수의 리드/라이트 데이터 제어부로부터 출력된 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들에 의해 컬럼래치 한 싸이클구간에서 상기 복수의 포트부들 중에 각 포트부로부터 출력된 병렬데이터를 버퍼링하여 데이터 라인들로 동시에 출력하는 복수의 라이트용 버퍼부들과, 상기 데이터 라인들로부터 입력된 데이터를 받아 상기 리드/라이트 제어부로부터 출력된 입출력 드라이버 인에이블신호에 의해 데이터를 다수의 입출력 라인으로 각각 출력하는 입출력 드라이버와, 반전된 라이트제어신호(Write)에 의해 인에이블되어 컬럼싸이클신호(Colcyc)를 받아 입출력 센스앰프 인에이블신호를 출력하는 리드제어부와, 다수의 입/출력 라인으로부터 입력된 리드데이터를 받아 상기 리드제어부로부터 출력된 입출력 센스앰프 인에이블신호에 의해 리드데이터를 상기 복수의 데이터 라인으로 출력하는 입/출력 센스앰프와, 상기 복수의 리드/라이트 데이터 제어부로부터 출력된 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들에 의해 상기 데이터 라인들로부터 각각 입력된 병렬데이터를 버퍼링하여 상기 복수의 포트부들로 동시에 출력하는 다수의 리드용 버퍼부들을 포함함을 특징으로 한다.
상기 복수의 포트부들은 4개이고, 상기 4개의 포트부들 중 하나의 포트부는 512비트의 데이터를 출력함을 특징으로 한다.
상기 복수의 리드/라이트 제어부는 상기 4개의 포트부들 중 하나의 포트부에서 128비트의 데이터를 선택하기 위한 포트선택 버퍼인에이블신호를 출력함을 특징으로 한다.
상기 복수의 버퍼는 상기 복수의 리드/라이트 제어부로부터 출력된 포트선택 버퍼인에이블신호에 의해 상기 4개의 포트들로부터 각기 출력된 128비트의 데이터를 출력함을 특징으로 한다.
상기 복수의 리드/라이트 데이터 제어부는 각 포트들로부터 각기 출력된 512비트의 데이터 중에 128비트만이 메모리 셀에 연결되도록 4개 단위로 연결된 복수의 MUX로 이루어지고, 상기 복수의 MUX는 4개단위로 해당 포트를 선택하기 위한 하나의 포트선택 인에이블신호를 출력함을 특징으로 한다.
이하 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 그리고 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 5는 본 발명의 실시 예에 따른 다중포트를 갖는 반도체 메모리장치의 라이트 데이터 라인 제어회로도이다.
라이트제어신호(Write)에 의해 인에이블되어 컬럼싸이클신호(Colcyc)를 받아 입출력 드라이버 인에이블신호를 출력하는 라이트 제어부(200)와, 직렬 데이터를 받아 512개의 병렬 데이터로 변환하여 각각 출력하는 제1 내지 제4 포트부들(220, 222, 224, 226)와, 제1 내지 제4 포트선택신호(Load_P0~Load_P4)들과 포트선택 디세이블신호(Prll_Data_en)를 받아 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들을 출력하는 제1 내지 제4 리드/라이트 데이터 제어부들(210, 212, 214, 216)과, 상기 제1 리드/라이트 데이터 제어부(210)로부터 출력된 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들에 의해 상기 제1 포트부(220)로부터 각각 출력된 128개의 병렬데이터를 버퍼링하여 데이터 라인들(240)로 출력하는 제1 라이트용 버퍼부(230)와, 상기 제2 리드/라이트 데이터 제어부(212)로부터 출력된 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들에 의해 상기 제2 포트부(220)로부터 각각 출력된 128개의 병렬데이터를 버퍼링하여 데이터 라인들(240)로 출력하는 제2 라이트용 버퍼부(232)와, 상기 제3 리드/라이트 데이터 제어부들(214)로부터 출력된 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들에 의해 상기 제3 포트부(224)로부터 각각 출력된 128개의 병렬데이터를 버퍼링하여 데이터 라인들(240)로 출력하는 제3 라이트용 버퍼부(234)와, 상기 제1 리드/라이트 데이터 제어부(216)로부터 출력된 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들에 의해 상기 제4 포트부(226)로부터 각각 출력된 128개의 병렬데이터를 버퍼링하여 데이터 라인들(240)로 출력하는 제4 라이트용 버퍼부(236)와, 상기 데이터 라인들(240)로부터 입력된 데이터를 받아 상기 라이트 제어부(200)로부터 출력된 입출력 드라이버 인에이블신호에 의해 데이터를 입출력 라인(I/O0~I/O511)으로 출력하는 입출력 드라이버(250)로 구성되어 있다.
도 6은 본 발명의 실시 예에 따른 다중 포트를 갖는 반도체 메모리장치의 리드 데이터 라인 제어회로도이다.
인버터(I1)을 통해 반전된 라이트제어신호(Write)에 의해 인에이블되어 컬럼싸이클신호(Colcyc)를 받아 입출력 센스앰프 인에이블신호를 출력하는 리드 제어부(300)와, 입/출력 라인(I/O0~I/O511)으로부터 입력된 리드데이터를 받아 상기 리드 제어부(300)로부터 출력된 입출력 센스앰프 인에이블신호에 의해 리드데이터를 데이터 라인(340)으로 출력하는 입/출력 센스앰프(350)와, 제1 내지 제4 포트선택신호(Load_P0~Load_P4)들과 포트선택 디세이블신호(Prll_Data_en)를 받아 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들을 출력하는 제1 내지 제4 리드/라이트 데이터 제어부들(210, 212, 214, 216)과, 상기 제1 리드/라이트 데이터 제어부(210)로부터 출력된 포트선택 버퍼인에이블신호들에 의해 데이터 라인(340)으로부터 각각 입력된 128개의 병렬데이터를 버퍼링하여 제1 포트부(320)로 출력하는 제1 리드용 버퍼부(330)와, 상기 제2 리드/라이트 데이터 제어부(212)로부터 출력된 포트선택 버퍼인에이블신호들에 의해 상기 데이터 라인(340)으로부터 각각 입력된 128개의 병렬데이터를 버퍼링하여 제2 포트부(322)로 출력하는 제2 리드용 버퍼부(332)와, 상기 제3 리드/라이트 데이터 제어부(210)로부터 출력된 포트선택 버퍼인에이블신호들에 의해 상기 데이터 라인(340)으로부터 각각 입력된 128개의 병렬데이터를 버퍼링하여 제3 포트부(324)로 출력하는 제3 리드용 버퍼부(334)와, 상기 제4 리드/라이트 데이터 제어부(216)로부터 출력된 포트선택 버퍼인에이블신호들에 의해 데이터 라인(340)으로부터 각각 입력된 128개의 병렬데이터를 버퍼링하여 제4 포트부(326)로 출력하는 제4 리드용 버퍼부(336)와, 상기 제1 내지 제4 리드용 버퍼부(320, 322, 324, 326)로부터 출력된 병렬데이터를 받아 직렬 데이터로 변환하여 출력하는 제1 내지 제4 포트부(320, 322, 324, 326)로 구성되어 있다.
도 7은 본 발명의 실시 예에 따른 제1 내지 제4 리드/라이트 데이터 제어부들(210, 212, 214, 216)의 상세회로도이다.
제1 내지 제4 리드/라이트 데이터 제어부들(210, 212, 214, 216)은 4개의 MUX(M1~M4)로 각각 이루어져 있으며, 하나의 포트가 128개의 데이터를 억세스하도록 구성되어 있을 경우 상기 하나의 리드/라이트 데이터 제어부는 4개의 MUX(M1~M4)로 이루어진 부분이 32개 구비되어야 한다.
제1 리드/라이트 제어부(210)는 제1 포트선택신호(Load_P0)가 4개의 MUX(M1~M4)의 입력단(A)에 연결되고 접지전압신호(Vss)가 입력단(B)에 연결되어 포트선택 디세이블신호(Prll_Data_en)에 의해 제1 포트선택신호(Load_P0)와 접지전압신호(Vss)중 하나를 선택하여 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들을 출력한다.
제2 리드/라이트 제어부(212)는 제2 포트선택신호(Load_P2)가 4개의 MUX(M1~M4)의 입력단(A)에 연결되고 접지전압신호(Vss)가 입력단(B)에 연결되어 포트선택 디세이블신호(Prll_Data_en)에 의해 제2 포트선택신호(Load_P1)와 접지전압신호(Vss)중 하나를 선택하여 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들을 출력한다.
제3 리드/라이트 제어부(214)는 제3 포트선택신호(Load_P2)가 4개의 MUX(M1~M4)의 입력단(A)에 연결되고 접지전압신호(Vss)가 입력단(B)에 연결되어 포트선택 디세이블신호(Prll_Data_en)에 의해 제1 포트선택신호(Load_P2)와 접지전압신호(Vss)중 하나를 선택하여 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들을 출력한다.
제4 리드/라이트 제어부(216)는 제4 포트선택신호(Load_P3)가 4개의 MUX(M1~M4)의 입력단(A)에 연결되고 접지전압신호(Vss)가 입력단(B)에 연결되어 포 트선택 디세이블신호(Prll_Data_en)에 의해 제1 포트선택신호(Load_P3)와 접지전압신호(Vss)중 하나를 선택하여 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들을 출력한다.
도 8은 본 발명의 실시 예에 따른 반도체 메모리장치의 라이트 타이밍도이고,
도 9는 본 발명의 실시 예에 따른 반도체 메모리장치의 리드 타이밍도이다.
상술한 도 5 내지 도 9를 참조하여 본 발명의 바람직한 실시 예에 따른 데이터라인을 억세스 동작을 상세히 설명한다.
먼저 데이터를 라이트할 때 데이터라인을 제어하는 동작을 설명한다. 데이터를 메모리 셀에 라이트하기위해 도 8의 Addre와 같이 어드레스가 입력되고 도 8의 Collat와 같은 컬럼래치신호(Collat)가 입력되면 컬럼디코더(도시하지 않음)는 컬럼선택신호(CSL)를 발생하여 비트라인과 입출력라인(IO0~IO511)을 연결한다. 그리고 라이트 제어부(200)는 도 8의 Write와 같은 라이트제어신호(Write)에 의해 인에이블되어 도 8의 Colcyc와 같은 컬럼싸이클신호(Colcyc)를 받아 입출력 드라이버 인에이블신호를 입출력 드라이버(250)로 출력한다. 이때 라이트하기 위한 직렬데이터는 제1 내지 제4 포트부(220, 222, 224, 226)로 인가되며, 제1 내지 제4 포트부(220, 222, 224, 226)는 직렬데이터를 받아 도 8의 PORT0~PORT3과 같이 512개의 병렬데이터로 각각 변환하여 제1 내지 제4 라이트용 버퍼부(230, 232, 234, 236)로 출력한다. 이때 제1 내지 제4 포트선택신호(Load_P0~Load_P3)는 도 8의 Collat와 같이 컬럼래치신호(Collat)의 한 싸이클 마다 발생된다. 제1 내지 제4 라이트용 버퍼부(230, 232, 234, 236)는 제1 내지 제4 포트선택신호(Load_P0~Load_P3)에 의해 도 8의 WD와 같이 총 512개의 라이트 데이터를 동시에 병렬로 데이터 라인(240)으로 출력한다.
제1 내지 제4 리드/라이트 데이터 제어부(210, 212, 214, 216)의 동작을 도 7을 참조하여 구체적으로 설명하면,
도 8과 같은 제1 포트선택신호(Load_P0)는 MUX(M1~M4)의 입력단(A)과 MUX(M1)의 입력단(B)으로 각각 인가되고, 접지전압신호(Vss)는 MUX(M2~M4)의 입력단(B)으로 인가된다. 이때 선택신호인 포트선택 디세이블신호(Prll_Data_en)가 도 8과 같이 하이 상태로 천이되면, MUX(M1)는 입력단(B)으로 입력된 제1 포트선택신호(Load_P0)를 선택하여 포트선택 버퍼인에이블신호를 출력하고, MUX(M2~M4)는 입력단(B)로 입력된 접지전압신호(Vss)를 선택하여 포트선택 버퍼 디세이블신호를 각각 출력한다.
도 8과 같은 제2 포트선택신호(Load_P1)는 MUX(M1~M4)의 입력단(A)과 MUX(M2)의 입력단(B)으로 각각 인가되고, 접지전압신호(Vss)는 MUX(M1, M3~M4)의 입력단(B)으로 인가된다. 이때 선택신호인 포트선택 디세이블신호(Prll_Data_en)가 도 8과 같이 하이 상태로 천이되면, MUX(M2)는 입력단(B)으로 입력된 제1 포트선택신호(Load_P1)를 선택하여 포트선택 버퍼인에이블신호를 출력하고, MUX(M2~M4)는 입력단(B)로 입력된 접지전압신호(Vss)를 선택하여 포트선택 버퍼 디세이블신호를 각각 출력한다.
도 8과 같은 제3 포트선택신호(Load_P2)는 MUX(M1~M4)의 입력단(A)과 MUX(M3)의 입력단(B)으로 각각 인가되고, 접지전압신호(Vss)는 MUX(M1~M2, M4)의 입력단(B)로 인가된다. 이때 선택신호인 포트선택 디세이블신호(Prll_Data_en)가 도 8과 같이 하이 상태로 천이되면, MUX(M2)는 입력단(B)으로 입력된 제3 포트선택신호(Load_P2)를 선택하여 포트선택 버퍼인에이블신호를 출력하고, MUX(M1~M2, M4)는 입력단(B)로 입력된 접지전압신호(Vss)를 선택하여 포트선택 버퍼 디세이블신호를 각각 출력한다.
도 8과 같은 제4 포트선택신호(Load_P3)는 MUX(M1~M4)의 입력단(A)과 MUX(M4)의 입력단(B)으로 각각 인가되고, 접지전압신호(Vss)는 MUX(M1~M3)의 입력단(B)으로 인가된다. 이때 선택신호인 포트선택 디세이블신호(Prll_Data_en)가 도 8과 같이 하이 상태로 천이되면, MUX(M4)는 입력단(B)으로 입력된 제4 포트선택신호(Load_P3)를 선택하여 포트선택 버퍼인에이블신호를 출력하고, MUX(M1~M3)는 입력단(B)로 입력된 접지전압신호(Vss)를 선택하여 포트선택 버퍼 디세이블신호를 각각 출력한다.
이렇게 하여 제1 라이트용 버퍼부(230)는 제1 포트부(220)로부터 출력된 512개의 데이터를 받아 제1 포트선택신호(Load_P0)에 의해 인에이블되는 도 8의 Port0와 같이 128개의 데이터를 버퍼링하여 데이터 라인(240)으로 출력한다. 제2 라이트용 버퍼부(232)는 제2 포트부(220)로부터 출력된 512개의 데이터를 받아 제2 포트선택신호(Load_P1)에 의해 인에이블되는 도 8의 Port1와 같이 128개의 데이터를 버퍼링하여 데이터 라인(240)으로 출력한다. 제3 라이트용 버퍼부(234)는 제3 포트부(224)로부터 출력된 512개의 데이터를 받아 제3 포트선택신호(Load_P2)에 의 해 인에이블되는 도 8의 Port2와 같이 128개의 데이터를 버퍼링하여 데이터 라인(240)으로 출력한다. 제4 라이트용 버퍼부(236)는 제4 포트부(226)로부터 출력된 512개의 데이터를 받아 제4 포트선택신호(Load_P3)에 의해 인에이블되는 도 8의 Port3과 같이 128개의 데이터를 버퍼링하여 데이터 라인(240)으로 출력한다. 따라서 제1 내지 제4 라이트용 버퍼부(230, 232, 234, 236)는 각각 128개의 데이터를 버퍼링하여 도 8의 WD와 같이 총 512개의 데이터를 동시에 데이터 라인(240)으로 출력한다.
상기 데이터 라인(240)으로 출력된 데이터는 입/출력 드라이버(250)로 인가되며, 입/출력 드라이버(250)는 라이트 제어부(200)로부터 출력된 입출력 드라이버 인에이블신호에 의해 데이터 라인(240)으로 인가된 데이터를 입/출력라인(I/O0~I/O511)으로 출력한다.
도 6 및 도 7과 도 9를 참조하여 데이터를 리드할 때 데이터라인을 제어하는 동작을 설명한다. 메모리 셀에 저장된 데이터를 리드하기 위해 도 9의 Addr과 같은 어드레스가 입력되고 도 9의 Collat와 같은 컬럼래치신호(Collat)가 입력되면 컬럼디코더(도시하지 않음)는 컬럼선택신호(CSL)를 발생하여 비트라인과 입출력라인(I/O0~I/O511)을 연결한다. 그리고 리드 제어부(300)는 도 9의 Write와 같이 인버터(I1)를 통해 반전된 라이트제어신호(Write)에 의해 인에이블되어 도 9의 컬럼싸이클신호(Colcyc)를 받아 입출력 센스앰프 인에이블신호를 입출력 센스앰프(350)로 출력한다. 이때 메모리 셀로부터 리드된 데이터는 입/출력 라인(I/O0~I/O511)을 통해 I/O 센스앰프(350)로 인가된다. 입출력 센스앰프(350)는 상기 리드 제어부(300)로부터 출력된 입출력 센스앰프 인에이블신호에 의해 인에이블되어 리드된 병렬데이터를 데이터라인(340)으로 출력한다. 이때 제1 내지 제4 포트선택신호(Load_P0~Load_P3)는 도 9의 Load_0~Load_3와 같이 컬럼래치신호(Collat)의 한 싸이클 마다 동시에 발생된다. 제1 내지 제4 리드용 버퍼부(330, 332, 334, 336)는 제1 내지 제4 포트선택신호(Load_P0~Load_P3)에 의해 도 9의 RD와 같이 리드 데이터를 동시에 제1 내지 제4 포트부(320, 322, 324, 326)로 출력한다. 상기 제1 내지 제4 포트부(320, 322, 324, 326)는 도 9의 Port0~Port3과 같이 동시에 리드데이터를 병렬로 출력한다.
제1 내지 제4 리드/라이트 데이터 제어부(210, 212, 214, 216)의 리드동작을 도 7을 참조하여 구체적으로 설명하면,
도 9와 같은 제1 포트선택신호(Load_P0)는 MUX(M1~M4)의 입력단(A)과 MUX(M1)의 입력단(B)으로 각각 인가되고, 접지전압신호(Vss)는 MUX(M2~M4)의 입력단(B)으로 인가된다. 이때 선택신호인 포트선택 디세이블신호(Prll_Data_en)가 도 9와 같이 하이 상태로 천이되면, MUX(M1)는 입력단(B)으로 입력된 제1 포트선택신호(Load_P0)를 선택하여 포트선택 버퍼인에이블신호를 출력하고, MUX(M2~M4)는 입력단(B)으로 입력된 접지전압신호(Vss)를 선택하여 포트선택 버퍼 디세이블신호를 각각 출력한다.
도 9와 같은 제2 포트선택신호(Load_P1)는 MUX(M1~M4)의 입력단(A)과 MUX(M2)의 입력단(B)으로 각각 인가되고, 접지전압신호(Vss)는 MUX(M1, M3~M4)의 입력단(B)으로 인가된다. 이때 선택신호인 포트선택 디세이블신호(Prll_Data_en)가 도 9와 같이 하이 상태로 천이되면, MUX(M2)는 입력단(B)으로 입력된 제1 포트선택신호(Load_P0)를 선택하여 포트선택 버퍼인에이블신호를 출력하고, MUX(M2~M4)는 입력단(B)로 입력된 접지전압신호(Vss)를 선택하여 포트선택 버퍼 디세이블신호를 각각 출력한다.
도 9와 같은 제3 포트선택신호(Load_P2)는 MUX(M1~M4)의 입력단(A)과 MUX(M3)의 입력단(B)으로 각각 인가되고, 접지전압신호(Vss)는 MUX(M1~M2, M4)의 입력단(B)로 인가된다. 이때 선택신호인 포트선택 디세이블신호(Prll_Data_en)가 도 9와 같이 하이 상태로 천이되면, MUX(M2)는 입력단(B)으로 입력된 제3 포트선택신호(Load_P2)를 선택하여 포트선택 버퍼인에이블신호를 출력하고, MUX(M1~M2, M4)는 입력단(B)로 입력된 접지전압신호(Vss)를 선택하여 포트선택 버퍼 디세이블신호를 각각 출력한다.
도 9와 같은 제4 포트선택신호(Load_P3)는 MUX(M1~M4)의 입력단(A)과 MUX(M4)의 입력단(B)으로 각각 인가되고, 접지전압신호(Vss)는 MUX(M1~M3)의 입력단(B)으로 인가된다. 이때 선택신호인 포트선택 디세이블신호(Prll_Data_en)가 도 9와 같이 하이 상태로 천이되면, MUX(M4)는 입력단(B)으로 입력된 제4 포트선택신호(Load_P3)를 선택하여 포트선택 버퍼인에이블신호를 출력하고, MUX(M1~M3)는 입력단(B)로 입력된 접지전압신호(Vss)를 선택하여 포트선택 버퍼 디세이블신호를 각각 출력한다.
이렇게 하여 제1 리드용 버퍼부(330)는 데이터 라인(340)으로부터 출력된 512개의 데이터를 받아 제1 포트선택신호(Load_P0)에 의해 인에이블되는 도 9의 Port0와 같이 128개의 데이터를 버퍼링하여 제1 포트부(320)으로 출력한다. 제2 리드용 버퍼부(332)는 데이터 라인(340)로부터 출력된 512개의 데이터를 받아 제2 포트선택신호(Load_P1)에 의해 인에이블되는 도 9의 Port1와 같이 128개의 데이터를 버퍼링하여 제2 포트부(322)으로 출력한다. 제3 리드용 버퍼부(334)는 데이터 라인(340)로부터 출력된 512개의 데이터를 받아 제3 포트선택신호(Load_P2)에 의해 인에이블되는 도 9의 Port2와 같이 128개의 데이터를 버퍼링하여 제3 포트부(324)로 출력한다. 제4 리드용 버퍼부(336)는 데이터라인(340)로부터 출력된 512개의 데이터를 받아 제4 포트선택신호(Load_P3)에 의해 인에이블되는 도 9의 Port3과 같이 128개의 데이터를 버퍼링하여 제4포트부(326)로 출력한다. 따라서 제1 내지 제4 리드용 버퍼부(320, 322, 324, 326)는 각각 128개의 데이터를 버퍼링하여 도 9의 WD와 같이 총 512개의 데이터를 동시에 제1 내지 제4 포트부(320, 322, 324, 326)로 각각 출력한다.
따라서 리드동작 시 임의의 한 컬럼싸이클을 통해 출력되는 데이터는 4개의 제1 내지 제4 포트부(320, 322, 324, 326)를 통해 동시에 각각 128비트 씩 총 512비트의 데이터가 출력되도록 되어 있다.
따라서 4개의 포트부(320, 322, 324, 326)를 가지는 다중 포트 메모리는 한 번의 컬럼리드 동작에 의해 128비트씩 총 512비트의 데이터를 출력하므로 데이터를 출력하는 시간은 시스템 클럭이 예를 들어 100MHz일 경우 0.5usec가 된다.
본 발명에서는 한 번에 하나의 포트부로 출력되는 데이터를 128비트로 예를 들어 설명하였으나, n비트 리드 및 라이트 데이터 각각의 데이터라인과 m개의 포트를 가지는 다중채널 메모리라면 n/m개씩 데이터가 나누어져 이에 대응하는 MUX를 각각의 포트에 구비되어야 한다.
상술한 바와 같이 본 발명은 다중포트를 갖는 반도체 메모리장치에서 지정된 포트에 한번에 데이터를 억세스하지 않고 모든 포트부로 동시에 데이터를 나누어 억세스하도록 하여 로우주파수(Low Frequency)장비에서도 테스트시간을 포트부의 개수의 배만큼 단축시킬 수 있으며, 이로 인해 생산성을 향상시킬 수 있는 이점이 있다.

Claims (18)

  1. (정정) 다중 포트를 갖는 반도체 메모리장치에 있어서,
    라이트제어신호(Write)에 의해 인에이블되어 컬럼싸이클신호(Colcyc)를 받아 입출력 드라이버 인에이블신호를 출력하는 라이트 제어부와,
    라이트를 위한 직렬 데이터를 받아 소정개수의 병렬 데이터로 변환하여 각각 출력하는 복수의 포트부들과,
    상기 복수의 포트부들 중 해당 포트를 선택하기 위한 복수의 포트선택신호(Load_P)들과 포트선택 디세이블신호(Prll_Data_en)를 받아 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들을 출력하는 복수의 리드/라이트 데이터 제어부들과,
    상기 복수의 리드/라이트 데이터 제어부로부터 출력된 포트선택 버퍼인에이블신호들에 의해 컬럼래치신호의 한 싸이클구간에서 상기 복수의 포트부들 중에 각 포트부로부터 출력된 병렬데이터를 버퍼링하여 데이터 라인들로 동시에 출력하는 복수의 라이트용 버퍼부들과,
    상기 데이터 라인들로부터 입력된 데이터를 받아 상기 리드/라이트 제어부로부터 출력된 입출력 드라이버 인에이블신호에 의해 데이터를 다수의 입출력 라인으로 각각 출력하는 입출력 드라이버를 포함함을 특징으로 하는 반도체 메모리장치의 데이터 억세스회로.
  2. (정정) 제1항에 있어서,
    상기 복수의 포트부들은 4개임을 특징으로 하는 반도체 메모리장치의 데이터 억세스회로.
  3. (정정) 제1항에 있어서,
    상기 4개의 포트부들 중 하나의 포트부는 각각 128비트의 데이터를 출력함을 특징으로 하는 반도체 메모리장치의 데이터 억세스회로.
  4. (정정) 제3항에 있어서,
    상기 복수의 리드/라이트 제어부는 상기 4개의 포트부들 중 하나의 포트부에서 128비트의 데이터를 선택하기 위한 포트선택 버퍼인에이블신호를 출력함을 특징으로 하는 반도체 메모리장치의 데이터 억세스회로.
  5. (정정) 제4항에 있어서,
    상기 복수의 버퍼는 상기 복수의 리드/라이트 제어부로부터 출력된 포트선택 버퍼인에이블신호에 의해 상기 4개의 포트부들로부터 각기 출력된 128비트의 데이터를 출력함을 특징으로 하는 반도체 메모리장치의 데이터 억세스회로.
  6. (정정) 제5항에 있어서,
    상기 복수의 리드/라이트 데이터 제어부는 각 포트부들로부터 각기 출력된 512비트의 데이터 중에 128비트만이 메모리 셀에 연결되도록 4개 단위로 연결된 복수의 MUX로 이루어지고, 상기 복수의 MUX는 4개단위로 해당 포트를 선택하기 위한 하나의 포트선택 인에이블신호를 출력함을 특징으로 하는 반도체 메모리장치의 데이터 억세스회로.
  7. (정정) 다중포트를 갖는 반도체 메모리장치에 있어서,
    반전된 라이트제어신호(Write)에 의해 인에이블되어 컬럼싸이클신호(Colcyc)를 받아 입출력 센스앰프 인에이블신호를 출력하는 리드제어부와,
    다수의 입/출력 라인으로부터 입력된 리드데이터를 받아 상기 리드제어부로부터 출력된 입출력 센스앰프 인에이블신호에 의해 리드데이터를 상기 복수의 데이터 라인으로 출력하는 입/출력 센스앰프와,
    복수의 포트선택신호(Load_P)들과 포트선택 디세이블신호(Prll_Data_en)를 받아 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들을 출력하는 복수의 리드/라이트 데이터 제어부들과,
    상기 복수의 리드/라이트 데이터 제어부로부터 출력된 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들에 의해 상기 데이터 라인들로부터 각각 입력된 병렬데이터를 버퍼링하여 복수의 포트부로 동시에 출력하는 다수의 리드용 버퍼부들과,
    상기 복수의 리드용 버퍼부들로부터 출력된 병렬데이터를 받아 직렬 데이터로 변환하여 출력하는 복수의 포트부들을 포함함을 특징으로 하는 반도체 메모리장치의 데이터 억세스회로.
  8. (정정) 제7항에 있어서,
    상기 복수의 포트부들은 4개임을 특징으로 하는 반도체 메모리장치의 데이터 억세스회로.
  9. (정정) 제8항에 있어서,
    상기 4개의 포트부들 중 하나의 포트부는 128비트의 데이터를 각각 출력함을 특징으로 하는 반도체 메모리장치의 데이터 억세스회로.
  10. (정정) 제9항에 있어서,
    상기 복수의 리드/라이트 제어부는 상기 4개의 포트부들 중 하나의 포트부에서 128비트의 데이터를 선택하기 위한 포트선택 버퍼인에이블신호를 출력함을 특징으로 하는 반도체 메모리장치의 데이터 억세스회로.
  11. (정정) 제10항에 있어서,
    상기 복수의 버퍼는 상기 복수의 리드/라이트 제어부로부터 출력된 포트선택 버퍼인에이블신호에 의해 상기 4개의 포트부들로부터 각기 출력된 128비트의 데이터를 출력함을 특징으로 하는 반도체 메모리장치의 데이터 억세스회로.
  12. (정정) 제11항에 있어서,
    상기 복수의 리드/라이트 데이터 제어부는 각 포트부들로부터 각기 출력된 512비트의 데이터 중에 128비트만이 메모리 셀에 연결되도록 4개 단위로 연결된 복수의 MUX로 이루어지고, 상기 복수의 MUX는 4개단위로 해당 포트를 선택하기 위한 하나의 포트선택 인에이블신호를 출력함을 특징으로 하는 반도체 메모리장치의 데이터 억세스회로.
  13. (정정) 다중 포트를 갖는 반도체 메모리장치에 있어서,
    라이트제어신호(Write)에 의해 인에이블되어 컬럼싸이클신호(Colcyc)를 받아 입출력 드라이버 인에이블신호를 출력하는 라이트 제어부와,
    라이트를 위한 직렬 데이터를 받아 소정개수의 병렬 데이터로 변환하여 각각 출력하고, 복수의 리드용 버퍼부들로부터 출력된 병렬데이터를 받아 직렬 데이터로 변환하여 출력하는 복수의 포트부들과,
    상기 복수의 포트부들 중 해당 포트부를 선택하기 위한 복수의 포트선택신호(Load_P)들과 포트선택 디세이블신호(Prll_Data_en)를 받아 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들을 출력하는 복수의 리드/라이트 데이터 제어부들과,
    상기 복수의 리드/라이트 데이터 제어부로부터 출력된 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들에 의해 컬럼래치신호의 한 싸이클구간에서 상기 복수의 포트부들 중에 각 포트부로부터 출력된 병렬데이터를 버퍼링하여 데이터 라인들로 동시에 출력하는 복수의 라이트용 버퍼부들과,
    상기 데이터 라인들로부터 입력된 데이터를 받아 상기 리드/라이트 제어부로부터 출력된 입출력 드라이버 인에이블신호에 의해 데이터를 다수의 입출력 라인으로 각각 출력하는 입출력 드라이버와,
    반전된 라이트제어신호(Write)에 의해 인에이블되어 컬럼싸이클신호(Colcyc)를 받아 입출력 센스앰프 인에이블신호를 출력하는 리드제어부와,
    다수의 입/출력 라인으로부터 입력된 리드데이터를 받아 상기 리드제어부로부터 출력된 입출력 센스앰프 인에이블신호에 의해 리드데이터를 상기 복수의 데이터 라인으로 출력하는 입/출력 센스앰프와,
    상기 복수의 리드/라이트 데이터 제어부로부터 출력된 포트선택 버퍼인에이블신호들과 포트선택 버퍼디세이블신호들에 의해 상기 데이터 라인들로부터 각각 입력된 병렬데이터를 버퍼링하여 상기 복수의 포트부들로 동시에 출력하는 다수의 리드용 버퍼부들을 포함함을 특징으로 하는 반도체 메모리장치의 데이터 억세스회로.
  14. (정정) 제13항에 있어서,
    상기 복수의 포트부들은 4개임을 특징으로 하는 반도체 메모리장치의 데이터 억세스회로.
  15. (정정) 제14항에 있어서,
    상기 4개의 포트부들 중 하나의 포트부는 128비트의 데이터를 출력함을 특징으로 하는 반도체 메모리장치의 데이터 억세스회로.
  16. (정정) 제15항에 있어서,
    상기 복수의 리드/라이트 제어부는 상기 4개의 포트부들 중 하나의 포트부에서 128비트의 데이터를 선택하기 위한 포트선택 버퍼인에이블신호를 출력함을 특징으로 하는 반도체 메모리장치의 데이터 억세스회로.
  17. (정정) 제16항에 있어서,
    상기 복수의 버퍼는 상기 복수의 리드/라이트 제어부로부터 출력된 포트선택 버퍼인에이블신호에 의해 상기 4개의 포트부들로부터 각기 출력된 128비트의 데이터를 출력함을 특징으로 하는 반도체 메모리장치의 데이터 억세스회로.
  18. (정정) 제17항에 있어서,
    상기 복수의 리드/라이트 데이터 제어부는 각 포트부들로부터 각기 출력된 512비트의 데이터 중에 128비트만이 메모리 셀에 연결되도록 4개 단위로 연결된 복수의 MUX로 이루어지고, 상기 복수의 MUX는 4개단위로 해당 포트를 선택하기 위한 하나의 포트선택 인에이블신호를 출력함을 특징으로 하는 반도체 메모리장치의 데이터 억세스회로.
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