KR20030069872A - 반도체 메모리 장치 및 제어 방법 - Google Patents

반도체 메모리 장치 및 제어 방법 Download PDF

Info

Publication number
KR20030069872A
KR20030069872A KR10-2003-0010648A KR20030010648A KR20030069872A KR 20030069872 A KR20030069872 A KR 20030069872A KR 20030010648 A KR20030010648 A KR 20030010648A KR 20030069872 A KR20030069872 A KR 20030069872A
Authority
KR
South Korea
Prior art keywords
data
write
write data
amplifier
input
Prior art date
Application number
KR10-2003-0010648A
Other languages
English (en)
Other versions
KR100518397B1 (ko
Inventor
후지사와히로키
Original Assignee
엘피다 메모리, 아이엔씨.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘피다 메모리, 아이엔씨. filed Critical 엘피다 메모리, 아이엔씨.
Publication of KR20030069872A publication Critical patent/KR20030069872A/ko
Application granted granted Critical
Publication of KR100518397B1 publication Critical patent/KR100518397B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

외부로부터 공급되는 시스템 클록과 데이터와 동기하여 입출력되는 데이터 스트로브 신호가 데이터 기록 및 판독 동작을 제어하는데 사용되는 반도체 메모리 장치에서, FIFO 메모리로부터 기록 앰프로 기록 데이터의 전송은 데이터 스트로브 신호에 의해 제어된다. 또한, 기록 데이터가 기록되는 어드레스에 대응하는 메모리 셀에 연결된 비트선과 기록 앰프를 접속시키기 위한 스위치는 시스템 클록에 동기하는 타이밍 신호에 대해 지연없이 구동된다. 버스트 입력되는 기록 데이터는 프리패치수 단위로 FIFO 메모리로부터 기록 앰프로 병렬로 전송된다.

Description

반도체 메모리 장치 및 제어 방법{SEMICONDUCTOR MEMORY DEVICE AND CONTROL METHOD}
발명의 배경
발명의 분야
본 발명은 반도체 메모리 장치에 관한 것으로, 특히, DDR(Double Data Rate) SDRAM(Sychronous DRAM)에 관한 것이다.
종래의 기술
DDR-SDRAM에서, 외부로부터 공급된 시스템 클록(CLK)과 전송 데이터와 동기하고 입출력되는 데이터 스트로브 신호(이하 DQS)가 데이터 기록 및 판독 동작을 제어하기 위해 사용된다.
DQS 신호는 JEDEC(Joint Electron Device Engineering Council) 규격에 의해 시스템 클록(CLK)과의 스큐(skew) 및 펄스폭이 규정되는 시스템 클록(CLK)과 동일한 주기의 일련의 펄스 신호이다.
데이터 기록 및 판독 동작을 제어하기 위해 DQS 신호와 시스템 클록(CLK)을 사용하는 제 1 내지 제 3의 종래 기술이 이하에 기재된다.
제 1의 종래 기술
제 1의 종래 기술의 반도체 메모리 장치의 구조를 도시하는 블록도인 도 1을 참조한다.
도 1에 도시된 바와 같이, 제 1의 종래 기술의 반도체 메모리 장치는 데이터가 저장되는 메모리 유닛(101), 메모리 유닛(101)으로부터 데이터를 기록하고 판독하는 동작을 제어하기 위한 주변 회로 유닛(102), 및 메모리 유닛(101)과 주변 회로 유닛(102)에 공급되는 각종 전원 전압을 발생시키기 위한 내부 전압 발생 회로(103)을 포함하는 구조이다.
메모리 유닛(101)은 격자형으로 배치된 다수의 메모리 셀로부터 구성된 메모리 셀 어레이(111), 메모리 셀에 저장된 데이터를 판독하기 위한 판독 앰프(113) 및 센스 앰프(112), 메모리 셀에 데이터를 기록하기 위한 기록 앰프(114), 및 데이터를 기록 또는 판독하는 메모리 셀에 액세스하기 위해 사용되는 어드레스 신호를 디코딩하기 위한 Y-디코더(115) 및 X-디코더(116)를 구비한다. 센스 앰프(112)는 메모리 셀 어레이(111)의 각 비트선(BL)에 판독 앰프(113) 및 기록 엠프(114)를 접속하기 위한 스위치(도시되지 않음)를 구비한다.
주변 회로 유닛(102)은 기록 앰프(114)에 입력되는 기록 데이터를 임시적으로 저장하기 위한 FIFO 메모리(121); 판독 앰프(113)로부터 출력되는 판독 데이터를 임시적으로 저장하기 위한 FIFO 메모리(122); 외부로부터 공급된 시스템 클록(CLK)으로부터 반도체 메모리 장치를 소정 타이밍에서 동작하도록 하기 위한 각종 타이밍 신호를 발생하는 타이밍 발생 회로(123); 소정의 동작 모드로 반도체 메모리 장치를 설정하기 위해 외부로부터 공급된 다양한 제어 명령을 디코드하기 위한 커맨드 디코더(124); 커맨드 디코더(124) 및 타이밍 발생 회로(123)의 출력 신호에 따라 메모리 셀 어레이(111)로부터 데이터의 판독 동작을 제어하기 위한 판독계 제어 회로(125); 커맨드 디코더(124) 및 타이밍 발생 회로(123)의 출력 신호에 따라 메모리 셀 어레이(111)에 데이터의 기록 동작을 제어하기 위한 기록계 제어 회로(126); 외부로부터 공급된 어드레스 신호를 임시적으로 유지하기 위한 래치 회로(128); 리프레시 동작을 제어하기 위한 리프레시 카운터(129); 커맨드 디코더(124) 및 타이밍 발생 회로(123)의 출력 신호에 따라 메모리 셀 어레이(111)의 Y(컬럼)-계 액세스 동작을 제어하기 위한 Y-계 제어 회로(130); 커맨드 디코더(124) 및 타이밍 발생 회로(123)의 출력 신호에 따라 메모리 셀 어레이(111)의 X(로우)-계 액세스 동작을 제어하기 위한 X-계 제어 회로(131); 메모리 셀에 결함이 발생할 때 결함 메모리 셀을 여분의 메모리 셀로 바꾸기 위해 Y-계에서 사용되는 프리디코더 구제 회로(132); 및 메모리 셀에 결함이 발생할 때 결함 메모리 셀을 여분의 메모리 셀로 바꾸기 위해 X-계에서 사용되는 프리디코더 구제 회로(133)를 포함하는 구조이다.
입력 회로(1341내지 1343)는 시스템 클록(CLK)(/CLK), 제어 커맨드(/RAS, /CAS, /WE 및 /CS), 및 어드레스 신호(Add) 각각이 주변 회로 유닛(102)에 공급되도록 하는 버퍼 회로이다. 메모리 셀 어레이(111)에 기록된 데이터(기록 데이터)는 입력 회로(1344)를 통해 FIFO 메모리(121)에 공급되고, 메모리 셀 어레이(111)로부터 판독되는 데이터는 버퍼 회로인 츨력 회로(1351)를 통해 외부로 공급된다. 이와 유사하게, 외부로부터 공급되는 DQS 신호는 입력 회로(1345)를 통해 주변 회로 유닛(102)에 공급되고, 판독계 제어 회로(125)에서 생성되는 DQS 신호는 출력 회로(1352)를 통해 외부로 공급된다.
DDR-SDRAM은 다수의 FIFO 메모리에 유지된 기록 데이터를 제어하고 기록 앰프에 데이터를 정송하기 위한 프리페치 메모리이다. 예를 들어, 프리패치 메모리에서 프리패치 수가 4이고 버스트 길이가 4이면, 매 기록 커맨드마다 4개의 기록 데이터가 연속적으로 입력되고, FIFO 메모리로부터 기록 앰프로 4개의 기록 데이터가 수집되고 전송된다. 또한, 버스트 길이가 8이고, 프리패치 수가 4이면, 매 기록 커맨드마다 8개의 기록 데이터가 연속적으로 입력되고, 4개의 기록 데이터마다 수집되며, FIFO 메모리로부터 기록 앰프로 전송된다.
따라서, 도 1에 도시되지는 않았지만, FIFO 메모리(121 및 122)는 기록 데이터 및 판독 데이터의 비트(8, 16 또는 32비트)와 동일한 수로 마련되고, 기록 앰프(114) 및 판독 앰프(113)는 기록 데이터와 판독 데이터의 각 비트에 대해 프리패치 수(2 또는 4)로 마련된다. 그 결과, FIFO 메모리(121 및 122)와 기록 앰프(114) 및 판독 앰프(113)는 기록 데이터와 판독 데이터의 비트수에 프리패치수를 곱한 수의 GIO선에 의해 각각 접속된다. 또한, 기록 앰프(114), 판독 앰프(113) 및 메모리 어레이(111)는 기록 데이터와 판독 데이터의 비트 수에 프리패치 수를 곱한 수의 LIO선에 의해 접속된다.
도 2의 타이밍 차트를 참조하여 도 1에 도시된 제 1의 종래 기술의 반도체 메모리 장치의 기록 및 판독 데이터의 동작을 설명한다. 도 2는 기록 레이턴시가 1이고, 판독 레이턴시가 2, 버스트 길이가 4이며, 프리패치 수가 4인 데이터 기록 및 판독 동작을 나타낸다.
제 1의 종래 기술의 반도체 메모리 장치는 시스템 클록(CLK)에 동기하여 메모리 셀 어레이(111)에 대한 데이터 판독과 데이터 기록의 동작이 제어된다.
도 2에 도시된 바와 같이, 데이터가 제 1의 종래 기술의 반도체 메모리 장치에 기록될 때, DQS 신호의 상승 에지 및 하강 에지에 동기하여 연속적으로 수신된 다수의 기록 데이터(DQ)가 FIFO 메모리(121)에 의해 병렬 데이터로 변환되며 임시적으로 유지된다. 데이터 입력이 완료된 후(데이터의 프리패치 수) 제1의 시스템 클록(CLK)(CLK=3)의 상승 에지에 동기하여 기록 앰프(114)에 전송된다(GIO). 도 2에서 GIO는 기록 데이터(#0 내지 #3)가 병렬로 전송되는 상태를 나타낸다.
반도체 메모리 장치가 외부로부터의 제어 커맨드에 의해 기록 모드(WRIT)로 설정되면, 커맨드 디코더(124)에서 생성된 데이터의 기록을 지시하는 기록 커맨드가 Y-계 제어 회로(130)에 공급된다. 또한, 타이밍 발생 회로(123)에 의해 발생된타이밍 신호는 상기 기록 앰프(114)에 대한 기록 데이터의 전송 타이밍과 동일한 시스템 클록(CLK)(도 2에서, CLK=3)의 상승 에지에서 Y-계 제어 회로(130)에 공급된다.
기록 어드레스에 대응하는 기록 앰프(114)와 비트선(BL)을 접속시키기 위해, Y-계 제어 회로(130)는 상기 타이밍 신호에 의거하여 센스 앰프(112)에 포함된 스위치(도시되지 않음)를 제어하기 위한 출력으로서 제어 신호(CYPLST)를 공급한다. 제어 신호(CYPLST)는 타이밍 신호의 입력으로부터 소정의 시간 간격을 지연하고 출력된다. 제어 신호(CYPLST)는 프리디코더 구제 회로(132)에서 프리디코딩 공정과 결함 메모리 셀 구제 공정에서 사용된다.
프리디코더 구제 회로(132)를 통해 Y-계 제어 회로(130)로부터 전송된 제어 신호(CYPLST)에 따라, Y-디코더(115)는 기록 어드레스의 디코딩 결과에 대응하는 센스 앰프(112)의 각 스위치를 ON시키기 위한 활성 신호(YS)를 공급한다.
FIFO 메모리(121)로부터 전송된 기록 데이터에 의거하여, 기록 앰프(114)는 기록 시스템 제어 회로(126)에서 생성된 제어 신호와 동기하여 메모리 셀에 데이터를 기록하기 위해 필요한 전압인 기록 전압(LIO)을 공급한다. 기록 앰프(114)로부터 공급된 기록 전압은 센스 앰프(112)의 스위치를 통해 메모리 셀 어레이(111)의 비트선(BL)에 공급되고, 기록 데이터는 디코딩 결과에 대응하는 각 메모리 셀에 기록된다.
한편, 데이터가 제 1의 종래 기술의 반도체 메모리 장치로부터 판독할때, 외부로부터의 제어 커맨드에 의해 반도체 메모리가 판독 모드(READ)로 설정되면, 커맨드 디코더(124)에서 생성된 데이터의 판독을 지시하는 판독 커맨드와 타이밍 발생 회로(123)에서 발생된 타이밍 신호는 시스템 클럭 CLK의 상승 에지에서 Y-계 제어 회로(130)에 각각 공급된다.
판독 어드레스에 대응하는 판독 앰프(113)를 비트선(BL)에 접속시키기 위해, Y-계 제어 회로(130)는 상기 타이밍 신호에 의거하여 센스 앰프(112)에 포함된 스위치(도시되지 않음)를 제어하기 위해 제어 신호(CYPLST)를 출력한다. 제어 신호(CYPLST)는 타이밍 신호의 입력으로부터 소정의 시간 지연되고, 출력된다.
프리디코더 구제 회로(132)를 통해 Y-계 제어 회로(130)로부터 전송된 제어 신호(CYPLST)에 따라, Y-디코더(115)는 판독 어드레스의 디코딩 결과에 대응하는 센스 앰프(112)의 각 스위치를 ON시키기 위해 활성 신호(YS)를 출력한다.
판독계 제어 회로(125)에서 생성된 제어 신호와 동기하는 판독 앰프(113)는 센스 앰프(112)에 의해 검출된 메모리 셀 어레이(111)의 각 데이터를 판독하고 판독된 데이터를 FIFO 메모리(122)에 전송한다. FIFO 메모리(122)는 판독 앰프(113)로부터 전송된 판독 데이터를 출력 회로(1351)를 통해 출력 단자(DQ)로부터 외부로 공급한다.
제 2의 종래 기술
제 2의 종래 기술의 반도체 메모리 장치의 구성을 도시하는 블록도인 도 3을 참조하여 설명한다.
도 3에 도시된 바와 같이, 제 2의 종래 기술의 반도체 메모리 장치는 DQS 신호가 기록계 제어 회로(226)에 공급되고, 기록 데이터를 임시적으로 저장하는 FIFO메모리(221)와 기록 앰프(214) 및 Y-계 제어 회로(230)가 기록계 제어 회로(226)의 출력 신호에 의해 제어된다는 점에서 제 1의 종래 기술과 상이하다. 그 외에 본 실시예의 구성은 제 1의 종래 기술과 동일하므로, 유사점에 대한 설명은 생략한다.
도 4는 도 3에 도시된 반도체 메모리 장치의 동작을 나타내는 타이밍 차트이다. 도 2와 같이, 도 4는 기록 레이턴시가 1이고, 판독 레이턴시가 2이며 버스트 길이가 4이고, 프리패치 수가 4인 기록 및 판독 데이터의 동작을 나타낸다.
제 2의 종래 기술의 반도체 메모리 장치는 시스템 클록(CLK)과 동기하여 모든 데이터 판독 동작을 제어하고 DQS 신호와 동기하여 메모리 유닛에 데이터를 기록하는 모든 동작을 제어하는 구성이다.
도 4에 도시된 바와 같이, 데이터가 제 2의 종래 기술의 반도체 메모리 장치에 기록될 때, 상승 에지와 하강 에지 각각과 동기하여 연속적으로 수신되는 다수의 기록 데이터(DQ)가 병렬 데이터로 전환되고 FIFO 메모리(221)에 임시적으로 저장된다. 데이터는 각 프리패치 수에 대한 최종 기록 데이터와 함께 입력되는 DQS 신호의 하강 에지와 동기하는 프리패치 수의 단위로 기록 앰프(224)에 전송된다(GIO). 도 4에 도시된 GIO의 상태는 기록 데이터(#0 내지 #3)가 병렬로 전송되는 경우이다.
반도체 메모리 장치가 외부로부터의 제어 커맨드에 의해 기록 모드(WRIT)로 설정되면, 데이터 기록을 지시하고 커맨드 디코더에서 생성되는 기록 커맨드가 Y-계 제어 회로(230)에 공급된다. 또한, 타이밍 발생 회로(223)에 의해 발생되는 타이밍 신호는 기록 앰프(214)에 대한 기록 데이터의 전송 타이밍과 동일한 DQS 신호의 하강 에지에서 Y-계 제어 회로(230)로 공급된다. 기록 어드레스에 대응하는 기록 앰프(214)를 비트선(BL)에 접속시키기 위해, Y-계 제어 회로(230)는 상기 타이밍 신호에 의거하여 센스 앰프(212)에 포함된 스위치(도시되지 않음)를 제어하기 위해 제어 신호(CYPLST)를 출력한다. 제어 신호(CYPLST)는 타이밍 신호의 입력으로부터 소정 시간 간격으로 지연된 후 출력된다. 제어 신호(CYPLST)는 프리디코더 구제 회로(232)에서 프리디코딩 공정 밀 결함 메모리 셀 구제 공정에서도 사용된다.
프리디코더 구제 회로(232)를 통해 Y-계 제어 회로(230)로부터 전송된 제어 신호(CYPLST)에 따라, Y-디코더(215)는 기록 어드레스의 디코딩 결과에 대응하는 센스 앰프(212)의 각 스위치를 ON시키기 위해 활성 신호(YS)를 출력한다.
이 때, FIFO 메모리(221)로부터 전송된 기록 데이터에 의거하여, 기록 앰프(214)는 기록계 제어 회로(226)에서 생성된 제어 신호와 동기하는 메모리 셀에 데이터를 기록하기 위해 필요한 전압인 기록 전압을 출력한다. 기록 앰프(214)로부터 공급된 기록 전압은 센스 앰프(212)의 스위치를 통해 메모리 셀 어레이(211)의 각 비트선(BL)에 공급되고, 기록 데이터는 디코딩 결과에 대응하는 메모리 셀에 기록된다.
제 2의 종래 기술의 반도체 장치로부터 데이터를 판독하는 것은 제 1의 종래 기술과 같이 시스템 클록(CLK)와 동기하여 제어되므로 그 공정에 대한 설명은 생략한다.
제 3의 종래 기술
제 3의 종래 기술의 반도체 메모리 장치의 구성을 나타내는 블록도인 도 5를참조하여 설명한다. 도 5에 도시된 제 3의 종래 기술의 반도체 메모리 장치는 일본 특개평 제 339957/2000호에 기재된 구성을 갖는다.
도 5에 도시된 바와 같이, 제 3의 종래 기술의 반도체 메모리 장치는 입력 버퍼(311 내지 316), 래치 회로(317), 컬럼 어드레스 래치(318), 카운터(319), 모드 설정 레지스터(320), 컬럼 프리디코더(321), 기록 제어 클록 발생 회로(322), 기록 드라이버(WD; 323), 메모리 셀 어레이(324), 컬럼 디코더(325) 및 로우 디코더(326)를 포함하는 구조를 갖는다.
입력 버퍼(311 내지 316)는 제 1 및 제 2의 종래 기술의 입력 회로에 대응하고, 래치 회로(317)는 제 1 및 제 2의 종래 기술의 FIFO 메모리에 대응하고, 컬럼 어드레스 래치(318) 및 카운터(319)는 제 1 및 제 2의 종래 기술의 래치 회로에 대응한다. 또한, 모드 설정 레지스터(320)는 제 1 및 제 2의 종래 기술의 컬럼 디코더에 대응하고, 컬럼 프리디코더(321)는 제 1 및 제 2의 종래 기술의 프리디코더 구제 회로에 대응하며, 기록 제어 클록 발생 회로(322)는 기록계 제어 회로에 대응한다. 또한, 기록 드라이버(WD; 323)는 제 1 및 제 2의 종래 기술의 기록 앰프에 대응하고, 컬럼 디코더(325)는 제 1 및 제 2의 종래 기술의 Y-디코더에 대응하며, 로우 디코더(326)는 제 1 및 제 2의 종래 기술의 X-디코더에 대응한다. 따라서, 이에 대한 상세한 설명은 생략한다.
도 6의 타이밍 차트를 참조하여 도 5에 도시된 제 3의 종래 기술의 반도체 메모리 장치에 데이터를 기록하는 동작을 설명한다. 도 6은 기록 레이턴시가 1이고, 판독 레이턴시가 2이고, 버스트 길이가 4이고, 프리패치 수가 4인 데이터를 기록 및 판독하기 위한 동작을 나타낸다. 또한, 상기 일본 특개평 제 339957/2000에서 데이터를 기록하기 위한 동작 중에는, 기록 드라이버(323)로부터 다수의 기록 데이터가 병렬로 공급되는 동작 및 센스 앰프의 각 스위치를 구동하기 위한 동작이 기재되어 있지 않으나, 이러한 동작은 당업자에게는 주지의 기술이므로, 이하의 설명은 이를 전제로 한다. 또한, 일본 특개평 제339957/2000에 데이터를 판독하기 위한 동작에 관해 기재되어 있지 아니하므로, 이하에서는 그 설명을 생략한다.
제 3의 종래 기술의 반도체 메모리 장치는 래치 회로(317)에 의해 저장된 기록 데이터가 버스트 입력시 DQS 신호와 동기하여 기록 드라이버(323)로 연속적으로 전송되고, 기록 드라이버(323)로부터 메모리 셀 어레이(324)로의 데이터 전송은 시스템 클록(CLK)에 의해 제어되는 구조를 갖는다.
도 6에 도시된 바와 같이, 제 3의 종래 기술의 반도체 메모리 장치에 데이터가 기록될 때, 외부로부터 수신된 기록 데이터(DQ)는 래치 회로(317)에 우선 받아들여진 후, 버스트 입력시 DQS 신호의 상승 에지 및 하강 에지와 동기하여 기록 드라이버(323)로 연속적으로 전송된다(WDn : 제 1 및 제 2의 종래 기술의 GIO에 대응).
반도체 메모리 장치가 외부로부터 제어 커맨드에 의해 기록 모드(WRIT)로 설정되면, 데이터의 기록을 지시하는 기록 커맨드가 모드 설정 레지스터(320)에서 생성되고 컬럼 디코더(325)로 공급된다. 시스템 클록(CLK)로부터 생성된 타이밍 신호에 의거하여, 컬럼 디코더(325)는 기록 어드레스의 디코딩 결과에 대응하는 센스 앰프(도시되지 않음)의 각 스위치를 ON시키기 위해 활성 신호(YS)를 출력한다.
이 때, 기록 드라이버(323)는 래치 회로(317)로부터 전송된 다수의 기록 데이터에 의거하여 기록 제어 클록 발생 회로(322)에서 발생된 제어 신호와 동기하여 각 기록 데이터마다 병렬로 기록 전압을 출력한다(LIO). 기록 드라이버(323)로부터 공급된 기록 전압은 센스 앰프(도시되지 않음)의 스위치를 통해 메모리 셀 어레이(324)의 각 비트선(BL)로 공급되고, 기록 데이터는 디코딩 결과에 대응하는 메모리 셀(MC)에 기록된다.
상술한 바와 같이, 종래 기술의 반도체 메모리 장치중에서, 제 1의 종래 기술의 반도체 메모리 장치는 시스템 클록(CLK)과 동기하여 데이터의 기록 및 판독 동작을 제어하고, 타이밍의 변동으로 인해 야기되는 오동작의 가능성이 제한되고, 신뢰성있는 동작을 기대할 수 있다.
그렇지만, 제 1의 종래 기술의 반도체 메모리 장치는 배선 용량의 감소 또는 구성 소자의 고속화로 인해서만 데이터의 기록 또는 판독 동작의 고속화가 실현될 수 있다는 문제가 있다. 최근에, 반도체 메모리 장치를 포함하는 시스템에서 CPU의 고속화를 진행한 결과, 반도체 기억 장치에 대한 액세스 타임에 의해 시스템의 처리 속도가 제어된다. 데이터를 기록 및 판독하는 동작의 고속화는 반도체 메모리 장치에 요구되는 중요한 성능이 되고 있다.
한편, 제 2의 종래 기술의 반도체 메모리 장치에서, 기록 데이터는 단일 기록 커맨드에 대해 버스트에 수신된 기록 데이터 중에서 각 프리패치 수에 대한 최종 기록 데이터와 함께 입력된 DQS 신호의 하강 에지와 동기하여 FIFO 메모리로부터 기록 앰프로 전송되고, 그 결과, 기록 데이터는 제 1의 종래 기술의 반도체 메모리 장치에서보다 빠른 tDS(tDS는 시스템 클록(CLK)에 대한 DQS 신호의 셋업 시간; 도 2 및 4 참조)인 속도로 FIFO 메모리로부터 기록 앰프로 전송될 수 있다.
그렇지만, 상술한 바와 같이, JEDEC 규격에서 DQS 신호는 DQS 신호와 시스템 클록(CLK)과의 스큐(tDS/tDSH; 도 2 및 도 4에 참조) 및 펄스폭만이 규정되어 있으므로, 시스템 클록(CLK)과 DQS 신호의 주기가 다르게 된다. 이러한 경우에, Y-디코더로부터 출력된 활성 신호(YS)의 펄스폭은 반도체 메모리 장치의 최소 동작 클록 레이트(tCKmin) 이하로 떨어지게 될 수 있으므로, LIO선의 이퀄라이즈 시간(하기에 설명)을 더 이상 확보하지 못하게 된다.
또한, 제 2의 종래 기술의 반도체 메모리 장치에서 도 4에 도시된 바와 같이 프리패치수의 기록 데이터를 수신한 직후, 모드가 기록 모드(READ)로 전환되면, FIFO 메모리로부터 기록 앰프로 기록 데이터가 이미 전송되고 있으므로, 기록 커맨드에 의해 생성되는 활성 신호(YS)의 출력을 중단시키지 않으면 데이터 기록 동작과 데이터 판독 동작이 동시에 수행되는 멀티-동작이 되버린다. 활성 신호(YS)의 출력은 도 4에 도시된 tDS 내에서 중단되어야 하지만, 시스템 클록(CLK)과 동기하여 생성된 판독 커맨드가 DQS 신호와 동기하여 생성된 활성 신호(YS)를 tDS 내에서 중단시키는 제어는 곤란하기 때문에, 데이터를 기록하기 위한 제어 신호와 데이터를 판독하기 위한 제어신호 사이에 충돌이 발생된다.
제 3의 종래 기술의 반도체 메모리 장치는 제 1 및 제 2의 종래 기술의 문제점을 해결하기 위해 제안된 구성예이고, 제 2의 종래 기술의 반도체 메모리 장치와 마찬가지로, 기록 데이터가 DQS 신호와 동기하여 래치 회로(FIFO 메모리)로부터 워드 드라이버(기록 앰프)로 전송되고, 제 1의 종래 기술에서와 마찬가지로, 활성 신호(YS)의 출력 타이밍과 워드 드라이버로부터의 기록 데이터가 시스템 클록(CLK)과 동기하는 구성이다. 이러한 구성을 사용하면 워드 드라이버에 대한 기록 데이터의 고속 전송을 실현할 수 있고 종래의 DQS 신호에서 주기 변동으로 인한 오작동을 방지할 수 있다.
그렇지만, 도 6에 도시된 바와 같이, 제 3의 종래 기술의 반도체 메모리 장치에서 기록 데이터는 버스트 입력시 DQS 신호와 동기하여 기록 앰프에 연속적으로 전송되고, 그 결과, 시스템 클록(CLK)의 주파수가 높은 최근의 반도체 메모리 장치에서 기록 데이터는 FIFO 메모리로부터 기록 앰프로 전송될 수 없다.
통상적으로, 기록 앰프는 메모리 셀 어레이 부근에 배치되고, FIFO 메모리는 입/출력 단자 부근에 배치되어, 기록 앰프와 FIFO 메모리(GIO선) 사이의 배선이 상당히 길어진다. 반도체 메모리 장치 내의 배선중에서, GIO선은 가장 무거운 부하로 된 배선이므로, GIO선을 통해 고속 클록과 동기하는 데이터를 전송하는 것이 어렵다. 제 3의 종래 기술의 반도체 메모리 장치에서, 직렬로 수신된 다수의 기록 데이터(직렬 데이터)가 기록 앰프 출력시 병렬 데이터로 변환되어야만 하므로, 기록 앰프의 회로 크기가 증가한다는 문제가 있다.
또한, DDR-SDRAM과 같은 반도체 메모리 장치는 이하에 기재되는 LIO 신의 이퀄라이즈 시간을 충분히 확보해야 한다.
최근의 반도체 메모리 장치에서, 기억 용량의 증대에 따라 메모리 셀 어레이의 크기(비트수)가 커지므로, 판독 앰프 및 기록 앰프와 비트선이 접속된 LIO선의부하 및 배선 길이가 증가하어, LIO선 구동 시 상승 시간 및 하강 시간이 길어지는 경향이 있다. 반도체 메모리 장치의 최소 동작 클록 레이트(tCKmin)는 기록 데이터에 의해 변위된 LIO선의 전위가 원래 상태로 돌아오기까지의 이퀄라이즈 시간에 의존한다. 예를 들어, 도 2에 도시된 바와 같이 기록 데이터가 입력된 후 리드 모드로 전환되고 기록 데이터에 의해 변위된 LIO선의 전위가 원래 상태로 돌아오기 전에 데이터가 기록되면, LIO선에 남아있는 전위는 센스 앰프에 의해 검출된 전압을 기록 앰프에서 올바른 데이터로서 판정할 수 없게 된다. 따라서, 기록 동작 직후에 판독 동작을 이행할 때, LIO선의 이퀄라이즈 시간을 충분히 확보해야만 한다.
본 발명의 목적은 고속으로 데이터 기록 동작을 수행할 수 있는 반도체 메모리 장치 및 상기 반도체 메모리 장치를 제어하는 방법을 제공하는 것이다.
상기와 같은 목적을 이루기 위해, 본 발명의 반도체 메모리 장치는 데이터 스트로브 신호에 의해 FIFO 메모리로부터 기록 앰프로의 기록 데이터의 전송이 제어된다. 따라서, 기록 데이터는 시스템 클록에 대한 데이터 스트로브 신호의 셋업 시간과 동일한 정도로 빠른 속도로 기록 앰프로 전송될 수 있다.
또한, 본 발명의 반도체 메모리 장치에서 기록 데이터를 기록하기 위한 어드레스에 대응하는 메모리 셀에 링크된 비트선과 기록 앰프를 접속시키기 위한 스위치는 시스템 클록과 동기하는 타이밍 신호에 대해 지연됨이 없이 구동된다. 이러한 형태의 구성에서, 데이터 기록후 메모리 셀 및 기록 앰프를 접속하는 LIO선에 대해 충분한 이퀄라이즈 시간을 확보할 수 있고, 그 결과, 종래의 반도체 메모리 장치에서보다 고속으로 데이터가 기록될 수 있다.
본 발명의 반도체 메모리 장치에서, 기록 커맨드 및 판독 커맨드의 처리는 시스템 클록과 동기하여 제어되고, 그 결과, 데이터 기록 동작 직후에 데이터 판독 동작으로 전환되더라도 기록 커맨드에 의거하여 공급되는 상기 스위치의 구동 신호는 판독 커맨드에 의해 쉽게 정지될 수 있다. 따라서 데이터 기록용 제어 신호와 데이터 판독용 제어 신호 사이에 충돌이 일어나지 않고, 데이터가 확실하게 판독될 수 있다.
또한, 본 발명의 반도체 메모리 장치에서 버스트 입력되는 기록 데이터는 프리패치수의 단위로 FIFO 메모리로부터 기록 앰프로 병렬로 전송된다. 이러한 형태의 구성에서, 시스템 클록의 주파수가 높더라도 기록 데이터는 기록 앰프로 신뢰성있게 전송될 수 있고, 그 결과, 데이터가 기록될 때 기능 불량 및 파손을 방지할 수 있다.
본 발명의 상기 및 다른 목적, 특징 및 장점은 첨부된 도면을 참조하여 이하에 명확히 기재한다.
도 1은 제 1의 종래 기술의 반도체 메모리 장치의 구성을 도시하는 블록도.
도 2는 도 1에 도시된 반도체 메모리 장치의 동작을 도시하는 타이밍 차트.
도 3은 제 2의 종래 기술의 반도체 메모리 장치의 구성을 도시하는 블록도.
도 4는 도 3에 도시된 반도체 메모리 장치의 동작을 도시하는 타이밍 차트.
도 5는 제 3의 종래 기술의 반도체 메모리 장치의 구성을 도시하는 블록도.
도 6은 도 5에 도시된 반도체 메모리 장치의 동작을 도시하는 타이밍 차트.
도 7은 본 발명의 반도체 메모리 장치의 구성예를 도시하는 블록도.
도 8은 도 7에 도시된 기록 앰프. 제 1의 기록계 제어 회로, 제 2의 기록계 제어 회로의 구성예를 도시하는 회로도.
도 9는 도 7에 도시된 Y-계 제어 회로의 구성예를 도시하는 회로도.
도 10은 도 7에 도시된 반도체 메모리 장치의 동작을 도시하는 타이밍 차트.
♠도면의 주요 부호에 대한 부호의 설명♠
1 : 메모리 유닛2 : 주변 회로 유닛
3 : 내부 전압 발생 회로11 : 메모리 셀 어레이
12 : 센스 앰프13 : 판독 앰프
14 : 기록 앰프15 : Y-디코더
16 : X-디코더21 및 22 : FIFO
23 : 타이밍 발생 회로24 : 커맨드 디코더
25 : 판독계 제어 회로26 : 제 1의 기록계 제어 회로
27 : 제 2의 기록계 제어 회로28 : 래치 회로
29 : 리프레시 카운터30 : Y-계 제어 회로
31 : X-계 제어 회로32 및 33 : 프리디코더 구제 회로
341-345 :입력 회로351-352: 출력 회로
본 발명의 반도체 메모리 장치의 구성예를 도시하는 블록도인 도 7을 참조한다. 도 8은 도 7에 도시된 제 1의 기록계 제어 회로, 제 2의 기록계 제어 회로 및 기록 앰프의 구성예를 도시하는 회로도이다. 도 9는 도7에 도시된 Y-계 제어 회로의 구성예를 도시하는 회로도이다.
도 7에 도시된 바와 같이, 본 발명의 반도체 메모리 장치는 데이터를 저장하는 메모리 유닛(1), 메모리 유닛(1)으로부터 데이터를 판독하고 기록하는 동작을 제어하기 위한 주변 회로 유닛(2), 및 메모리 유닛(1)과 주변 회로 유닛(2)에 공급되는 각종 전원 전압을 발생시키기 위한 내부 전압 발생 회로(3)를 포함하는 구조를 갖는다.
메모리 유닛(2)은 격자형으로 배치된 다수의 메모리 셀로 이루어진 메모리 셀 어레이(11), 메모리 셀에 저장된 데이터를 판독하기 위한 센스 앰프(12) 및 판독 앰프(13), 메모리 셀에 데이터를 기록하기 위한 기록 앰프(14), 및 데이터의 기록 및 판독용 메모리 셀에 억세스하기 위한 어드레스 신호를 디코딩하는 Y-디코더(15) 및 X-디코더(16)를 포함하는 구성을 갖는다. 센스 앰프(12)는 메모리 셀 어레이(11)의 비트선(BL) 각각과 기록 앰프(14) 및 판독 앰프(13)를 접속시키기 위한 스위치(도시되지 않음)를 제공한다.
주변 회로 유닛(2)은 기록 앰프(14)로부터 공급된 기록 데이터를 임시적으로 저장하기 위한 FIFO 메모리(21)와 판독 앰프(13)로부터 공급된 판독 데이터를 임시적으로 저장하기 위한 FIFO 메모리(22); 외부로부터 공급되는 시스템 클록(CLK)으로부터 소정 타이밍에서 반도체 메모리 장치를 동작시키기 위한 각종 타이밍 신호를 발생시키기 위해 타이밍 발생 회로(23); 반도체 메모리 장치를 소정의 동작 모드로 설정하기 위해 외부로부터 공급된 다양한 제어 커맨드를 디코딩하는 커맨드 디코더(24); 타이밍 발생 회로(23)와 커맨드 디코더(24)의 출력 신호에 따라 메모리 셀 어레이(11)로부터 데이터 판독 동작을 제어하기 위한 판독계 제어 회로(25); 타이밍 발생 회로(23)와 커맨드 디코더(24)의 출력 신호에 따라 기록 앰프(14)의동작을 제어하는 제 1의 기록계 제어 회로(26); 커맨드 디코더(24)의 출력 신호와 DQS 신호에 따라 FIFO 메모리(21)의 데이터 출력 타이밍을 제어하는 제 2의 기록계 제어 회로(27); 뢰부로부터 공급된 어드레스 신호를 임시적으로 저장하기 위한 래치 회로(28); 리프레시 동작을 제어하기 위한 리프레시 카운터(29); 커맨드 디코더(24)와 타이밍 발생 회로(23)의 출력 신호에 따라 메모리 셀 어레이(11)의 Y-(컬럼-)계에 대한 액세스를 제어하는 Y-계 제어 회로(30); 커맨드 디코더(24)와 타이밍 발생 회로(23)의 출력 신호에 따라 메모리 셀 어레이(11)의 X-(로우-)계에 대한 액세스를 제어하는 X-계 제어 회로(31); 결함이 발생시 메모리 셀을 여분의 메모리 셀로 전환하기 위해 Y-계에 사용되는 프리디코더 구제 회로(32) 및 결함 발생시 메모리 셀을 여분의 메모리 셀로 전환하기 위해 X-계에 사용되는 프리디코더 구제 회로(33)를 포함하는 구조를 갖는다.
시스템 클록 신호(CLK(/CLK)), 제어 커맨드(/RAS, /CAS, /WE 및 /CS) 및 어드레스 신호(Add)는 버퍼 회로인 입력 회로(341-343)를 통해 주변 회로(2)로 공급된다. 또한, 메모리 셀 어레이(11)에 기록된 데이터(기록 데이터)는 입력 회로(344)를 통해 FIFO 메모리(21)로 공급되고, 메모리 셀 어레이(11)로부터 판독된 데이터는 버퍼 회로인 출력 회로(351)를 통해 외부로 공급된다. 마찬가지로, 외부로부터 공급된 DQS 신호는 입력 회로(345)를 통해 주변 회로 유닛(2)으로 공급되고, 판독계 제어 회로(25)에서 생성되는 DQS 신호는 출력 회로(352)를 통해 외부로 공급된다.
제 1 내지 제 3의 종래 기술과 같이, 본 실시예의 반도체 메모리 장치는 프리패치 메모리이고, 도 7에 도시되지는 않았지만, FIFO 메모리(21 및 22)는 기록 데이터 및 판독 데이터의 각 비트(8, 16 또는 32비트)마다 마련되고, 판독 앰프(14) 및 기록 앰프(13)는 기록 데이터와 판독 데이터의 각 비트에 대해 프리패치 수(2 또는 4)만큼씩 마련된다. FIFO 메모리(21 및 22)는 기록 데이터와 판독 데이터의 비트수와 프리패치수를 곱한 수의 GIO선에 의해 기록 앰프(14)와 판독 앰프(13) 각각에 접속된다. 또한, 기록 앰프(14)와 판독 앰프(13)는 기록 데이터와 판독 데이터의 비트수와 프리패치수를 곱한 수의 LIO선에 의해 메모리 셀 어레이(11)에 접속된다.
도 8에 도시된 바와 같이, 제 1의 기록계 제어 회로(26)와 제 2의 지록계 제어 회로(27)는 논리 게이트로 이루어진다.
커맨드 디코더(24)에서 생성된 기록 커맨드(MDWRT)에 의거하여, 제 1의 기록계 제어 회로(26)는 시스템 클록(CLK)과 동기하여 기록 앰프(14)로부터 기록 데이터에 대응하는 기록 전압을 출력시키기 위한 게이트 신호를 생성한다.
제 2의 기록계 제어 회로(27)는 DQS 신호와 동기하여 FIFO 메모리(21)에 저장된 기록 데이터를 기록 앰프(14)로 전송시키기 위한 게이트 신호를 생성한다.
복수의 FIFO 메모리(21)와 기록 앰프(14)중에서, 도 8은 기록 데이터의 1-비트분을 처리하기 위해 사용되는 회로만을 도시한다. 또한, 도 8은 버스트 입력된 기록 데이터를 프리패치 수의 병렬 데이터로 변환하기 위한 직렬/병렬 변환 회로를 생략한 구조이다.
도 9에 도시된 바와 같이, Y-계 제어 회로(30)는 입력 신호를 임시적으로 저장하기 위한 래치 회로, 소정의 시간간격으로 신호를 지연시키기 위한 지연 회로, 및 다수의 논리 게이트를 포함하는 구조를 갖는다.
도 9에 도시된 MDCAT는 컬럼계(Y-계)의 동작 타이밍을 결정하기 위해 타이밍 발생 회로(23)로부터 공급되는 타이밍 신호이다. 도 9에 도시된 MDRDT는 커맨드 디코더(24)로부터 공급된 판독 커맨드이고, MDWRT는 커맨드 디코더(24)로부터 공급된 기록 커맨드이다. 도 9에 도시된 CYPLST는 프리디코더 구제 회로(32)를 통해 Y-계 제어 회로(30)로부터 Y-디코더(15)로 공급되는 제어 신호이다.
본 실시예의 Y-계 제어 회로(30)에서, 데이터 판독시에는 종래와 마찬가지로 tRCDmin(활성 커맨드의 입력으로부터 판독 커맨드(MDRDT)또는 기록 커맨드(MDWRT)가 수신되기까지의 시간 간격)을 고려하고, 타이밍 신호(MDCAT)의 수신으로부터 소정 시간만큼 지연시켜서 제어 신호(CYPLST)를 출력한다. 한편, 데이터 기록시, 제어 신호(CYPLST)는 타이밍 신호(MDCAT)의 수신으로부터 지연되는 일 없이 출력된다. 데이터 판독시, Y-계 제어 회로(30)는 커맨드 디코더(24)에서 생성된 판독 커맨드(MDRDT)가 공급된 후 타이밍 발생 회로(23)에서 발생된 타이밍 신호(MDCAT)가 공급된다. 한편, 데이터 기록시, 커맨드 디코더(24)에서 생성된 기록 커맨드(MDWRT)가 Y-계 제어 회로(30)에 공급된 후, Y-계 제어 회로(30)는, 버스트 입력된 기록 데이터중 기록 데이터의 프리패치수마다의 최종 기록 데이터와 함께 입력되는 DQS와 동기하여 타이밍 신호(DMCAT)가 타이밍 발생 회로(23)로부터 공급된다.
일반적으로, 데이터 기록시, 기록 모드로 설정되고나서 메모리 셀에 기록 데이터가 실제로 기록될 때까지 기록 데이터의 입력을 위한 시간과 기록 레이턴시가 요구된다. (본 실시예에서, 시스템 클록(CLK)의 3주기 이상). 제어 신호(CYPLST)는 데이터 판독시와 같이 tRCDmin을 고려할 필요가 없고 타이밍 신호(MDCAT)로부터 신호를 지연시키지 않고 출력되는 것이 바람직하다.
그러나, 제 1의 종래 기술에 기술된 반도체 메모리 장치에서, FIFO 메모리로부터 기록 앰프로의 데이터 전송 동작을 포함하는 데이터 기록 동작은 시스템 클록(CLK)과 동기하여 모두 제어되고, 따라서 도 2에 도시된 바와 같이 기록 앰프에 기록 데이터가 전송되고 나서 제어 신호(CYPLST)가 출력될 때 까지의 시간 간격이 짧아지게 된다. 그 결과, 타이밍 신호(MDCAT)로부터 지연없이 제어 신호(CYPLST)가 출력되면 입력 데이터가 확립되기 전에 기록 앰프가 동작할 가능성이 있다. 즉, 제 1의 종래 기술에서, 제어 신호(CYPLST)를 타이밍 신호(MDCAT)로부터 지연없이 출력하면 기록 데이터가 파괴될 위험이 있다.
제 2의 종래 기술의 반도체 메모리 장치는 데이터 판독 동작이 시스템 클록(CLK)에 의해 제어되고 데이터 기록 동작이 DQS 신호에 의해 제어되는 구성을 갖고; 이 반도체 메모리 장치는 데이터 기록시 타이밍 신호(MDCAT)에 대해 소정의 시간간격으로 제어 신호(CYPLST)가 지연되는 구성이고 도 9에 도시된 Y-계 제어 회로(30)를 적용시킬 수 없는 구성이며 비교 대상이 없는 구성이다. 또한, 제 3의 종래 기술의 반도체 메모리 장치에서 데이터 기록시의 제어 방법이 불분명하므로, 그 결과, 제 2의 종래 기술에서와 같이, 도 9에 도시된 Y-계 제어 회로(30)를 적용시킬 수 없고 비교 대상 외의 구성이다.
본 실시예에서, 후술하는 바와 같이, 기록 데이터는 FIFO 메모리(21)로부터 기록 앰프(14)로 DQS 신호와 동기하여 전송되고, 기록 데이터는 제 1의 종래 기술에서 보다 더 빨리 기록 앰프(tDS)로 전송된다. 따라서, 제어 신호(CYPLST)를 타이밍 신호(MDCAT)로부터 지연시키지 않고 출력하여도 기록 앰프(14)에서 입력 데이터의 확립을 위해 필요한 시간을 충분히 확보할 수 있다.
본 실시예의 상기 형태는 데이터 기록시 제어 신호(CYPLST)의 지연을 없앨 수 있으므로, 기록 앰프(14)로부터 기록 데이터의 출력 타이밍 및 활성 신호(YS)의 출력 타이밍은 제 1 및 제 2의 종래 기술에서보다 앞당겨질 수 있다.
도 7에 도시된 반도체 메모리 장치의 데이터의 기록 및 판독 동작을 도 10의 타이밍 차트를 참고하여 설명한다. 도 10은 기록 레이턴시(WL)가 1이고, 판독 레이턴시(RL)이 2, 버스트 길이가 4, 프리패치수가 4인 데이터 기록 및 판독 동작을 도시한다. 또한, 제어 신호(CYPLST), 확성 신호(YS) 및 LIO의 파선은본 발명의 반도체 기억 장치의 제어 방법이 사용되지 않는 경우(제어 신호(CYPLST)가 타이밍 신호(MDCAT)에 대해 지연되지 않을 때)의 파형을 나타낸다.
본 실시예의 반도체 메모리 장치는 DQS 신호에 의해 FIFO 메모리(21)로부터 기록 앰프(14)로 제어 데이터가 전송되고 시스템 클록(CLK)에 의해 Y-계 제어 회로(30)와 기록 앰프(14)로부터 메모리 셀 어레이(11)로 데이터의 전송을 제어하는 구성이다.
도 7에 도시된 반도체 메모리 장치에 데이터를 기록할 때, 도 10에 도시된DQS 신호의 상승 에지 및 하강 에지와 동기하여 연속적으로 수신되는 다수의 기록 데이터(DQ)의 각 데이터 비트는 병렬 데이터로 변환되고 FIFO 메모리(21)에 임시적으로 저장된다. 그리고, 제 2의 기록계 제어 회로(27)에서 생성된 제어 신호에 따라, 한번의 기록 커맨드에 의해 버스트 입력된 기록 데이터 중에서의 기록 데이터가 매 프리패치 수마다의 최종 데이터와 함께 입력된 DQS 신호의 하강 에지에서 기록 앰프(14)로 각각 전송된다(GIO).
본 실시예에서는 기록 데이터의 프리패치 수만큼의 데이터 비트 각각이 FIFO 메모리(21)로부터 기록 앰프(14)로 병렬로 전송되기 때문에, 제 3의 종래 기술에서와 같이 무거운 부하를 견디는 GIO 선을 통해 고속의 데이터 전송이 불필요하고, 따라서, 기록 데이터가 FIFO 메모리(21)로부터 기록 앰프(14)로 신뢰성있게 전송될 수 있다.
반도체 메모리 장치가 외부로부터 제어 커맨드에 의해 기록 모드(WRIT)로 설정될 때, 커맨드 디코더(24)에서 생성된 데이터의 기록을 지시하는 기록 커맨드가 Y-계 제어 회로(30)로 공급된다. 이와 동시에, 타이밍 발생 회로(23)에서 발생된 타이밍 신호(MDCAT)는 예를 들면, 프리패치수의 기록 데이터의 입력이 완료된 후 다음 주기(도 10에서 CLK=3)의 시스템 클록(CLK)의 상승 에지에서 Y-계 제어 회로(30)로 공급된다.
Y계 제어 회로(30)에 타이밍 신호(MDCAT)를 공급하는 타이밍이 프리패치수의 기록 데이터의 입력이 완료된 후 다음 주기의 시스템 클록(CLK)의 상승 에지일 필요는 없지만, 프리패치수의 기록 데이터의 입력이 완료된 후 시스템 클록(CLK)의소정 주기 후의 상승(또는 하강) 에지일 수도 있다.
Y-계 제어 회로(30)는 기록 어드레스에 대응하는 기록 앰프(14)와 비트선(BL)을 접속시키기 위해 타이밍 신호(MDCAT)에 의거하여 센스 앰프(12) 내에 스위치(도시되지 않음)를 제어하기 위해 제어 신호(CYPLST)를 공급한다. 본 실시예에서, 제어 신호(CYPLST)는 상술한 바와 같이 제어 신호(CYPLST)를 타이밍 신호(MDCAT)에 대해 지연시키지 않고 공급한다. 제어 신호(CYPLST)는 프리디코더 구제 회로(32)에 의해 프리디코딩 처리 및 결함 메모리 셀 구제 처리에서도 사용된다.
프리디코더 구제 회로(32)를 통해 Y-계 제어 회로(30)로부터 전송된 제어 신호(CYPLST)에 따라, Y-디코더(15)는 기록 어드레스의 디코딩 결과에 대응하는 센스 앰프(12) 내부의 각 스위치를 ON시키기 위한 활성 신호(YS)를 출력한다. FIFO 메모리(21)로부터 전송된 기록 데이터에 의거하여, 기록 앰프(14)는 제 1의 기록계 제어 회로(26)에서 생성된 제어 회로와 동기하여 메모리 셀에 데이터를 기록하는데 필요한 전압인 기록 전압을 출력한다(LIO). 기록 앰프(14)로부터 공급된 기록 전압은 메모리 셀 어레이(11)에서 센스 앰프(12) 내의 스위치를 통해 각 비트선(BL)으로 공급되고, 기록 데이터는 디코딩 결과에 대응하는 메모리 셀에 기록된다.
한편, 도 7에 도시된 반도체 메모리 장치로부터 데이터 판독시, 반도체 메모리 장치는 외부로부터 제어 커맨드에 의해 판독 모드(READ)로 설정되면, 타이밍 발생 회로(23)에서 발생되는 타이밍 신호와 커맨드 디코더(24)에서 생성된 데이터를 판독하라는 지시를 내리는 판독 커맨드가 시스템 클록(CLK)의 상승 에지에서 Y-계제어 회로(30)로 각각 공급된다.
판독 어드레스에 대응하는 판독 앰프(13)와 비트선(BL)을 접속시키기 위해, Y0계 제어 회로(30)는 상술한 타이밍 신호(MDCAT)에 의거하여 센스 앰프(12) 내부의 스위치(도시되지 않음)를 제어하기 위한 제어 신호(CYPLST)를 출력한다. 본 실시예에서, 제어 신호(CYPLST)는 상술한 바와 같이 타이밍 신호(MDCAT)로부터 소정의 지연 시간만큼 지연된 후 출력된다.
프리디코더 구제 회로(32)를 통해 Y-계 제어 회로(30)로부터 전송된 제어 신호(CYPLST)에 따라, Y-디코더(15)는 판독 어드레스의 디코딩 결과에 대응하는 센스 앰프(12)내의 각 스위치를 ON시키기 위한 활성 신호(YS)를 출력한다.
판독 앰프(13)는 판독계 제어 회로(25)에 의해 생성된 제어 신호와 동기하여 센스 앰프(12)에 의해 검출된 메모리 셀 어레이(11) 내의 데이터를 각각 판독하고 FIFO 메모리(22)로 전송한다. FIFO 메모리(22)는 판독 앰프(13)로부터 전송된 판독 데이터를 출력 회로(351)를 통해 출력 단자(DQ)로부터 외부로 출력한다.
상술한 바와 같이, 본 발명의 반도체 메모리 장치에서 DQS 신호에 의해 FIFO 메모리(21)로부터 기록 앰프(14)로의 데이터 전송을 제어함으로써 tDS(시스템 클록(CLK)에 대해 DQS 신호의 설정 시간 간격)만큼 기록 데이터를 기록 앰프(14)에 더 빨리 전송할 수 있다.
데이터 기록시, 타이밍 신호(MDCAT)에 대해 제어 신호(CYPLST)의 지연을 없애고, 도 10의 실선으로 도시된 바와 같이 기록 앰프(14)로부터의 기록 데이터와활성 신호(YS)의 출력 타이밍을 앞당김으로써 데이터 기록 후 LIO선의 이퀄라이즈 시간을 충분히 확보할 수 있다. 따라서 본 실시예는 종래 기술의 반도체 메모리 장치보다 더 빠른 속도로 데이터를 기록할 수 있다.
또한, 기록 커맨드와 판독 커맨드가 시스템 클록(CLK)과 동기하여 제어되므로, 데이터 기록 동작 직후에 데이터 판독 동작으로 전환되더라도 판독 커맨드에 따라 공급된 활성 신호(YS)가 판독 커맨드에 의해 쉽게 정지될 수 있다. 데이터 기록 동작 직후에 데이터 판독 동작으로 전환되더라도 데이터를 기록하기 위한 제어 신호와 데이터를 판독하기 위한 제어 신호 사이에 충돌이 없어지고, 데이터를 확실하게 판독할 수 있다.
마지막으로, 본 실시예의 반도체 메모리 장치에서, 직렬로 입력(버스트 입력)된 기록 데이터는 FIFO 메모리(21)에서 병렬 데이터로 변환되고 기록 데이터의 각 데이터 비트는 GIO선을 통해 기록 앰프(14)로 각각 전송되므로, 기록 데이터는 시스템 클록(CLK)의 주파수가 높더라도 기록 앰프(14)로 확실하게 전송될 수 있다. 그 결과, 본 실시예는 데이터 기록시 기록 데이터의 파괴 및 오동작을 방지할 수 있다.
상술한 바와 같이, 본 발명의 반도체 메모리 장치에서 DQS 신호에 의해 FIFO 메모리(21)로부터 기록 앰프(14)로의 데이터 전송을 제어함으로써 tDS(시스템 클록(CLK)에 대해 DQS 신호의 설정 시간 간격)만큼 기록 데이터를 기록 앰프(14)에 더 빨리 전송할 수 있다.
데이터 기록시, 타이밍 신호(MDCAT)에 대해 제어 신호(CYPLST)의 지연을 없애고, 도 10의 실선으로 도시된 바와 같이 기록 앰프(14)로부터의 기록 데이터와 활성 신호(YS)의 출력 타이밍을 앞당김으로써 데이터 기록 후 LIO선의 이퀄라이즈 시간을 충분히 확보할 수 있다. 따라서 본 실시예는 종래 기술의 반도체 메모리 장치보다 더 빠른 속도로 데이터를 기록할 수 있다.
또한, 기록 커맨드와 판독 커맨드가 시스템 클록(CLK)과 동기하여 제어되므로, 데이터 기록 동작 직후에 데이터 판독 동작으로 전환되더라도 판독 커맨드에 따라 공급된 활성 신호(YS)가 판독 커맨드에 의해 쉽게 정지될 수 있다. 데이터 기록 동작 직후에 데이터 판독 동작으로 전환되더라도 데이터를 기록하기 위한 제어 신호와 데이터를 판독하기 위한 제어 신호 사이에 충돌이 없어지고, 데이터를 확실하게 판독할 수 있다.
마지막으로, 본 실시예의 반도체 메모리 장치에서, 직렬로 입력(버스트 입력)된 기록 데이터는 FIFO 메모리(21)에서 병렬 데이터로 변환되고 기록 데이터의 각 데이터 비트는 GIO선을 통해 기록 앰프(14)로 각각 전송되므로, 기록 데이터는 시스템 클록(CLK)의 주파수가 높더라도 기록 앰프(14)로 확실하게 전송될 수 있다. 그 결과, 본 실시예는 데이터 기록시 기록 데이터의 파괴 및 오동작을 방지할 수 있다.
본 발명의 양호한 실시예를 특정예를 사용하여 기재하였으나, 본 발명은 청구항의 본질 및 범위에서 벗어나지 않는 범위 내에서 다양한 변형 및 수정을 가할 수 있다.

Claims (6)

  1. 외부로부터 공급되는 시스템 클록 및 데이터와 동기하여 입출력되는 데이터 스트로브 신호를 사용하여 상기 데이터 기록 및 판독 동작이 제어되는 반도체 메모리 장치에 있어서,
    외부로부터 입력되는 기록 대상인 기록 데이터를 임시적으로 저장하는 다수의 FIFO 메모리;
    외부로부터 입력되는 어드레스에 대응하는 메모리 셀에 상기 기록 데이터를 기록하기 위한 다수의 기록 앰프;
    한번의 기록 커맨드로 버스트 입력되는 상기 기록 데이터 중, 기록 데이터의 매 프리패치수 마다의 최종 데이터와 함께 입력되는 상기 데이터 스트로브 신호와 동기하여 상기 FIFO 메모리로부터 상기 기록 앰프로 상기 기록 데이터를 전송시키기 위한 제 1의 제어 신호를 생성하는 제 1의 기록계 제어 회로;
    상기 기록 데이터가 기록되는 어드레스에 대응하는 메모리 셀에 접속하는 비트선과 상기 기록 앰프를 접속하는 다수의 스위치를, 상기 시스템 클록 중, 상기 기록 데이터의 최종 데이터의 입력이 완료된 후 소정의 사이클의 펄스 에지에 동기하여 구동하기 위한 제 2의 제어 신호를 생성하는 Y-계 제어 회로; 및
    상기 메모리 셀에 데이터를 기록하기 위해 필요한 전압인 기록 전압을, 상기 시스템 클록 중, 상기 기록 데이터의 최종 데이터의 입력이 완료된 후 소정의 주기 후의 펄스 에지에 동기하는 상기 기록 데이터에 의거하여 상기 기록 앰프로부터 출력시키는 제 3의 제어 신호를 생성하는 제 2의 기록계 제어 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 FIFO 메모리는 상기 버스트 입력되는 상기 기록 데이터를 상기 프리패치수의 단위로 병렬 출력하기 위한 직렬-병렬 변환 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 Y-계 제어회로는
    상기 메모리 셀에 저장된 데이터를 판독하기 위한 판독 커맨드를 수신할 때는, 상기 시스템 클록과 동기하는 타이밍 신호로부터 소정의 시간간격으로 상기 제 2의 제어 신호를 지연시켜 출력하고,
    상기 메모리 셀에 상기 기록 데이터를 기록하기 위한 기록 커맨드를 수신할 때에는, 상기 시스템 클록과 동기하는 타이밍 신호로부터 상기 제 2의 제어 신호가 지연되지 않고 출력되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 외부로부터 입력된 데이터이며 기록 대상인 기록 데이터를 임시적으로 저장하기 위한 다수의 FIFO 메모리와 외부로부터 입력된 어드레스에 대응하는 메모리 셀에 상기 기록 데이터를 기록하기 위한 다수의 기록 앰프를 구비하고, 외부로부터공급된 시스템 클록과 데이터와 동기하여 입출력되는 데이터 스트로브 신호를 사용하여 상기 데이터 기록 판독 동작을 제어하는 반도체 메모리 장치의 제어 방법에 있어서,
    상기 제어 방법은:
    한번의 기록 커맨드로 버스트 입력되는 기록 데이터 중에서, 프리패치수의 최종 기록 데이터와 함께 입력되는 상기 데이터 스트로브 신호와 동기하여 상기 FIFO 메모리로부터 상기 기록 앰프로 상기 기록 데이터가 전송되고;
    상기 시스템 클록 중에서, 기록 데이터의 최종 데이터의 입력이 완료된 후 소정의 주기 후의 펄스 에지와 동기하여 상기 기록 데이터가 기록되는 어드레스에 대응하는 메모리 셀에 연결된 비트선을 상기 기록 앰프에 접속시키기 위한 다수의 스위치를 구동하며;
    상기 기록 데이터에 의거하여 상기 기록 앰프로부터 상기 메모리 셀에 데이터를 기록하기 위해 필요한 전압인 기록 전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치의 제어 방법.
  5. 제 4항에 있어서,
    버스트 입력된 상기 기록 데이터는 상기 프리패치수 단위로 병렬로 전송되는 것을 특징으로 하는 반도체 메모리 장치의 제어 방법.
  6. 제 4항에 있어서,
    상기 메모리 셀에 저장된 데이터를 판독하기 위한 판독 커맨드가 발현되면, 상기 스위치는 상기 시스템 클록과 동기하는 타이밍 신호로부터 소정의 시간 간격만큼 지연된 후 구동되고,
    상기 메모리 셀에 상기 기록 데이터를 기록하기 위해 기록 커맨드가 발현되면, 상기 스위치는 상기 시스템 클록과 동기하는 타이밍 신호로부터 지연없이 구동되는 것을 특징으로 하는 반도체 메모리 장치의 제어 방법.
KR10-2003-0010648A 2002-02-21 2003-02-20 반도체 메모리 장치 및 제어 방법 KR100518397B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2002-00044676 2002-02-21
JP2002044676A JP2003249077A (ja) 2002-02-21 2002-02-21 半導体記憶装置及びその制御方法

Publications (2)

Publication Number Publication Date
KR20030069872A true KR20030069872A (ko) 2003-08-27
KR100518397B1 KR100518397B1 (ko) 2005-09-29

Family

ID=27678453

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0010648A KR100518397B1 (ko) 2002-02-21 2003-02-20 반도체 메모리 장치 및 제어 방법

Country Status (3)

Country Link
US (1) US6771552B2 (ko)
JP (1) JP2003249077A (ko)
KR (1) KR100518397B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9275703B2 (en) 2012-06-29 2016-03-01 SK Hynix Inc. Semiconductor integrated circuit with stack package structure

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6950954B1 (en) * 2000-10-26 2005-09-27 Cypress Semiconductor Corporation Method and circuit for synchronizing a write operation between an on-chip microprocessor and an on-chip programmable analog device operating at different frequencies
US8160864B1 (en) 2000-10-26 2012-04-17 Cypress Semiconductor Corporation In-circuit emulator and pod synchronized boot
US7765095B1 (en) 2000-10-26 2010-07-27 Cypress Semiconductor Corporation Conditional branching in an in-circuit emulation system
US8176296B2 (en) 2000-10-26 2012-05-08 Cypress Semiconductor Corporation Programmable microcontroller architecture
US8149048B1 (en) 2000-10-26 2012-04-03 Cypress Semiconductor Corporation Apparatus and method for programmable power management in a programmable analog circuit block
US8103496B1 (en) 2000-10-26 2012-01-24 Cypress Semicondutor Corporation Breakpoint control in an in-circuit emulation system
US6724220B1 (en) 2000-10-26 2004-04-20 Cyress Semiconductor Corporation Programmable microcontroller architecture (mixed analog/digital)
US7406674B1 (en) 2001-10-24 2008-07-29 Cypress Semiconductor Corporation Method and apparatus for generating microcontroller configuration information
US8078970B1 (en) 2001-11-09 2011-12-13 Cypress Semiconductor Corporation Graphical user interface with user-selectable list-box
US8042093B1 (en) 2001-11-15 2011-10-18 Cypress Semiconductor Corporation System providing automatic source code generation for personalization and parameterization of user modules
US8069405B1 (en) 2001-11-19 2011-11-29 Cypress Semiconductor Corporation User interface for efficiently browsing an electronic document using data-driven tabs
US7770113B1 (en) 2001-11-19 2010-08-03 Cypress Semiconductor Corporation System and method for dynamically generating a configuration datasheet
US6971004B1 (en) 2001-11-19 2005-11-29 Cypress Semiconductor Corp. System and method of dynamically reconfiguring a programmable integrated circuit
US7844437B1 (en) 2001-11-19 2010-11-30 Cypress Semiconductor Corporation System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit
US7774190B1 (en) 2001-11-19 2010-08-10 Cypress Semiconductor Corporation Sleep and stall in an in-circuit emulation system
US8103497B1 (en) 2002-03-28 2012-01-24 Cypress Semiconductor Corporation External interface for event architecture
US7308608B1 (en) 2002-05-01 2007-12-11 Cypress Semiconductor Corporation Reconfigurable testing system and method
US7761845B1 (en) 2002-09-09 2010-07-20 Cypress Semiconductor Corporation Method for parameterizing a user module
KR100522426B1 (ko) 2003-04-29 2005-10-20 주식회사 하이닉스반도체 반도체 기억 소자에서 쓰기 데이터 정렬을 위한 회로
KR100546338B1 (ko) * 2003-07-04 2006-01-26 삼성전자주식회사 데이터 비트 수에 따라 데이터 스트로브 신호를선택적으로 출력하는 버퍼 회로 및 시스템
US6922367B2 (en) * 2003-07-09 2005-07-26 Micron Technology, Inc. Data strobe synchronization circuit and method for double data rate, multi-bit writes
KR100521049B1 (ko) 2003-12-30 2005-10-11 주식회사 하이닉스반도체 더블 데이터 레이트 싱크로너스 디램의 쓰기 회로
KR100558557B1 (ko) * 2004-01-20 2006-03-10 삼성전자주식회사 반도체 메모리 장치에서의 데이터 샘플링 방법 및 그에따른 데이터 샘플링 회로
KR100593442B1 (ko) * 2004-02-06 2006-06-28 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법
US7295049B1 (en) 2004-03-25 2007-11-13 Cypress Semiconductor Corporation Method and circuit for rapid alignment of signals
KR100605590B1 (ko) * 2004-05-10 2006-07-31 주식회사 하이닉스반도체 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치
US8286125B2 (en) 2004-08-13 2012-10-09 Cypress Semiconductor Corporation Model for a hardware device-independent method of defining embedded firmware for programmable systems
US8082531B2 (en) 2004-08-13 2011-12-20 Cypress Semiconductor Corporation Method and an apparatus to design a processing system using a graphical user interface
US8069436B2 (en) 2004-08-13 2011-11-29 Cypress Semiconductor Corporation Providing hardware independence to automate code generation of processing device firmware
US7082073B2 (en) * 2004-12-03 2006-07-25 Micron Technology, Inc. System and method for reducing power consumption during extended refresh periods of dynamic random access memory devices
US7332976B1 (en) 2005-02-04 2008-02-19 Cypress Semiconductor Corporation Poly-phase frequency synthesis oscillator
US7075855B1 (en) * 2005-02-08 2006-07-11 International Business Machines Corporation Memory output timing control circuit with merged functions
US7400183B1 (en) 2005-05-05 2008-07-15 Cypress Semiconductor Corporation Voltage controlled oscillator delay cell and method
US8089461B2 (en) 2005-06-23 2012-01-03 Cypress Semiconductor Corporation Touch wake for electronic devices
KR100605607B1 (ko) * 2005-06-30 2006-08-01 주식회사 하이닉스반도체 반도체 메모리 장치
US8085067B1 (en) 2005-12-21 2011-12-27 Cypress Semiconductor Corporation Differential-to-single ended signal converter circuit and method
KR100722775B1 (ko) * 2006-01-02 2007-05-30 삼성전자주식회사 반도체 장치의 지연동기루프 회로 및 지연동기루프제어방법
US8067948B2 (en) 2006-03-27 2011-11-29 Cypress Semiconductor Corporation Input/output multiplexer bus
JP4221423B2 (ja) * 2006-08-09 2009-02-12 エルピーダメモリ株式会社 コマンド制御回路
JP4470183B2 (ja) 2006-08-28 2010-06-02 エルピーダメモリ株式会社 半導体記憶装置
US8775701B1 (en) 2007-02-28 2014-07-08 Altera Corporation Method and apparatus for source-synchronous capture using a first-in-first-out unit
US8130025B2 (en) 2007-04-17 2012-03-06 Cypress Semiconductor Corporation Numerical band gap
US8026739B2 (en) 2007-04-17 2011-09-27 Cypress Semiconductor Corporation System level interconnect with programmable switching
US7737724B2 (en) 2007-04-17 2010-06-15 Cypress Semiconductor Corporation Universal digital block interconnection and channel routing
US8516025B2 (en) 2007-04-17 2013-08-20 Cypress Semiconductor Corporation Clock driven dynamic datapath chaining
US8092083B2 (en) 2007-04-17 2012-01-10 Cypress Semiconductor Corporation Temperature sensor with digital bandgap
US8040266B2 (en) 2007-04-17 2011-10-18 Cypress Semiconductor Corporation Programmable sigma-delta analog-to-digital converter
US9564902B2 (en) 2007-04-17 2017-02-07 Cypress Semiconductor Corporation Dynamically configurable and re-configurable data path
US8266575B1 (en) 2007-04-25 2012-09-11 Cypress Semiconductor Corporation Systems and methods for dynamically reconfiguring a programmable system on a chip
US8065653B1 (en) 2007-04-25 2011-11-22 Cypress Semiconductor Corporation Configuration of programmable IC design elements
US9720805B1 (en) 2007-04-25 2017-08-01 Cypress Semiconductor Corporation System and method for controlling a target device
US8049569B1 (en) 2007-09-05 2011-11-01 Cypress Semiconductor Corporation Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes
KR100930401B1 (ko) * 2007-10-09 2009-12-08 주식회사 하이닉스반도체 반도체 메모리 장치
JP5579972B2 (ja) * 2008-08-01 2014-08-27 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置及び半導体記憶装置のテスト方法
JP2010170597A (ja) * 2009-01-20 2010-08-05 Elpida Memory Inc 半導体記憶装置及びそのリードプリアンブル信号の制御方法、並びにデータ伝送システム
US9448964B2 (en) 2009-05-04 2016-09-20 Cypress Semiconductor Corporation Autonomous control in a programmable system
CN102298974A (zh) * 2011-05-31 2011-12-28 四川长虹电器股份有限公司 自适应新型内存匹配数据选通脉冲的方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5255238A (en) * 1988-09-08 1993-10-19 Hitachi, Ltd. First-in first-out semiconductor memory device
US6374313B1 (en) * 1994-09-30 2002-04-16 Cirrus Logic, Inc. FIFO and method of operating same which inhibits output transitions when the last cell is read or when the FIFO is erased
JP2000339957A (ja) 1999-05-31 2000-12-08 Toshiba Microelectronics Corp 半導体記憶装置
JP3415586B2 (ja) 1999-12-16 2003-06-09 エヌイーシーマイクロシステム株式会社 同期型ｄｒａｍ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9275703B2 (en) 2012-06-29 2016-03-01 SK Hynix Inc. Semiconductor integrated circuit with stack package structure

Also Published As

Publication number Publication date
US6771552B2 (en) 2004-08-03
KR100518397B1 (ko) 2005-09-29
US20030156481A1 (en) 2003-08-21
JP2003249077A (ja) 2003-09-05

Similar Documents

Publication Publication Date Title
KR100518397B1 (ko) 반도체 메모리 장치 및 제어 방법
US8154933B2 (en) Mode-register reading controller and semiconductor memory device
KR100270346B1 (ko) 스탠바이시의 소비 전력을 저감할 수 있는 동기형 반도체 기억장치
US6459641B2 (en) Semiconductor memory device
US6445642B2 (en) Synchronous double data rate DRAM
US7102960B2 (en) Semiconductor memory device
US7113446B2 (en) Latch circuit and synchronous memory including the same
US20060168470A1 (en) Random access memory with post-amble data strobe signal noise rejection
KR20190022965A (ko) 메모리 시스템, 및 이를 위한 메모리 모듈과 반도체 메모리 장치
JP3177094B2 (ja) 半導体記憶装置
US6208582B1 (en) Memory device including a double-rate input/output circuit
JPH11162170A (ja) 半導体メモリ装置及びカラム選択制御方法
US6396747B2 (en) Semiconductor memory device capable of high speed input/output of wide bandwidth data by improving usage efficiency of external data bus
US6982923B2 (en) Semiconductor memory device adaptive for use circumstance
US6636443B2 (en) Semiconductor memory device having row buffers
US7120067B2 (en) Memory with data latching circuit including a selector
KR100430658B1 (ko) Ｃａｓ 레이턴시가 1 동작과 ｃａｓ 레이턴시가 2 이상인동작을 양립시키는 것이 가능한 반도체 기억 장치
US6324116B1 (en) Merged semiconductor device having DRAM and SRAM and data transferring method using the semiconductor device
US10535395B2 (en) Memory device with improved latency and operating method thereof
US10832759B2 (en) Half-width, double pumped data path
JPH0770213B2 (ja) 半導体メモリ装置
US6504767B1 (en) Double data rate memory device having output data path with different number of latches
JP4881911B2 (ja) 半導体記憶装置
US7230858B2 (en) Dual frequency first-in-first-out structure

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120907

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20130903

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee