JP3415586B2 - 同期型ｄｒａｍ - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、同期型ＤＲＡＭに
関し、より詳細には、ダブルデータレートの同期型ＤＲ
ＡＭ（以下、ＤＤＲ−ＳＤＲＡＭと呼ぶ）の書込み及び
読出し動作の同期制御を行う回路構成に関するものであ
る。
関し、より詳細には、ダブルデータレートの同期型ＤＲ
ＡＭ（以下、ＤＤＲ−ＳＤＲＡＭと呼ぶ）の書込み及び
読出し動作の同期制御を行う回路構成に関するものであ
る。
【０００２】
【従来の技術】ＤＤＲ−ＳＤＲＡＭでは、外部から入力
されるシステムクロック、及び、転送データと同期して
入出力されるデータストローブ信号の２種類が利用さ
れ、双方とも同じ周期を有する。ライト及びリード動作
の制御は、システムクロック及びデータストローブ信号
に基づいて行われる。システムクロック及びデータスト
ローブ信号については、ＪＥＤＥＣスペックによってそ
の規格が定められている。例えば、双方の信号の時間差
を示すクロック入力遅延時間Ｔｄは、このＪＥＤＥＣス
ペックにより、クロック信号周期Ｔｃｋの７５％〜１２
５％の時間であると決められている。
されるシステムクロック、及び、転送データと同期して
入出力されるデータストローブ信号の２種類が利用さ
れ、双方とも同じ周期を有する。ライト及びリード動作
の制御は、システムクロック及びデータストローブ信号
に基づいて行われる。システムクロック及びデータスト
ローブ信号については、ＪＥＤＥＣスペックによってそ
の規格が定められている。例えば、双方の信号の時間差
を示すクロック入力遅延時間Ｔｄは、このＪＥＤＥＣス
ペックにより、クロック信号周期Ｔｃｋの７５％〜１２
５％の時間であると決められている。
【０００３】図５は、従来のＤＤＲ−ＳＤＲＡＭのライ
ト動作時の信号の流れを示すブロック図である。システ
ムクロックＣＬＫは、ＳＡ同期用信号としてコマンドデ
コーダ２、ライトタイミング発生部３、及び、システム
同期用ラッチ８に供給され、データストローブ信号ＤＱ
Ｓは、システム同期用ラッチ８の前段に配置されるデー
タラッチ７にＳＣラッチ信号として供給される。データ
ラッチ７は、データストローブ信号ＤＱＳに同期して入
力データＤＱをラッチする。その後、システム同期用ラ
ッチ８は、システムクロックＣＬＫに同期して、データ
ラッチ７のラッチ内容をラッチする。ＤＤＲ−ＳＤＲＡ
Ｍは、ライト及びリード動作がシステムクロックＣＬＫ
に同期する。
ト動作時の信号の流れを示すブロック図である。システ
ムクロックＣＬＫは、ＳＡ同期用信号としてコマンドデ
コーダ２、ライトタイミング発生部３、及び、システム
同期用ラッチ８に供給され、データストローブ信号ＤＱ
Ｓは、システム同期用ラッチ８の前段に配置されるデー
タラッチ７にＳＣラッチ信号として供給される。データ
ラッチ７は、データストローブ信号ＤＱＳに同期して入
力データＤＱをラッチする。その後、システム同期用ラ
ッチ８は、システムクロックＣＬＫに同期して、データ
ラッチ７のラッチ内容をラッチする。ＤＤＲ−ＳＤＲＡ
Ｍは、ライト及びリード動作がシステムクロックＣＬＫ
に同期する。
【０００４】図６は、従来のＤＤＲ−ＳＤＲＡＭのライ
ト及びリード動作の際のタイミングチャートである。Ｄ
ＤＲ−ＳＤＲＡＭは、システムクロックＣＬＫの第１の
クロックパルスＰ１の立上りによりライト動作が開始さ
れる。転送データ及びデータストローブ信号ＤＱＳは、
外部から入力される。データラッチ７は、転送データと
して時刻ｔ０にデータ０をラッチし、時刻ｔ１にデータ
１をラッチする。システム同期用ラッチ８は、時刻ｔ２
に、データラッチ７の内容をラッチし、データ０及び１
を内部データＤＩとして、ライトバッファ４に入力す
る。ライトタイミング発生部３は、システムクロックＣ
ＬＫに同期して、ライト信号ＳＥをライトバッファ４に
入力する。ライトバッファ４は、ライト信号ＳＥに同期
して、一対の共通データ入出力線（以下、Ｉ／Ｏ線と呼
ぶ）９に差動電圧を出力する。
ト及びリード動作の際のタイミングチャートである。Ｄ
ＤＲ−ＳＤＲＡＭは、システムクロックＣＬＫの第１の
クロックパルスＰ１の立上りによりライト動作が開始さ
れる。転送データ及びデータストローブ信号ＤＱＳは、
外部から入力される。データラッチ７は、転送データと
して時刻ｔ０にデータ０をラッチし、時刻ｔ１にデータ
１をラッチする。システム同期用ラッチ８は、時刻ｔ２
に、データラッチ７の内容をラッチし、データ０及び１
を内部データＤＩとして、ライトバッファ４に入力す
る。ライトタイミング発生部３は、システムクロックＣ
ＬＫに同期して、ライト信号ＳＥをライトバッファ４に
入力する。ライトバッファ４は、ライト信号ＳＥに同期
して、一対の共通データ入出力線（以下、Ｉ／Ｏ線と呼
ぶ）９に差動電圧を出力する。
【０００５】ＤＤＲ−ＳＤＲＡＭは、システムクロック
ＣＬＫの第４のクロックパルスＰ４の立上りにより、リ
ード動作が開始され、リードアンプ５がＩ／Ｏ線９から
差動電圧を入力する。転送データ及びデータストローブ
信号ＤＱＳは、外部に出力される。
ＣＬＫの第４のクロックパルスＰ４の立上りにより、リ
ード動作が開始され、リードアンプ５がＩ／Ｏ線９から
差動電圧を入力する。転送データ及びデータストローブ
信号ＤＱＳは、外部に出力される。
【０００６】ライト動作によるメモリセルへの書込み、
及び、リード動作によるメモリセルからの読出しは、シ
ステムクロックＣＬＫに同期して開始される。
及び、リード動作によるメモリセルからの読出しは、シ
ステムクロックＣＬＫに同期して開始される。
【０００７】ＤＤＲ−ＳＤＲＡＭのＪＤＥＣスペックで
は、ライト動作からリード動作に移行する際の最小時間
は、クロック信号周期Ｔｃｋの２サイクル分であり、シ
ステムクロックＣＬＫに対するデータストローブ信号Ｄ
ＱＳの所定の位相遅れであるクロック信号位相差時間Ｔ
ｄは、最大でクロック信号周期Ｔｃｋの１２５％であ
る。
は、ライト動作からリード動作に移行する際の最小時間
は、クロック信号周期Ｔｃｋの２サイクル分であり、シ
ステムクロックＣＬＫに対するデータストローブ信号Ｄ
ＱＳの所定の位相遅れであるクロック信号位相差時間Ｔ
ｄは、最大でクロック信号周期Ｔｃｋの１２５％であ
る。
【０００８】
【発明が解決しようとする課題】ライト動作が終了する
時刻ｔ３ｂからリード動作が開始する時刻ｔ４までの間
に、Ｉ／Ｏ線９がメモリセルプレート６内のビット線と
切断されるバランス時間が必要である。例として、クロ
ック信号周期Ｔｃｋが６．５ｎｓ、Ｉ／Ｏ線とビット線
とを接続するために必要な時間が４ｎｓであるとする
と、バランス時間として使用できる時間は、６．５−４
＝２．５ｎｓになる。
時刻ｔ３ｂからリード動作が開始する時刻ｔ４までの間
に、Ｉ／Ｏ線９がメモリセルプレート６内のビット線と
切断されるバランス時間が必要である。例として、クロ
ック信号周期Ｔｃｋが６．５ｎｓ、Ｉ／Ｏ線とビット線
とを接続するために必要な時間が４ｎｓであるとする
と、バランス時間として使用できる時間は、６．５−４
＝２．５ｎｓになる。
【０００９】例えば、Ｉ／Ｏ線９は、相補信号の差動電
圧の最大値が、ライト動作で２．２ｖ程度あり、リード
動作で０．２ｖ程度あることから、２．５ｎｓではライ
ト動作の次に行われるリード動作のために差動電圧をゼ
ロにするバランス時間として不足する恐れがある。両者
の差動電圧が逆極性である場合は、特にバランス時間が
ないと顕著になる。
圧の最大値が、ライト動作で２．２ｖ程度あり、リード
動作で０．２ｖ程度あることから、２．５ｎｓではライ
ト動作の次に行われるリード動作のために差動電圧をゼ
ロにするバランス時間として不足する恐れがある。両者
の差動電圧が逆極性である場合は、特にバランス時間が
ないと顕著になる。
【００１０】本発明は、上記したような従来の技術が有
する問題点を解決するためになされたものであり、ライ
ト動作の次のリード動作が確実に行われる同期型ＤＲＡ
Ｍを提供することを目的とする。
する問題点を解決するためになされたものであり、ライ
ト動作の次のリード動作が確実に行われる同期型ＤＲＡ
Ｍを提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の同期型ＤＲＡＭは、システムクロックと、
該システムクロックから所定の位相遅れを有するデータ
ストローブ信号とに基づいて動作する同期型ＤＲＡＭで
あって、前記システムクロックに同期してリード動作を
実行し、データストローブ信号に基づいて入力される入
力データをメモリセルに書き込むライト動作を、前記デ
ータストローブ信号に基づいて実行することを特徴とす
る。
め、本発明の同期型ＤＲＡＭは、システムクロックと、
該システムクロックから所定の位相遅れを有するデータ
ストローブ信号とに基づいて動作する同期型ＤＲＡＭで
あって、前記システムクロックに同期してリード動作を
実行し、データストローブ信号に基づいて入力される入
力データをメモリセルに書き込むライト動作を、前記デ
ータストローブ信号に基づいて実行することを特徴とす
る。
【００１２】本発明の同期型ＤＲＡＭは、メモリセルに
書き込むライト動作がデータストローブ信号に同期して
開始することで、システムクロックに同期して開始する
ことに比べてバランス時間が長くなるので、ライト動作
の次のリード動作が確実になる。
書き込むライト動作がデータストローブ信号に同期して
開始することで、システムクロックに同期して開始する
ことに比べてバランス時間が長くなるので、ライト動作
の次のリード動作が確実になる。
【００１３】本発明の同期型ＤＲＡＭは、前記所定の位
相遅れが、前記システムクロックの周期の７５％から１
２５％までの間である。
相遅れが、前記システムクロックの周期の７５％から１
２５％までの間である。
【００１４】また、本発明の同期型ＤＲＡＭでは、複数
の前記データストローブ信号と、該データストローブ信
号に同期し対応する入力データとが入力され、該入力デ
ータの夫々を対応するＩ／Ｏ線を介してメモリセルに書
き込むことが好ましい。この場合、同時に複数のデータ
が処理されるので、データ処理能力が向上する。
の前記データストローブ信号と、該データストローブ信
号に同期し対応する入力データとが入力され、該入力デ
ータの夫々を対応するＩ／Ｏ線を介してメモリセルに書
き込むことが好ましい。この場合、同時に複数のデータ
が処理されるので、データ処理能力が向上する。
【００１５】本発明の同期型ＤＲＡＭは、前記複数のデ
ータストローブ信号が相互に同期すること、又は、前記
複数のデータストローブ信号が相互に位相差を有し、最
も位相が遅れるデータストローブ信号に同期して前記ラ
イト動作が開始することも本発明の好ましい態様であ
る。この場合、データ処理能力が向上し、且つ、ライト
動作の次のリード動作が確実になる。
ータストローブ信号が相互に同期すること、又は、前記
複数のデータストローブ信号が相互に位相差を有し、最
も位相が遅れるデータストローブ信号に同期して前記ラ
イト動作が開始することも本発明の好ましい態様であ
る。この場合、データ処理能力が向上し、且つ、ライト
動作の次のリード動作が確実になる。
【００１６】
【発明の実施の形態】以下、本発明の実施形態例に基づ
いて、本発明の同期型ＤＲＡＭについて図面を参照して
説明する。図１は、本発明の第１実施形態例のＤＤＲ−
ＳＤＲＡＭのライト動作時の信号の流れを示すブロック
図である。ＤＤＲ−ＳＤＲＡＭは、入力バッファ１、コ
マンドデコーダ２、ライトタイミング発生部３、ライト
バッファ４、リードアンプ５、メモリセルプレート６、
及び、データラッチ７を有し、ライト及びリード動作す
る多ビット構成のデータの数を示すバーストレングスが
２である。
いて、本発明の同期型ＤＲＡＭについて図面を参照して
説明する。図１は、本発明の第１実施形態例のＤＤＲ−
ＳＤＲＡＭのライト動作時の信号の流れを示すブロック
図である。ＤＤＲ−ＳＤＲＡＭは、入力バッファ１、コ
マンドデコーダ２、ライトタイミング発生部３、ライト
バッファ４、リードアンプ５、メモリセルプレート６、
及び、データラッチ７を有し、ライト及びリード動作す
る多ビット構成のデータの数を示すバーストレングスが
２である。
【００１７】バッファ１は、外部から入力される信号を
受信し、ＤＤＲ−ＳＤＲＡＭ内の各回路に伝達する。コ
マンドデコーダ２は、ロウアドレスストローブ（ＲＡ
Ｓ）、カラムアドレスストローブ（ＣＡＳ）、ライトイ
ネーブル（ＷＥ）、及び、チップセレクト信号（ＣＳ）
からなる各命令を入力し、要求された命令をデコードす
る。ライトタイミング発生部３は、ライト動作に必要な
信号を発生する。ライトバッファ４は、Ｉ／Ｏ線９を介
して選択されたメモリセルにデータを書き込む。リード
アンプ５は、選択されたメモリセルからＩ／Ｏ線９を介
してデータを読み出す。メモリセルプレート６は、行方
向に延びる多数のワード線、及び、列方向に延びる多数
のビット線と、これらに接続される複数のメモリセルと
を有する。一つのメモリセルが選択されると、対応する
ビット線とＩ／Ｏ線９とが導通する。データラッチ７
は、データストローブ信号ＤＱＳの立上り及び立下りで
動作するＤＤＲとしてデータをラッチする。
受信し、ＤＤＲ−ＳＤＲＡＭ内の各回路に伝達する。コ
マンドデコーダ２は、ロウアドレスストローブ（ＲＡ
Ｓ）、カラムアドレスストローブ（ＣＡＳ）、ライトイ
ネーブル（ＷＥ）、及び、チップセレクト信号（ＣＳ）
からなる各命令を入力し、要求された命令をデコードす
る。ライトタイミング発生部３は、ライト動作に必要な
信号を発生する。ライトバッファ４は、Ｉ／Ｏ線９を介
して選択されたメモリセルにデータを書き込む。リード
アンプ５は、選択されたメモリセルからＩ／Ｏ線９を介
してデータを読み出す。メモリセルプレート６は、行方
向に延びる多数のワード線、及び、列方向に延びる多数
のビット線と、これらに接続される複数のメモリセルと
を有する。一つのメモリセルが選択されると、対応する
ビット線とＩ／Ｏ線９とが導通する。データラッチ７
は、データストローブ信号ＤＱＳの立上り及び立下りで
動作するＤＤＲとしてデータをラッチする。
【００１８】ＤＤＲ−ＳＤＲＡＭは、採用されるＩ／Ｏ
構成の数だけ、入力バッファ１、データラッチ７、ライ
トバッファ４、リードアンプ５、及び、Ｉ／Ｏ線９を有
する。入出力されるデータは、多ビットで構成される。
ＤＤＲ−ＳＤＲＡＭは、入出力されるデータのビットの
数に対応する数のＩ／Ｏ構成が採用される。
構成の数だけ、入力バッファ１、データラッチ７、ライ
トバッファ４、リードアンプ５、及び、Ｉ／Ｏ線９を有
する。入出力されるデータは、多ビットで構成される。
ＤＤＲ−ＳＤＲＡＭは、入出力されるデータのビットの
数に対応する数のＩ／Ｏ構成が採用される。
【００１９】また、ＤＤＲ−ＳＤＲＡＭは、２バースト
レングスでライト動作すると、２つの多ビット構成のデ
ータが入力される。一方のデータ（Ｒ側）は、データス
トローブ信号ＤＱＳの立上りでラッチされ、他方のデー
タ（Ｆ側）は、データストローブ信号ＤＱＳの立下りで
ラッチされる。データラッチ７、ライトバッファ４、リ
ードアンプ５、及び、Ｉ／Ｏ線９は、内部の機能が２つ
に独立に動作し、Ｒ側及びＦ側のデータ転送に対応す
る。
レングスでライト動作すると、２つの多ビット構成のデ
ータが入力される。一方のデータ（Ｒ側）は、データス
トローブ信号ＤＱＳの立上りでラッチされ、他方のデー
タ（Ｆ側）は、データストローブ信号ＤＱＳの立下りで
ラッチされる。データラッチ７、ライトバッファ４、リ
ードアンプ５、及び、Ｉ／Ｏ線９は、内部の機能が２つ
に独立に動作し、Ｒ側及びＦ側のデータ転送に対応す
る。
【００２０】システムクロックＣＬＫは、同期信号ＳＡ
としてコマンドデコーダ２に供給され、データストロー
ブ信号ＤＱＳは、タイミング信号ＳＤとしてライトタイ
ミング発生部３に供給され、ラッチ信号ＳＣとしてデー
タラッチ７に供給される。
としてコマンドデコーダ２に供給され、データストロー
ブ信号ＤＱＳは、タイミング信号ＳＤとしてライトタイ
ミング発生部３に供給され、ラッチ信号ＳＣとしてデー
タラッチ７に供給される。
【００２１】コマンドデコーダ２は、システムクロック
ＣＬＫに同期して、ＲＡＳ、ＣＡＳ、ＷＥ、及び、ＣＳ
を監視する。コマンドデコーダ２は、ＣＳ、ＣＡＳ、及
び、ＷＥがＬレベルになり、且つ、ＲＡＳがＨレベルに
なると、ライト命令であると認識して、Ｈレベルのデコ
ード信号ＳＢをライトタイミング発生部３に入力する。
ＣＬＫに同期して、ＲＡＳ、ＣＡＳ、ＷＥ、及び、ＣＳ
を監視する。コマンドデコーダ２は、ＣＳ、ＣＡＳ、及
び、ＷＥがＬレベルになり、且つ、ＲＡＳがＨレベルに
なると、ライト命令であると認識して、Ｈレベルのデコ
ード信号ＳＢをライトタイミング発生部３に入力する。
【００２２】ライトタイミング発生部３は、デコード信
号ＳＢがＨレベルになると、データストローブ信号ＤＱ
Ｓに同期したライト信号ＳＥをライトバッファ４に入力
する。
号ＳＢがＨレベルになると、データストローブ信号ＤＱ
Ｓに同期したライト信号ＳＥをライトバッファ４に入力
する。
【００２３】ライトバッファ４は、データストローブ信
号ＤＱＳに同期して、ライト動作によるメモリセルへの
書込みを開始する。
号ＤＱＳに同期して、ライト動作によるメモリセルへの
書込みを開始する。
【００２４】図２は、本発明の第１実施形態例のＤＤＲ
−ＳＤＲＡＭのライト及びリード動作のタイミングチャ
ートである。ＤＤＲ−ＳＤＲＡＭは、２バーストレング
スで動作し、システムクロックＣＬＫの第１のクロック
パルスＰ１の立上りにより、転送データであるデータ０
及びデータ１の２つの多ビット構成のデータをメモリセ
ルに書き込むライト動作を開始する。データ０は、アド
レス０に書き込まれ、データ０は、アドレス０に基づい
て内部で生成されるアドレスに書き込まれる。
−ＳＤＲＡＭのライト及びリード動作のタイミングチャ
ートである。ＤＤＲ−ＳＤＲＡＭは、２バーストレング
スで動作し、システムクロックＣＬＫの第１のクロック
パルスＰ１の立上りにより、転送データであるデータ０
及びデータ１の２つの多ビット構成のデータをメモリセ
ルに書き込むライト動作を開始する。データ０は、アド
レス０に書き込まれ、データ０は、アドレス０に基づい
て内部で生成されるアドレスに書き込まれる。
【００２５】転送データ及びデータストローブ信号ＤＱ
Ｓは、外部から入力される。データストローブ信号ＤＱ
Ｓは、システムクロックＣＬＫに対して、クロック信号
周期Ｔｃｋの７５％〜１２５％のクロック信号位相差時
間Ｔｄを有する。
Ｓは、外部から入力される。データストローブ信号ＤＱ
Ｓは、システムクロックＣＬＫに対して、クロック信号
周期Ｔｃｋの７５％〜１２５％のクロック信号位相差時
間Ｔｄを有する。
【００２６】データラッチ７は、時刻ｔ０に多ビット構
成のデータ０をラッチし、時刻ｔ１に多ビット構成のデ
ータ１をラッチする。データラッチ７は、時刻ｔ１から
所定の時間が経過すると、データ０及びデータ１を内部
データＤＩとしてライトバッファ４に同時に入力する。
ライトバッファ４は、Ｉ／Ｏ線９に差動電圧を出力し、
時刻ｔ３ａにＩ／Ｏ線９とビット線とが切断され、ライ
ト動作が終了する。
成のデータ０をラッチし、時刻ｔ１に多ビット構成のデ
ータ１をラッチする。データラッチ７は、時刻ｔ１から
所定の時間が経過すると、データ０及びデータ１を内部
データＤＩとしてライトバッファ４に同時に入力する。
ライトバッファ４は、Ｉ／Ｏ線９に差動電圧を出力し、
時刻ｔ３ａにＩ／Ｏ線９とビット線とが切断され、ライ
ト動作が終了する。
【００２７】ＤＤＲ−ＳＤＲＡＭは、システムクロック
ＣＬＫの第４のクロックパルスＰ４の立上りにより、ア
ドレス１が示す多ビット構成のデータ０を読み出し、ア
ドレス１に基づいて内部で生成されるアドレスが示す多
ビット構成のデータ１を読み出すリード動作を開始す
る。
ＣＬＫの第４のクロックパルスＰ４の立上りにより、ア
ドレス１が示す多ビット構成のデータ０を読み出し、ア
ドレス１に基づいて内部で生成されるアドレスが示す多
ビット構成のデータ１を読み出すリード動作を開始す
る。
【００２８】転送データ及びデータストローブ信号ＤＱ
Ｓは、外部に出力される。時刻ｔ４にＩ／Ｏ線９とビッ
ト線とが導通し、リードアンプ５がＩ／Ｏ線９の差動電
圧を入力する。転送データは、時刻ｔ５にデータ０が読
み出され、時刻ｔ６にデータ１が読み出される。
Ｓは、外部に出力される。時刻ｔ４にＩ／Ｏ線９とビッ
ト線とが導通し、リードアンプ５がＩ／Ｏ線９の差動電
圧を入力する。転送データは、時刻ｔ５にデータ０が読
み出され、時刻ｔ６にデータ１が読み出される。
【００２９】ここで、クロック信号周期Ｔｃｋが６．５
ｎｓ、Ｉ／Ｏ線とビット線とを接続するために必要な時
間が４ｎｓ、クロック信号位相差時間Ｔｄが８．１２５
ｎｓの例について述べる。ライト動作の終了時刻である
時刻ｔ３ａは、ライト動作によるメモリセルへの書込み
の開始がデータストローブ信号ＤＱＳに同期することに
より、時刻ｔ３ｂより１．６２５ｎｓだけ速くなるの
で、使用可能なバランス時間が長くなる。
ｎｓ、Ｉ／Ｏ線とビット線とを接続するために必要な時
間が４ｎｓ、クロック信号位相差時間Ｔｄが８．１２５
ｎｓの例について述べる。ライト動作の終了時刻である
時刻ｔ３ａは、ライト動作によるメモリセルへの書込み
の開始がデータストローブ信号ＤＱＳに同期することに
より、時刻ｔ３ｂより１．６２５ｎｓだけ速くなるの
で、使用可能なバランス時間が長くなる。
【００３０】図３は、上記ＤＤＲ−ＳＤＲＡＭのライト
動作の詳細なタイミングチャートである。ＤＤＲ−ＳＤ
ＲＡＭは、８−Ｉ／Ｏ構成が採用され、４バーストレン
グスとして動作する。ＤＤＲ−ＳＤＲＡＭは、時刻ｔ１
１に各コマンド及びアドレス１を示す外部アドレスを入
力し、アドレス１〜４のメモリセルに対して４バースト
レングスのライト動作を開始し、時刻ｔ１２に２サイク
ル分のデータストローブ信号ＤＱＳ、及び、８ビット構
成のデータ１〜４を入力する。データ１〜４は、４つの
アドレス１〜アドレス４の領域に書き込まれる情報であ
る。
動作の詳細なタイミングチャートである。ＤＤＲ−ＳＤ
ＲＡＭは、８−Ｉ／Ｏ構成が採用され、４バーストレン
グスとして動作する。ＤＤＲ−ＳＤＲＡＭは、時刻ｔ１
１に各コマンド及びアドレス１を示す外部アドレスを入
力し、アドレス１〜４のメモリセルに対して４バースト
レングスのライト動作を開始し、時刻ｔ１２に２サイク
ル分のデータストローブ信号ＤＱＳ、及び、８ビット構
成のデータ１〜４を入力する。データ１〜４は、４つの
アドレス１〜アドレス４の領域に書き込まれる情報であ
る。
【００３１】同期信号ＳＡは、システムクロックＣＬＫ
の立上りに同期して発生し、コマンドデコーダ２に供給
される。ラッチ信号ＳＣは、データストローブ信号ＣＬ
Ｋの立上り及び立下りに同期して発生し、データラッチ
７に供給される。タイミング信号ＳＤは、データストロ
ーブ信号ＣＬＫの立下りに同期して発生し、ライトタイ
ミング発生部３に供給される。
の立上りに同期して発生し、コマンドデコーダ２に供給
される。ラッチ信号ＳＣは、データストローブ信号ＣＬ
Ｋの立上り及び立下りに同期して発生し、データラッチ
７に供給される。タイミング信号ＳＤは、データストロ
ーブ信号ＣＬＫの立下りに同期して発生し、ライトタイ
ミング発生部３に供給される。
【００３２】コマンドデコーダ２は、同期信号ＳＡに同
期し、コマンド信号をデコードして、ライト動作である
ことを示すデコード信号ＳＢをライトタイミング発生部
３に出力する。データラッチ７は、ラッチ信号ＳＣの第
１の信号パルスＰ１の立上りで内部データＲとしてデー
タ１をラッチし、ラッチ信号ＳＣの第１の信号パルスＰ
１の立下りで内部データＦとしてデータ２をラッチし、
ラッチ信号ＳＣの第２の信号パルスＰ２の立上りで内部
データＲとしてデータ３をラッチし、ラッチ信号ＳＣの
第２の信号パルスＰ２の立下りで内部データＦとしてデ
ータ４をラッチし、内部データＲ及びＦをライトバッフ
ァ４に出力する。ライトタイミング発生部３は、タイミ
ング信号ＳＤに同期し、ライト動作のタイミング信号で
あるライト信号ＳＥをライトバッファ４に供給する。
期し、コマンド信号をデコードして、ライト動作である
ことを示すデコード信号ＳＢをライトタイミング発生部
３に出力する。データラッチ７は、ラッチ信号ＳＣの第
１の信号パルスＰ１の立上りで内部データＲとしてデー
タ１をラッチし、ラッチ信号ＳＣの第１の信号パルスＰ
１の立下りで内部データＦとしてデータ２をラッチし、
ラッチ信号ＳＣの第２の信号パルスＰ２の立上りで内部
データＲとしてデータ３をラッチし、ラッチ信号ＳＣの
第２の信号パルスＰ２の立下りで内部データＦとしてデ
ータ４をラッチし、内部データＲ及びＦをライトバッフ
ァ４に出力する。ライトタイミング発生部３は、タイミ
ング信号ＳＤに同期し、ライト動作のタイミング信号で
あるライト信号ＳＥをライトバッファ４に供給する。
【００３３】ＤＤＲ−ＳＤＲＡＭは、図示されないアド
レスラッチ回路を有する。アドレスラッチ回路は、シス
テムクロックＣＬＫに同期し、第１内部アドレスとして
外部アドレスの内容であるアドレス１をラッチし、次の
サイクルで第２内部アドレスとしてアドレス１をラッチ
し、アドレス１を図示されない内部カウンタに出力す
る。内部カウンタは、アドレス１に基づいて、データ２
〜データ４に対応するアドレス２〜４を生成し、アドレ
ス１〜４をアドレスラッチ回路に出力する。アドレスラ
ッチ回路は、タイミング信号ＳＤに同期し、第３内部ア
ドレスＲとしてアドレス１及び３をラッチし、第３内部
アドレスＦとしてアドレス２及び４をラッチする。
レスラッチ回路を有する。アドレスラッチ回路は、シス
テムクロックＣＬＫに同期し、第１内部アドレスとして
外部アドレスの内容であるアドレス１をラッチし、次の
サイクルで第２内部アドレスとしてアドレス１をラッチ
し、アドレス１を図示されない内部カウンタに出力す
る。内部カウンタは、アドレス１に基づいて、データ２
〜データ４に対応するアドレス２〜４を生成し、アドレ
ス１〜４をアドレスラッチ回路に出力する。アドレスラ
ッチ回路は、タイミング信号ＳＤに同期し、第３内部ア
ドレスＲとしてアドレス１及び３をラッチし、第３内部
アドレスＦとしてアドレス２及び４をラッチする。
【００３４】ライトバッファ４は、ライト信号ＳＥの第
１の信号パルスＰ１の立上りで、アドレス１のメモリセ
ルにＩ／Ｏ線９のＩ／Ｏ線Ｒを介してデータ１、及び、
アドレス２のメモリセルにＩ／Ｏ線９のＩ／Ｏ線Ｆを介
してデータ２を出力する。また、ライト信号ＳＥの第２
の信号パルスＰ２の立上りで、アドレス３のメモリセル
にＩ／Ｏ線９のＩ／Ｏ線Ｒを介してデータ３、及び、ア
ドレス４のメモリセルにＩ／Ｏ線９のＩ／Ｏ線Ｆを介し
てデータ４を出力して、メモリセルプレート６に対して
書込みを行う。
１の信号パルスＰ１の立上りで、アドレス１のメモリセ
ルにＩ／Ｏ線９のＩ／Ｏ線Ｒを介してデータ１、及び、
アドレス２のメモリセルにＩ／Ｏ線９のＩ／Ｏ線Ｆを介
してデータ２を出力する。また、ライト信号ＳＥの第２
の信号パルスＰ２の立上りで、アドレス３のメモリセル
にＩ／Ｏ線９のＩ／Ｏ線Ｒを介してデータ３、及び、ア
ドレス４のメモリセルにＩ／Ｏ線９のＩ／Ｏ線Ｆを介し
てデータ４を出力して、メモリセルプレート６に対して
書込みを行う。
【００３５】ＤＤＲ−ＳＤＲＡＭは、リード動作による
メモリセルからの読出しがシステムクロックＣＬＫに同
期して実行され、ライト動作によるメモリセルへの書込
みがデータストローブ信号ＤＱＳ及びデータストローブ
信号ＤＱＳから生成される信号に基づいて実行される。
メモリセルからの読出しがシステムクロックＣＬＫに同
期して実行され、ライト動作によるメモリセルへの書込
みがデータストローブ信号ＤＱＳ及びデータストローブ
信号ＤＱＳから生成される信号に基づいて実行される。
【００３６】上記実施形態例によれば、ライト動作によ
るメモリセルへの書込みがデータストローブ信号ＤＱＳ
に同期して開始するので、システムクロックＣＬＫに同
期して開始する場合に比べて、使用可能なバランス時間
が長くなるので、ライト動作の次のリード動作が確実に
行われる。
るメモリセルへの書込みがデータストローブ信号ＤＱＳ
に同期して開始するので、システムクロックＣＬＫに同
期して開始する場合に比べて、使用可能なバランス時間
が長くなるので、ライト動作の次のリード動作が確実に
行われる。
【００３７】図４は、本発明の第２実施形態例のＤＤＲ
−ＳＤＲＡＭのライト動作の詳細なタイミングチャート
である。第２実施形態例のＤＤＲ−ＳＤＲＡＭは、デー
タストローブ信号ＤＱＳ及び対応する入力データＤＱか
ら成る入力系に対応する処理がＵ側（多ビット構成デー
タの上位ビット分）及びＬ側（多ビット構成データの下
位ビット分）の２系統から成る点が先の実施形態例と異
なる。ＤＤＲ−ＳＤＲＡＭは、１６−Ｉ／Ｏ構成を採用
し、４バーストレングスで動作する。
−ＳＤＲＡＭのライト動作の詳細なタイミングチャート
である。第２実施形態例のＤＤＲ−ＳＤＲＡＭは、デー
タストローブ信号ＤＱＳ及び対応する入力データＤＱか
ら成る入力系に対応する処理がＵ側（多ビット構成デー
タの上位ビット分）及びＬ側（多ビット構成データの下
位ビット分）の２系統から成る点が先の実施形態例と異
なる。ＤＤＲ−ＳＤＲＡＭは、１６−Ｉ／Ｏ構成を採用
し、４バーストレングスで動作する。
【００３８】図４は、Ｕ側データストローブ信号ＵＤＱ
ＳとＬ側データストローブ信号ＬＤＱＳとの位相差がク
ロック信号の半周期分である例を示している。ＤＤＲ−
ＳＤＲＡＭは、アドレス１を示す外部アドレスが入力さ
れ、Ｕ側のデータＡ１〜Ａ４、及び、Ｌ側のデータＢ１
〜Ｂ４の入力データが入力される。
ＳとＬ側データストローブ信号ＬＤＱＳとの位相差がク
ロック信号の半周期分である例を示している。ＤＤＲ−
ＳＤＲＡＭは、アドレス１を示す外部アドレスが入力さ
れ、Ｕ側のデータＡ１〜Ａ４、及び、Ｌ側のデータＢ１
〜Ｂ４の入力データが入力される。
【００３９】データＡ１とＢ１、データＡ２とＢ２、デ
ータＡ３とＢ３、及び、データＡ４とＢ４は、夫々１６
ビット構成のデータであり、アドレス１、アドレス２、
アドレス３、及び、アドレス４に夫々書き込まれる。
ータＡ３とＢ３、及び、データＡ４とＢ４は、夫々１６
ビット構成のデータであり、アドレス１、アドレス２、
アドレス３、及び、アドレス４に夫々書き込まれる。
【００４０】時刻ｔ１１にアドレス１〜４のメモリセル
に対して４バーストレングスのライト動作を開始し、時
刻ｔ１２ａに２サイクル分のＵ側データストローブ信号
ＵＤＱＳ、及び、Ｕ側入力データＵＤＱの内容として４
ｂｉｔ分のデータＡ１〜Ａ４を入力する。また、時刻ｔ
１２ｂに２サイクル分のＬ側データストローブ信号ＬＤ
ＱＳ、及び、Ｌ側入力データＬＤＱの内容として４ｂｉ
ｔ分のデータＢ１〜Ｂ４を入力する。ライトバッファ
４、リードアンプ５、メモリセルプレート６、及び、デ
ータラッチ７が夫々２つ同時に動作することで、２系統
（Ｕ側及びＬ側）の入力系が並列処理される。
に対して４バーストレングスのライト動作を開始し、時
刻ｔ１２ａに２サイクル分のＵ側データストローブ信号
ＵＤＱＳ、及び、Ｕ側入力データＵＤＱの内容として４
ｂｉｔ分のデータＡ１〜Ａ４を入力する。また、時刻ｔ
１２ｂに２サイクル分のＬ側データストローブ信号ＬＤ
ＱＳ、及び、Ｌ側入力データＬＤＱの内容として４ｂｉ
ｔ分のデータＢ１〜Ｂ４を入力する。ライトバッファ
４、リードアンプ５、メモリセルプレート６、及び、デ
ータラッチ７が夫々２つ同時に動作することで、２系統
（Ｕ側及びＬ側）の入力系が並列処理される。
【００４１】Ｕ側データストローブ信号ＵＤＱＳの立上
り及び立下りに同期したラッチ信号ＵＳＣがＵ側のデー
タラッチ７に供給され、Ｌ側データストローブ信号ＬＤ
ＱＳの立上り及び立下りに同期したＬ側ラッチ信号ＬＳ
ＣがＬ側のデータラッチ７に供給される。
り及び立下りに同期したラッチ信号ＵＳＣがＵ側のデー
タラッチ７に供給され、Ｌ側データストローブ信号ＬＤ
ＱＳの立上り及び立下りに同期したＬ側ラッチ信号ＬＳ
ＣがＬ側のデータラッチ７に供給される。
【００４２】図示されないデータストローブ信号選択回
路は、全てのデータストローブ信号とシステムクロック
とのクロック信号位相差時間Ｔｄを夫々検出し、最長の
クロック信号位相差時間Ｔｄを有するデータストローブ
信号を選択して、このデータストローブ信号の立下りに
同期したタイミング信号ＳＤをライトタイミング発生部
３に供給する。
路は、全てのデータストローブ信号とシステムクロック
とのクロック信号位相差時間Ｔｄを夫々検出し、最長の
クロック信号位相差時間Ｔｄを有するデータストローブ
信号を選択して、このデータストローブ信号の立下りに
同期したタイミング信号ＳＤをライトタイミング発生部
３に供給する。
【００４３】Ｕ側及びＬ側データラッチ７は、Ｕ側内部
データとＬ側内部データとが並列処理できるようにＵ側
及びＬ側内部データＲの内容を更にＵ側及びＬ側内部デ
ータ２Ｒとして遅らせてラッチする。これによって、Ｕ
側ラッチ信号ＵＳＣの立上り時刻からＬ側ラッチ信号Ｌ
ＳＣの立上り時刻までの時間は、最大でクロック信号の
１／２周期分の時間があるので、前者の時刻でラッチし
たデータを時間的に遅らせて、後者の時刻でラッチした
データと時間的に近づけている。また、全てのデータラ
ッチ７は、データストローブ信号選択回路が選択したデ
ータストローブ信号の立下りに同期して、全ての内部デ
ータを再ラッチすることにより、ＤＤＲ−ＳＤＲＡＭの
ライト動作を更に確実にすることもできる。
データとＬ側内部データとが並列処理できるようにＵ側
及びＬ側内部データＲの内容を更にＵ側及びＬ側内部デ
ータ２Ｒとして遅らせてラッチする。これによって、Ｕ
側ラッチ信号ＵＳＣの立上り時刻からＬ側ラッチ信号Ｌ
ＳＣの立上り時刻までの時間は、最大でクロック信号の
１／２周期分の時間があるので、前者の時刻でラッチし
たデータを時間的に遅らせて、後者の時刻でラッチした
データと時間的に近づけている。また、全てのデータラ
ッチ７は、データストローブ信号選択回路が選択したデ
ータストローブ信号の立下りに同期して、全ての内部デ
ータを再ラッチすることにより、ＤＤＲ−ＳＤＲＡＭの
ライト動作を更に確実にすることもできる。
【００４４】Ｕ側データラッチ７は、Ｕ側ラッチ信号Ｕ
ＳＣの第１の信号パルスＰ１の立上りでＵ側内部データ
ＲとしてデータＡ１をラッチし、Ｕ側ラッチ信号ＵＳＣ
の第１の信号パルスＰ１の立下りでＵ側内部データ２Ｒ
としてデータＡ１をラッチし、更に、Ｕ側内部データＦ
としてデータＡ２をラッチする。また、Ｕ側ラッチ信号
ＵＳＣの第２の信号パルスＰ２の立上りでＵ側内部デー
タＲとしてデータＡ３をラッチし、Ｕ側ラッチ信号ＵＳ
Ｃの第２の信号パルスＰ２の立下りでＵ側内部データ２
ＲとしてデータＡ３をラッチし、更に、Ｕ側内部データ
ＦとしてデータＡ４をラッチして、Ｕ側内部データ２Ｒ
及びＦをライトバッファ４に出力する。
ＳＣの第１の信号パルスＰ１の立上りでＵ側内部データ
ＲとしてデータＡ１をラッチし、Ｕ側ラッチ信号ＵＳＣ
の第１の信号パルスＰ１の立下りでＵ側内部データ２Ｒ
としてデータＡ１をラッチし、更に、Ｕ側内部データＦ
としてデータＡ２をラッチする。また、Ｕ側ラッチ信号
ＵＳＣの第２の信号パルスＰ２の立上りでＵ側内部デー
タＲとしてデータＡ３をラッチし、Ｕ側ラッチ信号ＵＳ
Ｃの第２の信号パルスＰ２の立下りでＵ側内部データ２
ＲとしてデータＡ３をラッチし、更に、Ｕ側内部データ
ＦとしてデータＡ４をラッチして、Ｕ側内部データ２Ｒ
及びＦをライトバッファ４に出力する。
【００４５】Ｌ側データラッチ７は、Ｌ側ラッチ信号Ｌ
ＳＣの第１の信号パルスＰ１の立上りでＬ側内部データ
ＲとしてデータＢ１をラッチし、Ｌ側ラッチ信号ＬＳＣ
の第１の信号パルスＰ１の立下りでＬ側内部データ２Ｒ
としてデータＢ１をラッチし、更に、Ｌ側内部データＦ
としてデータＢ２をラッチする。また、Ｌ側ラッチ信号
ＬＳＣの第２の信号パルスＰ２の立上りでＬ側内部デー
タＲとしてデータＢ３をラッチし、Ｌ側ラッチ信号ＬＳ
Ｃの第２の信号パルスＰ２の立下りでＬ側内部データ２
ＲとしてデータＢ３をラッチし、更に、Ｌ側内部データ
ＦとしてデータＢ４をラッチして、Ｌ側内部データ２Ｒ
及びＦをライトバッファ４に出力する。
ＳＣの第１の信号パルスＰ１の立上りでＬ側内部データ
ＲとしてデータＢ１をラッチし、Ｌ側ラッチ信号ＬＳＣ
の第１の信号パルスＰ１の立下りでＬ側内部データ２Ｒ
としてデータＢ１をラッチし、更に、Ｌ側内部データＦ
としてデータＢ２をラッチする。また、Ｌ側ラッチ信号
ＬＳＣの第２の信号パルスＰ２の立上りでＬ側内部デー
タＲとしてデータＢ３をラッチし、Ｌ側ラッチ信号ＬＳ
Ｃの第２の信号パルスＰ２の立下りでＬ側内部データ２
ＲとしてデータＢ３をラッチし、更に、Ｌ側内部データ
ＦとしてデータＢ４をラッチして、Ｌ側内部データ２Ｒ
及びＦをライトバッファ４に出力する。
【００４６】ライトバッファ４は、ライト信号ＳＥの第
１の信号パルスＰ１で、Ｕ側及びＬ側のアドレス１のメ
モリセルに、Ｉ／Ｏ線９のＵ側及びＬ側のＩ／Ｏ線Ｒを
介してデータＡ１及びＢ１を出力し、Ｕ側及びＬ側のア
ドレス２のメモリセルに、Ｉ／Ｏ線９のＵ側及びＬ側の
Ｉ／Ｏ線Ｆを介してデータＡ２及びＢ２を出力して、Ｕ
側及びＬ側のメモリセルプレート６に対して書込みを行
う。
１の信号パルスＰ１で、Ｕ側及びＬ側のアドレス１のメ
モリセルに、Ｉ／Ｏ線９のＵ側及びＬ側のＩ／Ｏ線Ｒを
介してデータＡ１及びＢ１を出力し、Ｕ側及びＬ側のア
ドレス２のメモリセルに、Ｉ／Ｏ線９のＵ側及びＬ側の
Ｉ／Ｏ線Ｆを介してデータＡ２及びＢ２を出力して、Ｕ
側及びＬ側のメモリセルプレート６に対して書込みを行
う。
【００４７】また、ライト信号ＳＥの第２の信号パルス
Ｐ２で、Ｕ側及びＬ側のアドレス３のメモリセルに、Ｉ
／Ｏ線９のＵ側及びＬ側のＩ／Ｏ線Ｒを介してデータＡ
３及びＢ３を出力し、アドレス４のメモリセルに、Ｉ／
Ｏ線９のＵ側及びＬ側のＩ／Ｏ線Ｆを介してデータＡ４
及びＢ４を出力して、Ｕ側及びＬ側のメモリセルプレー
ト６に対して夫々書込みを行う。
Ｐ２で、Ｕ側及びＬ側のアドレス３のメモリセルに、Ｉ
／Ｏ線９のＵ側及びＬ側のＩ／Ｏ線Ｒを介してデータＡ
３及びＢ３を出力し、アドレス４のメモリセルに、Ｉ／
Ｏ線９のＵ側及びＬ側のＩ／Ｏ線Ｆを介してデータＡ４
及びＢ４を出力して、Ｕ側及びＬ側のメモリセルプレー
ト６に対して夫々書込みを行う。
【００４８】上記実施形態例によれば、データストロー
ブ信号ＤＱＳ及び対応する入力データＤＱから成る複数
の入力系が並列処理されるので、データ処理能力が向上
する。且つ、最も位相差が遅いデータストローブ信号に
同期してライト動作が開始することで、使用可能なバラ
ンス時間が長くなるので、ライト動作の次のリード動作
が確実に行われる。
ブ信号ＤＱＳ及び対応する入力データＤＱから成る複数
の入力系が並列処理されるので、データ処理能力が向上
する。且つ、最も位相差が遅いデータストローブ信号に
同期してライト動作が開始することで、使用可能なバラ
ンス時間が長くなるので、ライト動作の次のリード動作
が確実に行われる。
【００４９】上記実施形態例の変形として、複数の入力
系において、全てのデータストローブ信号及び入力デー
タを同時に入力することができる。この場合、データス
トローブ信号選択回路は省略される。
系において、全てのデータストローブ信号及び入力デー
タを同時に入力することができる。この場合、データス
トローブ信号選択回路は省略される。
【００５０】上記実施形態例のＤＤＲ−ＳＤＲＡＭで
は、ライト動作中にプリチャージ動作のコマンドが要求
されると、一定時間経過後にワード線の電位が下がり、
メモリセルに対する書込みが終了し、ビット線がバラン
スされ、次のアクティブ動作（ライト又はリード）のコ
マンド要求に備える。ここで、ライト動作の終了が速く
使用可能なバランス時間が長いので、プリチャージ動作
のコマンド要求後から次のアクティブ動作のコマンド要
求できるまでの時間ＴＲＰが小さくなる。
は、ライト動作中にプリチャージ動作のコマンドが要求
されると、一定時間経過後にワード線の電位が下がり、
メモリセルに対する書込みが終了し、ビット線がバラン
スされ、次のアクティブ動作（ライト又はリード）のコ
マンド要求に備える。ここで、ライト動作の終了が速く
使用可能なバランス時間が長いので、プリチャージ動作
のコマンド要求後から次のアクティブ動作のコマンド要
求できるまでの時間ＴＲＰが小さくなる。
【００５１】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の同期型ＤＲＡＭは、上記実
施形態例の構成にのみ限定されるものでなく、上記実施
形態例の構成から種々の修正及び変更を施した同期型Ｄ
ＲＡＭも、本発明の範囲に含まれる。
づいて説明したが、本発明の同期型ＤＲＡＭは、上記実
施形態例の構成にのみ限定されるものでなく、上記実施
形態例の構成から種々の修正及び変更を施した同期型Ｄ
ＲＡＭも、本発明の範囲に含まれる。
【００５２】
【発明の効果】以上説明したように、本発明の同期型Ｄ
ＲＡＭでは、ライト動作によるメモリセルへの書込みが
データストローブ信号ＤＱＳに同期して開始するため、
システムクロックＣＬＫに同期して開始する場合に比べ
て使用可能なバランス時間が長くなるので、ライト動作
の次のリード動作が確実になる。
ＲＡＭでは、ライト動作によるメモリセルへの書込みが
データストローブ信号ＤＱＳに同期して開始するため、
システムクロックＣＬＫに同期して開始する場合に比べ
て使用可能なバランス時間が長くなるので、ライト動作
の次のリード動作が確実になる。
【００５３】また、最も位相差が遅いデータストローブ
信号のクロック信号位相差時間Ｔｄを小さくすれば、使
用可能なバランス時間が長くなる。
信号のクロック信号位相差時間Ｔｄを小さくすれば、使
用可能なバランス時間が長くなる。
【図１】本発明の第１実施形態例のＤＤＲ−ＳＤＲＡＭ
のライト動作時の信号の流れを示すブロック図である。
のライト動作時の信号の流れを示すブロック図である。
【図２】図１のＤＤＲ−ＳＤＲＡＭのライト及びリード
動作のタイミングチャートである。
動作のタイミングチャートである。
【図３】図１のＤＤＲ−ＳＤＲＡＭのライト動作の詳細
なタイミングチャートである。
なタイミングチャートである。
【図４】本発明の第２実施形態例のＤＤＲ−ＳＤＲＡＭ
のライト動作の詳細なタイミングチャートである。
のライト動作の詳細なタイミングチャートである。
【図５】従来のＤＤＲ−ＳＤＲＡＭのライト動作時の信
号の流れを示すブロック図である。
号の流れを示すブロック図である。
【図６】図５のＤＤＲ−ＳＤＲＡＭのライト及びリード
動作の際のタイミングチャートである。
動作の際のタイミングチャートである。
１ 入力バッファ
２ コマンドデコーダ
３ ライトタイミング発生部
４ ライトバッファ
５ リードアンプ
６ メモリセルプレート
７ データラッチ
８ システム同期用ラッチ
９ Ｉ／Ｏ線
ＳＡ 同期信号
ＳＢ デコード信号
ＳＣ ラッチ信号
ＳＤ タイミング信号
ＳＥ ライト信号
ＣＬＫ システムクロック
ＤＱＳ，ＵＤＱＳ，ＬＤＱＳ データストローブ信号
ＤＱ，ＵＤＱ，ＬＤＱ 入力データ
ＤＩ 内部データ
Ｔｃｋ クロック信号の周期
Ｔｄ クロック信号位相差時間
Claims (2)
- 【請求項１】 システムクロックと、該システムクロッ
クから所定幅の位相遅れを有する複数のデータストロー
ブ信号とに基づいて動作する同期型ＤＲＡＭであって、 前記システムクロックに同期してリード動作を実行し、
前記複数のデータストローブ信号のそれぞれに同期して
入力された入力データをメモリセルに書き込むライト動
作を、前記複数のデータストローブ信号のうち、前記シ
ステムクロックから最も位相が遅れるデータストローブ
信号に基づいて実行することを特徴とする同期型ＤＲＡ
Ｍ。 - 【請求項２】 前記複数のデータストローブ信号のそれ
ぞれは、前記システムクロックの周期の７５％ないし１
２５％の位相遅れを有する、請求項１に記載の同期型Ｄ
ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000381178A JP3415586B2 (ja) | 1999-12-16 | 2000-12-15 | 同期型ｄｒａｍ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35679799 | 1999-12-16 | ||
| JP11-356797 | 1999-12-16 | ||
| JP2000381178A JP3415586B2 (ja) | 1999-12-16 | 2000-12-15 | 同期型ｄｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001236782A JP2001236782A (ja) | 2001-08-31 |
| JP3415586B2 true JP3415586B2 (ja) | 2003-06-09 |
Family
ID=26580503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000381178A Expired - Fee Related JP3415586B2 (ja) | 1999-12-16 | 2000-12-15 | 同期型ｄｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3415586B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4242117B2 (ja) | 2002-07-11 | 2009-03-18 | 株式会社ルネサステクノロジ | 記憶装置 |
| KR100532956B1 (ko) | 2003-06-28 | 2005-12-01 | 주식회사 하이닉스반도체 | Ｄｄｒ ｓｄｒａｍ에서의 링잉 현상 방지 방법 |
| KR100548563B1 (ko) | 2003-06-30 | 2006-02-02 | 주식회사 하이닉스반도체 | Ｄｄｒ ｓｄｒａｍ 에서의 라이트 링잉 현상을 마스크하기위한 데이타 패스 제어 장치 및 방법 |
| KR100562645B1 (ko) | 2004-10-29 | 2006-03-20 | 주식회사 하이닉스반도체 | 반도체 기억 소자 |
| JP4881911B2 (ja) * | 2008-04-17 | 2012-02-22 | エルピーダメモリ株式会社 | 半導体記憶装置 |
-
2000
- 2000-12-15 JP JP2000381178A patent/JP3415586B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001236782A (ja) | 2001-08-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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