JP2001014894A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 動作マージンの小さいメモリセルを効率的に
検出することが可能な半導体記憶装置を提供する。 【解決手段】 本発明に係る半導体記憶装置１０００
は、テストモード検出回路１２、書込信号発生回路１０
および書込ドライバ２２を含む。書込信号発生回路１０
は、テストモードでは、書込制御信号ＷＥより短いパル
ス幅を有する書込活性化信号ＷＥｄを、通常動作モード
では、書込制御信号ＷＥと同一パルス幅の書込活性化信
号ＷＥｄを出力する。書込ドライバ２２は、書込活性化
信号ＷＥｄに基づき、書込データ信号ＷＤによりデータ
バス線対ＩＯ、／ＩＯを駆動する。これにより、動作マ
ージンの小さいメモリセルを自動的に検出することが可
能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に動作マージンの小さいメモリセルを容易に検
出する機能を有する半導体記憶装置に関するものであ
る。

【０００２】

【従来の技術】ＳＤＲＡＭ（シンクロナス・ダイナミッ
ク・ランダムアクセス・メモリ）は、年々大容量化され
ており、この大容量化のためにメモリセルが縮小化され
る傾向にある。これにともない、動作マージンの小さい
メモリセルを有する確率が増加する傾向にある。このた
め、従来のＳＤＲＡＭでは、動作マージンの小さいメモ
リセルが検出された場合にこれに代わって情報の書込／
読出を行なう、冗長メモリセルと呼ばれる置換用のメモ
リセルを配置している。

【０００３】

【発明が解決しようとする課題】しかし、従来のＳＤＲ
ＡＭでは、メモリセルへの書込信号幅が一定であるた
め、より小さな動作マージンのメモリセルを検出するこ
とが困難であった。

【０００４】その一方で、上述したようにメモリセルの
大容量化に伴い、効率的に動作マージンの小さいメモリ
セルを検出することが要請されている。

【０００５】そこで、本発明は上述した問題を解決する
ためになされたものであり、その目的は動作マージンの
小さいメモリセルを効率的に検出することができる機能
を有する半導体記憶装置を提供することである。

【０００６】

【課題を解決するための手段】この発明の一つの局面に
よると、半導体記憶装置は、外部制御信号に基づき、内
部書込制御信号を発生する発生回路と、外部信号に基づ
き、テストモードが設定されたことを検出するテストモ
ード検出回路と、通常動作モードにおいては、内部書込
制御信号と同じパルス幅を有する書込活性化信号を発生
し、テストモードにおいては、前記通常動作モードにお
けるパルス幅よりも短いパルス幅を有する書込活性化信
号を発生する書込信号発生回路と、データバスと、書込
活性化信号に応じて活性化し、外部から受けるデータに
応じてデータバスを駆動する書込ドライバと、データバ
スにおけるデータに基づき記憶状態が決定されるメモリ
セルアレイとを備える。

【０００７】好ましくは、書込信号発生回路は、内部書
込制御信号を遅延する遅延回路と、テストモードにおい
ては、遅延回路の出力と内部書込制御信号とに基づき書
込活性化信号の電位を決定し、通常動作モードにおいて
は、内部書込制御信号に基づき、書込活性化信号の電位
を決定する回路とを含む。

【０００８】この発明のもう一つの局面によると、半導
体記憶装置は、外部制御信号に基づき、書込活性化信号
を発生する書込信号発生回路と、外部信号に基づき、テ
ストモードが設定されたことを検出するテストモード検
出回路と、データバスと、記書込活性化信号に応じて活
性化し、外部から受けるデータに応じてデータバスを駆
動する書込ドライバと、データバスにおけるデータに基
づき記憶状態が決定されるメモリセルアレイとを備え、
書込ドライバは、通常動作モードおよびテストモードの
いずれにおいてもデータバスを駆動することが可能な第
１書込回路と、通常動作モードにおいてのみデータバス
を駆動することが可能な第２書込回路とを含む。

【０００９】好ましくは、テストモード検出回路は、テ
ストモードが検出されると活性状態となり、テストモー
ド以外の場合には非活性状態となるテストモード信号を
発生し、第２書込回路は、前記データバスを駆動する駆
動回路と、テストモード信号が非活性状態の場合には、
データバスを駆動するための電位を駆動回路に供給し、
テストモード信号が活性状態の場合は、駆動回路への電
位の供給を停止する供給制御回路とを含む。

【００１０】より好ましくは、供給制御回路は、テスト
モードにおいて、前記データバスを駆動するための電位
として電源電位と接地電位とを供給し、駆動回路は、第
１書込回路に同期して、供給制御回路の出力ノードをデ
ータバスと接続する。

【００１１】

【発明の実施の形態】本発明の実施の形態について図面
を参照して詳しく説明する。なお、同一の構成要素に
は、同一の符号または同一の記号を付し、その説明を省
略する。

【００１２】［実施の形態１］本発明の実施の形態１に
おける半導体記憶装置について図１を用いて説明する。
図１は、本発明の実施の形態１における半導体記憶装置
１０００の主要部の構成を示す図である。

【００１３】図１に示す半導体記憶装置１０００は、内
部クロック信号に基づき、外部データ入力ピンＤＱから
受けるデータをラッチして書込データ信号ＷＤを出力す
るデータラッチ回路２と、外部クロックピンＣＬＫで受
ける外部クロック信号ＣＬＫに基づき内部クロック信号
を発生する基本ＣＬＫ発生回路４と、外部制御ピンＰか
ら外部制御信号（チップセレクト信号／ＣＳ、ローアド
レスストローブ信号／ＲＡＳ、コラムアドレスストロー
ブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ）を受け
て、内部動作を制御するコマンドを発生するコマンド認
識回路６とを備える。

【００１４】半導体記憶装置１０００はさらに、内部ク
ロック信号とコマンド認識回路６において認識された書
込コマンドとを受けて、書込制御信号ＷＥを発生するＮ
ＡＮＤ回路８と、テストモードが設定されたことを検出
するテストモード検出回路１２と、書込制御信号ＷＥに
基づき、後述する書込ドライバ２５の動作を制御する書
込活性化信号ＷＥｄを発生する書込信号発生回路１０と
を備える。

【００１５】テストモード検出回路１２は、たとえば、
特定の外部信号を受けることによりテストモードが設定
されたことを検出する。検出結果として活性状態のテス
トモード信号ＴＥが出力される。

【００１６】書込信号発生回路１０は、テストモード検
出回路１２から出力されるテストモード信号ＴＥに基づ
き、書込活性化信号ＷＥｄのパルス幅を調整する。

【００１７】半導体記憶装置１０００はさらに、行列状
に配置された複数のメモリセルを含むメモリセルアレイ
１４と、内部行アドレスに基づきメモリセルアレイ１４
の行方向の選択を行なうロウデコーダ１６と、内部列ア
ドレスに基づきメモリセルアレイ１４の列方向の選択を
行なうコラムデコーダ１８と、メモリセルアレイ１４の
選択された行に接続されるメモリセルのデータを検知し
増幅するセンスアンプと、コラムデコーダ１８からの列
選択信号に応答して選択された列をデータバスＩＯ、／
ＩＯに接続する列選択回路と、書込活性化信号ＷＥｄに
応答して書込データ信号ＷＤに基づきデータバスＩＯ、
／ＩＯの電位を駆動する書込ドライバ２２と、出力コマ
ンドに応答してデータバスＩＯ、／ＩＯに読出されたデ
ータを外部へ出力するための出力回路２４とを備える。
なお、図１においては、センスアンプと列選択回路とを
同一ブロック２０で記載している。

【００１８】図２は、図１に示す書込ドライバ２２とメ
モリセルとの接続関係を示す図である。図２を参照し
て、メモリセルアレイ１４は、複数のメモリセルと、メ
モリセルの各行に対応して配置される複数のワード線
と、メモリセルの各列に対応して配置される複数のビッ
ト線対とを含む。図２においては、ワード線ＷＬと、１
対のビット線ＢＬ、／ＢＬ、およびワード線ＷＬとビッ
ト線ＢＬとに対して配置されるメモリセル３１とを代表
的に示している。

【００１９】メモリセル３１は、情報を電荷の形態で格
納するキャパシタＣ０と、対応のワード線の電位に応答
して導通し、対応のビット線とキャパシタＣ０とを接続
するアクセストランジスタＴ０とを含む。アクセストラ
ンジスタＴ０は、ＮＭＯＳトランジスタで構成される。

【００２０】各ビット線対は、センスアンプ３２および
列選択回路に含まれるＮＭＯＳトランジスタ３４ａ、３
４ｂを介してデータバス線対ＩＯ、／ＩＯに接続され
る。ＮＭＯＳトランジスタ３４ａ、３４ｂは、列選択信
号ＣＳＬにより導通状態となる。

【００２１】ビット線ＢＬと／ＢＬとの間に配置される
ＮＭＯＳトランジスタ３３ａ、３３ｂは、ビット線イコ
ライズ信号ＢＬｅｑを受けて導通する。これにより、ビ
ット線ＢＬ、／ＢＬがビット線電圧ＶＢＬに設定され
る。データバス線対ＩＯ、／ＩＯは、書込データ信号Ｗ
Ｄおよび書込活性化信号ＷＥｄにより動作が制御される
書込ドライバ２２に接続されている。

【００２２】図３は、書込信号発生回路１０の構成の一
例を示す回路図である。図３を参照して、書込信号発生
回路１０は、遅延回路４１、ＮＡＮＤ回路４２、および
波形整形回路４３を含む。

【００２３】遅延回路４１は、複数のインバータで構成
される（図３においては、４つのインバータが直列に接
続されている）。遅延回路４１は、書込制御信号ＷＥを
所定期間遅延して出力する。ＮＡＮＤ回路４２は、遅延
回路４１の出力とテストモード信号ＴＥとを入力に受
け、信号ＷＥ１を出力する。

【００２４】波形整形回路４３は、ＮＡＮＤ回路４４お
よびインバータ４５を含む。ＮＡＮＤ回路４４は、書込
制御信号ＷＥと信号ＷＥ１とを入力に受ける。インバー
タ４５は、ＮＡＮＤ回路４４の出力を反転して書込活性
化信号ＷＥｄを出力する。

【００２５】図４および図５は、書込信号発生回路１０
の動作を説明するためのタイミングチャートである。図
４は、テストモード信号ＴＥがＬレベル（通常動作モー
ド）の場合に、図５は、テストモード信号ＴＥがＨレベ
ル（テストモード）の場合ににそれぞれ対応している。

【００２６】図４を参照して、テストモード信号ＴＥが
Ｌレベルの場合、ＮＡＮＤ回路４２から出力される信号
ＷＥ１はＨレベルに固定される。したがって、書込活性
化信号ＷＥｄは、書込制御信号ＷＥと同じパルス幅ｔｚ
を有する信号となる。

【００２７】図５を参照して、テストモード信号ＴＥが
Ｈレベルになると、ＮＡＮＤ回路４２は遅延回路４１の
出力を反転するように機能する。これにより、ＮＡＮＤ
回路４２から、書込制御信号ＷＥを遅延して、さらに反
転した信号ＷＥ１が出力される。この結果、書込活性化
信号ＷＥｄは、書込制御信号ＷＥの立上がりと信号ＷＥ
１の立下がりで決定されるパルス幅ｔｗ（ｔｗ＝（ｔ１
−ｔ０）、（ｔ３−ｔ２）、（ｔ０−ｔ４））を有する
信号となる。この場合、ｔｚ＞ｔｗである。すなわち、
テストモードにおけるパルス幅ｔｗが、通常動作モード
におけるパルス幅ｔｚより短くなる。

【００２８】図６は、書込ドライバ２２の構成を説明す
るための回路図である。書込ドライバ２２は、図６
（ａ）に示される回路と、図６（ｂ）に示される回路と
を有する。図６（ａ）に示される回路は、ＮＡＮＤ回路
１０１、１０２およびインバータ１０３、１０４、１０
５を含む。ＮＡＮＤ回路１０１は、書込データ信号ＷＤ
と書込活性化信号ＷＥｄとを入力に受け、信号ＷＤ１を
出力する。インバータ１０４は、信号ＷＤ１を反転して
信号／ＷＤ１を出力する。ＮＡＮＤ回路１０２は、イン
バータ１０３で書込データ信号ＷＤを反転した信号と書
込活性化信号ＷＥｄとを入力に受け、信号ＷＤ２を出力
する。インバータ１０５は、信号ＷＤ２を反転した信号
／ＷＤ２を出力する。

【００２９】図６（ｂ）に示す回路は、トランジスタ１
０６、１０７、１０８および１０９を含む。トランジス
タ１０６および１０８は、ＰＭＯＳ型トランジスタであ
り、トランジスタ１０７および１０９は、ＮＭＯＳ型ト
ランジスタで構成される。トランジスタ１０６および１
０７は、電源電位と接地電位との間に接続される。トラ
ンジスタ１０６および１０７の接続ノードは、データバ
ス線ＩＯに接続される。トランジスタ１０８および１０
９は電源電位と接地電位との間に接続される。トランジ
スタ１０８と１０９との接続ノードは、データバス線／
ＩＯに接続される。

【００３０】トランジスタ１０６は、信号ＷＤ１に基づ
き導通する。トランジスタ１０７は、信号／ＷＤ２に基
づき導通する。トランジスタ１０８は信号ＷＤ２に基づ
き導通する。トランジスタ１０９は信号／ＷＤ１に基づ
き導通する。

【００３１】図７は、書込ドライバ２２の動作を説明す
るためのタイミングチャートである。図７においては、
パルス幅ｔｙの書込活性化信号ＷＥｄが、時刻ｔ０、ｔ
２、ｔ４およびｔ６でＨレベルに立上がる状態を示して
いる。

【００３２】時刻ｔ０において、書込活性化信号ＷＥｄ
とＨレベルの書込データ信号ＷＤとに基づき、信号ＷＤ
１はＬレベルに立下がり、信号／ＷＤ１はＨレベルに立
上がる。ｔｙ期間後（ｔ１）に、信号ＷＤ１はＨレベル
に、信号／ＷＤ１はＬレベルになる。

【００３３】時刻ｔ２において、書込活性化信号ＷＥｄ
とＬレベルの書込データ信号ＷＤとに基づき、信号ＷＤ
２がＬレベルに立下がり、信号／ＷＤ２がＨレベルに立
上がる。ｔｙ期間後（ｔ３）に、信号ＷＤ２はＨレベル
に、信号／ＷＤ２はＬレベルになる。

【００３４】さらに、時刻ｔ４において、書込活性化信
号ＷＥｄとＨレベルの書込データ信号ＷＤとに基づき、
信号ＷＤ１はＬレベルに立下がり、信号／ＷＤ１はＨレ
ベルに立上がる。ｔｙ期間後（ｔ５）に、信号ＷＤ１は
Ｈレベルに、信号／ＷＤ１はＬレベルになる。

【００３５】そして、時刻ｔ６において、書込活性化信
号ＷＥｄとＬレベルの書込データ信号ＷＤとに基づき、
信号ＷＤ２がＬレベルに立下がり、信号／ＷＤ２がＨレ
ベルに立上がる。ｔｙ期間後（ｔ７）に、信号ＷＤ２は
Ｈレベルに、信号／ＷＤ２はＬレベルになる。

【００３６】このような信号ＷＤ１、／ＷＤ１、ＷＤ２
および／ＷＤ２に基づきデータバス線対ＩＯ、／ＩＯの
いずれか一方が電源電位に、他方が接地電位に設定され
る。

【００３７】次に、本発明の実施の形態１における半導
体記憶装置の動作について説明する。対比のため、図８
に示す半導体記憶装置の動作と比較する。図８に示す半
導体記憶装置（以下、半導体記憶装置９０００と称す）
は、書込信号発生回路１０に代わって、複数のインバー
タを含む波形整形回路３を備える。図８においては、波
形整形回路３は、２つのインバータで構成されている。

【００３８】波形整形回路３は、ＮＡＮＤ回路２８から
出力される書込制御信号ＷＥを遅延して書込活性化信号
ＷＥｄを出力する。なお、図示しない書込ドライバは、
図６と同じ構成とする。

【００３９】図９は、本発明の実施の形態１における半
導体記憶装置１０００のテストモードでの動作を説明す
るためのタイミングチャートである。図１０は、半導体
記憶装置９０００の動作を説明するためのタイミングチ
ャートである。

【００４０】図９〜図１０では、時刻Ｔ１において４ビ
ットのデータを書込む書込コマンドを入力し、データと
して“Ｈ”、“Ｌ”、“Ｈ”、“Ｌ”を順番に入力した
場合を示している。

【００４１】図９を参照して、書込コマンドが発生する
時点でテストモード信号ＴＥをＨレベルにする。書込コ
マンドに基づき、外部クロック信号（外部ＣＬＫ）に同
期して書込制御信号ＷＥが４つ発生する。テストモード
信号ＴＥに基づき、書込制御信号ＷＥよりも短いパルス
幅の書込活性化信号ＷＥｄが４つ発生する。書込データ
ＷＤは、外部クロックＣＬＫの１周期分の時間、Ｈレベ
ルまたはＬレベルを保持する。

【００４２】書込ドライバ２２は、書込活性化信号ＷＥ
ｄが活性状態（Ｈレベル）の期間、データバス線対Ｉ
Ｏ、／ＩＯにデータを書込む。

【００４３】具体的には、時刻Ｔ２〜Ｔ３、Ｔ６〜Ｔ７
において、信号ＷＤ１がＬレベルに、信号／ＷＤ１がＨ
レベルになる。これにより、時刻Ｔ２〜Ｔ３、Ｔ６〜Ｔ
７においてデータバス線ＩＯがＨレベルに、データバス
線／ＩＯがＬレベルに設定される。

【００４４】時刻Ｔ４〜Ｔ５、Ｔ８〜Ｔ９において、信
号ＷＤ２がＬレベルに、信号／ＷＤ２がＨレベルにな
る。これにより、時刻Ｔ４〜Ｔ５、Ｔ８〜Ｔ９において
データバス線ＩＯがＬレベルに、データバス線／ＩＯが
Ｈレベルに設定される。

【００４５】コラム選択信号ＣＳＬに応答して、データ
バス線ＩＯの電位が対応するビット線ＢＬに、データバ
ス線／ＩＯの電位が対応するビット線／ＢＬの電位に転
送される。これにより、メモリセル３１には、時刻Ｔ２
〜Ｔ３およびＴ６〜Ｔ７においてＨレベルの情報が蓄積
され、時刻Ｔ４〜Ｔ５およびＴ８〜Ｔ９においてＬレベ
ルの情報が蓄積されることになる。

【００４６】図１０を参照して、半導体記憶装置９００
０では、書込コマンドに基づき外部クロック信号（外部
ＣＬＫ）に同期して書込制御信号ＷＥが４つ発生し、さ
らに書込制御信号ＷＥと同じパルス幅をもつ書込活性化
信号ＷＥｄが４つ発生する。図示しない書込ドライバ
は、書込活性化信号ＷＥｄが活性状態（Ｈレベル）の期
間、データバス線対ＩＯ、／ＩＯにデータを書込む。

【００４７】時刻Ｔ２♯〜Ｔ３♯、Ｔ６♯〜Ｔ７♯にお
いて、信号ＷＤ１がＬレベルに、信号／ＷＤ１がＨレベ
ルになる。これにより、時刻Ｔ２♯〜Ｔ３♯、Ｔ♯６〜
Ｔ♯７においてデータバス線ＩＯがＨレベルに、データ
バス線／ＩＯがＬレベルに設定される。

【００４８】時刻Ｔ４♯〜Ｔ５♯、Ｔ８♯〜Ｔ９♯にお
いて、信号ＷＤ２がＬレベルに、信号／ＷＤ２がＨレベ
ルになる。これにより、時刻Ｔ４♯〜Ｔ５♯、Ｔ８♯〜
Ｔ９♯においてデータバス線ＩＯがＬレベルに、データ
バス線／ＩＯがＨレベルに設定される。これに基づい
て、ビット線対の電位が決定され、さらにメモリセルに
情報が蓄積される。

【００４９】ここで、（Ｔ３−Ｔ２）＜（Ｔ３♯−Ｔ２
♯）、（Ｔ５−Ｔ４）＜（Ｔ５♯−Ｔ４♯）、（Ｔ７−
Ｔ６）＜（Ｔ７♯−Ｔ６♯）、（Ｔ９−Ｔ８）＜（Ｔ９
♯−Ｔ８♯）である。

【００５０】このように、半導体記憶装置１０００にお
ける書込活性化信号ＷＥｄのパルス幅は、半導体記憶装
置９０００に比べて短くなる。書込活性化信号ＷＥｄの
活性状態の時間（Ｈ幅）を短くなると、データバス線対
ＩＯ、／ＩＯおよびビット線対ＢＬ、／ＢＬに転送され
るデータ幅が小さくなる。したがって、メモリセルへの
書込み時間が短縮する。この結果、半導体記憶装置９０
００に比べて半導体記憶装置１０００は、メモリセルの
書込み動作を厳しくすることが可能となる。

【００５１】なお、テストモード信号ＴＥがＬレベルの
場合（通常動作モード）、上述したように、書込活性化
信号Ｗｄは、書込制御信号ＷＥと同じパルス幅を有する
信号になる。したがって、半導体記憶装置１０００は、
図１０に示すタイミングで動作する。

【００５２】たとえば、テストモードにおいて、書込活
性化信号ＷＥｄのパルス幅を外部制御信号によって変化
させるとする。図１１は、外部制御信号により書込活性
化信号を制御した場合の各種信号の変化を説明するため
のタイミングチャートである。

【００５３】図１１では、時刻Ｔ１において４ビットの
データを書込む書込コマンドを入力し、データとして
“Ｈ”、“Ｌ”、“Ｈ”、“Ｌ”を順番に入力した場合
を示している。

【００５４】図１１を参照して、書込コマンドに基づき
外部クロック信号（外部ＣＬＫ）に同期して書込制御信
号ＷＥが４つ発生する。そして、書込活性化信号ＷＥｄ
が４つ発生する。この際、書込制御信号ＷＥよりも短い
パルス幅の書込活性化信号ＷＥｄを発生するためには、
特定のパルス幅（たとえば、所望の書込活性化信号のパ
ルス幅）を有する外部制御信号を特定のタイミングで、
入力する必要がある。

【００５５】このような外部制御信号を入力することに
より、半導体記憶装置１０００と同様に、時刻Ｔ２〜Ｔ
３、Ｔ４〜Ｔ５、Ｔ６〜Ｔ７、Ｔ８〜Ｔ９においてデー
タバス線対ＩＯ、／ＩＯをＨレベルまたはＬレベルに設
定することが可能となり、メモリセルへの書込みマージ
ンを厳しくすることができる。しかしながら、この場
合、対応する外部制御信号を操作する必要が生じる。

【００５６】これに対して、本発明の実施の形態１にお
ける半導体記憶装置１０００によれば、自動的に書込活
性化信号ＷＥｄのパルス幅を短くすることが可能とな
る。この結果、メモリセルの書込マージンを厳しくし
て、動作マージンの小さいメモリセルを容易に検出する
ことが可能となる。

【００５７】［実施の形態２］図１２は、本発明の実施
の形態２における半導体記憶装置２０００の主要部の構
成を示す図である。半導体記憶装置２０００が半導体記
憶装置１０００と異なる主な点は、図１に示す書込ドラ
イバ２２に代わり、通常動作モードとテストモードとで
ドライブ能力が変化する書込ドライバ５２を配置する点
にある。

【００５８】半導体記憶装置２０００における書込信号
発生回路５５は、たとえば、波形整形回路３により構成
される。なお、書込信号発生回路５５は、書込信号発生
回路１０と同じ構成であってもよい。

【００５９】図１３は、本発明の実施の形態２における
書込ドライバ５２の構成を示す回路図である。書込ドラ
イバ５２は、図１３（ａ）に示す回路と、図１３（ｂ）
に示す回路とを有する。

【００６０】図１３（ａ）に示す回路は、ＮＡＮＤ回路
１０１、１０２およびインバータ１０３、１０４、１０
５を含む。これらの接続関係は、図６（ａ）で説明した
とおりである。図１３（ａ）に示す回路は、書込データ
信号ＷＤおよび書込活性化信号ＷＥｄに基づき、信号Ｗ
Ｄ１、／ＷＤ１、ＷＤ２、および／ＷＢＤ２を発生す
る。

【００６１】図１３（ｂ）に示す回路は、トランジスタ
１０６〜１０９を含む。これらの接続関係は、図６
（ｂ）で説明したとおりである。図１３（ｂ）に示す回
路はさらに、トランジスタ１１０〜１１５およびインバ
ータ１１６を含む。トランジスタ１１０、１１２および
１１４はＰＭＯＳ型トランジスタであり、トランジスタ
１１１、１１３および１１５は、ＮＭＯＳ型トランジス
タである。インバータ１１６は、テストモード信号を反
転してテストモード信号／ＴＥを出力する。

【００６２】トランジスタ１１０および１１１の一方の
導通端子はデータバス線ＩＯと接続される。トランジス
タ１１２および１１３の一方の導通端子はデータバス線
／ＩＯと接続される。トランジスタ１１０および１１２
の他方の導通端子と電源電位との間にトランジスタ１１
４が配置される。トランジスタ１１１と１１３の他方の
導通端子と接地電位との間にトランジスタ１１５が配置
される。

【００６３】トランジスタ１１４はテストモード信号Ｔ
Ｅに基づき導通状態となる。トランジスタ１１５はテス
トモード信号／ＴＥに基づき導通状態となる。

【００６４】トランジスタ１０６、１１０のそれぞれの
ゲート電極は、信号ＷＤ１を受ける。トランジスタ１０
９、１１３のそれぞれのゲート電極は、信号／ＷＤ１を
受ける。トランジスタ１０８、１１２それぞれのゲート
電極は、信号ＷＤ２を受ける。トランジスタ１０７、１
１１のそれぞれのゲート電極は、信号／ＷＤ２を受ける
テストモード信号ＴＥがＬレベル（通常動作モード）に
設定されると、トランジスタ１１４および１１５が導通
状態となる。これにより、データバス線ＩＯは、トラン
ジスタ１０６、１０７、１１０、１１１により駆動さ
れ、データバス線／ＩＯはトランジスタ１０８、１０
９、１１２および１１３により駆動される。すなわち、
すべてのトランジスタが動作可能となる。

【００６５】テストモード信号ＴＥがＨレベル（テスト
モード）に設定されると、トランジスタ１１４および１
１５が非導通状態となる。これにより、データバス線Ｉ
Ｏはトランジスタ１０６および１０７により駆動され、
データバス線／ＩＯは、トランジスタ１０８および１０
９により駆動されることになる。

【００６６】すなわち、テストモードでは、一部のトラ
ンジスタ（トランジスタ１１０〜１１３）が動作しない
ためドライブ能力が通常動作モードに比べて小さくな
る。

【００６７】このように、本発明の実施の形態２におけ
る書込ドライバを含む半導体記憶装置によれば、テスト
モードにおいて書込ドライバのドライブ能力を小さくす
ることが可能となる。この結果、メモリセルの書込マー
ジンを厳しくして、動作マージンの小さいメモリセルを
容易に検出することが可能となる。

【００６８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００６９】

【発明の効果】以上のように、請求項１〜請求項２に係
る半導体記憶装置によれば、テストモードにおいて、書
込ドライバを活性化させる書込活性化信号のパルス幅を
短くすることが可能となる。このため、メモリセルの書
込マージンを厳しくし、動作マージンの小さいメモリセ
ルを容易に検出することが可能となる。自動的に書込活
性化信号のパルス幅を短く設定することができるため、
特に、大容量化した半導体記憶装置に対して、当該動作
マージンの小さいメモリセルを効率的に検出することが
可能となる。

【００７０】また、請求項３〜請求項５に係る半導体記
憶装置によれば、テストモードにおいて、書込ドライバ
のドライブ能力を小さくすることが可能となる。これに
より、メモリセルの書込マージンを厳しくして、動作マ
ージンの小さなメモリセルを検出することが容易とな
る。また、テストモードにおいて自動的にドライブ能力
を下げることができるため、特に、大容量化した半導体
記憶装置に対して、当該動作マージンの小さいメモリセ
ルを効率的に検出することが可能となる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における半導体記憶装
置１０００の主要部の構成を示す図である。

【図２】 図１に示す書込ドライバ２２とメモリセルと
の接続関係を示す図である。

【図３】 書込信号発生回路１０の構成の一例を示す回
路図である。

【図４】 書込信号発生回路１０の動作を説明するため
のタイミングチャートである。

【図５】 書込信号発生回路１０の動作を説明するため
のタイミングチャートである。

【図６】 （ａ）〜（ｂ）は書込ドライバ２２の構成を
説明するための回路図である。

【図７】 書込ドライバ２２の動作を説明するためのタ
イミングチャートである。

【図８】 波形整形回路３により書込活性化信号ＷＥｄ
を発生する半導体記憶装置９０００の主要部の構成を示
す図である。

【図９】 本発明の実施の形態１における半導体記憶装
置１０００のテストモードでの動作を説明するためのタ
イミングチャートである。

【図１０】 半導体記憶装置９０００の動作を説明する
ためのタイミングチャートである。

【図１１】 外部制御信号により書込活性化信号を制御
した場合の各種信号の変化を説明するためのタイミング
チャートである。

【図１２】 本発明の実施の形態２における半導体記憶
装置２０００の主要部の構成を示す図である。

【図１３】 （ａ）〜（ｂ）は本発明の実施の形態２に
おける書込ドライバ５２の構成を示す回路図である。

【符号の説明】

２ データラッチ回路、４ 基本ＣＬＫ発生回路、６
コマンド認識回路、８ＮＡＮＤ回路、１０，５５ 書込
信号発生回路、１２ テストモード検出回路、１４ メ
モリセルアレイ、１６ ロウデコーダ、１８ コラムデ
コーダ、２０センスアンプ／列選択回路、２２，５２
書込ドライバ、２４ 出力回路、４３ 波形整形回路、
４１ 遅延回路、１００，９００ 半導体記憶装置。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 外部制御信号に基づき、内部書込制御信
   号を発生する発生回路と、 外部信号に基づき、テストモードが設定されたことを検
   出するテストモード検出回路と、 通常動作モードにおいては、前記内部書込制御信号と同
   じパルス幅を有する書込活性化信号を発生し、前記テス
   トモードにおいては、前記通常動作モードにおける前記
   パルス幅よりも短いパルス幅を有する書込活性化信号を
   発生する書込信号発生回路と、 データバスと、 前記書込活性化信号に応じて活性化し、外部から受ける
   データに応じて前記データバスを駆動する書込ドライバ
   と、 前記データバスにおけるデータに基づき記憶状態が決定
   されるメモリセルアレイとを備える、半導体記憶装置。
2. 【請求項２】 前記書込信号発生回路は、 前記内部書込制御信号を遅延する遅延回路と、 前記テストモードにおいては、前記遅延回路の出力と前
   記内部書込制御信号とに基づき前記書込活性化信号の電
   位を決定し、前記通常動作モードにおいては、前記内部
   書込制御信号に基づき、前記書込活性化信号の電位を決
   定する回路とを含む、請求項１記載の半導体記憶装置。
3. 【請求項３】 外部制御信号に基づき、書込活性化信号
   を発生する書込信号発生回路と、 外部信号に基づき、テストモードが設定されたことを検
   出するテストモード検出回路と、 データバスと、 前記書込活性化信号に応じて活性化し、外部から受ける
   データに応じて前記データバスを駆動する書込ドライバ
   と、 前記データバスにおけるデータに基づき記憶状態が決定
   されるメモリセルアレイとを備え、 前記書込ドライバは、 通常動作モードおよび前記テストモードのいずれにおい
   ても前記データバスを駆動することが可能な第１書込回
   路と、 前記通常動作モードにおいてのみ前記データバスを駆動
   することが可能な第２書込回路とを含む、半導体記憶装
   置。
4. 【請求項４】 前記テストモード検出回路は、 前記テストモードが検出されると活性状態となり、前記
   テストモード以外の場合には非活性状態となるテストモ
   ード信号を発生し、 前記第２書込回路は、 前記データバスを駆動する駆動回路と、 前記テストモード信号が非活性状態の場合には、前記デ
   ータバスを駆動するための電位を前記駆動回路に供給
   し、前記テストモード信号が活性状態の場合は、前記駆
   動回路への前記電位の供給を停止する供給制御回路とを
   含む、請求項３記載の半導体記憶装置。
5. 【請求項５】 前記供給制御回路は、 前記テストモードにおいて、前記データバスを駆動する
   ための電位として電源電位と接地電位とを供給し、 前記駆動回路は、 前記第１書込回路に同期して、前記供給制御回路の出力
   ノードを前記データバスと接続する、請求項４記載の半
   導体記憶装置。