KR100407361B1 - 동기식 더블 데이터 속도용 디램 - Google Patents

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Abstract

DDR-SDRM은 제1의 기록 데이터를 데이터 스트로브 신호(DQS)의 상승 엣지에서 래치하며 제2의 기록 데이터를 데이터 스트로브 신호(DQS)의 하강 엣지에서 래치하는 래치부(17) 및 상기 제1의 기록 데이터 및 상기 제2의 기록 데이터를 상기 데이터 스트로브 신호(DQS)로부터 생성된 신호에 따라 한번에 기록하기 위한 기록 버퍼부(14)를 포함하는 데이터 기록부(10)를 포함한다. 판독 동작은 시스템 클록신호(CLK)에 따라 실행된다.

Description

동기식 더블 데이터 속도용 디램{SYNCHRONOUS DOUBLE DATA RATE DRAM}
본 발명은 동기식 더블 데이터 속도(synchronous double data rate)용 DRAM에 관한 것으로서, 더욱 상세하게는 DDR-SDRM의 판독 및 기록 동작의 개선에 관한 것이다.
DDR-SDRM(이후에는 SDRAM이라고 한다)에서, 판독 및 기록 동작은 외부 클록 신호로서 공급된 시스템 클록신호(CLK)에 의해 제어되고, 판독 및 기록 동작은 SDRAM과 외부회로 사이에서 데이터 스트로브 신호(DQS)와 동기하여 전송된다. 데이터 스트로브 신호(DQS)는 시스템 클록신호(CLK)에서 클록 펄스에 대해 소정의 위상지연을 지니고 발생한다. 시스템 클록신호(CLK)와 데이터 스트로브 신호(DQS) 양쪽 모두에서의 펄스는 동일한 펄스 폭(또는 펄스 기간)을 갖는다.
더욱, 상세하게 말하면, 기록 및 판독 동작은 시스템 클록신호(CLK)와 동기하여 제어되고 입력 기록 데이터의 래치는 DRAM 외측으로부터 공급된 데이터 스트로브 신호(DQS)로 제어된다. 시스템 클록신호(CLK)와 데이터 스트로브 신호(DQS)의 관계는 JEDEC 표준에 의해 지정된다. 예컨대, 시스템 클록신호(CLK)와 데이터 스트로브 신호(DQS)의 위상차는 시스템 클록신호(CLK)의 클록주기(Tck)의 75% 내지 125%의 상기의 범위내에 존재한다는 것이 규정되어 있다.
도 1은 기록 동작중에 종래의 DDR-SDRM에서의 신호의 흐름을 도시하는 것으로서, DDR-SDRM은 데이터 기록부(10)와, 데이터 판독부(30) 및 도면에 도시되지 않은 어드레스 처리부를 포함한다. 시스템 클록신호(CLK)는 클록버퍼(11)를 통해 명령 디코더(12), 기록 타이밍 발생기(13) 및 제2단의 데이터 래치(래치부)(18)에 공급되고, 데이터 스트로브 신호(DQS)는 제1단의 에이터 래치(래치부)(17)에 공급된다. DDR-SDRM에서, 판독 및 기록 동작은 시스템 클록신호(CLK)와 동기하여 제어되고 상기 제1단의 래치(17)에서 입력 데이터(DQ)의 래치는 데이터 스트로브 신호(DQS)에 의해 제어된다.
도 2는 도 1의 DDR-SDRM에서의 신호의 타이밍챠트이다. 기록 사이클은 시스템 클록신호(CLK)의 제1의 펄스(P1)로 시작된다. 기록 데이터(DQ) 및 데이터 스트로브 신호(DQS)는 SDRAM 외측으로부터 공급된다. 제1의 기록 데이터(DQ0)는 데이터 스트로브 신호(DQS)의 상승 엣지에 응답하여 t0의 시간에서 래치되고 제2의 기록 데이터(DQ1)는 제1단의 래치(17)에서 동일한 데이터 스트로브 신호(DQS)의 하강 엣지에 의해 t1의 시간에서 래치된다. 제2단의 래치(18)는 기록 데이터(DQ0, DQ1) 양쪽 모두를 시스템 클록신호(CLK)의 상승 엣지에 응답하여 t2의 시간에서 래치하여 기록 데이터(DQ0, DQ1) 양쪽 모두를 기록버퍼(기록 버퍼부)(14)에 전달한다. I/O선(19)은 짝수의 일련번호가 붙은 비트선에 대해 배치된 제1의 한쌍의 상보형 I/O선과, 홀수의 일련번호가 붙은 비트선 쌍에 대해 배치된 제2의 한쌍의 상보형 I/O선을 포함한다.
기록버퍼(14)는 한 쌍의 상보형 I/O선(19)의 하나를 통해 데이터 스트로브 신호(DQS)의 상승 엣지에서 래치된 기록 데이터에 상응하는 차동전압 신호를 전달하고, 다른 한 쌍의 상보형 I/O선(19)을 통해 데이터 스트로브 신호(DQS)의 하강 엣지에서 래치된 기록 데이터에 상응하는 차동전압 신호를 동시에 전달한다. 전자의 I/O선은 여기서는 I/O선(R)이라고 부르고 후자의 I/O선은 여기서는 I/O선(F)이라고 부른다. 차동전압 신호의 전위차는 본 예에서는 2.2 볼트이다. 기록 동작은 I/O선(19)이 한 쌍의 I/O선(19)에 평형을 이루거나 등화가 되는 t3b의 시간에서 종료한다.
판독 사이클은 시스템 클록신호(CLK)에서의 제4의 펄스(P4)로 t4의 시간에서 개시되고, 판독 증폭기(15)는 I/O선(19)을 통해 한 쌍의 차동전압 신호를 전달하고 상기 차동전압은 판독동작시에 0.2볼트라고 가정한다. 기록 데이터(DQ2, DQ3) 및데이터 스트로브 신호(DQS)는 DDR-SDRM으로부터 외측으로 공급된다. 데이터 스트로브 신호(DQS)는 시스템 클록신호(CLK)와 동기하여 판독 동작중에 DDR-SDRM에서 생성된다. 기록 동작이 종료되는 t3b와 기록 동작이 개시되는 t4 상기의 시간 구간은 I/O선(19)이 메모리 셀 플레이트(16)의 비트선으로부터 분리되는 평형 시간 구간으로서 사용된다.
전술한 동작에서, DDR-SDRM은 한 쌍의 I/O선(19)을 등화하기 위해 동작하여야 하고, 다음의 판독동작을 준비하기 위한 평형 시간구간 중에 기록동작시의 전위차는 2.2볼트이다. 그러나, 특히 연속적인 판독동작시의 판독 데이터가 기록 동작시에 공급된 기록 데이터에 반대라면 시간의 길이는 안정된 동작을 위해 너무 짧을 수 있다.
시스템 클록신호(CLK)의 클록 주기(Tck)는 6.5ns이며 I/O선과 비트선을 함께 결합하는 결합동작은 4ns를 소비한다고 가정하면, I/O선의 평형에 대한 이용가능한 시간의 길이는
6.5 - 4 = 2.5ns이다.
상기 경우에, 이용가능한 평형 시간 구간은 너무 짧아 비트선으로부터 I/O선의 안정적인 분리를 보장하지 못한다.
종래기술에서의 전술한 바와 문제점을 고려하여, 본 발명의 목적은 전술한 문제를 해결할 수 있고 높은 신뢰성으로 고속에서 동작할 수 있는 DDR-SDRM을 제공함에 있다.
본 발명은 다수의 메모리 셀을 포함하는 메모리 셀 어레이와, 상기 메모리 셀 중의 하나의 어드레스를 지정하기 위한 어드레스 신호를 수신 및 처리하기 위한 어드레스 신호 처리부와, 기록 데이터를 수신하며 기록 사이클중에 상기 메모리 셀 중의 하나에 상기 기록 데이터를 기록하기 위한 데이터 기록부와, 판독 사이클 중에 상기 메모리 셀 중의 상기 하나로부터 데이터를 판독하기 위해 상기 시스템 클록신호에 응답하여 판독 데이터를 전달하는 데이터 판독부(30)를 포함하며, 상기 어드레스 신호 처리부는 시스템 클록신호와 동기하여 동작하고, 상기 데이터 기록부는 상기 기록 데이터와 동기하여 전송된 데이터 스트로브 신호에 따라 동작하여 상기 DDR-SDRM 외측으로부터 상기 기록 데이터를 수신하여 상기 메모리 셀의 하나에 I/O선을 통해 상기 기록 데이터를 전달하는 DDR-SDRM을 제공한다.
본 발명에 따르면, 데이터 기록부에 의해 데이터 스트로브 신호에 따라 실행되는 기록 동작은 I/O선을 평형화하기 위한 충분한 평형 시간 구간을 보장한다.
도 1은 기록 동작중의 신호의 흐름을 도시하는 종래의 DDR-SDRM의 블록도.
도 2는 도 1의 DDR-SDRM에서의 신호의 타이밍챠트.
도 3은 기록 동작중의 신호의 흐름을 도시하는 본 발명의 일 실시예에 따른 DDR-SDRM의 블록도.
도 4는 도 3의 DDR-SDRM에서의 신호의 타이밍챠트.
도 5는 변형된 제1의 실시예의 기록 동작중의 상세한 타이밍챠트.
도 6은 본 발명의 제2의 실시예에 따른 DDR-SDRM에서의 신호의 타이밍챠트.
도 7은 도 5의 DDR-SDRM에서 제공된 어드레스 처리부의 블록도.
이하, 본 발명은 첨부된 도면을 참조하여 보다 상세히 기술될 것이며, 유사한 구성 소자에는 유사한 도면부호가 전 도면에 걸쳐 붙여질 것이다.
도 3에서, 본 발명의 제1의 실시예에 따른 DDR-SDRM은 메모리 셀 어레이 또는 메모리 셀 플레이트(16)와, 데이터 기록부(10)와, 데이터 판독부(30)를 포함하는 것으로서 판독 증폭기(15)만이 묘사되고 어드레스 처리부는 도면에 도시되지 않았다.
데이터 기록부(10)는 다수의 입력버퍼(11)와, 명령 디코더(12)와, 기록 타이밍 발생기(13)와, 기록버퍼(버퍼부)(14)와 데이터 래치(래치부)(17)를 포함한다. DDR-SDRM은 2개의 버스트 기간으로 기록 및 판독동작의 처리를 위해 동작하고 기록 및 판독 동작은 연속적인 어드레스를 갖는 메모리 셀에 대한 단일한 판독 및 기록 사이클에서 한 쌍의 데이터에 대해 실행된다. 어드레스 처리부의 구성은 도 7에 도시되어 있다.
데이터 기록부(10)의 입력버퍼(11)는 외부 신호를 수신하여 그 신호를 각각의 내부의 부(internal section)에 전달한다. 명령 디코더(12)는 로우(row) 어드레스 스트로브(RAS)와 컬럼 어드레스 스트로브(CAS)와, 기록 인에이블 신호(WE)와, 칩 선택 신호(CS)를 수신하여 디코딩된 어드레스 신호(SB)를 상기 신호들과 관련하여 전달한다. 상기 기록 타이밍 발생기(13)는 기록 동작을 위한 타이밍 제어 신호를 생성한다. 데이터 래치(17)는 데이터 스트로브 신호(DQS)의 상승 엣지 및 하강 엣지 각각에서 한 쌍의 기록 데이터(DQ)를 래치하여 상기 래치된 데이터(DQ)를 기록버퍼(14)에 공급한다. 상기 기록버퍼(14)는 상보형 I/O선(19)을 통해 기록 데이터를 어드레스 신호에 따라 선택된 메모리 셀에 전달한다. 판독 증폭기(15)는 I/O선(19)을 통해 어드레스 신호에 따라 선택된 메모리 셀로부터 판독 데이터를 판독한다. 상기 I/O선(19)은 한 쌍의 기록 데이터를 한번에 전송하는 I/O선(R)과 I/O선(F)을 포함하는 두 세트로 구성된 상보형 I/O선을 포함한다.
메모리 셀 플레이트(16)는 매트릭스 형상으로 배치된 다수의 메모리 셀과, 상기 메모리 셀의 대응하는 로우에 대해 각각 배치된 다수의 워드선을 포함한다. 만일 메모리 셀이 선택되면 대응하는 비트선 쌍은 상보형 I/O선(19)에 접속되고 대응하는 워드선은 활성화 된다.
시스템 클록신호(CLK)는 명령 디코더(12)에 전달되고 데이터 스트로브 신호(DQS)는 기록 타이밍 발생기(13) 및 데이터 래치(17)에 전달된다. 본 실시예에서, 판독동작은 기본적으로 시스템 클록 신호(CLK)와 동기하여 제어되고 기록 동작 및 기록 데이터의 데이터 래치는 데이터 스트로브 신호(DQS)에 따라 생성된 신호와 동기하여 제어된다.
도 4에서, 본 실시예의 DDR-SDRM은 2개의 버스트 길이로 동작하며 시스템 클록신호(CLK)의 제1의 클록 펄스(P1)에서 기록동작을 위해 구동을 시작한다. 기록 동작은 입력 어드레스(ADD0)에 따라 지정된 한 쌍의 메모리 셀에 대해 실행된다. 기록 데이터(DQ0 및 DQ1)는 DDR-SDRM의 외측으로부터 공급된다. 데이터 스트로브 신호(DQS)는 시스템 클록신호(CLK)에 대해 위상지연(Td)을 갖고 있고 상기 위상지연은 시스템 클록신호(CLK)의 클록주기(Tck)와 거의 동등하고 JEDEC 표준에 따른 클록 기간(Tck)의 75% 내지 125%의 범위내에 있다.
제1의 외부 기록데이터(DQ0)는 데이터 래치(17)에 의해 t0의 시간에서 데이터 스트로브 신호(DQS)의 상승 엣지에서 래치되고 제2의 외부 기록 데이터(DQ1)는 데이터 래치(17)에 의해 t1의 시간에서 동일한 데이터 스트로브 신호(DQS)의 하강 엣지에서 래치된다. 상기 데이터 래치(17)는 제1 및 제2의 데이터(DQO, DQ1) 양쪽 모두를 내부 기록 데이터(D1)로서 t1의 시간에서 기록버퍼(기록 버퍼부)(14)에 전달한다.
기록버퍼(14)는 내부 기록 데이터(DI)에 대응하며 각각의 상보형 I/O선(19)을 통해 메모리 셀 플레이트(16)에 차동전압 신호를 전달한다. 그 후, 상기 I/O선(19)은 t3의 시간에서 비트선 쌍으로부터 분리되어 기록동작을 종료한다. 주목할 점은 기록 데이터(DQ0, DQ1)는 시스템 클록신호(CLK)를 사용하지 않고 데이터 스트로브 신호(DQS)에 응답함으로써 데이터 래치(17)로부터 메모리 셀에 전달된다는 점이다.
판독동작은 시스템 클록신호(CLK)에서의 제4의 펄스(P4)의 상승 엣지에 응답하여 t4의 시간에서 개시된다. 판독 데이터(DQ2, DQ3) 및 데이터 스트로브 신호(DQS)는 DDR-SDRM에서 생성된다. I/O선(19)은 t4의 시간에서 비트선 쌍에 결합되고, 그 후 판독 증폭기(15)에 의한 차동전압 신호의 전달이 있게 된다. 제1의 판독 데이터(DQ0)는 데이터 스트로브 신호(DQS)의 상승 엣지에 응답하여 t5의 시간에서 전달되고 제2의 판독데이터(DQ3)는 데이터 스트로브 신호(DQS)의 하강 엣지에 응답하여 t6의 시간에서 전달된다.
클록신호(Tck), 상보형 I/O선(19)과 비트선을 결합하는데 필요한 시간의 길이 및 시스템 클록신호(CLK)에 대한 데이터 스트로브 신호(DQS)의 위상 지연(Td)은 각각, 6.5ns, 4ns, 8.125ns(= Tck ×1.25, 즉, 최대의 지연)이라고 가정하면, 기록 동작이 완료되는 t3a의 시간은 기록동작이 종래의 SDRAM에서 종료되는 t3b보다 1.625ns 먼저 발생한다. 따라서, 대응하는 시간의 길이는 종래의 장치에서 얻어진 시간의 길이 이외에 평형 시간 구간에 대해 사용될 수 있다.
도 5에서, 도 4에 도시된 기록 동작의 변형된 타이밍챠트가 도시되어 있다. 상기 변형에서, 버스트 길이는 4이고, 기록 동작은 단일한 기록 사이클에서 4개의메모리 셀에 대해 실행된다. 4개의 데이터 래치는 단일한 기록 사이클에서 4개의 기록 데이터(DQ0 내지 DQ3)를 래치하기 위해 데이터 래치부(17)에 제공된다. 상기 4개의 기록 데이터는 4개의 어드레스(ADD0 내지 ADD3) 중에 제1의 어드레스(ADD0)를 나타내는 단일한 외부 어드레스 신호에 의해 지정된 메모리 셀에 기록된다. 공통 신호 및 외부 어드레스 신호는 t11의 시간에서 메모리 장치 외측으로부터 공급되고 4개의 메모리 셀에 대한 기록 사이클이 개시된다.
동기신호(SA)는 시스템 클록신호(CLK)의 상승 엣지에 응답하여 발생되어 명령 디코더(12)에 공급된다. 래치신호(SC)는 데이터 스트로브 신호(DQS)의 상승엣지 및 하강 엣지에서 발생하여 래칭을 위한 데이터 래치(래치부)(17)에 공급된다. 타이밍 신호(SD)는 시스템 클록신호(CLK)의 하강 엣지와 동기하여 생성되어 기록 타이밍 발생기(13)에 공급된다.
명령 디코더(12)는 동기신호(SA)에 응답하여 공통신호를 디코딩하고, 기록 동작을 나타내는 디코딩된 신호는 기록 타이밍 발생기(13)에 공급된다. 데이터 래치(17)는 I/O선(R))에 대한 내부 데이터(R)로서 제1의 데이터(DQ0)를 보유하기 위해 래치 신호(SC)의 제1의 펄스(P11)의 상승 엣지에서 상기 제1의 데이터(DQ0)를 래치하고, I/O선(F)에 대한 내부 데이터(F)로서 제2의 데이터(DQ1)을 유지하기 위해 상기 제1의 펄스(P11)의 하강 엣지에서 제2의 데이터(DQ1)를 래치하고, I/O선(R))에 대한 내부 데이터(R)로서 제3의 데이터(DQ2)를 유지하기 위해 제2의 펄스(P12)의 상승 엣지에서 제3의 데이터(DQ2)를 래치하고, I/O선(F)에 대한 내부 데이터(F)로서 제4의 데이터(DQ3)를 유지하기 위해 상기 제2의 펄스(P12)의 하강엣지에서 제4의 데이터(DQ3)를 래치한다. 상기 래치된 데이터들은 래칭 직후에 기록버퍼(기록버퍼부)(14)에 전달된다. 기록 타이밍 발생기(13)는 타이밍 신호(SD)와 동기하여 기록 타이밍 신호(SE)를 기록버퍼(14)에 공급한다.
도 7에서, 어드레스 처리부는 외부 어드레스신호를 수신하는 어드레스버퍼(21))와, 동기 신호(SA)에 각각 대응하여 외부 어드레스를 전송하는 제1 및 제2의 래치(22, 23)와, 타이밍 신호(SD)에 반응하는 어드레스 래치부(24)와, 카운터(26)와, 컬럼 디코더(26)를 포함한다.
어드레스 래치부(24)는 내부 어드레스 버스와 제1 및 제2의 래치(22, 23)를 통해 시스템 클록신호(CLK)와 동기하여 외부의 제1의 어드레스(ADD0)를 래치하고 내부 카운터(25)에 다음의 클록 사이클에서 제2의 내부 어드레스 버스를 통해 제1의 어드레스(ADD0)를 전달한다. 내부 커운터(25)는 제1의 어드레스(ADD1) 이후에 제2 내지 제4의 어드레스(ADD1 내지 ADD3)를 생성하여 상기 제1 내지 제4의 어드레스(ADD1 내지 ADD3)를 어드레스 래치부(24)에 전달한다. 컬럼 디코더(26)는 그후 제1 및 제3의 래치 어드레스(ADD0, ADD2)를 내부 어드레스 버스(R)를 통해 래치하고, 타이밍 신호(SD)에 응답해 다른 내부 어드레스 버스(F)를 통해 제2 및 제4의 래치 어드레스(ADD1, ADD3)를 래치한다. 상기 타이밍 신호(SD)는 데이터 스트로브 신호(DQS)의 하강 엣지에서 생성되고 기록 타이밍 신호(SE)는 상기 타이밍 신호(SD)에 따라 생성된다. 더욱, 자세하게 말하면, 도 5에 도시된 바와 같이 기록 타이밍 신호(SE)는 타이밍 신호(SD)의 하강 엣지에서 상승하고 타이밍 신호(SD)의 상승 엣지에서 하강한다.
기록 버퍼(14)는 기록 타이밍신호(SE)의 제1의 펄스(P21)에서 I/O선(R)을 통해 제1의 어드레스(ADD0)의 메모리 셀로 제1의 데이터(DQ0)를 전달하고 I/O선(F)을 통해 제2의 어드레스(ADD1)의 메모리 셀로 제2의 데이터(DQ1)를 전달한다. 기록 버퍼(14)는 그 후 기록 타이밍 신호(SE)의 제2의 펄스(P22)에서 I/O선(R)을 통해 제3의 어드레스(ADD2)의 메모리 셀로 제3의 데이터(DQ2)를 전달하고, 제4의 어드레스(ADD3)의 메모리 셀로 I/O선(F)을 통해 제4의 데이터(DQ3)를 전달한다.
전술한 실시예에서, 기록 버퍼(14)는 데이터 스트로브 신호(DQS)에 따라 발생된 신호와 동기하여 기록하기 위해 동작하므로, 기록 버퍼(14)가 시스템 클록신호(CLK)와 동기하여 기록하기 위해 동작하는 종래의 DDR-SDRM의 경우 보다는 보다 긴 시간의 길이가 I/O선(19)을 평형하게 하기위해 보장될 수 있다. 따라서, 기록 동작 이후의 판독동작은 보다 짧은 평형화 시간 구간에 기인한 에러를 발생시키지 않는다.
도 6에서, 본 발명의 제2의 실시예에 따른 DDR-SDRM의 신호의 다른 타이밍 챠트가 도시되어 있다. 본 실시예에서, 입력 기록 데이터는 두 세트로 된 입력부를 통해 공급된다. 상기 DDR-SDRM은 두 세트로 된 기록 버퍼(14)와, 두 세트로 된 판독 증폭기(15)와, 단일한 메모리 셀 플레이트(16)에 대해 두 세트로 된 입력부에 대응하는 각각의 데이터((R) 및 (F))에 대한 두 세트로 된 데이터 래치를 포함한다. 각각의 세트는 예컨대 64개의 기록 데이터를 단일한 기록 사이클 중에 처리하기 위한 8개의 구성요소를 포함한다. 상기 두 세트로 된 구성 소자는 도면에서 U측(순차적인 순서에서 상부측) 및 L측(순차적인 순서에서 하부측)의 구성 소자에의해 지정된다.
주목할 점은 기록 데이터에 대한 입력단의 수는 16개이고, 입력단의 하위의 일련의 번호(0 내지 7)는 L측의 세트에 대응하고, 입력단이 상위의 일련의 번호(8 내지 16)는 U측의 세트에 대응한다는 점이다. 따라서, U측의 입력단은 데이터 스트로브 신호(UD0S)에서 펄스(P31, P32)와 동기하여 8개의 데이터를 각각 포함하는 도 6의 DOU0 내지 DOU3에 의해 지정된 32개의 기록 데이터를 수신하고, L측 입력부는 데이터 스트로브 신호(LDOS)에서 펄스(P41, P42)와 동기하여 각각 8개의 데이터를 포함하는 DOL0 내지 DOL3에 의해 지정된 32개의 기록 데이터를 수신한다.
도 6의 예에서, U측의 데이터 스트로브 신호(UDQS)는 L측 데이터 스트로브 신호(LDQS)에 대해 시스템 클록신호(CLK)의 클록 주기(Tck)의 절반 정도 앞선다. 기록 동작은 어드레스 신호(ADD0)을 입력함으로써 4의 버스트 길이를 갖는 기록 데이터를 처리하기 위해 t11의 시간에서 개시된다. 제1 내지 제4의 U측 기록 데이터(DQU0 내지 DQU3)는 U측 데이터 스트로브 신호(UDQS)의 두개의 연속적인 펄스(P31, P32)로 t12a의 시간에서 개시함으로써 공급된다. 또한, 제1 내지 제4의 L측 기록 데이터(DQL0 내지 DQL3)는 L측 데이터 스트로브 신호(LDQS)의 두개의 연속적인 펄스(P41, P42)로 t13b의 시간에서 개시함으로써 공급되어 U측 기록 데이터에 대해 클록 주기(Tck)의 절반정도 지연된다.
래치신호(USC)는 U측 데이터 스트로브 신호(UDQS)의 펄스(P31, P32) 모두의 상승 및 하강 엣지와 동기하여 U측 데이터 래치에 공급된다. 유사하게, 래치신호(LQS)는 L측 데이터 스트로브 신호(LDQS)의 펄스(P41, P42) 모두의 상승및 하강 엣지와 동기하여 L측 데이터 래치에 공급된다.
위상 지연 검출부는 시스템 클록신호(CLK)에 대해 U측 및 L측의 데이터 스트로브 신호(UDQS, LDQS)의 위상 지연 둘 모두를 검출하여 상기 데이터 스트로브 신호(UDQS, LDQS)중 어느 하나의 지연이 상기 데이터 스트로브 신호(UDQS, LDQS) 중의 다른 것의 지연에 대해 보다 더 긴가를 결정한다. 위상 지연 검출부는 보다 긴 위상 지연(Td)을 지닌 데이터 스트로브 신호를 선택하여 선택된 데이터 스트로브 신호의 하강 엣지와 동기하여 타이밍 신호(SD)를 기록 타이밍 발생기(13)에 전달한다.
각각의 제1의 U측 데이터 래치(17)는 제1 및 제3의 U측 데이터(DQU0 및 DQU2)를 래치하고, 한 세트의 내부 데이터(UDQ(2R))로서 데이터 래치를 클록 주기(Tck)의 절반정도 지연시킨다. 각각의 제2의 U측 데이터 래치(17)는 제2 및 제4의 데이터(DQ1, DQ3)를 한 세트의 내부 데이터(UDQ(F))로서 지연이 없이 래치한다. 따라서, 2 세트의 U측 데이터(UDQ)(2R), UKQ(F))는 동시에 기록 버퍼(14)에 전달된다.
반면에, 각각의 제1의 L측의 데이터 래치(17)는 제1 및 제3의 L측 데이터(DQL0, DQL2)를 래치하고, 한 세트의 내부 데이터(LDQ(2R))로서 데이터 래치를 클록 주기(Tck)의 절반정도 지연시킨다. 각각의 제2의 U측 데이터 래치(17)는 제2 및 제4의 데이터(DQL1, DQL3)를 한 세트의 내부 데이터(LDQ)(F))로서 지연이 없이 래치한다. 따라서, 2 세트의 L측 데이터(LDQ)(2R), LDQ(F))는 동시에 기록 버퍼(14)에 전달되고, L측 데이터(LDQ(2R), LDQ(F))는 U측 데이터(UDQ(2R), UDQ(F))에 대해 클록 사이클(Tck)의 절반정도 지연된다.
기록 버퍼(14)는 기록 타이밍 신호(SE)의 제1의 펄스(P61)에서 데이터를 전달하고, 데이터(DQU0, DQL0)를 U측 및 L측의 I/O선(R)을 경유하여 각각 어드레스(ADDUO, ADDLO)의 메모리 셀에 각각 전달한다. 기록 버퍼(14)는 또한 기록타이밍신호(SE)의 제1의 펄스(P61)에서 데이터를 전달하고, 데이터(DQU1, DQL1)를 U측 및 L측의 I/O선(F)을 경유하여 어드레스(ADDU1, ADDL1)의 메모리 셀에 전달한다.
기록 버퍼(14)는 타이밍신호(SE)의 제2의 펄스(P62)에서 데이터를 전달하고 데이터(DQU2, DQL2)를 U측 및 L측의 I/O선(R)을 경유하여 어드레스(ADDU2, ADDL2)의 메모리 셀에 각각 전달한다. 기록 버퍼(14)는 또한, 타이밍신호(SE)의 제2의 펄스(P62)에서 데이터를 전달하고, 데이터(DQU3, DQL3)를 U측 및 L측 I/O선(F)을 경유하여 어드레스(ADDU3, ADDL3)의 메모리 셀에 각각 전달한다.
내부 어드레스는 내부 어드레스 커운터에 의해 제1의 실시예에 유사하게 발생된다.
제2의 실시예에서, 제1 내지 제4의 데이터의 기록 동작은 DDR-SDRM에 제공된 데이터 스트로브신호(UDQS, LDQS) 중에서 생성되는 데이터 스트로브신호(LDQS)에 응답하여 개시된다. 상기로 인해 안정적인 기록 동작이 보장되고 I/O선의 평탄화 시간 구간에 대한 충분한 시간의 길이를 보장해 주어 다음의 판독동작을 준비하게 한다.
제2의 실시예에서, 만일 내부 래치가 한번에 모든 데이터를 래치하는 데이터래치부(17)에 제공된다면 기록 동작은 더욱 안정적으로 실행될 수 있다.
또한, 만일 기록 데이터의 입력이 모든 기록 데이터에 대해 한번에 행해진다면 기록 동작은 더욱 안정적으로 실행될 수 있다.
제2의 실시예에서, 만일 프리차지 명령이 기록 동작에서 발생되면 데이터를 메모리 셀에 저장하라는 명령의 발생 이후에 워드선의 전위는 소정의 시간 구간의 이후에 낮아진다. 그 후, 비트선은 다음의 기록 또는 판독 명령을 준비하기 위해 평탄화 되거나 등화된다. 제2의 실시예에서, 충분한 평탄화 시간 구간이 보장되므로 프리차지 명령과 기록 또는 판독 동작에 대한 명령 사이의 간격은 감소된다.
전술한 실시예는 단지 예시로서 기술되었고, 본 발명은 전술한 실시예에 한정되지 않고 여러 다양한 변형, 수정 등이 본 발명의 범위를 벗어나지 않고 본 분야의 기술자에게는 자명할 것이다.
본 발명에 따르면, 데이터 기록부에 의해 데이터 스트로브 신호에 따라 실행되는 기록 동작은 I/O선을 평형화하기 위한 충분한 평형 시간 구간을 보장한다.

Claims (9)

  1. DDR-SDRM(동기식 더블 데이터 속도용 디램)에 있어서,
    다수의 메모리 셀을 포함하는 메모리 셀 어레이(16)와, 상기 메모리 셀 중의 하나의 메모리 셀의 어드레스를 지정하는 어드레스 신호를 수신 및 처리하는 어드레스 신호 처리부(20)와, 기록 데이터를 수신하여 상기 메모리 셀 중의 상기 하나의 메모리 셀에 기록 데이터를 기록 사이클 중에 기록하는 데이터 기록부(10)와, 상기 시스템 클록신호(CLK)에 응답하여 판독 사이클 중에 상기 메모리 셀 중의 상기 하나의 메모리 셀로부터 데이터를 판독하여 판독 데이터를 전달하는 데이터 판독부(30)를 포함하며, 상기 어드레스 신호 처리부(20)는 시스템 클록신호(CLK)와 동기하여 동작하고, 상기 데이터 기록부(10)는 상기 기록 데이터와 동기하여 전송된 데이터 스트로브 신호(DQS)에 따라 동작하여 상기 DDR-SDRM 외측으로부터 상기 기록 데이터를 수신하여 I/O선(19)을 통해 상기 메모리 셀의 상기 하나의 메모리 셀에 상기 기록 데이터를 전달하는 것을 특징으로 하는 DDR-SDRM.
  2. 제 1항에 있어서,
    상기 데이터 기록부(10)는 상기 DDR-SDRM 외측으로부터 상기 기록 데이터를 수신하는 데이터 래치부(17)와, 상기 메모리 셀의 상기 하나의 메모리 셀에 상기 기록 데이터를 기록하는 기록 버퍼부(14)를 포함하는 것을 특징으로 하는 DDR-SDRM.
  3. 제 2항에 있어서,
    상기 데이터 래치부(17)는 상기 데이터 스트로브 신호(DQS)의 상승 엣지에 응답하는 적어도 하나의 제1의 래치와, 상기 데이터 스트로브 신호(DQS)의 하강 엣지에 응답하는 적어도 하나의 제2의 래치를 포함하고 있으면서 제1의 기록 데이터와 제2의 기록 데이터를 각각 래치하며, 상기 기록 버퍼부(14)는 상기 데이터 스트로브 신호(DQS)의 상기 하강 엣지에 따라 한번에 상기 제1의 기록 데이터와 상기 제2의 기록 데이터를 기록하는 것을 특징으로 하는 DDR-SDRM.
  4. 제3항에 있어서,
    상기 적어도 하나의 제1의 데이터 래치와 상기 적어도 하나의 제2의 데이터 래치 중 어느 한쪽은 다수의 데이터 래치를 포함하고, 상기 기록 버퍼부(14)는 상기 적어도 하나의 제1의 데이터 래치와 상기 적어도 하나의 제2의 데이터 래치 각각에서의 데이터 래치의 갯수에 상응하는 갯수로 된 기록 버퍼를 포함하는 것을 특징으로 하는 DDR-SDRM.
  5. 제 3항에 있어서,
    상기 적어도 하나의 제1의 데이터 래치와 상기 적어도 하나의 제2의 데이터 래치 중 어느 한쪽은 소정 갯수의 데이터 래치를 각각 포함하는 제1의 래치블록과 제2의 래치블록을 포함하는 것을 특징으로 하는 DDR-SDRM.
  6. 제 5항에 있어서,
    상기 적어도 하나의 제1의 데이터 래치에 의해 래치된 데이터는 상기 래치부(17)에서 상기 시스템 클록신호(CLK)의 클록주기의 1/2 만큼 데이터 래치가 지연되는 것을 특징으로 하는 DDR-SDRM.
  7. 제 5항에 있어서,
    상기 제1 및 제2의 래치 블록은 상기 데이터 스트로브 신호(DQS)에 응답하는 것을 특징으로 하는 DDR-SDRM.
  8. 제 5항에 있어서,
    상기 제1의 래치 블록은 데이터 스트로브 신호(UDQS)에 응답하고, 상기 제2의 래치 블록은 상기 시스템 클록신호(CLK)의 클록 주기의 1/2 만큼 위상이 지연된 다른 데이터 스트로브 신호(LDQS)에 응답하는 것을 특징으로 하는 DDR-SDRM.
  9. 제 1항에 있어서,
    상기 데이터 스트로브 신호는 상기 시스템 클록 신호에 대하여 상기 시스템 클록 신호의 클록 주기의 75% 내지 125%의 범위내에서 지연되는 것을 특징으로 하는 DDR-SDRM.
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