KR100610028B1 - 반도체 메모리장치 및 그에 따른 제어방법 - Google Patents
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Abstract
Description
Claims (14)
- 반도체 메모리 장치에 있어서:워드라인과 비트라인에 각각 연결된 복수개의 메모리 셀들을 구비하는 셀 어레이와;상기 메모리 셀들에 저장된 데이터를 리드하기 위한 리드동작이나 상기 메모리 셀들에 데이터를 라이트하기 위한 라이트 동작을 제어하는 코어 제어신호들 각각을, 내부클럭신호에 응답하여 발생되는 하나의 마스터 신호를 이용하여 서로 개별적으로 인에이블시키는 제어부를 구비함을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 코어 제어신호들은,상기 비트라인과 상기 입출력라인의 연결을 제어하는 컬럼 선택신호, 상기 입출력라인의 프리차아지를 위한 입출력 라인 프리차아지 신호, 리드동작과 라이트 동작을 구별하기 위한 리드/라이트 구별신호, 입출력 라인의 데이터를 센싱 및 증폭하기 위한 입출력라인 센스앰프의 인에이블 신호, 라이트 동작시에 입력 데이터를 상기 입출력라인에 전송하기 위한 데이터 전송신호들 등을 포함함을 특징으로 하는 반도체 메모리 장치.
- 제2항에 있어서,상기 내부클럭신호는 외부 클럭 신호에 동기되어 발생됨을 특징으로 하는 반도체 메모리 장치.
- 제3항에 있어서,상기 마스터 신호는 상기 컬럼 선택신호를 인에이블시키기 위한 마스터 신호임을 특징으로 하는 반도체 메모리 장치.
- 제4항에 있어서,상기 코어 제어신호들 각각의 디세이블은 상기 마스터 신호와는 다른 마스터 신호를 이용하여 행해짐을 특징으로 하는 반도체 메모리 장치.
- 제5항에 있어서,상기 코어제어신호들의 디세이블을 위한 마스터 신호는 상기 컬럼 선택신호를 디세이블시키기 위한 마스터 신호임을 특징으로 하는 반도체 메모리 장치.
- 제6항에 있어서, 상기 제어부는,각각이 일정 딜레이를 가지는 딜레이회로를 구비하여, 각각의 상기 코어 제어신호들을 인에이블 또는 디세이블 시키는 각각의 제어신호 발생회로들을 구비함을 특징으로 하는 반도체 메모리 장치.
- 반도체 메모리 장치에 있어서:복수개의 메모리 셀들을 구비하는 셀 어레이와;상기 메모리 셀들에/로부터 데이터를 입/출력하는 복수개의 비트라인 페어와;상기 복수개의 비트라인 페어중 에서 선택된 비트라인 페어에/로부터 데이터를 입/출력하는 복수개의 로컬 입출력라인 페어와;상기 복수개의 로컬 입출력라인 페어에/로부터 데이터를 입/출력하는 글로벌 입출력라인 페어와;상기 메모리 셀들에 저장된 데이터를 리드하기 위한 리드동작이나 상기 메모리 셀들에 데이터를 라이트하기 위한 라이트 동작을 제어하는 코어 제어신호들을, 제1마스터신호를 이용하여 각각 개별적으로 인에이블 시키고 상기 제1마스터 신호와는 다른 제2마스터신호를 이용하여 각각 개별적으로 디세이블 시키는 제어부를 구비함을 특징으로 하는 반도체 메모리 장치.
- 제8항에 있어서, 상기 코어 제어신호들은상기 로컬 입출력 라인 페어와 상기 선택된 비트라인 페어를 전기적으로 연결하기 위한 컬럼 선택신호, 상기 로컬 입출력라인 페어 및 상기 글로벌 입출력라인 페어의 프리차아지를 위한 입출력 라인 프리차아지 신호들, 리드동작과 라이트 동작을 구별하기 위한 리드/라이트 구별신호, 상기 입출력 라인 페어들의 데이터를 센싱 및 증폭하기 위한 입출력라인 센스앰프의 인에이블 신호, 라이트 동작시에 입력 데이터를 상기 글로벌 입출력라인 페어에 전송하기 위한 제1데이터 전송신호, 및 라이트 동작시에 상기 글로벌 입출력라인 페어의 입력데이터를 상기 로컬 입출력 라인 페어에 전송하기 위한 제2데이터 전송신호 등을 포함함을 특징으로 하는 반도체 메모리 장치.
- 제9항에 있어서,상기 제1마스터 신호 및 상기 제2마스터 신호는 인에이블 구간이 서로 다르며 외부 클럭 신호에 동기되는 내부 클럭 신호에 응답하여 발생됨을 특징으로 하는 반도체 메모리 장치
- 제10항에 있어서, 상기 제어부는,상기 코어 제어신호들을 인에이블 또는 디세이블 시키기 위하여 각각의 일정 딜레이를 가지는 딜레이회로를 포함하는 각각의 제어신호 발생회로들을 구비함을 특징으로 하는 반도체 메모리 장치.
- 복수개의 메모리 셀을 구비하는 반도체 메모리 장치에서 리드 또는 라이트 동작을 제어하기 위한 코어 제어신호들의 제어방법에 있어서:내부 클럭 신호에 응답하여 발생되며 서로 다른 인에이블 구간을 가지는 제1마스터 신호 및 제2마스터 신호를 발생시키는 단계;상기 마스터 신호들 중 더 빨리 인에이블 되는 상기 제1마스터 신호에 응답하여 상기 코어 제어신호들을 각각의 딜레이 조건에 따라 개별적으로 인에이블 시키는 단계;각각의 인에이블 구간을 가지는 상기 코어 제어신호들을 이용하여 상기 메모리 셀에 저장된 데이터를 리드하거나 상기 메모리 셀에 데이터를 라이트하는 등의 소정의 동작을 행하는 단계; 및상기 제2마스터 신호에 응답하여 상기 코어 제어신호들을 각각의 딜레이 조건에 따라 개별적으로 디세이블 시키는 단계를 구비함을 특징으로 하는 코어 제어신호들의 제어방법.
- 제12항에 있어서,상기 코어 제어신호들은 컬럼 라인 선택을 위한 컬럼 선택신호, 입출력라인의 프리차아지를 위한 입출력 라인 프리차아지 신호, 리드동작과 라이트 동작을 구별하기 위한 리드/라이트 구별신호, 입출력 라인의 데이터를 센싱 및 증폭하기 위한 입출력라인 센스앰프의 인에이블 신호, 라이트 동작시에 입력 데이터를 글로벌 입출력라인에 전송하기위한 제1데이터 전송신호, 및 라이트 동작시에 상기 글로벌 입출력라인의 입력데이터를 로컬 입출력 라인에 전송하기 위한 제2데이터 전송신호등을 포함함을 특징으로 하는 코어 제어신호들의 제어방법.
- 제13항에 있어서,상기 제1마스터 신호 및 상기 제2마스터 신호는 외부클럭 신호에 동기되는 내부 클럭 신호에 응답하여 발생됨을 특징으로 하는 코어 제어신호들의 제어방법.
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