KR100610028B1 - 반도체 메모리장치 및 그에 따른 제어방법 - Google Patents

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Abstract

본 발명은 신호들 간의 절대 마진 확보 및 딜레이 변화 등을 동일하게 하기 위한 반도체 메모리 장치 및 그에 따른 제어방법에 관한 것으로, 본 발명에 따른 반도체 메모리 장치는, 워드라인과 비트라인에 각각 연결된 복수개의 메모리 셀들을 구비하는 셀 어레이와; 상기 메모리 셀들에 저장된 데이터를 리드하기 위한 리드동작이나 상기 메모리 셀들에 데이터를 라이트하기 위한 라이트 동작을 제어하는 코어 제어신호들 각각을, 내부클럭신호에 응답하여 발생되는 하나의 마스터 신호를 이용하여 서로 개별적으로 인에이블시키는 제어부를 구비한다. 본 발명에 따르면, 설계 진행시 서로 다른 마스터 신호에 대한 고려를 위해 많은 시간을 소비할 필요가 없어지며, 신호들 간의 절대 마진을 정확하게 유지하는 것이 가능하고, 반도체 메모리 장치의 리드 또는 라이트 동작을 안정되게 수행할 수 있다.
컬럼 선택신호, 딜레이 변화, 마스터신호, 코어 제어신호

Description

반도체 메모리장치 및 그에 따른 제어방법{Semiconductor memory device and method for control therefore}
도 1은 일반적인 동기식 반도체 메모리 장치의 메모리 셀로부터 입출력라인 까지의 데이터 입출력 경로와 이에 관련된 회로들의 개략적인 블록도
도 2는 도 1의 회로들의 제어를 위한 코어 제어신호들의 타이밍도
도 3은 본 발명의 일 실시예에 따른 반도체메모리 장치의 제어부의 블록도
도 4는 도 3의 제어부를 구성하는 입출력 프리차아지 신호 발생회로의 구현예인 회로도
도 5는 도 3의 코어 제어신호들의 발생 타이밍도
*도면의 주요 부분에 대한 부호의 설명*
100 : 제어부 110 : 입출력 프리차아지 신호 발생회로
120 : 리드/라이트 구별신호 발생회로
130 : 제1데이터 전송신호 발생회로
140 : 제2데이터 전송신호 발생회로
150 : 입출력 센스앰프 인에이블 신호 발생회로
160 : 컬럼 선택신호 발생회로
본 발명은 반도체 메모리 장치 및 그에 따른 제어방법에 관한 것으로, 더욱 구체적으로는 반도체 메모리 장치의 리드 또는 라이트 동작을 제어하는 코어 제어신호들을 하나의 마스터 신호에 의해 인에이블 시키는 반도체 메모리 장치 및 그에 따른 제어방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 리드(READ)와 라이트(WRITE) 동작을 반복한다. 상기 리드 동작은 선택된 메모리 셀의 데이터를 상기 반도체 메모리 장치 외부로 출력하는 동작이며, 상기 라이트 동작은 선택된 메모리 셀에 외부에서 입력되는 데이터를 저장하는 동작이다. 이러한 반도체 메모리 장치의 데이터 입출력 속도는 반도체 메모리 장치가 사용되는 시스템의 동작속도를 결정하는 매우 중요한 요소가 된다. 이에 따라, 반도체 메모리 장치의 동작 속도를 향상시키기 위한 연구가 계속되고 있다.
이러한 연구의 결과로 외부에서 발생하는 클락 신호에 동기시켜 내부 회로들이 제어되는 동기식 반도체 메모리 장치(SDRAM:Synchronous DRAM)가 개발 되었다.
상기 동기식 반도체 메모리 장치는 단일 데이터 율 동기식 메모리 장치(SDR SDRAM:Single Data Rate SDRAM)와 이중 데이터 율 동기식 메모리 장치(DDR SDRAM:Double Data Rate SDRAM)로 분류될 수 있다. SDR SDRAM은 외부 클락 신호의 상승 에지(rising edge) 또는 하강 에지(falling edge)에 응답하여, 외부 클락 신호의 한 주기 동안에 1개의 데이터가 입력 또는 출력된다. 반면에 DDR SDRAM은 외부 클락 신호의 상 승 에지와 하강 에지에 응답하여, 외부 클락 신호의 한 주기 동안에 2개의 데이터가 입력 또는 출력된다. 즉, DDR SDRAM의 대역폭(band width)은 SDR SDRAM의 대역폭과 비교하면, 최대 2배가 될 수 있다.
이러한 반도체 메모리 장치들에서 리드 동작 및 라이트 동작을 수행하기 위해서는 여러 가지의 제어신호들이 필요하다. 일반적으로 반도체 메모리 장치는 셀 어레이 영역, 코어(core)영역, 및 페리영역으로 구분되는 데, 이러한 제어신호들은 대부분 코어영역에서 발생되기 때문에 코어 제어신호들 이라고 불린다.
도 1은 일반적인 동기식 반도체 메모리 장치의 메모리 셀로부터 입출력라인 까지의 데이터 입출력 경로와 이에 관련된 회로들의 블록도를 개략적으로 나타낸 도면이다.
도 1을 참조하여 데이터 입출력 경로를 설명하되, 우선 리드동작에 의하여 반도체 메모리 장치의 메모리 셀(10)에 저장된 데이터를 리드하는 경우의 데이터 출력 경로를 설명한다.
반도체 메모리장치의 메모리 셀(10)은 기본적으로 하나의 트랜지스터와 하나의 커패시터로 구성된다. 로우(row) 어드레스에 의하여 워드라인(WL)이 선택되어 인에이블 되면, 메모리 셀(10)의 트랜지스터가 턴온되어 커패시터에 저장된 데이터가 비트라인(BL)에 전송된다. 비트라인(BL)에 전송된 데이터는 상보 비트라인(BLB) 와 비트라인 페어(pair)를 이루어 비트라인 센스앰프(20)에 의하여 센싱되고 증폭된다. 그리고 증폭된 비트라인 페어(BL,BLB)의 데이터는 컬럼 선택신호(CSL;Column Selection Line signal)에 의하여 구동되는 트랜지스터(N1,N2)를 통하여 로컬 입출력 라인 페어(LIO,LIOB)로 전송된다. 즉, 컬럼 어드레스에 의하여 특정한 컬럼의 컬럼 선택신호(CSL)가 인에이블 되면, 해당되는 컬럼의 비트라인 페어(BL,BLB)의 데이터가 로컬 입출력 라인(LIO,LIOB)로 전송된다. 그리고 상기 로컬 입출력 라인 페어(LIO,LIOB)에 전송된 데이터는 입출력 센스앰프(40)에 의하여 센싱 증폭된다. 여기서 상기 컬럼 선택신호(CSL)이 인에이블 되기 전에 상기 입출력 센스앰프(40)에서의 정확한 센싱을 위하여 로컬 입출력 라인 프리차아지 신호(LIOPRB)에 응답하는 로컬 입출력 라인 프리차아지 회로(30)에 의하여 상기 로컬 입출력 라인 페어(LIO,LIOB)를 프리차아지시키는 동작이 필요하다. 상기 입출력 센스앰프(40)에 의하여 증폭된 데이터는 글로벌 입출력 라인 페어(GIO,GIOB)에 전송되어 외부로 출력되게 된다. 상기 글로벌 입출력 라인(GIO,GIOB)에도 상기 데이터가 전송되기 전에 글로벌 입출력 라인 프리차아지 신호(GIOPRB)에 응답하는 글로벌 입출력 라인 프리차아지 회로(50)에 의한 프리차아지 동작이 필요하다.
다음으로, 반도체 메모리 셀에 데이터를 라이트 하는 경우의 데이터 입력 경로를 설명한다. 우선 라이트 동작이 개시되어 외부에서 데이터가 입력되면, 글로벌 입출력 라인 드라이버 회로(60)는 라이트 동작시에 외부에서 입력되는 데이터를 상기 글로벌 입출력 라인 페어(GIO,GIOB)에 전송한다. 상기 글로벌 입출력 라인 드라이버 회로(60)는 제1데이터 전송신호(PDT)에 의하여 동작된다. 또한, 상기 글로벌 입출력 라인 페어(GIO,GIOB)에 전송된 데이터는 제2데이터 전송신호(LGIOCON)에 응답하는 로컬 입출력 라인 드라이버 회로(미도시)에 의하여 로컬 입출력 라인 페어(LIO,LIOB)로 전송된다. 상기 로컬 입출력 라인 페어(LIO,LIOB)로 전송된 데이터는 컬럼 선택신호(CSL)에 의해 구동되는 트랜지스터들(N1,N2)에 의해 비트라인 페어(BL,BLB)로 전송되고, 전송된 데이터는 메모리 셀(10)에 저장된다.
이와 같은 리드 라이트 동작을 행하는 반도체 메모리 장치에는 데이터 입출력 경로를 제어하는 코어 제어신호들이 필요하다.
예를 들면, 리드 동작인지 라이트 동작인지를 구별해주는 리드/라이트 구별신호(PWRD), 상기 제1데이터 전송신호(PDT), 상기 제2데이터 전송신호(LGIOCON), 입출력 라인들(LIO,LIOB,GIO,GIOB)을 프리차아지 시키기 위한 입출력 라인 프리차아지 신호(LIOPRB, GIOPRB), 입출력 라인 센스앰프를 인에이블 시키기 위한 센스앰프 인에이블 신호(LSAEN), 및 비트라인 페어(BL,BLB)와 로컬 입출력 라인들(LIO,LIOB)과의 데이터 전송을 위한 컬럼 선택신호(CSL)들이 코어 제어신호들이다. 이러한 코어 제어신호들은 각각의 마스터(master) 신호에 응답하는 각각의 제어신호 발생회로 들에서 발생된다.
여기서 마스터 신호란 특정한 제어신호의 발생을 제어하는 신호이다. 예를 들면, 상기 컬럼 선택신호(CSL)의 인에이블 또는 디세이블을 위해 컬럼선택신호(CSL) 발생회로에 입력되는 신호들을 컬럼 선택신호(CSL)의 마스터 신호라고 한다.
도 2에는 이러한 제어신호들의 발생 타이밍도를 나타낸 것이다.
도 2에 도시된 바와 같이, 외부클럭신호(CLK)가 인가되면 상기 외부클럭 신 호(CLK)에 동기되는 내부 클럭 신호(PCLK)가 발생된다. 리드 또는 라이트 동작이 개시되면, 상기 내부 클럭 신호(PCLK)의 상승에지에 응답하여, 반도체메모리장치의 셀 어레이를 구성하는 메모리 뱅크들 중 하나를 선택하기 위한 뱅크 어드레스(BA)가 발생되고, 상기 내부 클럭 신호(PCLK)의 딜레이 신호인 제1제어신호(PCLKCD)가 발생된다. 또한 상기 내부 클럭 신호의 다음 사이클의 상승에지에 응답하여 상기 내부클럭 신호(PCLK)의 딜레이 신호인 제2제어신호(PCSLD)가 발생된다. 상기 컬럼 선택신호(CSL)는 마스터 신호인 상기 제1제어신호(PCLKCD)의 인에이블을 위한 상승에지에 응답하여 일정 딜레이를 가지며 인에이블 되며, 마스터 신호인 상기 제2제어신호(PCSLD)의 인에이블 위한 상승에지에 응답하여 일정 딜레이를 가지며 디세이블 된다. 그리고, 상기 컬럼 선택 신호(CSL)를 제외한 나머지 코어 제어신호들(IOPR, PWRD)은 마스터 신호인 상기 뱅크 어드레스 신호(BA)의 상승에지에 응답하여 일정 딜레이를 가지며 인에이블 되고 상기 뱅크 어드레스 신호(BA)의 하강 에지에 응답하여 일정 딜레이를 가지며 디세이블 된다. 여기서, 코어 제어신호(IOPR)는 입출력 라인 프리차아지 신호들(LIOPRB,GIOPRB)의 상보신호이다. 또한, 도시되지 아니한 나머지 코어 제어신호들(PDT,LGIOCON,LSAEN)은 서로 다른 마스터 신호를 가지거나 상술한 마스터 신호 중 어느 하나의 마스터 신호에 의하여 발생이 제어된다.
상술한 바와 같이 코어 제어신호들(LIOPRB,GIOPRB,PWRD, PDT,LGIOCON,LSAEN)은 상기 컬럼 선택 신호(CSL)와 서로 다른 마스터 신호를 가지고 있다. 따라서 상기 코어 제어신호들을 발생시키는 회로들의 딜레이 변화(varaition)나 PVT(Power,Voltage,Temptation)의 변화성분이 서로 다르게 나타나며, 설계 진행시 서로 다른 마스터 신호에 대한 고려를 위해 많은 시간이 소비되는 실정이다. 또한, 신호들 간의 절대 마진이 필요한 경우에 상기 딜레이 변화나 PVT변화 성분이 다르게 나타나 절대 마진의 확보가 어려운 경우도 발생된다.
따라서 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 반도체 메모리장치 및 그에 따른 제어방법을 제공하는 데 있다.
본 발명의 다른 목적은 코어 제어신호들을 일률적으로 제어함에 의하여 안정된 동작을 행할 수 있는 반도체 메모리 장치 및 그에 따른 제어방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 코어 제어신호들의 딜레이 변화나 PVT 변화성분이 서로 동일하게 나타나도록 하여 신호들 간의 절대마진을 정확하게 유지할 수 있는 반도체 메모리장치 및 그에 따른 제어방법을 제공하는데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 반도체 메모리장치는, 워드라인과 비트라인에 각각 연결된 복수개의 메모리 셀들을 구비하는 셀 어레이와; 상기 메모리 셀들에 저장된 데이터를 리드하기 위한 리드동작이나 상기 메모리 셀들에 데이터를 라이트하기 위한 라이트 동작을 제어하는 코어 제어신호들 각각을, 내부클럭신호에 응답하여 발생되는 하나의 마스터 신호를 이용하여 서로 개별적으로 인에이블시키는 제어부를 구비한다.
상기 코어 제어신호들은, 상기 비트라인과 상기 입출력라인의 연결을 제어하는 컬럼 선택신호, 상기 입출력라인의 프리차아지를 위한 입출력 라인 프리차아지 신호, 리드동작과 라이트 동작을 구별하기 위한 리드/라이트 구별신호, 입출력 라인의 데이터를 센싱 및 증폭하기 위한 입출력라인 센스앰프의 인에이블 신호, 라이트 동작시에 입력 데이터를 상기 입출력라인에 전송하기 위한 데이터 전송신호들 등을 포함할 수 있다.
상기 내부클럭신호는 외부 클럭 신호에 동기되어 발생될 수 있으며, 상기 코어 제어신호들의 디세이블은 상기 마스터 신호와는 다른 마스터 신호를 이용하여 행해질 수 있다. 또한, 상기 제어부는, 각각이 일정 딜레이를 가지는 딜레이회로를 구비하여, 각각의 상기 코어 제어신호들을 인에이블 또는 디세이블 시키는 각각의 제어신호 발생회로들을 구비한다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 양상에 따라, 본 발명에 따른 반도체 메모리장치는, 복수개의 메모리 셀들을 구비하는 셀 어레이와; 상기 메모리 셀들에/로부터 데이터를 입/출력하는 복수개의 비트라인 페어와; 상기 복수개의 비트라인 페어중 에서 선택된 비트라인 페어에/로부터 데이터를 입/출력하는 복수개의 로컬 입출력라인 페어와; 상기 복수개의 로컬 입출력라인 페어에/로부터 데이터를 입/출력하는 글로벌 입출력라인 페어와; 상기 메모리 셀들에 저장된 데이터를 리드하기 위한 리드동작이나 상기 메모리 셀들에 데이터를 라이트하기 위한 라이트 동작을 제어하는 코어 제어신호들을, 제1마스터신호를 이용하여 각각 인에이블 시키고 상기 제1마스터 신호와는 다른 제2마스터신호를 이용하여 각 각 디세이블 시키는 제어부를 구비한다.
상기 코어 제어신호들은, 상기 로컬 입출력 라인 페어와 상기 선택된 비트라인 페어를 전기적으로 연결하기 위한 컬럼 선택신호, 상기 로컬 입출력라인 페어 및 상기 글로벌 입출력라인 페어의 프리차아지를 위한 입출력 라인 프리차아지 신호들, 리드동작과 라이트 동작을 구별하기 위한 리드/라이트 구별신호, 상기 입출력 라인 페어들의 데이터를 센싱 및 증폭하기 위한 입출력라인 센스앰프의 인에이블 신호, 라이트 동작시에 입력 데이터를 상기 글로벌 입출력라인 페어에 전송하기 위한 제1데이터 전송신호, 및 라이트 동작시에 상기 글로벌 입출력라인 페어의 입력데이터를 상기 로컬 입출력 라인 페어에 전송하기 위한 제2데이터 전송신호 등을 포함할 수 있다.
상기 제1마스터 신호 및 상기 제2마스터 신호는 인에이블 구간이 서로 다르며 외부 클럭 신호에 동기되는 내부 클럭 신호에 응답하여 발생될 수 있다. 그리고 상기 제어부는, 상기 코어 제어신호들을 인에이블 또는 디세이블 시키기 위하여 각각의 일정 딜레이를 가지는 딜레이회로를 포함하는 각각의 제어신호 발생회로들을 구비할 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 양상에 따라, 본 발명에 따른 복수개의 메모리 셀을 구비하는 반도체 메모리 장치에서 리드 또는 라이트 동작을 제어하기 위한 코어 제어신호들의 제어방법은, 내부 클럭 신호에 응답하여 발생되며 서로 다른 인에이블 구간을 가지는 제1마스터 신호 및 제2마스터 신호를 발생시키는 단계와; 상기 마스터 신호들 중 더 빨리 인에이블 되는 상 기 제1마스터 신호에 응답하여 상기 코어 제어신호들을 각각의 딜레이 조건에 따라 인에이블 시키는 단계와; 각각의 인에이블 구간을 가지는 상기 코어 제어신호들을 이용하여 상기 메모리 셀에 저장된 데이터를 리드하거나 상기 메모리 셀에 데이터를 라이트하는 등의 소정의 동작을 행하는 단계; 및 상기 제2마스터 신호에 응답하여 상기 코어 제어신호들을 각각의 딜레이 조건에 따라 디세이블 시키는 단계를 구비한다.
상기 코어 제어신호들은 컬럼 라인 선택을 위한 컬럼 선택신호, 입출력라인의 프리차아지를 위한 입출력 라인 프리차아지 신호, 리드동작과 라이트 동작을 구별하기 위한 리드/라이트 구별신호, 입출력 라인의 데이터를 센싱 및 증폭하기 위한 입출력라인 센스앰프의 인에이블 신호, 라이트 동작시에 입력 데이터를 글로벌 입출력라인에 전송하기위한 제1데이터 전송신호, 및 라이트 동작시에 상기 글로벌 입출력라인의 입력데이터를 로컬 입출력 라인에 전송하기 위한 제2데이터 전송신호등을 포함할 수 있다. 또한, 상기 제1마스터 신호 및 상기 제2마스터 신호는 외부클럭 신호에 동기되는 내부 클럭 신호에 응답하여 발생될 수 있다.
상기한 구성에 따르면, 신호들 간의 절대 마진이 확보되고 안정된 리드 라이트 동작을 행할 수 있다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의 도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 코어 제어신호들을 발생시키는 제어부(100)의 구성을 나타낸 블록도이다. 본 발명의 일 실시예에 따른 반도체 메모리 장치는 도 1의 데이터 입출력 경로를 제어하는 회로들 뿐 아니라 복수개의 메모리 셀들로 구성된 셀 어레이를 포함하며 그 외의 다수의 회로들을 포함하여 구성된다. 상기 제어부(100)의 구성을 제외한 반도체 메모리 장치에 대하여는 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 있어 잘 알려져 있으므로, 설명을 생략한다.
도 3에 도시한 바와 같이, 본 발명의 일실시예에 따른 반도체 메모리 장치의 제어부(100)는 입출력 라인 프리차아지 신호(LIOPRB) 발생회로(110), 리드/라이트 구별신호(PWRD) 발생회로(120), 제1데이터 전송신호(PDT) 발생회로(130), 제2데이터 전송신호(LGIOCON) 발생회로(140), 입출력 라인 센스앰프 인에이블 신호(LSAEN) 발생회로(150), 및 컬럼 선택신호(CSL) 발생회로(160) 들을 구비한다.
상기 코어 제어신호들(LIOPRB,PWRD,PDT,LGIOCON,LSAEN,CSL)은 제1마스터신호(PCLKCD)를 이용하여 각각의 일정 딜레이를 가지도록 인에이블 되고, 제2마스터신호(PCSLD)를 이용하여 각각의 일정 딜레이를 가지고 디세이블 된다. 상기 제1마스터신호(PCLKCD)는 외부클럭 신호에 동기되는 내부 클럭 신호의 딜레이 신호로 단일 펄스 신호이며, 제2마스터신호(PCSLD)는 상기 제1마스터신호(PCLKCD) 발생 후에 발생되는 상기 내부 클럭 신호의 딜레이 신호로 단일 펄스 신호이다.
상기 입출력 라인 프리차아지 신호(LIOPRB) 발생회로(110)는, 상기 입출력 라인 프리차아지 신호(LIOPRB)가 상기 제1마스터신호(PCLKCD)에 응답하여 인에이블 되고 상기 제2마스터신호(PCSLD)에 응답하여 디세이블 되도록 구성된다. 상기 입출력 라인 프리차아지 신호(LIOPRB)는 상기 제1마스터신호(PCLKCD) 및 제2마스터신호(PCSLD)에 응답하는 경우에 일정 딜레이를 가지도록 할 수 있다.
상기 입출력 라인 프리차아지 신호(LIOPRB)는 입출력 라인을 특정전압으로 프리차아지시키기 위한 제어신호이다. 상기 입출력 라인 프리차아지 신호(LIOPRB)는 도 1의 로컬 입출력라인 페어(LIO,LIOB)의 프리차아지 신호(LIOPRB) 및 글로벌 입출력 라인 페어(GIO,GIOB)를 프리차아지 신호(GIOPRB)를 포함하는 개념일 수 있으며, 상기 로컬 입출력라인 페어(LIO,LIOB)의 프리차아지 신호(LIOPRB)만을 지칭하는 개념일 수 있다. 상기 입출력 라인 프리차아지 신호(LIOPRB) 발생회로(110)는 상술한 바와 같은 역할을 수행하도록, 본 발명의 기술 분야에서 통상의 지식을 가진 자에 의하여 다양한 방법으로 구현될 수 있다.
상기 리드/라이트 구별신호(PWRD) 발생회로(120)는, 상기 리드/라이트 구별신호(PWRD)가 상기 제1마스터신호(PCLKCD)에 응답하여 인에이블 되고 상기 제2마스터신호(PCSLD)에 응답하여 디세이블 되도록 구성된다. 상기 리드/라이트 구별신호(PWRD)는 상기 제1마스터신호(PCLKCD) 및 제2마스터신호(PCSLD)에 응답하는 경우에 일정 딜레이를 가지도록 할 수 있다.
상기 리드/라이트 구별신호(PWRD)는 리드동작을 수행해야 하는지 라이트 동작을 수행해야하는지 구별해 주는 신호이다. 예를 들어, 논리'하이'레벨인 경우에 라이트로 인식되며, 논리'로우'레벨인 경우에 리드로 인식되어 반도체 메모리 장치 의 입출력 라인을 제어하게 된다.
상기 리드/라이트 구별신호(PWRD) 발생회로(120)는, 상술한 바와 같은 역할을 수행하도록, 본 발명의 기술 분야에서 통상의 지식을 가진 자에 의하여 다양한 방법으로 구현될 수 있다.
상기 제1데이터 전송신호(PDT) 발생회로(130)는, 상기 제1데이터 전송신호(PDT)가 상기 제1마스터신호(PCLKCD)에 응답하여 인에이블 되고 상기 제2마스터신호(PCSLD)에 응답하여 디세이블 되도록 구성된다. 상기 제1데이터 전송신호(PDT)는 상기 제1마스터신호(PCLKCD) 및 제2마스터신호(PCSLD)에 응답하는 경우에 일정 딜레이를 가지도록 할 수 있다.
상기 제1데이터 전송신호(PDT)는 라이트 동작시에 외부에서 입력되는 데이터를 입출력 라인에 전송하기 위한 마스터 신호이며, 인에이블 시에 외부입력 데이터를 입출력 라인에 전송하도록 제어한다. 상기 입출력 라인이 도 1과 같이 로컬 입출력 라인 페어(LIO,LIOB)와 글로벌 입출력 라인 페어(GIO,GIOB)로 구분되는 경우에는 상기 글로벌 입출력 라인 페어(GIO,GIOB)에 데이터를 전송한다. 상기 제1데이터 전송신호(PDT) 발생회로(130)는 상술한 바와 같은 역할을 수행하도록, 본 발명의 기술 분야에서 통상의 지식을 가진 자에 의하여 다양한 방법으로 구현될 수 있다.
상기 제2데이터 전송신호(LGIOCON) 발생회로(140)는, 상기 제2데이터 전송신호(LGIOCON)가 상기 제1마스터신호(PCLKCD)에 응답하여 인에이블 되고 상기 제2마스터신호(PCSLD)에 응답하여 디세이블 되도록 구성된다. 상기 제2데이터 전송신호 (LGIOCON)는 상기 제1마스터신호(PCLKCD) 및 제2마스터신호(PCSLD)에 응답하는 경우에 일정 딜레이를 가지도록 할 수 있다.
상기 제2데이터 전송신호(LGIOCON)는 라이트 동작시에 글로벌 입출력 라인의 데이터를 로컬 입출력 라인으로 전송하는 것을 제어하는 신호이다. 상기 제2데이터 전송신호(LGIOCON)는 인에이블 시에 외부입력 데이터를 입출력 라인에 전송하도록 제어한다.
상기 제2데이터 전송신호(LGIOCON) 발생회로(140)는 상술한 바와 같은 역할을 수행하도록, 본 발명의 기술 분야에서 통상의 지식을 가진 자에 의하여 다양한 방법으로 구현될 수 있다.
상기 입출력 센스앰프 인에이블 신호(LSAEN) 발생회로(150)는, 상기 입출력 센스앰프 인에이블 신호(LSAEN)가 상기 제1마스터신호(PCLKCD)에 응답하여 인에이블 되고 상기 제2마스터신호(PCSLD)에 응답하여 디세이블 되도록 구성된다. 상기 입출력 센스앰프 인에이블 신호(LSAEN)는 상기 제1마스터신호(PCLKCD) 및 제2마스터신호(PCSLD)에 응답하는 경우에 일정 딜레이를 가지도록 할 수 있다.
상기 입출력 센스앰프 인에이블 신호(LSAEN)는 리드 동작시에 입출력 센스앰프를 인에이블 시켜 데이터의 센싱 및 증폭작용을 수행하도록 제어하는 신호이다. 예를 들어, 논리 '하이'레벨로 인에이블될 경우에 입출력 센스앰프가 동작된다.
상기 입출력 센스앰프 인에이블 신호(LSAEN) 발생회로(150)는 상술한 바와 같은 역할을 수행하도록, 본 발명의 기술 분야에서 통상의 지식을 가진 자에 의하여 다양한 방법으로 구현될 수 있다.
상기 컬럼 선택신호(CSL) 발생회로(160)는, 상기 컬럼 선택신호(CSL)가 상기 제1마스터신호(PCLKCD)에 응답하여 인에이블 되고 상기 제2마스터신호(PCSLD)에 응답하여 디세이블 되도록 구성된다. 상기 컬럼 선택신호(CSL)는 상기 제1마스터신호(PCLKCD) 및 제2마스터신호(PCSLD)에 응답하는 경우에 일정 딜레이를 가지도록 할 수 있다.
상기 컬럼 선택신호(CSL)는 비트라인과 입출력 라인과의 데이터 전송을 제어하는 신호이다. 상기 컬럼 선택신호(CSL)는 리드동작시에는 비트라인의 데이터를 입출력 라인에 전송하도록 제어하며, 라이트 동작시에는 입출력 라인의 데이터를 비트라인에 전송한다. 예를 들어, 논리 '하이'레벨로 인에이블 된 경우에 비트라인 페어(BL,BLB)와 로컬 입출력 라인들(LIO,LIOB)과의 데이터 전송을 제어한다.
상기 컬럼 선택신호(CSL) 발생회로(160)는 상술한 바와 같은 역할을 수행하도록, 본 발명의 기술 분야에서 통상의 지식을 가진 자에 의하여 다양한 방법으로 구현될 수 있으며, 종래와 동일한 구성을 가질 수 있다.
상기 제1마스터 신호(PCLKCD) 및 상기 제2마스터 신호(PCLSD)에 응답하여 인에이블 또는 디세이블 되는 상기 코어 제어신호들(LIOPRB,PWRD,PDT,LGIOCON,LSAEN,CSL)의 딜레이 정도는 서로 개별적이며, 반도체 메모리 장치의 동작에 적합하도록 개별적으로 설정될 수 있다.
도 4는 상기 제어부를 구성하는 입출력 라인 프리차아지 신호(LIOPRB) 발생회로(110)의 구현예를 나타낸 것이다.
상기 입출력 라인 프리차아지 신호(LIOPRB) 발생회로(110)는, 논리 낸드 (NAND) 회로들(NA2 내지 NA15), 논리 노어(NOR) 회로들(NO2 내지 NO8), 인버터 회로들(I2 내지 I13), 제1 내지 제2 딜레이회로(D1 내지 D4), 및 논리 앤드(AND) 회로들(A2,A3)을 구비하여 도 4에 도시된 바와 같은 결선 구조를 가지는 회로로써 구현될 수 있다.
도 4에서는 상기 입출력 라인 프리차아지 신호(LIOPRB) 발생회로(110)의 구현예를 나타내었지만, 상기 제어부(100)를 구성하는 나머지 회로들인, 리드/라이트 구별신호(PWRD) 발생회로(120), 제1데이터 전송신호(PDT) 발생회로(130), 제2데이터 전송신호(LGIOCON) 발생회로(140), 입출력 라인 센스앰프 인에이블 신호(LSAEN) 발생회로(150), 및 컬럼 선택신호(CSL) 발생회로(160) 들도 상기 도 4와 동일한 구성에 상기 제1 내지 제2 딜레이회로(D1 내지 D4)의 딜레이 정도를 다르게 구성함에 의하여 용이하게 구현될 수 있다.
도 5는 상기 도 3의 제어부에서 발생되는 코어 제어신호들의 타이밍도이다.
도 5에 도시된 바와 같이, 외부클럭신호(CLK)가 인가되면 상기 외부클럭 신호(CLK)에 동기되는 내부 클럭 신호(PCLK)가 발생된다. 리드 또는 라이트 동작이 개시되면, 상기 내부 클럭 신호(PCLK)의 상승에지에 응답하여, 반도체메모리장치의 셀 어레이를 구성하는 메모리 뱅크들 중 하나를 선택하기 위한 뱅크 어드레스(BA)가 발생되고, 상기 내부 클럭 신호(PCLK)의 딜레이 신호인 제1마스터신호(PCLKCD)가 발생된다. 또한 상기 내부 클럭 신호의 다음 사이클의 상승에지에 응답하여 상기 내부클럭 신호(PCLK)의 딜레이 신호인 제2마스터신호(PCSLD)가 발생된다.
상기 컬럼 선택신호(CSL)는 마스터 신호인 상기 제1마스터신호(PCLKCD)의 인 에이블을 위한 상승에지에 응답하여 일정 딜레이를 가지며 인에이블 되며, 마스터 신호인 상기 제2마스터신호(PCSLD)의 인에이블 위한 상승에지에 응답하여 일정 딜레이를 가지며 디세이블 된다. 그리고, 상기 컬럼 선택 신호(CSL)를 제외한 나머지 코어 제어신호들(IOPR, PWRD)은 종래와 달리, 상기 컬럼 선택신호(CSL)의 마스터 신호인 상기 제1마스터신호(PCLKCD)의 인에이블을 위한 상승에지에 응답하여 일정 딜레이를 가지며 인에이블 되며, 마스터 신호인 상기 제2마스터신호(PCSLD)의 인에이블 위한 상승에지에 응답하여 일정 딜레이를 가지며 디세이블 된다. 여기서, 코어 제어신호(IOPR)는 입출력 라인 프리차아지 신호들(LIOPRB,GIOPRB)의 상보신호이다. 그리고, 도시되지 아니한 나머지 코어 제어신호들(PDT,LGIOCON,LSAEN)도 동일하게 상기 제1마스터신호(PCLKCD)의 인에이블을 위한 상승에지에 응답하여 일정 딜레이를 가지며 인에이블 되며, 마스터 신호인 상기 제2마스터신호(PCSLD)의 인에이블 위한 상승에지에 응답하여 일정 딜레이를 가지며 디세이블 된다.
상술한 바와 같이 본 발명에 따르면 코어 제어신호들을 하나의 마스터 신호에 의하여 인에이블 시키고 하나의 마스터 신호에 의하여 디세이블 시킴으로써 코어 제어신호들의 성질을 동일하게 함에 의하여 딜레이 변화나 PVT 변화성분이 동일하게 나타나게 할 수 있다. 따라서, 설계 진행시 서로 다른 마스터 신호에 대한 고려를 위해 많은 시간을 소비할 필요가 없어지며, 신호들 간의 절대 마진을 정확하게 유지하는 것이 가능하다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이 다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안이 다른 경우에 회로의 내부구성을 변경하거나 회로의 내부 구성 소자들을 다른 등가적 소자들로 대치할 수 있음은 명백하다.
이상 설명한 바와 같이, 본 발명에 따르면, 코어제어신호들을 동일한 마스터 신호에 의해 발생을 제어함에 의하여, 제어신호 발생회로에서의 딜레이 변화나 PVT 변화성분이 동일하게 나타나게 할 수 있다. 따라서 설계 진행시 서로 다른 마스터 신호에 대한 고려를 위해 많은 시간을 소비할 필요가 없어지며, 신호들 간의 절대 마진을 정확하게 유지하는 것이 가능하다. 그리고 반도체 메모리 장치의 리드 또는 라이트 동작을 안정되게 수행할 수 있다.

Claims (14)

  1. 반도체 메모리 장치에 있어서:
    워드라인과 비트라인에 각각 연결된 복수개의 메모리 셀들을 구비하는 셀 어레이와;
    상기 메모리 셀들에 저장된 데이터를 리드하기 위한 리드동작이나 상기 메모리 셀들에 데이터를 라이트하기 위한 라이트 동작을 제어하는 코어 제어신호들 각각을, 내부클럭신호에 응답하여 발생되는 하나의 마스터 신호를 이용하여 서로 개별적으로 인에이블시키는 제어부를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 코어 제어신호들은,
    상기 비트라인과 상기 입출력라인의 연결을 제어하는 컬럼 선택신호, 상기 입출력라인의 프리차아지를 위한 입출력 라인 프리차아지 신호, 리드동작과 라이트 동작을 구별하기 위한 리드/라이트 구별신호, 입출력 라인의 데이터를 센싱 및 증폭하기 위한 입출력라인 센스앰프의 인에이블 신호, 라이트 동작시에 입력 데이터를 상기 입출력라인에 전송하기 위한 데이터 전송신호들 등을 포함함을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 내부클럭신호는 외부 클럭 신호에 동기되어 발생됨을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 마스터 신호는 상기 컬럼 선택신호를 인에이블시키기 위한 마스터 신호임을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 코어 제어신호들 각각의 디세이블은 상기 마스터 신호와는 다른 마스터 신호를 이용하여 행해짐을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 코어제어신호들의 디세이블을 위한 마스터 신호는 상기 컬럼 선택신호를 디세이블시키기 위한 마스터 신호임을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제어부는,
    각각이 일정 딜레이를 가지는 딜레이회로를 구비하여, 각각의 상기 코어 제어신호들을 인에이블 또는 디세이블 시키는 각각의 제어신호 발생회로들을 구비함을 특징으로 하는 반도체 메모리 장치.
  8. 반도체 메모리 장치에 있어서:
    복수개의 메모리 셀들을 구비하는 셀 어레이와;
    상기 메모리 셀들에/로부터 데이터를 입/출력하는 복수개의 비트라인 페어와;
    상기 복수개의 비트라인 페어중 에서 선택된 비트라인 페어에/로부터 데이터를 입/출력하는 복수개의 로컬 입출력라인 페어와;
    상기 복수개의 로컬 입출력라인 페어에/로부터 데이터를 입/출력하는 글로벌 입출력라인 페어와;
    상기 메모리 셀들에 저장된 데이터를 리드하기 위한 리드동작이나 상기 메모리 셀들에 데이터를 라이트하기 위한 라이트 동작을 제어하는 코어 제어신호들을, 제1마스터신호를 이용하여 각각 개별적으로 인에이블 시키고 상기 제1마스터 신호와는 다른 제2마스터신호를 이용하여 각각 개별적으로 디세이블 시키는 제어부를 구비함을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 코어 제어신호들은
    상기 로컬 입출력 라인 페어와 상기 선택된 비트라인 페어를 전기적으로 연결하기 위한 컬럼 선택신호, 상기 로컬 입출력라인 페어 및 상기 글로벌 입출력라인 페어의 프리차아지를 위한 입출력 라인 프리차아지 신호들, 리드동작과 라이트 동작을 구별하기 위한 리드/라이트 구별신호, 상기 입출력 라인 페어들의 데이터를 센싱 및 증폭하기 위한 입출력라인 센스앰프의 인에이블 신호, 라이트 동작시에 입력 데이터를 상기 글로벌 입출력라인 페어에 전송하기 위한 제1데이터 전송신호, 및 라이트 동작시에 상기 글로벌 입출력라인 페어의 입력데이터를 상기 로컬 입출력 라인 페어에 전송하기 위한 제2데이터 전송신호 등을 포함함을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 제1마스터 신호 및 상기 제2마스터 신호는 인에이블 구간이 서로 다르며 외부 클럭 신호에 동기되는 내부 클럭 신호에 응답하여 발생됨을 특징으로 하는 반도체 메모리 장치
  11. 제10항에 있어서, 상기 제어부는,
    상기 코어 제어신호들을 인에이블 또는 디세이블 시키기 위하여 각각의 일정 딜레이를 가지는 딜레이회로를 포함하는 각각의 제어신호 발생회로들을 구비함을 특징으로 하는 반도체 메모리 장치.
  12. 복수개의 메모리 셀을 구비하는 반도체 메모리 장치에서 리드 또는 라이트 동작을 제어하기 위한 코어 제어신호들의 제어방법에 있어서:
    내부 클럭 신호에 응답하여 발생되며 서로 다른 인에이블 구간을 가지는 제1마스터 신호 및 제2마스터 신호를 발생시키는 단계;
    상기 마스터 신호들 중 더 빨리 인에이블 되는 상기 제1마스터 신호에 응답하여 상기 코어 제어신호들을 각각의 딜레이 조건에 따라 개별적으로 인에이블 시키는 단계;
    각각의 인에이블 구간을 가지는 상기 코어 제어신호들을 이용하여 상기 메모리 셀에 저장된 데이터를 리드하거나 상기 메모리 셀에 데이터를 라이트하는 등의 소정의 동작을 행하는 단계; 및
    상기 제2마스터 신호에 응답하여 상기 코어 제어신호들을 각각의 딜레이 조건에 따라 개별적으로 디세이블 시키는 단계를 구비함을 특징으로 하는 코어 제어신호들의 제어방법.
  13. 제12항에 있어서,
    상기 코어 제어신호들은 컬럼 라인 선택을 위한 컬럼 선택신호, 입출력라인의 프리차아지를 위한 입출력 라인 프리차아지 신호, 리드동작과 라이트 동작을 구별하기 위한 리드/라이트 구별신호, 입출력 라인의 데이터를 센싱 및 증폭하기 위한 입출력라인 센스앰프의 인에이블 신호, 라이트 동작시에 입력 데이터를 글로벌 입출력라인에 전송하기위한 제1데이터 전송신호, 및 라이트 동작시에 상기 글로벌 입출력라인의 입력데이터를 로컬 입출력 라인에 전송하기 위한 제2데이터 전송신호등을 포함함을 특징으로 하는 코어 제어신호들의 제어방법.
  14. 제13항에 있어서,
    상기 제1마스터 신호 및 상기 제2마스터 신호는 외부클럭 신호에 동기되는 내부 클럭 신호에 응답하여 발생됨을 특징으로 하는 코어 제어신호들의 제어방법.
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Publication number Priority date Publication date Assignee Title
US7778089B2 (en) * 2006-09-29 2010-08-17 Hynix Semiconductor Inc. Semiconductor memory device including write driver control circuit and write driver control method
KR101297562B1 (ko) * 2007-02-23 2013-08-19 삼성전자주식회사 빠른 데이터 기입 반도체 메모리 장치 및 비트라인센스앰프 제어방법
KR20090032281A (ko) * 2007-09-27 2009-04-01 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 데이터입출력 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130166A (ja) * 1993-09-13 1995-05-19 Mitsubishi Electric Corp 半導体記憶装置および同期型半導体記憶装置
US5548560A (en) * 1995-04-19 1996-08-20 Alliance Semiconductor Corporation Synchronous static random access memory having asynchronous test mode
KR100240870B1 (ko) * 1997-03-15 2000-01-15 윤종용 동기형 반도체 메모리 장치
KR100311042B1 (ko) * 1999-06-26 2001-11-02 윤종용 기입 주기의 프로그래밍이 가능한 동기식 메모리 장치 및 이를 이용한 데이터 기입 방법
KR100568253B1 (ko) * 2003-12-01 2006-04-07 삼성전자주식회사 반도체 메모리 장치 및 그의 기입 제어 방법

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