KR101470529B1 - 반도체 메모리 장치 및 이 장치의 센스 앰프 제어 방법 - Google Patents

반도체 메모리 장치 및 이 장치의 센스 앰프 제어 방법

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KR101470529B1
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Abstract

본 발명은 반도체 메모리 장치 및 반도체 메모리 장치의 센스 앰프 제어 방법을 공개한다. 본 발명의 반도체 메모리 장치는 동작 모드에 따라 센스 앰프 인에이블 신호 및 셀프 리플레쉬 인에이블 신호를 활성화하고, 상기 센스 앰프 인에이블 신호와 셀프 리플레쉬 인에이블 신호에 응답하여 PMOS 구동 활성화 신호 및 NMOS 구동 활성화 신호의 활성화 타이밍을 조절하므로, 동작 모드에 따라 PMOS 센스 앰프와 NMOS 센스 앰프의 센싱 시작 타이밍을 다르게 제어할 수 있는 것을 특징으로 한다.

Description

반도체 메모리 장치 및 이 장치의 센스 앰프 제어 방법{Semiconductor memory device and sense amplifier control method using it}
본 발명은 반도체 장치에 관한 것으로서, 특히 동작 모드에 따라 센스 앰프를 다르게 제어하는 반도체 메모리 장치 및 이 장치의 센스 앰프 제어 방법에 관한 것이다.
반도체 메모리 장치는 메모리 셀에 저장된 데이터를 감지하고 증폭하기 위하여 센스 앰프를 구비한다. 일반적으로 센스 앰프는 높은 센싱 감도와 고속 동작 저소비 전력 및 소형화가 요구된다. 센스 앰프는 다양한 형태로 구현이 가능하지만, 현재는 NMOS 센스 앰프와 PMOS 센스 앰프를 결합한 형태의 CMOS 센스 앰프가 주로 이용되고 있다.
본 발명의 목적은 동작 모드에 따라 센스 앰프의 감지 시작 타이밍을 다르게 제어하는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 반도체 메모리 장치의 센스 앰프 제어 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 각각 제1 전원 전압 및 제2 전원 전압이 인가되면 활성화되어 비트 라인 쌍 사이의 전압차를 감지 및 증폭하는 PMOS 센스 앰프와 NMOS 센스 앰프를 구비하는 적어도 하나의 센스 앰프, 외부로부터 인가되는 명령에 응답하여 동작 모드를 설정하고, 동작 모드에 따라 PMOS 구동 활성화 신호 및 NMOS 구동 활성화 신호의 활성화 타이밍을 조절하여 출력하는 제어부, 및 상기 PMOS 구동 활성화 신호 및 NMOS 구동 활성화 신호에 응답하여 상기 제1 및 제2 전원 전압을 각각 상기 PMOS 센스 앰프와 상기 NMOS 센스 앰프로 인가하는 센스 앰프 드라이버를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제어부는 상기 동작 모드가 노멀 리드 모드이면 센싱 인에이블 신호를 활성화하고, 셀프 리플레시 모드이면 상기 센싱 인에이블 신호와 셀프 리플레시 인에이블 신호를 활성화하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제어부는 상기 센싱 인에이블 신호와 상기 셀프 리플레시 인에이블 신호에 응답하여 상기 PMOS 구동 활성화 신호 및 상 기 NMOS 구동 활성화 신호의 활성화 타이밍을 조절하여 출력하는 센스 앰프 제어부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 센스 앰프 제어부는 상기 센싱 인에이블 신호와 상기 셀프 리플레시 인에이블 신호에 응답하여 상기 PMOS 구동 활성화 신호를 활성화하는 PMOS 구동 활성화 신호 생성부, 및 상기 센싱 인에이블 신호와 상기 셀프 리플레시 인에이블 신호에 응답하여 상기 NMOS 구동 활성화 신호를 활성화하는 NMOS 구동 활성화 신호 생성부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 센스 앰프 제어부는 상기 센싱 인에이블 신호가 활성화되고 상기 셀프 리플레시 인에이블 신호가 비활성화되면 상기 PMOS 구동 활성화 신호를 NMOS 구동 활성화 신호보다 먼저 활성화하고, 상기 센싱 인에이블 신호와 상기 셀프 리플레시 인에이블 신호가 모두 활성화되면 상기 NMOS 구동 활성화 신호를 PMOS 구동 활성화 신호보다 먼저 활성화하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 센스 앰프 제어부는 상기 센싱 인에이블 신호가 활성화되고 상기 셀프 리플레시 인에이블 신호가 비활성화되면 상기 PMOS 구동 활성화 신호를 NMOS 구동 활성화 신호보다 먼저 활성화하고, 상기 센싱 인에이블 신호와 상기 셀프 리플레시 인에이블 신호가 모두 활성화되면 상기 PMOS 구동 활성화 신호와 NMOS 구동 활성화 신호를 동시에 활성화하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 센스 앰프 제어부는 상기 센싱 인에이 블 신호와 상기 셀프 리플레시 인에이블 신호가 모두 비활성화되면 상기 PMOS 구동 활성화 신호와 NMOS 구동 활성화 신호를 동시에 비활성화하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 센스 앰프 드라이버는 상기 PMOS 구동 활성화 신호에 응답하여 상기 PMOS 센스 앰프로 상기 제1 전원 전압을 인가하는 PMOS 구동 트랜지스터, 및 상기 NMOS 구동 활성화 신호에 응답하여 상기 NMOS 센스 앰프로 상기 제2 전원 전압을 인가하는 NMOS 구동 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 상기 비트 라인쌍과 복수개의 워드 라인 및 상기 복수개의 비트 라인쌍과 상기 복수개의 워드 라인 사이에 각각 메모리 셀을 구비하는 메모리 셀 어레이를 더 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 센스 앰프 제어 방법은 각각 제1 전원 전압 및 제2 전원 전압이 인가되면 활성화되어 비트 라인 쌍 사이의 전압차를 감지 및 증폭하는 PMOS 센스 앰프와 NMOS 센스 앰프를 구비하는 적어도 하나의 센스 앰프를 구비하는 반도체 메모리 장치에 있어서, 외부에서 인가되는 명령에 응답하여 동작 모드를 설정하는 동작 모드 설정 단계, 상기 동작 모드에 따라 PMOS 구동 활성화 신호 및 NMOS 구동 활성화 신호의 활성화 타이밍을 조절하는 구동 활성화 신호 조절 단계, 및 상기 PMOS 구동 활성화 신호 및 NMOS 구동 활성화 신호에 응답하여 상기 제1 및 제2 전원 전압을 각각 상기 PMOS 센스 앰프와 상기 NMOS 센스 앰프로 인가하는 센스 앰프 구동 단계를 구비하는 것을 특징 으로 한다.
따라서, 본 발명의 반도체 메모리 장치 및 이 장치의 센스 앰프 제어 방법은 반도체 메모리 장치의 동작 모드에 따라 NMOS 센스 앰프와 PMOS 센스 앰프의 센싱 시작 타이밍을 서로 다르게 조절하여 반도체 메모리 장치의 동작 특성을 개선한다.
이하, 첨부한 도면을 참고로 하여 동작 모드에 따라 센스 앰프를 다르게 제어하는 반도체 메모리 장치 및 이 장치를 이용한 센스 앰프 제어 방법을 설명하면 다음과 같다.
도1 은 본 발명의 반도체 메모리 장치의 일 예를 나타내는 도면이다.
로우 디코더(100)는 외부에서 어드레스 레지스터(미도시)로 인가된 어드레스 중에서 로우 어드레스(RA)를 인가받고, 로우 어드레스(RA)를 디코딩하여 메모리 셀 어레이(200)의 복수개의 워드 라인(WL) 중 로우 어드레스(RA)에 의해 선택되는 소정 개수(예를 들면 1개)의 워드 라인(WL)을 활성화한다.
메모리 셀 어레이(200)는 복수개의 비트 라인쌍(BL, BLB)과 복수개의 워드 라인(WL)을 구비하고, 복수개의 비트 라인쌍(BL, BLB)과 복수개의 워드 라인(WL) 사이에 각각 메모리 셀(MC)을 구비한다. 반도체 메모리 장치가 DRAM 인 경우에 복수개의 메모리 셀(MC) 각각은 통상적으로 하나의 셀 트랜지스터와 셀 커패시터로 구성되어, 1 또는 0 의 데이터를 저장한다. 그리고 비트 라인 프리차지부(EQR)는 복수개의 비트 라인쌍(BL, BLB) 사이에 각각 배치되고, 제어부(300)에서 인가되는 이퀄라이저 신호(PEQIB)에 응답하여 비트 라인쌍(BL, BLB)을 비트 라인 프리차지 전압(Vbl)으로 프리차지하는 3개의 이퀄라이저 트랜지스터(EQ1 ~ EQ3)를 구비한다. 비트 라인 프리차지 전압(Vbl)의 전압 레벨은 센스 앰프(SA)의 구성에 따라 달라질 수 있으나, 일반적으로는 제1 전원 전압(Vcc)의 1/2의 레벨이다.
제어부(300)는 외부에서 인가되는 명령(CMD)에 응답하여 센싱 인에이블 신호(PSE)와 셀프 리플레시 인에이블 신호(PSELF)를 출력한다. 센싱 인에이블 신호(PSE)는 노멀 리드 모드(Normal Read Mode)시에 활성화되고, 셀프 리플레시 인에이블 신호(PSELF)는 셀프 리플레시 모드(Self Refresh Mode)시에 활성화되는 신호이다.
센스 앰프 제어부(400)는 센싱 인에이블 신호(PSE)와 셀프 리플레시 인에이블(PSELF) 신호에 응답하여 PMOS 구동 트랜지스터(QP)를 활성화하기 위한 PMOS 구동 활성화 신호(LAPG)와 NMOS 센스 앰프 구동 트랜지스터(QN)를 활성화하기 위한 NMOS 구동 활성화 신호(LANG)를 출력한다. 센스 앰프 제어부(400)는 노멀 리드 모드시에는 PMOS 구동 활성화 신호(LAPG)를 NMOS 구동 활성화 신호(LANG)보다 먼저 활성화하고, 셀프 리플레시 모드시에는 PMOS 구동 활성화 신호(LAPG)와 NMOS 구동 활성화 신호(LANG)를 동시에 활성화하거나, NMOS 구동 활성화 신호(LANG)를 PMOS 구동 활성화 신호(LAPG)보다 먼저 활성화하여 출력한다. 도1 에서는 센스 앰프 제어부(400)를 별도의 블록으로 도시하였으나, 제어부(300)에 포함되어 구성될 수도 있다.
센스 앰프 드라이버(500)는 PMOS 구동 트랜지스터(QP)와 NMOS 구동 트랜지스 터(QN)를 구비하고, PMOS 구동 트랜지스터(QP)는 PMOS 구동 활성화 신호(LAPG)에 응답하여 제1 전원 전압(Vcc)을 센스 앰프 전원 라인(LA)로 공급하여 PMOS 센스 앰프(PSA)를 활성화시키고, NMOS 구동 트랜지스터(QN)는 NMOS 구동 활성화 신호(LANG)에 응답하여 제2 전원 전압(Vss)을 반전 센스 앰프 전원 라인(LAB)으로 공급하여 NMOS 센스 앰프(NSA)를 활성화시킨다. 노멀 리드 모드시에 센스 앰프 제어부(400)는 PMOS 구동 활성화 신호(LAPG)를 NMOS 구동 활성화 신호(LANG)보다 먼저 활성화되므로, PMOS 구동 트랜지스터(QP)가 NMOS 구동 트랜지스터(QN)보다 먼저 활성화되어 PMOS 센스 앰프(PSA)로 제1 전원 전압(Vcc)을 공급하고, 이후 NMOS 구동 트랜지스터(QN)가 NMOS 센스 앰프(NSA)로 제2 전원 전압(Vss)을 공급한다. 그리고 셀프 리플레시 모드시에는 센스 앰프 제어부(400)가 PMOS 구동 활성화 신호(LAPG)와 NMOS 구동 활성화 신호(LANG)를 동시에 활성화하거나, PMOS 구동 활성화 신호(LAPG)를 NMOS 구동 활성화 신호(LANG)보다 먼저 활성화한다. 따라서 PMOS 구동 트랜지스터(QP)와 NMOS 구동 트랜지스터(QN)가 동시에 활성화되어 PMOS 센스 앰프(PSA)로 제1 전원 전압(Vcc)을 공급하고 NMOS 센스 앰프(NSA)로 제2 전원 전압(Vss)을 공급하거나, NMOS 구동 트랜지스터(QN)가 PMOS 구동 트랜지스터(QP)보다 먼저 활성화되어 NMOS 센스 앰프(NSA)로 제2 전원 전압(Vss)을 공급한다.
센스 앰프부(SAU)는 적어도 하나의 센스 앰프(SA)를 구비한다. 센스 앰프(SA)는 메모리 셀(MC)에 저장된 데이터에 의해 발생하는 비트 라인 쌍(BL, BLB) 사이의 전압차를 감지 증폭하기 위하여 PMOS 센스 앰프(PSA)와 NMOS 센스 앰프(NSA)를 구비하며, PMOS 센스 앰프(PSA)는 비트 라인 쌍(BL, BLB) 중 데이터 1이 저장된 메모리 셀(MC)에 연결된 비트 라인을 제1 전원 전압(Vcc) 레벨로 풀업(pull-up)하고, NMOS 센스 앰프(NSA)는 비트 라인 쌍(BL, BLB) 중 데이터 0이 저장된 메모리 셀(MC)에 연결된 비트 라인(BL, BLB)을 제2 전원 전압(Vss)레벨로 풀다운(pull-down)한다. 즉 센스 앰프(SA)는 메모리 셀(MC)에 저장된 데이터에 의해 비트 라인 쌍(BL, BLB)에 발생하는 전압차를 감지하여, 제1 전원 전압(Vcc)과 제2 전원 전압(Vss)레벨로 증폭한다.
칼럼 디코더(600)는 외부에서 어드레스 레지스터(미도시)로 인가된 어드레스 중에서 칼럼 어드레스(CA)를 인가받고, 칼럼 어드레스(CA)를 디코딩하여 대응하는 칼럼 선택 라인(CSL)을 선택하여 활성화한다. 활성화된 칼럼 선택 라인(CSL)은 2개의 비트 라인 게이트(BG1, BG2)를 활성화하고, 활성화된 비트 라인 게이트(BG1, BG2)는 비트 라인쌍(BL, BLB)과 로컬 입출력 라인쌍(LIO, LIOB)을 연결하여 센스 앰프(SA)에 의해 증폭된 데이터가 로컬 입출력 라인쌍(LIO, LIOB)으로 전송되도록 한다.
도1 을 참고로 하여 본 발명의 반도체 메모리 장치의 동작을 설명하면, 노멀 리드 모드시에 외부에서 어드레스와 리드 명령(CMD)이 인가되면, 어드레스 디코더(미도시)는 어드레스를 로우 어드레스(RA)와 칼럼 어드레스(CA)로 구분하여 각각 로우 디코더(100)와 칼럼 디코더(600)로 출력하고, 제어부(300)는 센스 앰프 인에이블 신호(PSE)를 활성화한다.
로우 디코더(100)는 로우 어드레스(RA)를 디코딩하여 메모리 셀 어레이(200)의 복수개의 워드 라인(WL) 중 소정 개수의 워드 라인(WL)을 선택하여 활성화하고, 활성화된 워드 라인(WL)에 연결된 메모리 셀(MC) 각각은 저장된 데이터에 따라 연결된 비트 라인쌍(BL, BLB)에 전압 차를 발생한다.
센스 앰프 제어부(400)는 활성화된 센스 앰프 인에이블 신호(PSE)에 응답하여 PMOS 구동 활성화 신호(LAPG)를 먼저 출력하고, 이후에 NMOS 구동 활성화 신호(LANG)를 출력한다. 센스 앰프 드라이버(500)의 먼저 인가되는 PMOS 구동 활성화 신호(LAPG)에 응답하여 PMOS 구동 트랜지스터(QP)가 센스 앰프 전원 라인(LA)을 제1 전원 전압(Vcc) 레벨로 풀업하고, 이후 인가되는 NMOS 구동 활성화 신호(LANG)에 응답하여 NMOS 구동 트랜지스터(QN)가 반전 센스 앰프 전원 라인(LAB)을 제2 전원 전압(Vss) 레벨로 풀다운 한다.
제1 전원 전압(Vcc)레벨로 풀업된 센스 앰프 전원 라인(LA)은 PMOS 센스 앰프(PSA)를 활성화하고, 제2 전원 전압(Vss)레벨로 풀다운된 반전 센스 앰프 전원 라인(LAB)은 NMOS 센스 앰프(NSA)를 활성화한다. 먼저 활성화된 PMOS 센스 앰프(PSA)는 비트 라인쌍(BL, BLB)의 전압차를 감지하여 데이터 1 이 저장된 메모리 셀(MC)에 연결된 비트 라인을 제1 전원 전압(Vcc)레벨로 풀업 하기 시작하고, 이후 NMOS 센스 앰프는 비트 라인쌍(BL, BLB)의 전압차를 감지하여 데이터 0이 저장된 메모리 셀(MC)에 연결된 비트 라인을 제2 전원 전압(Vss) 레벨로 풀다운한다. 일반적으로 노멀 리드 모드의 동작 속도는 tRCD(RAS to CAS Delay time)로 결정되고, tRCD는 PMOS 센스 앰프(PSA)의 센싱 동작속도가 NMOS 센스 앰프(NSA)의 센싱 동작속도보다 느리기 때문에, PMOS 센스 앰프(PSA)가 먼저 센싱 동작을 수행하는 경우에 개선된다.
센스 앰프(SA)가 비트 라인쌍(BL, BLB)의 전압 레벨을 제1 전원 전압(Vcc)과 제2 전원 전압(Vss)레벨로 증폭한 이후 칼럼 디코더(600)는 칼럼 어드레스(CA)를 디코딩하여 대응하는 칼럼 선택 라인(CSL)을 활성화한다. 칼럼 선택 라인(CSL)은 연결된 비트 라인 게이트(BG1, BG2)를 활성화하여 비트 라인쌍(BL, BLB)과 로컬 입출력 라인쌍(LIO, LIOB)을 연결하고, 센스 앰프(SA)에 의해 증폭된 비트 라인쌍(BL, BLB)의 전압은 로컬 입출력 라인쌍(LIO, LIOB)으로 인가된다.
그리고 제어부(300)가 이퀄라이저 신호(PEQIB)를 출력하면 비트 라인 프리차지부(EQR)의 이퀄라이저 트랜지스터(EQ1 ~ EQ3)는 비트 라인쌍(BL, BLB)을 비트 라인 프리차지 전압(Vbl)로 프리차지한다.
노멀 리드 모드시에는 PMOS 센스 앰프(PSA)가 먼저 센싱 동작을 시작하는 것이 tRCD 특성이 좋아진다. 그러나 셀프 리플레시 모드시에는 누설 전류에 의해 메모리 셀(MC)에 저장된 전하량이 적어 비트 라인 쌍 사이에 전압차이가 크게 발생하지 않으므로 PMOS 센스 앰프(PSA)가 먼저 센싱 동작을 시작하는 경우에 데이터를 잘못 감지할 가능성이 높다. 따라서 셀프 리플레시 모드시에는 NMOS 센스 앰프(NSA)가 먼저 동작을 수행하거나, PMOS 센스 앰프(PSA)와 NMOS 센스 앰프(NSA)가 동시에 동작을 수행하여 반도체 메모리 장치의 셀프 리플레시 특성을 개선할 수 있다.
외부에서 셀프 리플레시 명령(CMD)이 인가되는 경우, 제어부(300)는 셀프 리플레시 인에이블 신호(PSELF)를 활성화하고 내부 로우 어드레스(IRA)를 순차적으로 생성하여 로우 디코더(100)로 출력한다. 또한 제어부(300)는 내부 로우 어드레 스(IRA)를 생성과 함께 센싱 인에이블 신호(PSE)를 활성화한다. 로우 디코더(100)는 내부 로우 어드레스(IRA)를 디코딩하여 메모리 셀 어레이(100)의 복수개의 워드 라인(WL) 중 소정 개수의 워드 라인(WL)을 선택하여 활성화하고, 활성화된 워드 라인(WL)에 연결된 메모리 셀(MC) 각각은 저장된 데이터에 따라 연결된 비트 라인쌍(BL, BLB)에 전압 차를 발생한다.
센스 앰프 제어부(400)는 활성화된 셀프 리플레시 인에이블 신호(PSELF)와 센싱 인에이블 신호(PSE)에 응답하여 PMOS 구동 활성화 신호(LAPG)와 NMOS 구동 활성화 신호(LANG)를 동시에 출력하거나, NMOS 구동 활성화 신호(LANG)를 먼저 출력하고, 이후에 PMOS 구동 활성화 신호(LAPG)를 출력한다. 센스 앰프 드라이버(500)의 PMOS 구동 활성화 신호(LAPG)와 NMOS 구동 활성화 신호(LANG)에 응답하여 PMOS 구동 트랜지스터(QP)와 NMOS 구동 트랜지스터(QN)가 동시에 센스 앰프 전원 라인쌍(LA, LAB)을 각각 제1 전원 전압(Vcc) 레벨과 제2 전원 전압(Vss) 레벨로 풀업 및 풀다운 하거나, 반전 센스 앰프 전원 라인(LAB)을 제2 전원 전압(Vss) 레벨로 먼저 풀다운 한 이후, 센스 앰프 전원 라인(LA)을 제1 전원 전압(Vcc) 레벨로 풀업한다.
제1 전원 전압(Vcc)레벨로 풀업된 센스 앰프 전원 라인(LA)은 PMOS 센스 앰프(PSA)를 활성화하고, 제2 전원 전압(Vss)레벨로 풀다운된 반전 센스 앰프 전원 라인(LAB)은 NMOS 센스 앰프(NSA)를 활성화하여, 비트 라인쌍(BL, BLB)의 전압 차를 감지 증폭하여 각각의 메모리 셀(MC)에 데이터를 리플레시한다.
도2 는 도1 의 센스 앰프 제어부의 일예를 나타내는 도면이다.
센스 앰프 제어부(400)는 PMOS 구동 활성화 신호(LAPG)를 출력하는 PMOS 구동 활성화 신호 생성부(410) 및 NMOS 구동 활성화 신호(LANG)를 출력하는 NMOS 구동 활성화 신호 생성부(420)를 구비한다. PMOS 구동 활성화 신호 생성부(410)는 복수개의 지연 소자를 구비하는 지연부(411), 인버터(IV1), 4개의 낸드 게이트(ND11 ~ ND14) 및 버퍼부(412)를 구비한다. 지연부(411)는 센싱 인에이블 신호(PSE)를 인가받아 지연하여 출력하고, 낸드 게이트(ND11)는 지연부(411)의 출력 신호와 셀프 리플레시 인에이블 신호(PSELF)를 부정 논리곱하여 출력한다. 그리고 인버터(IV1)는 셀프 리플레시 인에이블 신호(PSELF)를 반전하여 출력하고, 낸드 게이트(ND12)는 반전된 셀프 리플레시 인에이블 신호(PSELF)와 센싱 인에이블 신호(PSE)를 반전 논리곱하여 출력한다. 낸드 게이트(ND13)는 낸드 게이트(ND11, ND12)의 출력 신호를 반전 논리곱하여 출력하고, 낸드 게이트(ND14)는 낸드 게이트(ND13)의 출력 신호와 센싱 인에이블 신호(PSE)를 반전 논리곱하여 PMOS 센싱 인에이블 신호(PPS)를 출력한다. 버퍼부(412)는 PMOS 센싱 인에이블 신호(PPS)를 버퍼(buffer)하여 PMOS 구동 활성화 신호(LAPG)를 출력한다.
그리고 NMOS 구동 활성화 신호 생성부(420)는 복수개의 지연 소자를 구비하는 지연부(421), 인버터(IV2), 4개의 낸드 게이트(ND21 ~ ND24) 및 버퍼부(422)를 구비한다. 낸드 게이트(ND21)는 셀프 리플레시 인에이블 신호(PSELF)와 센싱 인에이블 신호(PSE)를 반전 논리곱하여 출력한다. 그리고 지연부(421)는 센싱 인에이블 신호(PSE)를 인가받아 지연하여 출력하고, 인버터(IV2)는 셀프 리플레시 인에이블 신호(PSELF)를 반전하여 출력하며, 낸드 게이트(ND22)는 지연부(421)의 출력 신 호와 반전된 셀프 리플레시 인에이블 신호(PSELF)를 부정 논리곱하여 출력한다. 낸드 게이트(ND23)는 낸드 게이트(ND21, ND22)의 출력 신호를 반전 논리곱하여 출력하고, 낸드 게이트(ND24)는 낸드 게이트(ND23)의 출력 신호와 센싱 인에이블 신호(PSE)를 반전 논리곱하여 NMOS 센싱 인에이블 신호(PNS)를 출력한다. 버퍼부(422)는 NMOS 센싱 인에이블 신호(PNS)를 버퍼 및 반전하여 NMOS 구동 활성화 신호(LANG)를 출력한다. 여기서 PMOS 구동 트랜지스터(QP)와 NMOS 구동 트랜지스터(QN)를 확실하게 구동하기 위하여 PMOS 구동 활성화 신호(LAPG)와 NMOS 구동 활성화 신호(LANG)의 구동 능력이 커야한다면 버퍼부(412, 422)는 큰 구동 능력을 갖는 버퍼를 추가로 더 구비할 수 있다.
도3 은 도2 의 센스 앰프 제어부의 동작을 설명하기 위한 타이밍도이다. 노멀 리드 모드시에는 센싱 인에이블 신호(PSE)가 활성화되고, 셀프 리플레시 인에이블 신호(PSELF)는 활성화되지 않는다. 센싱 인에이블 신호(PSE)가 하이 레벨로 활성화되면, 낸드 게이트(ND12, ND21)는 활성화된 센싱 인에이블 신호(PSE)를 인가받는다. 낸드 게이트(ND21)의 출력 신호는 로우 레벨로 비활성화되어 있는 셀프 리플레시 인에이블 신호(PSELF)에 의해 하이 레벨 상태를 유지하지만, 낸드 게이트(ND12)의 출력 신호는 반전된 셀프 리플레시 인에이블 신호(PSELF)와 활성화된 센싱 인에이블 신호(PSE)에 의해 로우 레벨로 천이된다. 이후 지연부(411, 412)에 의해 지연되어 활성화된 센싱 인에이블 신호(PSE)가 낸드 게이트(ND11, ND22)로 인가되면, 낸드 게이트(ND11)의 출력 신호는 비활성화되어 있는 셀프 리플레시 인에이블 신호(PSELF)에 의해 하이 레벨 상태를 유지하지만, 낸드 게이트(ND22)의 출력 신호는 반전된 셀프 리플레시 인에이블 신호(PSELF)와 지연 활성화된 센싱 인에이블 신호(PSE)에 의해 지연되어 로우 레벨로 천이된다. 낸드 게이트(ND13)는 낸드 게이트(ND11, ND12)의 출력 신호에 응답하여 하이 레벨로 천이하는 신호를 출력하고, 낸드 게이트(ND14)는 낸드 게이트(ND13)의 출력 신호와 센싱 인에이블 신호(PSE)에 응답하여 하이 레벨에서 로우 레벨로 천이하는 PMOS 센싱 인에이블 신호(PPS)를 출력한다. 반면에 낸드 게이트(ND23)는 낸드 게이트(ND21, ND22)의 출력 신호에 응답하여 지연되어 하이 레벨로 천이하는 신호를 출력하고, 낸드 게이트(ND24)는 낸드 게이트(ND23)의 출력 신호와 센싱 인에이블 신호(PSE)에 응답하여 지연되어 하이 레벨에서 로우 레벨로 천이하는 NMOS 센싱 인에이블 신호(PNS)를 출력한다. 즉 PMOS 센싱 인에이블 신호(PPS)가 먼저 하이 레벨에서 로우 레벨로 천이한 이후, 지연부(421)에 의한 지연시간만큼 지연된 후에 NMOS 센싱 인에이블 신호(PNS)가 하이 레벨에서 로우 레벨로 천이한다.
버퍼부(412)는 PMOS 센싱 인에이블 신호(PPS)를 버퍼하여 로우 레벨로 활성화되는 PMOS 구동 활성화 신호(LAPG)를 출력하고, 버퍼부(422)는 NMOS 센싱 인에이블 신호(PNS)를 버퍼 및 반전하여 지연되어 하이 레벨로 활성화되는 NMOS 구동 활성화 신호(LANG)를 출력한다.
결과적으로 노멀 리드 모드시에는 PMOS 구동 활성화 신호(LAPG)가 먼저 활성화되고, 지연부(421)에 의한 지연 시간 이후에 NMOS 구동 활성화 신호(LANG)가 활성화된다. 따라서 센스 앰프(SA)에서 PMOS 센스 앰프(PSA)가 먼저 센싱 동작을 시작하고, 이후 NMOS 센스 앰프(NSA)가 센싱 동작을 시작하게 되므로 PMOS 센스 앰 프(PSA) 프리 센싱 기간이 발생한다.
리드 동작이 완료되어 센싱 인에이블 신호(PSE)가 로우 레벨로 비활성화되면, 낸드 게이트(ND21)의 출력 신호는 로우 레벨로 비활성화되어 있는 셀프 리플레시 인에이블 신호(PSELF)에 의해 하이 레벨 상태를 유지하지만, 낸드 게이트(ND12)의 출력 신호는 반전된 셀프 리플레시 인에이블 신호(PSELF)와 비활성화된 센싱 인에이블 신호(PSE)에 의해 하이 레벨로 천이된다. 이후 지연부(411, 412)에 의해 지연되어 로우 레벨로 천이하는 센싱 인에이블 신호(PSE)가 낸드 게이트(ND11, ND22)로 인가되면, 낸드 게이트(ND11)의 출력 신호는 로우 레벨로 비활성화되어 있는 셀프 리플레시 인에이블 신호(PSELF)에 의해 하이 레벨 상태를 유지하지만, 낸드 게이트(ND22)의 출력 신호는 반전된 셀프 리플레시 인에이블 신호(PSELF)와 지연되어 로우 레벨로 천이하는 센싱 인에이블 신호(PSE)에 의해 지연되어 하이 레벨로 천이된다. 낸드 게이트(ND13)는 낸드 게이트(ND11, ND12)의 출력 신호에 응답하여 로우 레벨로 천이하는 신호를 출력하고, 낸드 게이트(ND14)는 낸드 게이트(ND13)의 출력 신호와 센싱 인에이블 신호(PSE)에 응답하여 로우 레벨에서 하이 레벨로 천이하는 PMOS 센싱 인에이블 신호(PPS)를 출력한다. 반면에 낸드 게이트(ND23)는 낸드 게이트(ND21, ND22)의 출력 신호에 응답하여 지연되어 로우 레벨로 천이하는 신호를 출력하고, 낸드 게이트(ND24)는 낸드 게이트(ND23)의 출력 신호와 센싱 인에이블 신호(PSE)에 응답하여 하이 레벨로 천이하는 NMOS 센싱 인에이블 신호(PNS)를 출력한다. 따라서 리드 동작 종료시에는 PMOS 센싱 인에이블 신호(PPS)와 NMOS 센싱 인에이블 신호(PNS)가 동시에 비활성화된다.
버퍼부(412)는 PMOS 센싱 인에이블 신호(PPS)를 버퍼하여 PMOS 구동 활성화 신호(LAPG)를 하이 레벨로 비활성화하고, 버퍼부(422)는 NMOS 센싱 인에이블 신호(PNS)를 버퍼 및 반전하여 로우 레벨로 비활성화한다.
셀프 리플레시 모드시에는 셀프 리플레시 인에이블 신호(PSELF)가 하이 레벨로 활성화되고, 이후에 센싱 인에이블 신호(PSE)가 활성화된다. 따라서 셀프 리플레시 인에이블 신호(PSELF)가 하이 레벨로 활성화되어도, 센싱 인에이블 신호(PSE)가 로우 레벨을 유지하고 있으므로, 낸드 게이트(ND11, ND12, ND21, ND22)의 출력 신호는 모두 하이 레벨을 유지한다. 낸드 게이트(ND11, ND12, ND21, ND22)의 출력 신호가 변화되지 않으므로, PMOS 센싱 인에이블 신호(PPS)와 NMOS 센싱 인에이블 신호(PNS)는 모두 하이 레벨로 유지되고, PMOS 구동 활성화 신호(LAPG)는 하이 레벨을 유지하며, NMOS 구동 활성화 신호(LANG)는 로우 레벨을 유지한다.
이후 센싱 인에이블 신호(PSE)가 하이 레벨로 활성화되면, 낸드 게이트(ND12, ND21)는 활성화된 센싱 인에이블 신호(PSE)를 인가받는다. 낸드 게이트(ND12)의 출력 신호는 인버터(IV1)에 의해 반전된 셀프 리플레시 인에이블 신호(PSELF)에 의해 하이 레벨 상태를 유지하지만, 낸드 게이트(ND21)의 출력 신호는 하이 레벨로 활성화되어 있는 셀프 리플레시 인에이블 신호(PSELF)와 활성화된 센싱 인에이블 신호(PSE)에 의해 로우 레벨로 천이된다. 이후 지연부(411, 412)에 의해 지연되어 활성화된 센싱 인에이블 신호(PSE)가 낸드 게이트(ND11, ND22)로 인가되면, 낸드 게이트(ND22)의 출력 신호는 로우 레벨의 반전 셀프 리플레시 인에이블 신호(PSELF)에 의해 하이 레벨 상태를 유지하지만, 낸드 게이트(ND11)의 출력 신호는 활성화된 셀프 리플레시 인에이블 신호(PSELF)와 지연 활성화된 센싱 인에이블 신호(PSE)에 의해 지연되어 로우 레벨로 천이된다. 낸드 게이트(ND23)는 낸드 게이트(ND21, ND22)의 출력 신호에 응답하여 하이 레벨로 천이하는 신호를 출력하고, 낸드 게이트(ND24)는 낸드 게이트(ND23)의 출력 신호와 센싱 인에이블 신호(PSE)에 응답하여 하이 레벨에서 로우 레벨로 천이하는 NMOS 센싱 인에이블 신호(PNS)를 출력한다. 반면에 낸드 게이트(ND13)는 낸드 게이트(ND11, ND12)의 출력 신호에 응답하여 지연되어 하이 레벨로 천이하는 신호를 출력하고, 낸드 게이트(ND14)는 낸드 게이트(ND13)의 출력 신호와 센싱 인에이블 신호(PSE)에 응답하여 지연되어 하이 레벨에서 로우 레벨로 천이하는 PMOS 센싱 인에이블 신호(PPS)를 출력한다. 즉 NMOS 센싱 인에이블 신호(PNS)가 먼저 하이 레벨에서 로우 레벨로 천이한 이후, 지연부(411)에 의한 지연시간만큼 지연된 후에 PMOS 센싱 인에이블 신호(PPS)가 하이 레벨에서 로우 레벨로 천이한다.
버퍼부(412)는 PMOS 센싱 인에이블 신호(PPS)를 버퍼하여 로우 레벨로 활성화되는 PMOS 구동 활성화 신호(LAPG)를 출력하고, 버퍼부(422)는 NMOS 센싱 인에이블 신호(PNS)를 버퍼 및 반전하여 지연되어 하이 레벨로 활성화되는 NMOS 구동 활성화 신호(LANG)를 출력한다.
결과적으로 셀프 리플레시 모드시에는 NMOS 구동 활성화 신호(LANG)가 먼저 활성화되고, 지연부(411)에 의한 지연 시간 이후에 PMOS 구동 활성화 신호(LAPG)가 활성화된다. 따라서 센스 앰프(SA)에서 NMOS 센스 앰프(NSA)가 먼저 센싱 동작을 시작하고, 이후 PMOS 센스 앰프(PSA)가 센싱 동작을 시작하게 되므로 NMOS 센스 앰 프(NSA) 프리 센싱 기간이 발생한다.
그리고 센싱 인에이블 신호(PSE)가 로우 레벨로 비활성화되면, 낸드 게이트(ND12)의 출력 신호는 로우 레벨의 반전 셀프 리플레시 인에이블 신호(PSELF)에 의해 하이 레벨 상태를 유지하지만, 낸드 게이트(ND21)의 출력 신호는 하이 레벨로 활성화되어있는 셀프 리플레시 인에이블 신호(PSELF)와 비활성화된 센싱 인에이블 신호(PSE)에 의해 하이 레벨로 천이된다. 이후 지연부(411, 412)에 의해 지연되어 로우 레벨로 천이하는 센싱 인에이블 신호(PSE)가 낸드 게이트(ND11, ND22)로 인가되면, 낸드 게이트(ND22)의 출력 신호는 로우 레벨의 반전 셀프 리플레시 인에이블 신호(PSELF)에 의해 하이 레벨 상태를 유지하지만, 낸드 게이트(ND11)의 출력 신호는 하이 레벨의 셀프 리플레시 인에이블 신호(PSELF)와 지연되어 로우 레벨로 천이하는 센싱 인에이블 신호(PSE)에 의해 지연되어 하이 레벨로 천이된다. 낸드 게이트(ND23)는 낸드 게이트(ND21, ND22)의 출력 신호에 응답하여 로우 레벨로 천이하는 신호를 출력하고, 낸드 게이트(ND24)는 낸드 게이트(ND23)의 출력 신호와 센싱 인에이블 신호(PSE)에 응답하여 로우 레벨에서 하이 레벨로 천이하는 NMOS 센싱 인에이블 신호(PNS)를 출력한다. 반면에 낸드 게이트(ND13)는 낸드 게이트(ND11, ND12)의 출력 신호에 응답하여 지연되어 로우 레벨로 천이하는 신호를 출력하고, 낸드 게이트(ND14)는 낸드 게이트(ND13)의 출력 신호와 센싱 인에이블 신호(PSE)에 응답하여 하이 레벨로 천이하는 PMOS 센싱 인에이블 신호(PPS)를 출력한다. 따라서 PMOS 센싱 인에이블 신호(PPS)와 NMOS 센싱 인에이블 신호(PNS)가 동시에 비활성화된다.
버퍼부(412)는 PMOS 센싱 인에이블 신호(PPS)를 버퍼하여 PMOS 구동 활성화 신호(LAPG)를 하이 레벨로 비활성화하고, 버퍼부(422)는 NMOS 센싱 인에이블 신호(PNS)를 버퍼 및 반전하여 로우 레벨로 비활성화한다.
결과적으로 도2 의 센스 앰프 제어부(400)는 노멀 리드 모드시에는 PMOS 센스 앰프를 프리센싱하고, 셀프 리플레시 모드시에는 NMOS 센스 앰프를 프리센싱한다.
도4 는 도1 의 센스 앰프 제어부의 다른 예를 나타내는 도면이며, 도5 는 도4 의 센스 앰프 제어부의 동작을 설명하기 위한 타이밍도이다.
도4 의 센스 앰프 제어부는 도2 의 센스 앰프 제어부에서 지연부(411)를 제외한 나머지는 동일한 구성을 갖는다. 즉 NMOS 구동 활성화 신호 생성부(440)의 구성은 도2 의 NMOS 구동 활성화 신호 생성부(420)와 동일하며, PMOS 구동 활성화 신호 생성부(430)는 도2 의 PMOS 구동 활성화 신호 생성부(410)에서 지연부(411)를 제거한 구성을 갖는다.
도4 및 도5 를 참조하여 도4 의 센스 앰프 제어부의 동작을 설명하면, 노멀 리드 모드시의 동작은 도2 의 센스 앰프 제어부와 동일하다. 즉 노멀 리드 모드시에는 PMOS 구동 활성화 신호(LAPG)가 먼저 활성화되고, 지연부(421)에 의한 지연 시간 이후에 NMOS 구동 활성화 신호(LANG)가 활성화된다. 따라서 센스 앰프(SA)에서 PMOS 센스 앰프(PSA)가 먼저 센싱 동작을 시작하고, 이후 NMOS 센스 앰프(NSA)가 센싱 동작을 시작하게 되므로 PMOS 센스 앰프(PSA) 프리 센싱 기간이 발생한다. 그리고 리드 동작 종료시에는 PMOS 센싱 인에이블 신호(PPS)와 NMOS 센싱 인에이블 신호(PNS)가 동시에 비활성화된다.
그러나 셀프 리플레시 모드시에는 도2 의 센스 앰프 제어부와 달리 PMOS 구동 활성화 신호 생성부(430)가 지연부(411)를 구비하지 않으므로, PMOS 구동 활성화 신호(LAPG)가 지연되어 활성화되지 않는다. 즉 PMOS 센싱 인에이블 신호(PPS)와 NMOS 센싱 인에이블 신호(PNS)가 동시에 활성화되고, 동시에 비활성화된다.
결과적으로 도2 및 도4 의 센스 앰프 제어부는 반도체 메모리 장치가 노멀 리드 모드인지 셀프 리플레시 모드인지에 따라 센스 앰프의 PMOS 센스 앰프(PSA)와 NMOS 센스 앰프(NSA)의 센싱 타이밍을 서로 다르게 조절할 수 있다. 또한 상기에서는 노멀 리드 모드와 셀프 리플레시 모드만을 예로 들어 설명하였으나, 반도체 메모리 장치가 다양한 모드를 갖는 경우에는 각각의 모드에 대응하여 센스 앰프의 센싱 타이밍을 다양하게 조합할 수도 있다.
상기에서는 본 발명의 반도체 메모리 장치의 실시예로서 DRAM을 예로 들어 설명하였으나, 본 발명은 센스 앰프를 구비하는 다양한 반도체 메모리 장치에 적용될 수 있다. 또한 센스 앰프의 구성 및 센스 앰프 제어부의 구성 또한 다양하게 변경할 수 있으며, 각 신호의 활성화 또는 비활성화 레벨 또한 변경할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도1 은 본 발명의 반도체 메모리 장치의 일예를 나타내는 도면이다.
도2 는 도1 의 센스 앰프 제어부의 일예를 나타내는 도면이다.
도3 은 도2 의 센스 앰프 제어부의 동작을 설명하기 위한 타이밍도이다.
도4 는 도1 의 센스 앰프 제어부의 다른 예를 나타내는 도면이다.
도5 은 도4 의 센스 앰프 제어부의 동작을 설명하기 위한 타이밍도이다.

Claims (15)

  1. 각각 제1 전원 전압 및 제2 전원 전압이 인가되면 활성화되어 비트 라인 쌍 사이의 전압차를 감지 및 증폭하는 PMOS 센스 앰프와 NMOS 센스 앰프를 구비하는 적어도 하나의 센스 앰프;
    외부로부터 인가되는 명령에 응답하여 노멀 리드 모드와 셀프 리플레시 모드 중 하나를 설정하고, 상기 설정된 동작 모드에 따라 PMOS 구동 활성화 신호 및 NMOS 구동 활성화 신호의 활성화 타이밍을 조절하여 출력하는 제어부; 및
    상기 PMOS 구동 활성화 신호 및 NMOS 구동 활성화 신호에 응답하여 상기 제1 및 제2 전원 전압을 각각 상기 PMOS 센스 앰프와 상기 NMOS 센스 앰프로 인가하는 센스 앰프 드라이버를 구비하고,
    상기 노멀 리드 모드에서, 상기 PMOS 구동 활성화 신호의 활성화 타이밍은 상기 PMOS 구동 활성화 신호의 활성화 타이밍 전이고, 상기 셀프 리플레시 모드에서, 상기 PMOS 구동 활성화 신호의 활성화 타이밍은 상기 PMOS 구동 활성화 신호의 활성화 타이밍 후인 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 제어부는
    상기 동작 모드가 노멀 리드 모드이면 센싱 인에이블 신호를 활성화하고, 셀프 리플레시 모드이면 상기 센싱 인에이블 신호와 셀프 리플레시 인에이블 신호를 활성화하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 제어부는
    상기 센싱 인에이블 신호와 상기 셀프 리플레시 인에이블 신호에 응답하여 상기 PMOS 구동 활성화 신호 및 상기 NMOS 구동 활성화 신호의 활성화 타이밍을 조 절하여 출력하는 센스 앰프 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 센스 앰프 제어부는
    상기 센싱 인에이블 신호와 상기 셀프 리플레시 인에이블 신호에 응답하여 상기 PMOS 구동 활성화 신호를 활성화하는 PMOS 구동 활성화 신호 생성부; 및
    상기 센싱 인에이블 신호와 상기 셀프 리플레시 인에이블 신호에 응답하여 상기 NMOS 구동 활성화 신호를 활성화하는 NMOS 구동 활성화 신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 센스 앰프 제어부는
    상기 센싱 인에이블 신호가 활성화되고 상기 셀프 리플레시 인에이블 신호가 비활성화되면 상기 PMOS 구동 활성화 신호를 NMOS 구동 활성화 신호보다 먼저 활성화하고,
    상기 센싱 인에이블 신호와 상기 셀프 리플레시 인에이블 신호가 모두 활성화되면 상기 NMOS 구동 활성화 신호를 PMOS 구동 활성화 신호보다 먼저 활성화하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제4 항에 있어서, 상기 센스 앰프 제어부는
    상기 센싱 인에이블 신호가 활성화되고 상기 셀프 리플레시 인에이블 신호가 비활성화되면 상기 PMOS 구동 활성화 신호를 NMOS 구동 활성화 신호보다 먼저 활성화하고,
    상기 센싱 인에이블 신호와 상기 셀프 리플레시 인에이블 신호가 모두 활성화되면 상기 PMOS 구동 활성화 신호와 NMOS 구동 활성화 신호를 동시에 활성화하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제4 항에 있어서, 상기 센스 앰프 제어부는
    상기 센싱 인에이블 신호와 상기 셀프 리플레시 인에이블 신호가 모두 비활성화되면 상기 PMOS 구동 활성화 신호와 NMOS 구동 활성화 신호를 동시에 비활성화하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1 항에 있어서, 상기 센스 앰프 드라이버는
    상기 PMOS 구동 활성화 신호에 응답하여 상기 PMOS 센스 앰프로 상기 제1 전원 전압을 인가하는 PMOS 구동 트랜지스터; 및
    상기 NMOS 구동 활성화 신호에 응답하여 상기 NMOS 센스 앰프로 상기 제2 전원 전압을 인가하는 NMOS 구동 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1 항에 있어서, 상기 반도체 메모리 장치는
    복수개의 상기 비트 라인쌍과 복수개의 워드 라인 및 상기 복수개의 비트 라 인쌍과 상기 복수개의 워드 라인 사이에 각각 메모리 셀을 구비하는 메모리 셀 어레이를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 각각 제1 전원 전압 및 제2 전원 전압이 인가되면 활성화되어 비트 라인 쌍 사이의 전압차를 감지 및 증폭하는 PMOS 센스 앰프와 NMOS 센스 앰프를 구비하는 적어도 하나의 센스 앰프를 구비하는 반도체 메모리 장치에 있어서,
    외부에서 인가되는 명령에 응답하여 노멀 리드 모드와 셀프 리플레시 모드 중 하나를 설정하는 단계;
    상기 설정된 모드에 따라 PMOS 구동 활성화 신호 및 NMOS 구동 활성화 신호의 활성화 타이밍을 조절하는 단계; 및
    상기 PMOS 구동 활성화 신호 및 NMOS 구동 활성화 신호에 응답하여 상기 제1 및 제2 전원 전압을 각각 상기 PMOS 센스 앰프와 상기 NMOS 센스 앰프로 인가하는 단계를 구비하고,
    상기 노멀 리드 모드에서, 상기 PMOS 구동 활성화 신호의 활성화 타이밍은 상기 PMOS 구동 활성화 신호의 활성화 타이밍 전이고, 상기 셀프 리플레시 모드에서, 상기 PMOS 구동 활성화 신호의 활성화 타이밍은 상기 PMOS 구동 활성화 신호의 활성화 타이밍과 동일하거나 후인 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 제어 방법.
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