KR20070078215A - 반도체 메모리 장치 - Google Patents

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KR20070078215A
KR20070078215A KR1020060008272A KR20060008272A KR20070078215A KR 20070078215 A KR20070078215 A KR 20070078215A KR 1020060008272 A KR1020060008272 A KR 1020060008272A KR 20060008272 A KR20060008272 A KR 20060008272A KR 20070078215 A KR20070078215 A KR 20070078215A
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김지형
이강설
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 라이트시 칼럼 셀 선택신호의 인에이블 시점을 앞당기기 위해, 명령 디코더로부터 출력된 리드/라이트 명령 신호를 인가받아 라이트 동작시 칼럼 셀 선택신호의 인에이블 타이밍이 리드 동작시보다 앞당겨지도록 조절하는 칼럼 어드레스 제어수단; 칼럼 어드레스 제어수단의 출력에 따라 칼럼 어드레스를 디코딩하여 칼럼 셀 선택신호를 출력하는 칼럼 디코딩 수단; 및 칼럼 셀 선택신호에 응답하여 비트라인과 비트 바 라인의 전압차를 센싱 및 증폭하는 감지증폭기를 포함하여, 라이트 동작시에 지연되지 않은 칼럼 어드레스 펄스신호를 출력함으로써 스토리지 콘택저항이 큰 셀에 라이트하는 경우에도 기록 마진 시간(tWR)을 향상시킬 수 있는 기술이다.
기록 마진 시간, 스토리지 콘택 저항

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1 및 도 2는 종래기술에 따른 반도체 메모리 장치의 라이트(write) 동작을 도시한 타이밍도.
도 3은 본 발명에 따른 반도체 메모리 장치의 블럭다이어그램도.
도 4는 도 3의 칼럼 어드레스 펄스 발생부에 관한 상세 회로도.
도 5는 도 4에 도시된 칼럼 어드레스 펄스 발생부의 동작을 도시한 타이밍도.
도 6은 본 발명에 따른 반도체 메모리 장치의 라이트(write) 동작을 도시한 타이밍도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 저장된 데이터와 반대의 극성을 갖는 데이터를 라이트(write)할 때, 지연되지 않은 칼럼 어드레스 펄스신호를 출력함으로써 칼럼 셀 선택신호의 인에이블 시점을 앞당겨 기록 마진 시간(tWR)을 향상시키는 기술이다.
반도체 메모리 장치의 고집적화에 따라 스토리지노드의 콘택 사이즈가 축소 되면서 스토리지 콘택 저항(Rc)이 증가하여 기록 마진 시간(tWR;write margin time)이 줄어드는 문제점이 발생하고 있다. 기록 마진 시간(tWR)은 외부 명령에 의해 스토리지 셀이 액세스 되는 경우 유효한 데이터를 출력하기 위해 증폭된 데이터가 스토리지 셀에 재저장되는데 필요한 시간을 의미한다.
이러한 기록 마진 시간(tWR)을 향상시키기 위해 셀 영역에서 스토리지 콘택 저항을 감소시키는 방법 및 래치형 감지증폭기용 트랜지스터의 문턱전압 최적화등의 연구가 진행중에 있으나, 이러한 방법은 다음과 같은 문제점이 있다.
먼저, 스토리지 콘택 저항을 감소시키기 위해 셀 트랜지스터의 문턱전압을 낮추는 경우, 셀 트랜지스터의 백 바이어스 전압이 낮아져 셀 오프 누설전류(subthreshold current)가 증가하고, 웰 영역의 농도를 증가시키는 경우 리프레쉬 특성이 열화되는 문제점이 있다.
그리고, 래치형 감지증폭기용 NMOS/PMOS 트랜지스터의 문턱전압 비를 최적화시키는 방법은 동작 스피드 등을 고려해야하며, 이는 주변회로 영역의 트랜지스터의 문턱전압에 대한 윈도우(window)를 좁아지게 하는 문제점이 있다.
또한, 리드(read) 동작시 감지증폭기에 의해 비트라인이 충분히 센싱되고, 증폭되었을 때 활성화되는 신호인 칼럼 셀 선택신호 Yi의 인에이블 시점을 앞당겨 프리차지 시간을 증가시키는 경우 기록 마진 시간(tWR) 특성은 개선되나, 라이트 동작 후 프리차지 명령에 의해 마지막 입력 데이터가 입력된 후 워드라인이 인에이블될 때까지의 시간인 tDAL 특성이 열화되며, 반대로 프리차지 시간을 감소시키는 경우에는 프리차지 시간(tRP) 특성이 열화되는 문제점이 있다.
도 1은 종래기술에 따른 반도체 메모리 장치의 라이트(write) 동작을 도시한 타이밍도이며, 정상적인 셀에 데이터를 라이트하는 경우를 도시한 것이다.
도 1을 참조하면, 균등화 신호 BLEQB가 디스에이블되면, 프리차지 동작이 완료된다. 그리고, 액티브 명령에 의해 선택된 블럭의 비트라인 격리 트랜지스터가 턴 온되어, 서브 워드라인 SWL에 고전압 VPP이 인가된다. 그러면, 선택된 서브 워드라인 SWL에 연결된 셀의 데이타 "0"이 비트 바 라인 /BL에 실려 전하분배(Charge Sharing)되고, 비트 바 라인 /BL이 비트 라인 BL에 비하여 전압 레벨이 하강된다.
그 다음, 감지증폭기가 인에이블되어, 비트라인 BL은 코아전압 VCORE 레벨로 증폭되고, 비트 바 라인 /BL은 접지전압 VSS 레벨로 증폭된다. 이때, 입력 버퍼, 라이트 드라이버 등 일련의 데이터 입력패스를 통해 입력된 데이터 "1"는 로컬 입/출력 라인에 실린 후, 칼럼 셀 선택신호 Yi에 의해 컬럼 게이트(Yi-Gate)가 턴 온되어 비트라인 BL과 비트 바 라인 /BL으로 전달된다. 그리고, 스토리지노드에 전하가 유입되어 스토리지노드의 전위가 코아전압 VCORE 레벨로 상승한다. 이에 따라, 인에이블되어 있는 서브 워드라인 SWL과 연결된 메모리 셀에 데이타 "1"이 저장된다.
그 다음, 서브 워드라인 SWL이 접지전압 VSS 레벨이 되어 스토리지노드에 전하 유입이 차단되고, 균등화신호 BLEQB가 인에이블됨에 따라 비트라인 BL과 비트 바 라인 /BL이 프리차지전압 VBLP 레벨로 프리차지된다.
도 2는 종래기술에 따른 반도체 메모리 장치의 라이트(write) 동작을 도시한 타이밍도이며, 스토리지 콘택 저항이 큰 셀에 데이터를 라이트하는 경우를 도시한 것이다.
리드 동작시 감지증폭기에 의해 비트라인 BL이 충분히 센싱 및 증폭된 후 칼럼 셀 선택신호 Yi가 인에이블되어 데이터가 출력되어야만 정상적인 동작이 이루어진다.
그런데, 라이트 동작시에도 동일한 타이밍의 칼럼 선택신호 Yi에 따라 동작하기 때문에, 도 2에 도시된 바와 같이, 칼럼 셀 선택신호 Yi가 인에이블되어 스토리지노드에 전하가 유입될 때, 스토리지 콘택 저항으로 인해 유입되는 전하량이 적어 스토리지노드의 전위가 코아전압 VCORE 레벨에 미치지 못하는 것을 볼 수 있다. 이에 따라, 이후 센싱 동작시 분배되는 전하량이 감지증폭기의 오프셋(offset) 전압보다 적어 데이터를 제대로 인식하지 못하는 에러가 발생되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 라이트 동작시 지연되지 않은 칼럼 어드레스 펄스신호를 출력함으로써 칼럼 셀 선택신호의 인에이블 시점을 앞당겨 스토리지 콘택 저항이 큰 셀에 라이트 하는 경우에도 기록 마진 시간(tWR)을 향상시키는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는, 명령 디코더로부터 출력된 리드/라이트 명령 신호를 인가받아 라이트 동작시 칼럼 셀 선택신호의 인에이블 타이밍이 리드 동작시보다 앞당겨지도록 조절하는 칼럼 어드레스 제어수단; 칼럼 어드레스 제어수단의 출력에 따라 칼럼 어드레스를 디코딩하여 칼럼 셀 선택신호를 출력하는 칼럼 디코딩 수단; 및 칼럼 셀 선택신호에 응답하여 비트라인과 비트 바 라인의 전압차를 센싱 및 증폭하는 감지증폭기를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 블럭다이어그램도이다.
본 발명의 반도체 메모리 장치는 어드레스 버퍼(10), 클럭버퍼(20), 명령 버퍼(30), 명령 디코더(40), 칼럼 어드레스 카운터(50), 칼럼 어드레스 펄스 발생부(60), 칼럼 래치부(70), 칼럼 어드레스 펄스 제어부(80), 칼럼 어드레스 퓨즈셋(90), 칼럼 레이턴시 디코더(100), 칼럼 리던던시 입출력 제어부(110), 칼럼 디코더(120), 감지증폭기(130), 입출력 감지증폭기(140), 멀티플렉서(150), 파이프 래치부(160), 데이터 출력 드라이버(170) 및 출력 드라이버(180)를 포함한다.
여기서, 어드레스 버퍼(10)는 클럭 버퍼(20)에서 버퍼링된 내부 클럭 clkp2에 따라 외부에서 인가된 어드레스 address를 버퍼링하여 칼럼 어드레스를 출력하고, 클럭버퍼(20)는 외부 클럭 clk을 버퍼링하여 내부 클럭 clkp2, clkp4을 출력한다. 그리고, 명령 버퍼(30)는 외부 제어신호 csb, casb, rasb, web를 버퍼링하여 내부 라스신호 rasb, 내부 카스신호 cas4를 출력한다.
그리고, 명령 디코더(40)는 내부 클럭 clkp4, 내부 라스신호 rasb 및 내부 카스신호 cas4를 이용하여 내부 카스신호 cas6, 내부 카스 리드 신호 casp6_rd 및 내부 카스 라이트 신호 Casp6_wt를 생성한다. 여기서, 내부 카스 라이트/리드 신호 Casp6_wt/rd는 라이트/리드 명령 인가시 내부 클럭 clkp4에 동기되어 활성화되는 펄스 신호이다.
그리고, 칼럼 어드레스 카운터(50)는 어드레스 버퍼(10)로부터 버퍼링된 칼럼 어드레스를 인가받아 내부 카스신호 cas6, 내부 카스 리드 신호 Casp6_rd 및 내부 카스 라이트 신호 Casp6_wt에 따라 버스트 길이(burst length) 만큼 카운팅하여 내부 칼럼 어드레스 at_col를 출력한다. 그리고, 칼럼 어드레스 펄스 발생부(60)는 내부 카스신호 cas6, 내부 카스 리드 신호 Casp6_rd 및 내부 카스 라이트 신호 Casp6_wt를 인가받아 버스트 구간(burst length)동안 칼럼을 동작시키는 칼럼 어드레스 펄스신호 ayp16를 출력한다.
그리고, 칼럼 래치부(70)는 내부 카스신호 cas6, 내부 카스 리드 신호 Casp6_rd 및 내부 카스 라이트 신호 Casp6_wt를 인가받아 래치하여 칼럼 어드레스 스트로브 래치신호 cast10를 출력한다. 여기서, 칼럼 어드레스 스트로브 래치신호 cast10는 리드/라이트 명령 인가시 활성화되는 레벨 신호이다.
그리고, 칼럼 어드레스 펄스 제어부(80)는 칼럼 어드레스 스트로브 래치신호 cast10에 따라 칼럼 어드레스 펄스신호 ayp16를 일정 시간 지연시켜 제어신호 byprep를 출력한다. 그리고, 칼럼 어드레스 퓨즈셋(90)은 내부 칼럼 어드레스 at_col를 인가받아 리페어 여부를 검출하여 리페어 검출 신호 syeb를 출력하고, 칼럼 레이턴시 디코더(100)는 제어신호 byprep에 따라 내부 칼럼 어드레스 at_col를 디코딩하여 내부 칼럼 어드레스 lay01를 출력한다.
그리고, 칼럼 리던던시 입출력 제어부(110)는 제어신호 byprep를 인가받아 입출력 감지증폭기 제어신호 iostbp1/2를 출력하고, 칼럼 디코더(120)는 칼럼 레이턴시 디코더(100)로부터 출력된 내부 칼럼 어드레스 lay01을 인가받아 디코딩하여 칼럼 셀 선택신호 Yi 를 출력한다. 그리고, 감지증폭기(130)는 칼럼 셀 선택신호 Yi에 응답하여 비트라인과 비트 바 라인의 전압차를 센싱 및 증폭하여 로컬 입출력 라인 LIO, LIOB으로 출력하고, 입출력 감지증폭기(140)는 제어신호 iostbp1/2에 따라 로컬 입출력 라인 LIO, LIOB에 실린 데이터를 센싱 및 증폭하여 글로벌 입출력 라인 GIO, GIOB으로 출력한다.
그리고, 멀티플렉서(150)는 글로벌 입출력 라인 GIO, GIOB에 실린 데이터를 멀티플렉싱하여 선택된 데이터 mx_even를 출력하고, 파이프 래치부(160)는 멀티플렉서(150)의 출력 데이터 mx_even를 인가받아 래치하여 데이터 rdo로 출력한다. 그리고, 데이터 출력 드라이버(170)는 파이프 래치부(160)의 출력 데이터 rdo를 인가받아 드라이브하여 데이터 up1b로 출력하고, 출력드라이버(180)는 데이터 출력 드라이버(170)의 출력 데이터 up1b를 인가받아 드라이브하여 데이터 입/출력핀 DQ로 출력한다.
도 4는 도 3의 칼럼 어드레스 펄스 발생부(60)에 관한 상세 회로도이다.
칼럼 어드레스 펄스 발생부(60)는 라이트 인에이블부(61), 리드 인에이블부(62), 라이트 제어부(63), 리드 제어부(64) 및 선택부(66)를 포함한다.
여기서, 라이트 인에이블부(61)는 드라이버부(611), 리셋부(612) 및 래치부(613)을 포함한다.
이때, 드라이버부(611)는 PMOS 트랜지스터 P1, P2 및 NMOS 트랜지스터 N1를 포함한다.
PMOS 트랜지스터 P1, P2 및 NMOS 트랜지스터 N1는 전원전압 VDD 인가단과 접지전압 VSS 인가단 사이에 직렬연결되어 있고, PMOS 트랜지스터 P1는 게이트로 프리차지 제어신호 ybstendb를 인가받고, PMOS 트랜지스터 P2 및 NMOS 트랜지스터 N1는 공통 게이트로 내부 카스 라이트 신호 Casp6_wt를 인가받는다. 여기서, 프리차지 제어신호 ybstendb는 버스트 동작 동안에는 하이로 인에이블되고, 버스트 동작이 완료되면 로우로 디스에이블되어 라이트 레벨 신호 Wt_cas 및 리드 레벨 신호 Rd_cas를 프리차지시킨다.
그리고, 리셋부(612)는 PMOS 트랜지스터 P3를 포함한다. 이때, PMOS 트랜지스터 P3는 전원전압 VDD 인가단과 노드(A) 사이에 연결되고, 게이트로 파워업 신호 pwrup를 인가받는다. 여기서, 파워업 신호 pwrup는 반도체 메모리 장치의 초기 동작시 내부전압의 레벨이 안정화된 이후 로우로 인에이블되는 신호이다.
그리고, 래치부(613)는 인버터 IV1, IV2를 포함한다. 이때, 인버터 IV1는 (A)노드의 신호를 인가받아 반전하여 출력하고, 인버터 IV2는 인버터 IV1의 출력을 인가받아 반전하여 출력한다.
그리고, 리드 인에이블부(62)는 드라이버부(621), 리셋부(622) 및 래치부(623)을 포함한다.
이때, 드라이버부(621)는 PMOS 트랜지스터 P4, P5 및 NMOS 트랜지스터 N2를 포함한다.
PMOS 트랜지스터 P4, P5 및 NMOS 트랜지스터 N2는 전원전압 VDD 인가단과 접 지전압 VSS 인가단 사이에 직렬연결되어 있고, PMOS 트랜지스터 P4는 게이트로 프리차지 제어신호 ybstendb를 인가받고, PMOS 트랜지스터 P5 및 NMOS 트랜지스터 N2는 공통 게이트로 내부 카스 라이트 신호 Casp6_wt를 인가받는다.
그리고, 리셋부(622)는 PMOS 트랜지스터 P6를 포함한다. 이때, PMOS 트랜지스터 P6는 전원전압 VDD 인가단과 노드(B) 사이에 연결되고, 게이트로 파워업 신호 pwrup를 인가받는다.
그리고, 래치부(623)는 인버터 IV3, IV4를 포함한다. 이때, 인버터 IV3는 (B)노드의 신호를 인가받아 반전하여 출력하고, 인버터 IV4는 인버터 IV3의 출력을 인가받아 반전하여 출력한다.
그리고, 라이트 제어부(63)는 인버터 IV5, 낸드 게이트 ND1~ND3를 포함한다. 여기서, 인버터 IV5는 내부 카스 라이트 신호 Casp6_wt를 인가받아 반전하여 출력하고, 낸드 게이트 ND1는 버스트 신호 iCasp6 및 라이트 레벨 신호 Wt_cas를 인가받아 낸드 연산하여 출력한다.
여기서, 버스트 신호 iCasp6는 버스트 동작시 인에이블되는 펄스 신호로서, 버스트 길이(burst length)가 2인 경우에는 디스에이블되며, 버스트 길이가 4인 경우에는 1번 인에이블되고, 버스트 길이가 8인 경우에는 3번 인에이블되는 신호이다. 그리고, 라이트 레벨 신호 Wt_cas는 라이트 명령에 의해 인에이블되고, 버스트 동작이 완료되면 디스에이블되는 라이트 정보를 갖는 레벨신호이다.
그리고, 낸드 게이트 ND2는 인버터 IV5 및 낸드 게이트 ND1의 출력을 인가받아 낸드 연산하여 출력한다. 그리고, 낸드 게이트 ND3는 동작상태 신호 Term_lat 및 낸드 게이트 ND2의 출력을 인가받아 낸드 연산하여 출력한다. 이때, 동작상태 신호 Term_lat는 라이트/리드 동작시에는 하이로 인에이블되고, 라이트/리드 동작이 완료되면 로우로 디스에이블되는 신호이다.
그리고, 리드 제어부(64)는 인버터 IV6, 낸드 게이트 ND4~ND6 및 지연부(65)를 포함한다. 여기서, 인버터 IV6는 내부 카스 리드 신호 Casp6_rd를 인가받아 반전하여 출력하고, 낸드 게이트 ND4는 버스트 신호 iCasp6 및 리드 레벨 신호 Rd_cas를 인가받아 낸드 연산하여 출력한다. 그리고, 낸드 게이트 ND5는 인버터 IV6 및 낸드 게이트 ND4의 출력을 인가받아 낸드 연산하여 출력한다. 여기서, 리드 레벨 신호 Rd_cas는 리드 명령에 의해 인에이블되고, 버스트 동작이 완료되면 디스에이블되는 리드 정보를 갖는 레벨신호이다.
그리고, 지연부(65)는 낸드 게이트 ND5의 출력을 인가받아 일정시간 지연하여 출력한다. 그리고, 낸드 게이트 ND6는 동작상태 신호 Term_lat 및 지연부(65)의 출력을 인가받아 낸드 연산하여 출력한다.
그리고, 선택부(66)는 낸드 게이트 ND7를 포함한다. 이때, 낸드 게이트 ND7는 낸드 게이트 ND3 및 낸드 게이트 ND6의 출력을 인가받아 낸드 연산하여 칼럼 어드레스 펄스신호 ayp16를 출력한다.
도 5는 도 4에 도시된 칼럼 어드레스 펄스 발생부(60)의 동작을 도시한 타이밍도이며, (a)는 리드 동작을 도시한 것이고, (b)는 라이트 동작을 도시한 것이다. 여기서는 버스트 길이가 8인 경우를 예를 들어 설명한다.
먼저, 도 5(a)를 참조하여 리드 동작을 설명하면 다음과 같다.
외부에서 리드 명령 READ이 인가되면, 클럭 CLK에 동기하여 내부 카스 리드 신호 Casp6_rd가 하이로 인에이블되어 NMOS 트랜지스터 N2가 턴 온된다. 이때, 프리차지 제어신호 ybstendb는 하이인 상태이고, 파워업 신호 pwrup는 로우인 상태이다.
그러면, 리드 레벨 신호 Rd_cas가 하이로 인에이블되고, 버스트 신호 iCasp6가 하이로 인에이블되어 낸드 게이트 ND4의 출력이 로우가 된다. 이때, 인버터 IV6에 의해 내부 카스 리드 신호 Casp6_rd가 로우로 반전되어 출력되고, 낸드 게이트 ND5의 출력이 하이가 된다.
그 다음, 낸드 게이트 ND5의 출력이 지연부(65)에 의해 일정시간 지연된 후, 하이로 인에이블된 칼럼 어드레스 펄스신호 ayp16가 출력된다. 이때, 내부 카스 라이트 신호 Casp6_wt는 로우로 디스에이블되어, 낸드 게이트 ND3의 출력은 로우인 상태이다.
한편, 도 5(b)를 참조하여 라이트 동작을 설명하면 다음과 같다.
외부에서 라이트 명령 WRITE이 인가되면, 클럭 CLK에 동기하여 내부 카스 라이트 신호 Casp6_wt가 하이로 인에이블되어 NMOS 트랜지스터 N1가 턴 온된다. 이때, 프리차지 제어신호 ybstendb는 하이인 상태이고, 파워업 신호 pwrup는 로우인 상태이다.
그러면, 라이트 레벨 신호 Wt_cas가 하이로 인에이블되고, 버스트 신호 iCasp6가 하이로 인에이블되어 낸드 게이트 ND1의 출력이 로우가 된다. 이때, 인버터 IV5에 의해 내부 카스 라이트 신호 Casp6_wt가 로우로 반전되어 출력되고, 낸드 게이트 ND2의 출력이 하이가 된다. 이에 따라, 칼럼 어드레스 펄스신호 ayp16가 하이로 인에이블되어 출력된다.
도 6은 본 발명에 따른 반도체 메모리 장치의 라이트(write) 동작을 도시한 타이밍도이며, 스토리지 콘택 저항이 큰 셀에 데이터를 라이트하는 경우를 도시한 것이다.
먼저, 균등화 신호 BLEQB가 디스에이블되면, 프리차지 동작이 완료된다. 그 다음, 액티브 명령에 의해 선택된 블럭의 비트라인 격리 트랜지스터가 턴 온되어 서브 워드라인 SWL에 고전압 VPP이 인가된다. 그러면, 선택된 서브 워드라인 SWL에 연결된 셀의 데이터 "0"이 비트 바 라인 /BL에 실려 전하분배(Charge Sharing)되고, 비트 바 라인 /BL이 비트 라인 BL에 비하여 전압 레벨이 하강된다.
그 다음, 감지증폭기가 인에이블되어 비트라인 BL과 비트 바 라인 /BL이 센싱 및 증폭된다. 이때, 비트라인 BL이 코아전압 VCORE 레벨로 증폭되고, 비트 바 라인 /BL이 접지전압 VSS 레벨로 증폭되기 전에, 칼럼 셀 선택신호 Yi가 인에이블되어 컬럼 게이트(Yi-Gate)가 턴 온된다.
그러면, 로컬 입/출력 라인에 실린 데이터 "1"이 비트라인 BL과 비트 바 라인 /BL으로 전달된다. 이때, 종래에 비해 칼럼 셀 선택신호 Yi의 인에이블 시점이 앞당겨져 셀에 데이터가 실리는 시간이 증가됨에 따라 스토리지노드의 전위가 코아전압 VCORE 레벨로 상승할 수 있게 된다.
그 다음, 서브 워드라인 SWL이 접지전압 VSS 레벨이 되어 스토리지노드에 전하 유입이 차단되고, 균등화신호 BLEQB가 인에이블됨에 따라 비트라인 BL과 비트 바 라인 /BL이 프리차지전압 VBLP 레벨로 프리차지된다.
상기한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 라이트 동작시에만 지연되지 않은 칼럼 어드레스 펄스신호 ayp16를 출력함으로써, 칼럼 셀 선택신호 Yi의 인에이블 시점을 앞당겨 셀에 데이터가 실리는 시간을 증가시킬 수 있다. 특히, 저장된 데이터와 반대의 극성을 갖는 데이터를 라이트(write)할 때, 충분히 스토리지 노드의 전위를 코아전압 VCORE 레벨로 상승시킬 수 있어 기록 마진 시간(tWR)을 향상시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명의 반도체 메모리 장치는 라이트 동작시에 지연되지 않은 칼럼 어드레스 펄스신호를 출력함으로써 칼럼 셀 선택신호의 인에이블 시점을 앞당겨 스토리지 콘택저항이 큰 셀에 라이트하는 경우에도 기록 마진 시간(tWR)을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 명령 디코더로부터 출력된 리드/라이트 명령 신호를 인가받아 라이트 동작시 칼럼 셀 선택신호의 인에이블 타이밍이 리드 동작시보다 앞당겨지도록 조절하는 칼럼 어드레스 제어수단;
    상기 칼럼 어드레스 제어수단의 출력에 따라 칼럼 어드레스를 디코딩하여 상기 칼럼 셀 선택신호를 출력하는 칼럼 디코딩 수단; 및
    상기 칼럼 셀 선택신호에 응답하여 비트라인과 비트 바 라인의 전압차를 센싱 및 증폭하는 감지증폭기
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 칼럼 어드레스 제어수단은
    상기 리드/라이트 명령 신호를 인가받아 버스트 구간동안 칼럼을 동작시키는 칼럼 어드레스 펄스 신호를 출력하는 칼럼 어드레스 펄스 발생부; 및
    칼럼 어드레스 스트로브 래치신호에 따라 상기 칼럼 어드레스 펄스신호를 일정시간 지연시켜 출력하는 칼럼 어드레스 펄스 제어부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 칼럼 어드레스 펄스 발생부는
    상기 리드/라이트 명령 신호를 인가받아 상기 리드 명령 신호의 활성화시 상 기 칼럼 셀 선택신호를 지연시키고, 상기 라이트 명령 신호의 활성화시 상기 칼럼 셀 선택신호가 지연되지 않도록 조절하는 상기 칼럼 어드레스 펄스 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서, 상기 칼럼 어드레스 펄스 발생부는
    상기 리드 명령 신호를 일정시간 지연시켜 출력하는 지연수단; 및
    리드 동작시 상기 지연부의 출력을 상기 칼럼 어드레스 펄스 신호로 출력하고, 라이트 동작시 상기 라이트 명령 신호를 상기 칼럼 어드레스 펄스 신호로 출력하는 선택부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 지연수단은
    상기 라이트 명령신호, 버스트 신호, 라이트 레벨 신호 및 동작 상태신호를 인가받아 논리조합하여 출력하는 라이트 제어부; 및
    상기 리드 명령신호, 상기 버스트 신호, 리드 레벨 신호 및 상기 동작 상태신호를 인가받아 논리 조합하여 출력하는 리드 제어부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 리드 제어부는
    반전된 상기 리드 명령 신호, 상기 버스트 신호 및 상기 리드 레벨 신호를 논리조합하여 출력하는 제 1 논리 조합수단;
    상기 제 1 논리 조합수단의 출력을 인가받아 일정시간 지연시켜 출력하는 지연부; 및
    상기 버스트 신호에 따라 상기 지연부의 출력을 선택적으로 출력하는 제 2 논리 조합수단
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 2 항에 있어서, 상기 칼럼 어드레스 펄스 발생부는
    상기 라이트 명령 신호의 레벨을 일정시간 유지하여 라이트 레벨 신호로 출력하는 제 1 레벨 유지부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 제 1 레벨 유지부는
    상기 라이트 명령신호를 드라이브하는 드라이버부;
    프리차지 제어신호에 의해 선택적으로 턴 온되어 상기 라이트 레벨 신호를 프리차지하는 프리차지 수단;
    파워업 신호에 따라 선택적으로 턴 온되어 상기 드라이버부의 출력을 리셋시키는 리셋 수단; 및
    상기 드라이버부의 출력을 인가받아 래치하여 출력하는 래치부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 2 항에 있어서, 상기 칼럼 어드레스 펄스 발생부는
    상기 리드 명령 신호의 레벨을 일정시간 유지하여 리드 레벨 신호로 출력하는 제 2 레벨 유지부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 제 2 레벨 유지부는
    상기 리드 명령신호를 드라이브하는 드라이버부;
    프리차지 제어신호에 의해 선택적으로 턴 온되어 상기 리드 레벨 신호를 프리차지하는 프리차지 수단;
    파워업 신호에 따라 선택적으로 턴 온되어 상기 드라이버부의 출력을 리셋시키는 리셋 수단; 및
    상기 드라이버부의 출력을 인가받아 래치하여 출력하는 래치부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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KR100935600B1 (ko) * 2008-04-08 2010-01-07 주식회사 하이닉스반도체 반도체 집적 회로의 칼럼 디코더
KR100935598B1 (ko) * 2008-02-14 2010-01-07 주식회사 하이닉스반도체 컬럼 어드레스 제어 회로 및 이를 이용한 반도체 메모리장치

Cited By (3)

* Cited by examiner, † Cited by third party
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