KR20060018972A - 비트 라인 감지 증폭기 제어 회로 - Google Patents

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Abstract

본 발명은 리프레시 시 오버드라이브 펄스를 발생하지 않아 오버드라이빙 구간을 제거함으로써 셀프 리프레시 시 소비전류를 감소시킬 수 있는 기술을 개시한다. 이를 위해 비트 라인에 실린 데이터를 감지 및 증폭하는 비트 라인 감지 증폭기를 제어하는 비트 라인 감지 증폭기 제어회로에 있어서, 비트 라인 감지 증폭기 인에이블 신호 및 오버드라이브 인에이블 신호를 이용하여 다수의 구동신호를 발생하는데, 리프레시 시 리프레시 신호를 이용하여 오버드라이브 인에이블 신호에 상관없이 다수의 구동신호 중에서 오버드라이브 구간 동안 구동하는 제 1 구동신호를 디스에이블 시키는 구동신호 발생부와, 다수의 구동신호를 이용하여 다수의 비트 라인 감지 증폭기 제어신호를 발생하는 비트 라인 감지 증폭기 제어신호 발생부를 포함하여 구성되는 것을 특징으로 한다.

Description

비트 라인 감지 증폭기 제어 회로{Bit line sense amplifier control circuit}
도 1은 본 발명에 따른 비트 라인 감지 증폭기 제어 회로를 나타낸 블록도.
도 2는 도 1에 도시된 구동신호 발생부를 나타낸 상세 회로도.
도 3은 도 1에 도시된 비트 라인 감지 증폭기 제어신호 발생부를 나타낸 상세 회로도.
도 4 및 도 5는 도 1에 도시된 비트 라인 감지 증폭기 제어회로의 동작을 나타낸 타이밍도.
본 발명은 반도체 메모리 장치의 비트 라인 감지 증폭기 제어 회로에 관한 것으로, 보다 상세하게는 리프레시 시 오버드라이브 펄스를 발생하지 않아 오버드라이빙 구간을 제거함으로써 셀프 리프레시 시 소비전류를 감소시킬 수 있는 기술이다.
일반적으로 비트 라인 감지 증폭기(bit line sense amplifier)는 비트 라인에 실린 데이터를 감지 및 증폭하여 데이터 버스에 출력하고, 데이터 버스 감지 증 폭기는 비트 라인 감지 증폭기에 의해 증폭된 데이터를 다시 감지 및 증폭하여 데이터 출력버퍼에 출력한다.
일반적인 비트 라인 감지 증폭기의 동작을 설명하면 다음과 같다. 여기서, 비트 라인 감지 증폭기는 크로스 커플드 연결된 래치형 증폭기(cross coupled latch type amplifier)를 사용하는 경우를 예를 들어 설명한다.
먼저, 비트 라인이 프리차지 전압(예를 들어, 내부 전원전압 VDD의 절반)으로 프리차지 되고, 이때, 선택된 메모리 셀이 연결된 비트 라인과 그렇지 않은 비트 라인 사이의 전압차를 없애기 위해 두 비트 라인을 균등화시킨다.
로우 디코더(row decoder)가 외부에서 입력된 로우 어드레스를 분석하여 그 로우 어드레스에 해당하는 워드라인(word line)을 선택하고, 그 선택된 워드라인에 연결된 셀 트랜지스터가 턴 온 되어 셀 커패시턴스와 비트 라인 커패시턴스 사이에 전하 분배(charge sharing)가 일어나면서 선택된 메모리 셀이 연결된 비트 라인과 그렇지 않은 비트 라인 사이에 전위 차이가 발생된다.
이때, 감지 증폭기 제어신호 RTO, SB가 인에이블 되면, 즉 하나의 감지 증폭기 제어신호 RTO는 하이 레벨 VDD이 되고, 다른 감지 증폭기 제어신호 /S는 로우 레벨 VSS이 되어 비트 라인 감지 증폭기가 동작하여 선택된 메모리 셀이 연결된 비트 라인과 그렇지 않은 비트 라인 사이의 전위차이를 증폭한다.
예를 들어, 선택된 메모리 셀에 저장된 데이터가 로우 레벨의 데이터라고 가정하면, 선택된 셀이 연결된 비트 라인의 전위가 프리차지 전압 보다 낮아지게 되고, 이때 선택된 셀이 연결되지 않은 비트 라인의 전위는 프리차지 전압을 유지하 고 있기 때문에 두 비트 라인 사이에 전위차이가 발생하게 된다.
따라서, 크로스 커플드 연결된 래치형 증폭기인 비트 라인 감지 증폭기는 선택된 메모리 셀이 연결된 비트 라인을 비트 라인 감지 증폭기 제어신호 SB에 의해 로우 레벨 VSS로 만들고, 그렇지 않은 비트 라인을 비트 라인 감지 증폭기 제어신호 RTO에 의해 하이 레벨 VDD로 만든다.
이어서, 칼럼 디코더(column decoder)에 의해 칼럼 어드레스가 분석되어 그 칼럼 어드레스에 해당하는 칼럼 제어신호 YI가 하이 레벨로 인에이블 되면, 비트 라인 감지 증폭기에 의해 비트 라인에 실린 증폭된 데이터가 데이터 버스에 전송된다.
또한, 비트 라인 감지 증폭기를 구동하기 위한 제어신호 RTO는 비트 라인 감지 증폭기의 동작 속도를 향상시키기 위해 증폭 동작 초기에는 외부 전원전압 VEXT으로 구동하여 스큐(skew)를 줄이고, 정상 동작 시에는 내부 전원전압(코어 전압(VCORE) 또는 내부회로 공급전압(VPERI))으로 구동한다.
그러나, 저전력 반도체 메모리 장치인 경우 셀프 리프레시 시에는 동작 속도를 향상시키는 방법보다는 소비 전류를 줄이기 위한 방법이 우선적으로 사용되어야 하는데, 오버드라이빙 구간에서는 목표전압인 내부 전원전압 VCORE보다 높은 외부 전원전압 VEXT으로 비트 라인 감지 증폭기 제어신호 RTO를 구동하기 때문에 소비 전류가 증가하는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 리프레시 시에 오버드라이빙 구간을 제거하여 리프레시 시의 소비 전류를 줄이는 것이다.
상기 목적을 달성하기 위한 본 발명의 비트 라인 감지 증폭기 제어회로는 비트 라인에 실린 데이터를 감지 및 증폭하는 비트 라인 감지 증폭기를 제어하는 비트 라인 감지 증폭기 제어회로에 있어서, 비트 라인 감지 증폭기 인에이블 신호 및 오버드라이브 인에이블 신호를 이용하여 다수의 구동신호를 발생하는데, 리프레시 시 리프레시 신호를 이용하여 상기 오버드라이브 인에이블 신호에 상관없이 상기 다수의 구동신호 중에서 오버드라이브 구간 동안 구동하는 제 1 구동신호를 디스에이블 시키는 구동신호 발생부; 및 상기 다수의 구동신호를 이용하여 다수의 비트 라인 감지 증폭기 제어신호를 발생하는 비트 라인 감지 증폭기 제어신호 발생부를 포함하여 구성되는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명에 따른 비트 라인 감지 증폭기 제어 회로를 나타낸 블록도이다.
비트 라인 감지 증폭기 제어회로는 구동신호 발생부(10) 및 비트 라인 감지 증폭기 제어신호 발생부(20)를 포함한다.
구동신호 발생부(10)는 감지 증폭기 인에이블 신호 SAENB, 오버드라이빙 구 간을 결정하는 펄스 폭을 갖는 오버드라이브 인에이블 신호 SAE1B 및 셀프 리프레시 신호 SELFREF를 이용하여 비트 라인 감지 증폭기 제어신호 RTO를 구동하는 구동신호 SAP1, SAP2 및 비트 라인 감지 증폭기 제어신호 SB를 구동하는 구동신호 SAN를 발생한다.
비트 라인 감지 증폭기 제어신호 발생부(20)는 구동신호 SAN, SAP1, SAP2 및 비트 라인 균등화 신호 BLEQ를 이용하여 비트 라인 감지 증폭기 제어신호 RTO 및 SB를 발생한다.
도 2는 도 1에 도시된 구동신호 발생부(10)를 나타낸 상세 회로도이다.
구동신호 발생부(10)는 인버터 IV1, IV2, IV3, IV4, IV5, IV6, IV7 및 낸드게이트 ND1, ND2를 포함한다.
인버터 IV1, IV2, 및 IV3은 비트 라인 감지 증폭기 인에이블 신호 SAENB를 순차 반전하여 NMOS 구동신호 SAN를 발생한다.
낸드게이트 ND1은 인버터 IV1로부터 출력된 신호 및 오버드라이브 인에이블 신호 SAE1B를 부정 논리곱하고, 인버터 IV4는 낸드게이트 ND1로부터 출력된 신호를 반전하여 제 2 PMOS 구동신호 SAP2를 발생한다.
인버터 IV5는 오버드라이브 인에이블 신호 SAE1B를 반전하고, 인버터 IV6은 셀프 리프레시 신호 SELFREF를 반전하고, 낸드게이트 ND2는 인버터 IV5 및 IV6으로부터 출력된 신호들을 부정 논리곱하고, 인버터 IV7은 낸드게이트 ND2로부터 출력된 신호를 반전하여 제 1 PMOS 구동신호 SAP1를 발생한다. 따라서, 셀프 리프레시 모드로 진입하여 셀프 리프레시 신호 SELFREF가 하이 레벨로 인에이블 되면 제 1 PMOS 구동신호 SAP1이 로우 레벨을 유지하여 오버드라이브 동작을 수행하지 않는다.
도 3은 도 1에 도시된 비트 라인 감지 증폭기 제어신호 발생부(20)를 나타낸 상세 회로도이다.
비트 라인 감지 증폭기 제어신호 발생부(20)는 하이 레벨 비트 라인 감지 증폭기 제어신호 구동부(21), 로우 레벨 비트 라인 감지 증폭기 제어신호 구동부(22) 및 균등화부(23)를 포함한다.
하이 레벨 비트 라인 감지 증폭기 제어신호 구동부(21)는 PMOS 트랜지스터 PT1 및 PT2를 포함하는데, PMOS 트랜지스터 PT1은 제 1 PMOS 구동신호 SAP1B에 따라 하이 레벨 비트 라인 감지 증폭기 제어신호 RTO를 외부 전원전압 VEXT로 구동하고, PMOS 트랜지스터 PT2는 제 2 PMOS 구동신호 SAP2B에 따라 하이 레벨 비트 라인 감지 증폭기 제어신호 RTO를 코어 전압 VCORE으로 구동한다.
로우 레벨 비트 라인 감지 증폭기 제어신호 구동부(22)는 NMOS 구동신호 SAN에 따라 로우 레벨 비트 라인 감지 증폭기 제어신호 SB를 접지전압 VSS으로 구동하는 NMOS 트랜지스터 NT1을 포함한다.
균등화부(23)는 NMOS 트랜지스터 NT2, NT3 및 NT4를 포함하는데, NMOS 트랜지스터 NT2, NT3은 비트 라인 균등화 신호 BLEQ에 따라 비트 라인 프리차지 전압 VBLP으로 비트 라인 감지 증폭기 제어신호 RTO 및 SB를 프리차지하고, NMOS 트랜지스터 NT4는 비트 라인 균등화 신호 BLEQ에 따라 비트 라인 감지 증폭기 제어신호 RTO 및 SB를 균등화한다.
도 4는 도 1에 도시된 비트 라인 감지 증폭기 제어회로의 동작을 나타낸 타이밍도이다. 여기서는 정상 동작 시 오버드라이빙 구간을 포함하는 경우를 나타낸다.
먼저, 제 1 PMOS 구동신호 SAP1이 하이 레벨인 구간 동안 하이 레벨 비트 라인 감지 증폭기 제어신호 구동부(21)의 PMOS 트랜지스터 PT1이 턴 온 되어 외부 전원전압 VEXT으로 하이 레벨 비트 라인 감지 증폭기 제어신호 RTO가 구동되어 셀 데이터가 실린 비트 라인 BL의 전위가 빠르게 상승된다.
이어서, 제 1 PMOS 구동신호 SAP1은 로우 레벨이 되고, 제 2 PMOS 구동신호 SAP2가 하이 레벨이 되어, 하이 레벨 비트 라인 감지 증폭기 제어신호 구동부(21)의 PMOS 트랜지스터 PT1은 턴 오프 되고, PMOS 트랜지스터 PT2가 턴 온 되어 코어 전압 VCORE으로 하이 레벨 비트 라인 감지 증폭기 제어신호 RTO가 구동되어 셀 데이터가 실린 비트 라인 BL의 전위가 코어 전압 VCORE으로 유지된다.
도 5는 도 1에 도시된 비트 라인 감지 증폭기 제어회로의 동작을 나타낸 타이밍도이다. 여기서는 셀프 리프레시 동작 시 오버드라이빙 구간이 없는 경우를 나타낸다.
제 1 PMOS 구동신호 SAP1은 로우 레벨을 유지하고, 제 2 PMOS 구동신호 SAP2가 하이 레벨이 되어 하이 레벨 비트 라인 감지 증폭기 제어신호 구동부(21)의 PMOS 트랜지스터 PT1은 턴 오프 되고, PMOS 트랜지스터 PT2가 턴 온 되어 코어 전압 VCORE으로 하이 레벨 비트 라인 감지 증폭기 제어신호 RTO가 구동되어 셀 데이터가 실린 비트 라인 BL의 전위가 코어 전압 VCORE으로 유지된다.
이상에서 살펴본 바와 같이, 본 발명에 따른 비트 라인 감지 증폭기 제어회로는 리프레시 시 오버드라이빙 구간을 제거하여 리프레시 전류를 감소시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (11)

  1. 비트 라인 감지 증폭기 인에이블 신호 및 오버드라이브 인에이블 신호를 이용하여 다수의 구동신호를 발생시키되, 리프레시 동작 시 인에이블 되는 리프레시 신호에 따라 상기 다수의 구동신호 중에서 오버드라이브 구간 동안 인에이블 되는 제 1 구동신호를 디스에이블 시키는 구동신호 발생부; 및
    상기 다수의 구동신호를 이용하여 다수의 비트 라인 감지 증폭기 제어신호를 발생하는 비트 라인 감지 증폭기 제어신호 발생부;
    를 포함하여 구성되는 것을 특징으로 하는 비트 라인 감지 증폭기 제어회로.
  2. 제 1 항에 있어서, 상기 구동신호 발생부는
    상기 오버드라이브 인에이블 신호 및 상기 리프레시 신호를 이용하여 정상 모드 시 인에이블 되고, 리프레시 동작 시 디스에이블 되는 상기 제 1 구동신호를 발생하는 제 1 조합부; 및
    상기 비트 라인 감지 증폭기 인에이블 신호 및 상기 오버드라이브 인에이블 신호를 이용하여 상기 다수의 비트 라인 감지 증폭기 제어신호 중에서 일정 수의 제 1 비트 라인 감지 증폭기 제어신호를 하이 레벨로 구동하는 제 2 구동신호 및 상기 다수의 비트 라인 감지 증폭기 제어신호 중에서 일정 수의 제 2 비트 라인 감지 증폭기 제어신호를 로우 레벨로 구동하는 제 3 구동신호를 발생하는 제 2 조합부를 포함하는 것을 특징으로 하는 비트 라인 감지 증폭기 제어회로.
  3. 제 2 항에 있어서,
    상기 제 1 조합부는 상기 리프레시 신호가 인에이블 되는 동안 상기 오버드라이브 인에이블 신호에 상관없이 일정 레벨의 신호를 출력하는 제 1 논리 수단을 포함하는 것을 특징으로 하는 비트 라인 감지 증폭기 제어회로.
  4. 제 2 항에 있어서, 상기 제 2 조합부는
    상기 비트 라인 감지 증폭기 인에이블 신호를 이용하여 상기 제 2 구동신호를 발생하는 제 2 논리 수단; 및
    상기 비트 라인 감지 증폭기 인에이블 신호 및 상기 오버드라이브 인에이블 신호를 이용하여 상기 제 3 구동신호를 발생하는 제 3 논리 수단을 포함하는 것을 특징으로 하는 비트 라인 감지 증폭기 제어회로.
  5. 제 2 항에 있어서, 상기 비트 라인 감지 증폭기 제어신호 발생부는
    상기 제 1 구동신호 및 상기 제 2 구동신호에 의해 구동되어 상기 제 1 비트 라인 감지 증폭기 제어신호를 발생하는 제 3 조합부; 및
    상기 제 3 구동신호에 의해 구동되어 상기 제 2 비트 라인 감지 증폭기 제어신호를 발생하는 제 4 조합부를 포함하는 것을 특징으로 하는 비트 라인 감지 증폭기 제어회로.
  6. 제 5 항에 있어서,
    상기 비트 라인 감지 증폭기 제어신호 발생부는 비트 라인 균등화 신호에 따라 상기 제 1 비트 라인 감지 증폭기 제어신호 및 상기 제 2 비트 라인 감지 증폭기 제어신호를 일정 레벨로 프리차지 및 균등화하는 프리차지부를 더 포함하는 것을 특징으로 하는 비트 라인 감지 증폭기 제어회로.
  7. 제 5 항에 있어서, 상기 제 3 조합부는
    상기 제 2 구동신호에 따라 목표전압으로 상기 제 1 비트 라인 감지 증폭기 제어신호를 구동하는 제 1 구동부; 및
    상기 제 1 구동신호에 따라 상기 목표전압보다 높은 제 1 전원전압으로 상기 제 1 비트 라인 감지 증폭기 제어신호를 구동하는 제 2 구동부를 포함하는 것을 특징으로 하는 비트 라인 감지 증폭기 제어회로.
  8. 제 7 항에 있어서,
    상기 목표전압은 코어전압 또는 내부회로에 사용되는 내부 전원전압인 것을 특징으로 하는 비트 라인 감지 증폭기 제어회로.
  9. 제 7 항에 있어서,
    상기 제 1 전원전압은 외부로부터 인가되는 외부 전원전압인 것을 특징으로 하는 비트 라인 감지 증폭기 제어회로.
  10. 제 5 항에 있어서, 상기 제 4 조합부는
    상기 제 3 구동신호에 따라 로우 레벨인 제 2 전원전압으로 상기 제 2 비트 라인 감지 증폭기 제어신호를 구동하는 제 3 구동부를 포함하는 것을 특징으로 하는 비트 라인 감지 증폭기 제어회로.
  11. 제 10 항에 있어서,
    상기 제 2 전원전압은 접지인 것을 특징으로 하는 비트 라인 감지 증폭기 제어회로.
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