KR100894488B1 - 반도체 메모리 소자 - Google Patents

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Abstract

본 발명은 프리차지 동작시에 코아전압레벨을 감지하고 이를 이용하여 오버 드라이빙 동작시간을 조절할 수 있는 메모리소자의 구동장치에 관한 것이다. 본 발명은 외부 전원전압으로부터 만들어지는 코아전압 레벨을 검출한다. 그리고 프리차지 동작시에 오버 드라이빙 동작을 제어하되, 검출된 코아전압 레벨에 따라서 오버 드라이빙 동작 제어 펄스폭을 가변 제어하여, 리프레시 타임 보장 및 전류 저장 효과를 얻는 것을 특징으로 한다.
Figure R1020070090909
메모리소자, 구동장치, 코아전압, 오버 드라이빙, 동작시간, 프리차지

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 메모리소자의 구동장치에 관한 것으로, 더욱 상세하게는 프리차지 동작시에 코아전압레벨을 감지하고 이를 이용하여 오버 드라이빙 동작시간을 조절할 수 있는 메모리소자의 구동장치에 관한 것이다.
일반적으로, 메모리 소자(예를 들면, Dynamic Random Access Memory;DRAM)의 경우, 하나의 트랜지스터와 하나의 커패시터로 기본 셀이 구성되고, 커패시터에 데이타가 저장된다. 그런데 반도체 기판 위에 형성되는 커패시터는 주변과 완전히 전기적으로 분리되지 않아 저장된 데이타 즉 전하가 보존되지 않고 방전된다. 즉 누설 전류가 발생하여 메모리 셀의 데이타가 손상될 수 있다. 따라서 메모리 장치는 정기적으로 커패시터에 저장된 전하를 유지하기 위해 리프레시 동작을 수행한다.
리프레시 동작 모드를 갖는 메모리 장치는 외부 커맨드에 의하여, 자체적으로 내부 어드레스를 순차적으로 변화시키면서 리프레시 동작을 수행한다. 즉 외부 커맨드에 의해 리프레시 동작 모드로 진입하면, 일정 주기마다 로우 어드레스가 순차적으로 증가되면서 메모리 셀의 워드라인이 선택된다. 워드라인에 대응하는 커패시터에 저장된 전하는 감지 증폭수단에 의하여 증폭되어 다시 커패시터에 저장된다. 이러한 일련의 리프레시 과정을 통하여 저장된 데이타가 손상없이 보존된다.
한편, 메모리 장치는, 일정값 이하의 외부전원전압을 이용하여 장치 내부에서 필요한 크기의 전원을 생성하여 사용하고 있다. 그 중에서도 디램(DRAM)과 같이 비트라인 감지증폭기를 사용하는 메모리 소자의 경우, 셀 데이터를 감지하기 위하여 코아전압(Vcore)을 사용하고 있다. 워드라인이 활성화되면 그 워드라인에 연결된 다수개의 메모리 셀의 데이터가 비트라인에 전달되고, 비트라인 감지증폭기는 비트라인 쌍의 전압 차이를 감지 및 증폭하게 된다.
이와 같이 디램(DRAM)에서 셀에 데이터를 저장하기 위해서는 감지증폭기의 동작에 의해서 비트 라인 또는 반전 비트 라인에 데이터를 가해서 셀의 캐패시터를 차징(charging)하는 레벨을 코아전압 레벨로 정의한다. 그리고 상기 코아전압 레벨을 만들어내는 내부 드라이버를 코아전압 드라이버라 한다. 그런데 디램의 동작이 점점 고속화되어감에 따라 셀의 빠른 작동이 가능해져야 하는데, 셀의 코아전압 레벨도 동작이 점점 고속화됨에 따라 빠른 차징 능력을 필요로 하게 되었다. 따라서 코아전압 레벨을 감지증폭기가 동작하는 전류피크에 맞추어서 코아전압 레벨을 더 높은 전위인 외부 공급전원(VDD) 레벨과 단락하는 오버드라이빙 방법을 사용하게 된다.
즉, 디램의 구동시 수천개의 비트라인 감지증폭기가 동시에 동작하게 되는데, 이를 구동하기 위한 충분한 양의 전류를 공급할 수 있는가 여부에 따라서 비트라인 감지증폭기 구동시간이 결정된다. 그러나 메모리소자의 저전력화 추세에 따른 동작전압의 저하에 의해 충분한 양의 전류를 일순간에 공급하는데 무리가 있다. 이를 해결하기 위해, 비트라인 감지증폭기의 동작 초기(셀과 비트라인 간 전하공유 직후)에 BLSA 전원라인 RTO에 통상적으로 공급되는 노말전원(통상, 내부코아전압)보다 높은 고전압을 순간적으로 공급하는 것을 비트라인 감지증폭기의 오버드라이빙 구조라고 한다.
도 1은 일반적인 반도체 메모리소자의 블록 구성도이다.
도시하고 있는 바와 같이, 종래 반도체 메모리소자는 메모리 셀 어레이(6)와, 메모리셀의 데이터가 유입되는 비트라인쌍(BL,BLb)의 전압차를 감지하여 증폭하기 위한 다수의 비트라인 감지증폭기를 구비하는 비트라인감지증폭기 어레이(5), BLSA 전원라인 RTO 및 Sb에 구동전압을 인가하기 위한 감지증폭기(S/A) 드라이버(4), 외부 커맨드(ACT,PCG)를 인가받고 뱅크 액티브 및 프리차지 제어를 위한 제어신호(RACTV)를 발생하는 커맨드 제어부(1), 상기 커맨드 제어부(1)의 제어를 받아 비트라인감지증폭기 구동을 위한 인에이블신호(SAEN)을 발생하는 뱅크제어부(2), 그리고 오버 드라이빙 또는 노말 드라이빙 제어를 위한 신호들을 발생하는 비트라인감지증폭기(S/A) 제어신호발생부(3)를 포함하여 구성되어진다.
상기와 같이 구성되어지는 종래 반도체 메모리소자는, 다음과 같이 동작되어진다.
도 2는 도 1에 도시되어진 각 제어신호들의 동작파형도이다.
액티브 커맨드(ACT)가 활성화되면, 메모리 셀의 데이터가 비트라인쌍(BL 및 BLb)에 인가된다. 또한 커맨드 제어부(1)가 뱅크 액티브(Bank Active)/프리차지(Precharge) 정보를 가지는 제어신호(RACTV)를 활성화시킨다. 그리고 뱅크 제어부(2)가 상기 제어신호를 입력하여 비트라인감지증폭기 인에이블신호(SAEN)을 활성화시킨다.
상기 비트라인감지증폭기 인에이블신호(SAEN)을 입력한 S/A 제어신호발생부(3)는, 상기 인에이블신호에 응답하여 오버드라이빙 제어신호(SAP1)를 일정시간 동안 활성화시켜, BLSA 전원라인 RTO에 외부전압이 인가되도록 한다. 이때 인가된 외부전압은 통상의 코아전압보다 높은 전압레벨을 갖는다. 따라서 비트라인 쌍(BL,BLb)에 인가된 메모리 셀의 데이터가 보다 빠르게 감지 및 증폭이 이루어진다. 그리고 비트라인쌍의 전압레벨이 일정이상 확보되면, S/A 제어신호발생부(3)는, 오버드라이빙 제어신호(SAP1)를 비활성화시키고 노말드라이빙 제어신호(SAP2)를 활성화시킨다. 따라서 BLSA 전원라인 RTO에는 코아전압(VCORE)이 인가되어진다.
이후, 메모리소자의 구동장치는 프리차지커맨드(PCG)가 활성화되면, 커맨드제어부(1) 및 뱅크제어부(2)의 순차 동작으로 비트라인감지증폭기 인에이블신 호(SAEN)를 비활성화시키며, S/A 제어신호발생부(3)는 이에 응답하여 노말드라이빙 제어신호(SAP2)를 비활성화시킨다.
이와 같이 종래 메모리소자의 구동장치는, 비트라인 감지가 이루어지는 비트라인감지증폭기의 활성화상태에서만 오버 드라이빙동작을 이용하여 센싱 타임을 개선하고 있다.
한편, 종래 기술을 이용하는 경우 외부전압 레벨이 불안정하면, 메모리 셀 데이터의 전압레벨이 낮아져 잦은 셀프 리프레쉬를 필요로 한다. 예를 들어, 외부 공급전압의 레벨이 낮아지면, 이를 기준으로 생성되는 코아전압의 레벨 또한 낮아진다. 따라서 이에 의해 드라이빙되는 BLSA 전원라인 RTO의 레벨도 낮아져 메모리셀의 데이터가 원하는 레벨까지 상승하지 못하고 저장되므로 이후 잦은 셀프리프레쉬가 요구되어지는 것이다. 더불어 프리차징 때의 경우, 일정레벨로 결정되고 있는 코아전압의 낮아지면 셀에 저장되는 셀 데이터의 레벨도 낮아지고, 코아전압의 레벨이 높아지더라도 코아전압 목표 레벨과 근소한 차이밖에 갖지 못하기 때문에, 프리차지 이후 누설(leakage) 발생으로 셀 데이터의 레벨이 낮아지면서 리프레시 타임이 보장되지 못하는 문제점이 발생되었다.
따라서 본 발명은 상기의 문제점을 해결하기 위한 것으로, 프리차지 동작과정에서도 오버 드라이빙 동작을 제어하는 반도체 메모리 소자를 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 프리차지 동작과정에서 코아전압의 레벨을 검출하여 오버 드라이빙 동작 제어 펄스폭을 가변 제어하는 반도체 메모리 소자를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 비트라인에 실린 데이터를 감지 및 증폭하기 위한 비트라인 감지증폭부; 상기 비트라인 감지증폭수단의 전원라인을 구동하기 위한 구동부; 코아전압단의 전압 레벨을 검출하기 위한 전압 검출부; 및 프리차지 구간 동안, 상기 전압 검출부의 출력신호에 응답하여 상기 구동부의 오버 드라이빙 동작을 제어하는 제어신호의 펄스폭을 조절하기 위한 제어부를 구비하는 반도체 메모리 소자가 제공된다.
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본 발명에 따른 메모리소자의 구동장치는, 종래 액티브 동작과정에서만 수행되던 오버 드라이빙 동작을 프리차지 동작과정에서도 이루어질 수 있도록 제어한다. 즉, 본 발명은 프리차지 동작과정에서, 코아전압의 레벨에 따라서 오버 드라이빙 동작 제어 펄스폭을 가변 조절시키므로서 셀이 누설에 견딜 수 있는 시간을 증가시켜 리프레쉬 타임을 보장해 줄 수 있는 효과를 얻는다. 또한 코아전압의 레벨에 따라서 오버 드라이빙 동작 펄스폭을 조절해주므로써, 동일한 펄스폭을 갖는 경우와 비교해서 효율적인 제어가 이루어지므로서 전류 저장에 기여하는 효과도 얻게 된다.
이하 첨부한 도면을 참조하여 본 발명에 따른 메모리소자의 구동장치에 대해서 자세하게 살펴보기로 한다.
도 3은 본 발명의 일 실시예에 따른 메모리소자의 구동장치 블록도를 도시하고 있다.
도시하고 있는 바와 같이 본 발명에 따른 메모리소자의 구동장치는, 메모리 셀 어레이(60)와, 메모리셀의 데이터가 유입되는 비트라인쌍(BL,BLb)의 전압차를 감지하여 증폭하기 위한 다수의 비트라인 감지증폭기를 구비하는 비트라인감지증폭기 어레이(50), BLSA 전원라인 RTO 및 Sb에 구동전압을 인가하기 위한 감지증폭기(S/A) 드라이버(40), 외부 커맨드(ACT,PCG)를 인가받고 뱅크 액티브/프리차지 정 보를 갖는제어신호(RACTV)를 발생하는 커맨드 제어부(10), 상기 커맨드 제어부(10)의 제어신호를 받아 비트라인감지증폭기 구동을 위한 인에이블신호(SAEN)을 발생하는 뱅크제어부(20), 그리고 상기 뱅크 제어부(20)에서 발생한 증폭기 인에이블신호에 의해서 코아전압보다 높은 전원 발생을 위한 오버 드라이빙 제어신호(SAP1), 그리고 상기 제어신호(SAP1)가 발생된 일정시간 후 코아전압 발생을 위한 노말 드라이빙 제어신호(SAP2), 오버 드라이브 및 노말 드라이브의 구동 제어신호(SAN) 등을 발생하는 비트라인감지증폭기(S/A) 제어신호발생부(30)를 포함하여 구성된다.
본 발명에서 상기 S/A 제어신호발생부(30)는, 오버 드라이빙 제어신호(SAP1)를 코아전압의 레벨에 따라서 펄스폭을 가변시켜서 출력하도록 구성되어진다. 상기 S/A 제어신호발생부(30)의 상세 구성 및 동작에 대해서는 도 5과 도 6에서 자세하게 살펴보기로 한다.
또한 본 발명에 따른 메모리소자의 구동장치는, 외부 공급전원 레벨에 따라서 만들어지는 코아전압의 레벨을 검출하기 위하여, 코아전압을 N개 연결되고 있는 저항에 의해서 분배하는 저항 분배부(70)와, 상기 저항 분배부(70)에 의해 분배된 서로 다른 레벨을 갖는 코아전압의 레벨을 검출하는 레벨 검출부(80)를 더 포함하여 구성되어진다.
도 4는 본 발명의 메모리소자의 구동장치에 이용되고 있는 저항 분배부(70)와 레벨 검출부(80)의 상세 구성을 도시하고 있다.
도시하는 바와 같이, 저항 분배부(70)는, 코아전압(VCORE)과 접지전압(VSS) 사이에 동일한 저항(R1)을 직렬로 N개 연결하고 있다. 그리고 저항과 저항 사이의 노드들(A,B,C)은 차례로 [VCORE - {(VCORE/N)*n}]의 값을 갖는다. 여기서 VCORE는 메모리소자의 코아부분에서 사용되는 코아전압 레벨, N은 저항(R1)의 갯수, n은 코아전압을 기준으로 저항(R1) 사이의 몇번째 노드인가를 나타내는 값을 의미한다.
이 중에서 기준이 되는 노드에서 검출된 신호인 값(Level_A)은 레벨 검출부(80a)의 입력으로 사용되어진다. 이 신호는 코아전압을 저항(R1)에 의해 분배한 레벨을 갖고 있으므로, 코아전압의 크기에 따라 서로 다른 레벨을 갖게 된다.
상기 레벨 검출부(80a)는, 상기 검출신호(Level_A)를 게이트단자로 제공받고, 외부 공급전원(Vext)에 드레인단자를 연결하고, 소스단자를 상기 검출신호(Level_A) 제공라인에 연결하고 있는 NMOS 트랜지스터(N1)와, 게이트단자에 접지전압(VSS)을 연결하고, 외부 공급전원(Vext)과 접속점(Q) 사이에 직렬 연결하고 있는 세개의 PMOS 트랜지스터들(P2), 그리고 상기 접속점(Q)과 접지전압 사이에 직렬 연결되고 상기 NMOS 트랜지스터(N1)의 소스단자에 게이트단자를 연결하고 있는 세개의 NMOS 트랜지스터들(N2), 그리고 상기 접속점(Q)에 연결되는 인버터(IV0)로 구성되어진다. 따라서 상기 레벨 검출부(80a)에서 검출하기 위한 코아전압 레벨은 상기 트랜지스터(N1,P2,N2)의 크기 조절로 가능하다. 따라서 상기 레벨 검출부(80a)는, 코아전압의 목표레벨을 검출할 수 있도록 조절이 이루어진다. 즉, 코아전압의 목표레벨이 공급될 때, 레벨검출부(80a)의 출력신호(trip_A)는 하이신호를 갖고, 다른 레벨검출부(80b,80c)의 출력신호(trip_B,trip_C)는 로우신호를 갖는다.
마찬가지로 레벨 검출부(80b)는, 저항 분배부(70)에서 제공받는 검출신호(Level_B)만 다를 뿐, 상기와 동일하게 구성되어지고, 레벨 검출부(80c)도, 저항 분배부(70)에서 제공받는 검출신호(Level_C)만 다를 뿐, 상기와 동일하게 구성되어진다. 따라서 상기 레벨 검출부(80b)는, 코아전압이 목표레벨보다 높게 공급될 때, 검출할 수 있도록 조절이 이루어진다. 즉, 코아전압이 목표레벨보다 높게 공급될 때, 레벨검출부(80a)와 레벨검출부(80b)의 출력신호(trip_A)(trip_B)는 하이신호를 갖고, 다른 레벨검출부(80c)의 출력신호(trip_C)는 로우신호를 갖는다. 반대로 코아전압이 목표레벨보다 낮게 공급될 때, 모든 레벨검출부의 출력신호들은 로우신호를 갖도록 설정되어진다.
상기와 같이 구성되어지는 본 발명은 외부 전원전압의 레벨에 따라서 가변되어지는 코아전압을 저항들에 의해 분배하고 분배전압(Level_A)을 얻는다. 상기 얻어진 분배전압(Level_A)의 레벨이 트랜지스터(N1,P1,N2)의 크기 조절에 의해서 결정된 검출하고자 하는 레벨보다 높으면, 트랜지스터(N1)를 턴-온 시킨다. 그리고 상기 트랜지스터(N1)의 턴-온 전압이 다시 트랜지스터(N2)를 턴-온 시키면서 접속점(Q)의 전위를 로우신호로 결정하고, 이 신호가 인버터(IV0)에 의해서 인버팅되어 출력(Trip_A)은 하이신호상태가 된다.
반대로 상기 얻어진 분배전압(Level_A)의 레벨이 트랜지스터(N1,P1,N2)의 크기 조절에 의해서 결정된 검출하고자 하는 레벨보다 낮으면, 트랜지스터(N1)를 턴-오프시킨다. 이와 연동하여 트랜지스터(N2)가 턴-오프되면서 접속점(Q)의 전위는 하이신호로 결정되고, 이 신호가 인버터(IV0)에 의해서 인버팅되어 출력은 로우신호상태가 된다.
레벨 검출부(80b,80c)의 동작도 상기와 같은 방법으로 제어되면서 출력신호(trip_B, trip_C)가 결정되고, 이와 같이 하여 코아전압의 아날로그 레벨이 디지털 레벨로 전환되어진다.
다음, 도 5와 도 6은 본 발명의 메모리소자의 구동장치에 이용되고 있는 S/A 제어신호발생부(30)의 상세 구성을 도시하고 있다.
도 5에 도시하고 있는 바와 같이, S/A 제어신호발생부(30)는, 오버드라이빙 제어신호(SAP1) 발생부와 노말드라이빙 제어신호(SAP2) 발생부로 구성되어진다.
상기 오버드라이빙 제어신호(SAP1) 발생부는, 비트라인감지증폭기의 인에이블신호(SAEN)를 지연시키기 위한 지연부(DLY1)와, 상기 지연부의 출력신호를 반전시키기 위한 인버터(IV1)와, 상기 비트라인감지증폭기의 인에이블신호(SAEN)와 상기 인버터(IV1)의 출력신호를 낸드 연산하는 낸드게이트(ND1)로 구성되어, 비트라인감지증폭기 인에이블신호(SAEN)의 활성화시 오버드라이빙 제어신호(SAP1)를 지연부(DLY1)가 갖는 지연시간만큼 지연시키게 된다.
또한 오버드라이빙 제어신호(SAP1) 발생부는, 뱅크 액티브 및 프리차지 제어정보신호(RACTV)를 반전시키기 위한 인버터(IV2), 상기 인버터(IV2)의 출력신호와 상기 비트라인감지증폭기의 인에이블신호(SAEN)를 낸드연산하는 낸드게이트(ND2), 상기 낸드게이트(ND2)의 출력신호(SAE_PCG)를 지연시키기 위한 지연회로(DLY2), 상 기 지연회로(DLY2)의 출력과 상기 낸드게이트(ND2)의 출력을 노아 연산하는 노아게이트(NOR1), 상기 노아게이트의 출력을 반전시키는 인버터(IV3)로 구성되어, 프리차지 동작시에 비트라인감지증폭기의 인에블신호(SAEN)와 제어신호(RACTV)에 의해 만들어진 신호(SAG_PCG)를 지연회로(DLY2)가 갖는 지연시간 동안 지연시켜 오버드라이빙 제어신호(SAP1)를 활성화시키게 된다.
특히, 상기 지연부(DLY2)는, 코아전압 레벨 검출부(80)에서 발생된 신호(trip_A,trip_B,trip_C)에 따라 각각 다른 지연시간을 갖도록 제어된다.
그리고 노말드라이빙 제어신호(SAP2) 발생부는, 상기 오버드라이빙 제어신호(SAP1)를 반전시키는 인버터(IV4)와, 상기 인버터(IV4)의 출력신호와 비트라인감지증폭기 인에이블신호(SAEN)를 낸드 연산하는 낸드게이트(ND4), 상기 낸드게이트(ND4)의 출력신호를 반전시키는 인버터(IV5)로 구성되어, 노말드라이빙 제어신호(SAP2)를 발생시킨다.
상기와 같이 구성되어지는 본 발명의 S/A 제어신호 발생부(30)는, 액티브 동작과정에서는, 비트라인감지증폭기 인에이블신호(SAEN)가 활성화상태에 있을 때, 지연부(DLY1)에 설정되고 있는 지연시간만큼 지연된 오버드라이빙 제어신호(SAP1)가 생성되어진다.
또한 본 발명의 S/A 제어신호 발생부(30)는, 프리차지 동작과정에서, 제어신호(SAEN)와 제어신호(RACTV)에 의해 만들어진 신호(SAE_PCG)가 지연부(DLY2)에서 설정된 시간만큼 지연되어 출력되고, 이 신호가 코아전압 레벨 검출부(80)에서 출 력되는 신호들(trip_A,trip_B,trip_C)에 따라 각각 다른 지연시간을 갖는 신호(net_dly4)를 출력한다. 그리고 상기 신호(SAE_PCG)와 상기 지연된 신호(net_dly4)에 의해 오버 드라이빙 제어신호(SAP1)가 생성되어져서 오버 드라이빙 동작을 수행하게 된다.
그리고 본 발명의 S/A 제어신호 발생부(30)는, 상기 오버 드라이빙 제어신호(SAP1)에 의해 오버 드라이빙 동작이 수행된 후, 노말 드라이빙 제어신호(SAP2)에 의해서 노말 드라이빙 동작이 수행되어지는데, 상기 노말 드라이빙 제어신호(SAP2)는, 비트라인감지증폭기 인에이블신호(SAEN)가 활성화상태에 있고, 상기 오버 드라이빙 제어신호(SAP1)가 비활성화상태에 있을 때, 노말 드라이빙 제어신호(SAP2)가 생성되어진다.
다음, 도 6은 본 발명에서 상기 S/A 제어신호발생부에서 지연부(DLY2)의 상세 구성도이다.
도시하고 있는 바와 같이 상기 지연부(DLY2)는, 비트라인감지증폭기의 인에이블신호(SAEN)와 뱅크 액티브 및 프리차지 제어정보신호(RACTV)에 의해 생성된 펄스신호(SAE_PCG)를 최소한의 디폴트값만큼 지연시키는 디폴트 지연부(Default delay), 상기 디폴트 지연부에서 최소한의 디폴트값만큼 지연된 신호(net_dly1)를 코아전압 레벨 검출부(80)의 검출값(trip_C)만큼 지연시키는 제 1 지연회로(delay_1), 그리고 상기 제 1 지연회로(delay_1)의 출력신호(net_dly2)를 코아전압 레벨 검출부(80)의 검출값(trip_B)만큼 지연시키는 제 2 지연회로(delay_2), 그 리고 상기 제 2 지연회로(delay_2)의 출력신호(net_dly3)를 코아전압 레벨 검출부(80)의 검출값(trip_A)만큼 지연시키는 제 3 지연회로(delay_3)를 포함하여 구성되어진다.
상기 제 1 지연회로(delay_1)는, 상기 코아전압 레벨 검출부(80)의 검출값(trip_C)을 반전시키는 인버터(IV6)와, 상기 디폴트 지연부에서 지연된 신호(net_dly1)와 상기 인버터(IV6)의 출력을 낸드 연산하는 낸드게이트(ND5), 상기 코아전압 레벨 검출부(80)의 검출값(trip_C)과 디폴트 지연부에서 지연된 신호(net_dly1)를 낸드연산하는 낸드게이트(ND6), 상기 낸드게이트(ND6)의 출력을 소정시간 지연시키는 지연소자(DLY), 상기 지연소자(DLY)에서 지연된 신호와 상기 낸드게이트(ND5)의 출력을 낸드 연산하는 낸드게이트(ND7)로 구성되어진다.
그리고 상기 제 2 지연회로(delay_2)는 상기 제 1 지연회로(delay_1)와 동일한 회로 구성을 갖으나, 단지 상기 코아전압 레벨 검출부(80)의 검출값(trip_B)만큼 지연된 신호(net_dly3)를 출력한다. 또한 상기 제 3 지연회로(delay_3)는 상기 제 1 지연회로(delay_1)와 동일한 회로 구성을 갖으나, 단지 상기 코아전압 레벨 검출부(80)의 검출값(trip_A)만큼 지연된 신호(net_dly4)를 출력한다.
상기와 같이 구성되어지는 본 발명에 따른 S/A 제어신호 발생부의 지연부(DLY2)는, 레벨 검출부(80)에서 검출된 코아전압의 레벨에 기초해서 소정만큼 지연된 신호(SAE_PCG)를 발생하게 된다.
즉, 레벨 검출부(80)에서 검출된 코아전압의 레벨이 목표 레벨로 공급될 경 우, 레벨 검출부(80a)의 출력신호(trip_A)가 하이신호를 갖고, 나머지 레벨 검출부(80b,80c)의 출력신호(trip_B,trip_C)는 로우신호를 갖는다. 따라서 지연부(DLY2)에 입력되는 신호(trip_B,trip_C)가 모두 로우신호를 갖기 때문에, 최소 디폴트값만큼 지연된 신호(SAE_PCG)는 제 1,2지연회로(delay_1,delay_2)를 통과하면서도 그대로 유지되어지고, 제 3 지연회로(delay_3)에서 지연소자(DLY)에서 설정된 시간만큼 지연되어져서 출력되어진다.
또한 레벨 검출부(80)에서 검출된 코아전압의 레벨이 목표 레벨보다 높은 전압이 공급될 경우, 레벨 검출부(80a,80b)의 출력신호(trip_A,trip_B)가 하이신호를 갖고, 나머지 레벨 검출부(80c)의 출력신호(trip_C)는 로우신호를 갖는다. 따라서 지연부(DLY2)에 입력되는 신호(trip_C)가 로우신호를 갖기 때문에, 최소 디폴트값만큼 지연된 신호(SAE_PCG)는 제 1지연회로(delay_1)를 통과하면서도 그대로 유지되어지고, 제 2지연회로(delay_2)에서 지연소자(DLY)에서 설정된 시간 그리고 제 3지연회로(delay_3)에서 지연소자(DLY)에서 설정된 시간만큼 지연되어져서 출력되어진다.
반대로 레벨 검출부(80)에서 검출된 코아전압의 레벨이 목표 레벨보다 낮은 전압이 공급될 경우, 모든 레벨 검출부(80a,80b,80c)의 출력신호(trip_A,trip_B,trip_C)가 로우신호를 갖는다. 따라서 지연부(DLY2)에 입력되는 모든 신호(trip_A,trip_B,trip_C)가 로우신호를 갖기 때문에, 최소 디폴트값만큼 지연된 신호(SAE_PCG)는 제 1,2,3지연회로(delay_1,delay_2,delay_3)를 통과하면서도 그대로 유지되어진다. 즉, 최소 디폴트 값(default)만큼만 지연되어져서 출력 되어진다.
따라서 비트라인감지증폭기의 인에이블신호(SAEN)와 제어신호(RACTV)에 기초해서 생성된 제어신호(SAE_PCG)는, 프리차지 동작 중에 오버 드라이빙 동작 수행이 이루어지도록 한다. 이를 위해서 상기 신호(SAE_PCG)는, 코아전압의 레벨에 기초해서 소정시간만큼씩 지연되는데, 코아전압의 레벨이 목표레벨모다 높으면 펄스폭이 작아지면서 짧은시간동안 오버 드라이빙 동작이 수행되며, 코아전압의 레벨이 목표레벨보다 낮으면 펄스폭이 넓어지면서 긴 시간동안 오버 드라이빙 동작이 수행된다.
다음, 도 7은 본 발명에 따른 메모리소자의 구동장치에서 S/A 드라이버(40)의 상세 구성을 도시하고 있다.
도시하고 있는 바와 같이 S/A 드라이버(40)는, 비트라인감지증폭기 어레이(50)에 구성된 비트라인감지증폭기를 구동하기 위하여 RTO 전원을 공급하는데, 상기 RTO 전원은, 정상동작시에는 신호(SAP2)에 의해 NMOS 트랜지스터가 구동되면서 코아전압(VCORE) 레벨을 갖는다. 그러나 초기 동작시에 센싱 동작을 빨리할 수 있도록 신호(SAP1)에 의해 NMOS 트랜지스터가 구동되어 코아전압 레벨보다 높은 전원인 VEXT를 공급받고 있다. 그리고 부호 45는 비트라인감지증폭기의 프리차지 동작을 위한 프리차지부를 나타내며, 신호(SAN)는 프리차지부 및 공급전원 구동부의 전류통로를 개폐하는 NMOS 트랜지스터의 동작제어를 위한 제어신호이다.
다음, 도 8과 도 9는 본 발명의 일 실시예에 따른 메모리소자의 구동장치에서 각 부의 동작 타이밍도를 나타내고 있다. 상기 동작 타이밍도를 참조해서 도 3에 도시되고 있는 본 발명에 따른 메모리소자의 구동장치의 전체적인 동작관계를 살펴보기로 한다.
액티브 커맨드(ACT)가 활성화되면, 메모리 셀의 데이터가 비트라인쌍(BL 및 BLb)에 인가된다. 또한 커맨드 제어부(10)가 뱅크 액티브(Bank Active)/프리차지(Precharge) 정보를 가지는 제어신호(RACTV)를 활성화시킨다. 그리고 뱅크 제어부(20)가 상기 제어신호를 입력하여 비트라인감지증폭기 인에이블신호(SAEN)을 활성화시킨다.
상기 비트라인감지증폭기 인에이블신호(SAEN)을 입력한 S/A 제어신호발생부(30)는, 지연부(DLY1) 만큼 지연된 오버 드라이빙 제어신호(SAP1)를 발생한다.
그리고 S/A 제어신호발생부(30)는, 상기 오버 드라이빙 제어신호(SAP1)의 반전신호와 비트라인감지증폭기 인에이블신호(SAEN)을 이용하여 노말 드라이빙 제어신호(SAP2)를 발생한다.
한편, 본 발명에서 상기 S/A 제어신호발생부(30)는, 종래와 달리 프리차지 동작이 수행될 때에도 오버 드라이빙 동작이 이루어지도록 제어한다. 이를 위해서 상기 비트라인감지증폭기 인에이블신호(SAEN)을 입력한 S/A 제어신호발생부(30)는, 상기 제어신호(RACTV)와 상기 인에이블신호(SAEN)을 이용하여 로우상태에서 활성화 상태를 갖는 신호(SAG_PCG)를 생성한다. 상기 신호(SAG_PCG)는 레벨 검출부(80)로부터 제공받는 코아전압의 레벨값에 기초한 소정시간만큼 지연되어진다.
상기 레벨 검출부(80)는 제공되어지는 코아전압을 목표레벨을 기준으로 해서, 목표레벨로 공급될 경우, 목표레벨보다 높은 경우, 목표레벨보다 낮은 경우로 구분하여 신호(trip_A,trip_B,trip_C)를 출력한다.
도 8에 도시되고 있는 T1구간은 코아전압이 목표레벨로 공급될 경우의 동작 타이밍을 나타낸다. 즉, 코아전압이 목표레벨로 공급될 때, 신호(trip_A)만이 하이상태가 되고 나머지 신호(trip_B,trip_C)는 로우상태가 된다. 상기 신호신호(trip_A)만이 하이상태일 때, 지연부(DLY2)는 제어신호(SAE_PCG)를 디폴트값과 제3지연회로(delay_3)만큼 지연시켜 출력한다. 따라서 코아전압이 목표레벨로 공급되는 경우, 디폴트값과 제3지연회로(delay_3)만큼 지연된 신호(SAE_PCG)가 오버 드라이빙 제어신호(SAP1)로 구성되어진다.
도 8에 도시되고 있는 T2구간은 코아전압이 목표레벨보다 높은 레벨로 공급될 경우의 동작 타이밍을 나타낸다. 즉, 코아전압이 목표레벨보다 높을 때, 신호(trip_A, trip_B)가 하이상태가 되고 나머지 신호(trip_C)는 로우상태가 된다. 이때 지연부(DLY2)는 제어신호(SAE_PCG)를 디폴트값과 제2,3지연회로(delay_2,delay_3)만큼 지연시켜 출력한다. 따라서 코아전압이 목표레벨보다 높은 경우, 디폴트값과 제2,3지연회로(delay_2,delay_3)만큼 지연된 신호(SAE_PCG)가 오버 드라이빙 제어신호(SAP1)로 구성되어진다.
그리고 도 9에 도시되고 있는 T3구간은 코아전압이 목표레벨보다 낮은 레벨 로 공급될 경우의 동작 타이밍을 나타낸다. 즉, 코아전압이 목표레벨보다 낮을 때, 모든 신호(trip_A, trip_B,trip_C)는 로우상태가 된다. 이때 지연부(DLY2)는 제어신호(SAE_PCG)를 디폴트값만큼 지연시켜 출력한다. 따라서 코아전압이 목표레벨보다 낮은 경우, 디폴트값만큼 지연된 신호(SAE_PCG)가 오버 드라이빙 제어신호(SAP1)로 구성되어진다.
상기 도 8과 도 9를 참조하면, 프리차지 동작 구간에서 오버 드라이빙 동작은, 코아전압의 레벨에 따라서 펄스폭이 다르게 제어됨을 확인할 수 있다. 즉, 코아전압이 목표레벨일 때를 기준으로 t1만큼 지연된 펄스폭 구간동안 오버 드라이빙 동작이 수행된다고 할 때, 코아전압이 목표레벨보다 높은 경우에서는 상기 t1보다 큰 t2 만큼 지연된 펄스폭 구간동안 오버 드라이빙 동작이 수행되면서 실질적으로 수행되는 오버 드라이빙 동작시간은 목표레벨과 상대적으로 비교했을 때 짧아지게 된다. 반대로 코아전압이 목표레벨보다 낮은 경우에서는 t1보다 상대적으로 작은 t3만큼 지연된 펄스폭 구간동안 오버 드라이빙 동작이 수행되어 앞서 동작시간들보다 가장 긴 시간동안 오버 드라이빙 동작이 이루어짐을 확인할 수 있다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 코아전압의 레벨을 검출하여, 프리차지 동작시에 오버 드라이빙 동작을 제어하는 경우에 적용한다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
도 1은 종래 메모리소자의 구동장치를 나타내는 블록도.
도 2는 종래 메모리소자의 구동동작 과정에 따른 동작 타이밍도.
도 3은 본 발명의 일 실시예에 따른 메모리소자의 구동장치를 나타내는 블록도.
도 4는 본 발명의 일 실시예에 따른 저항 분배부와 레벨 검출부의 상세 구성도.
도 5는 본 발명의 일 실시예에 따른 S/A 제어신호발생부의 상세 구성도.
도 6은 본 발명의 일 실시예에 따른 S/A 제어신호발생부의 지연부의 상세 구성도.
도 7은 본 발명의 일 실시예에 따른 S/A 드라이버의 상세 구성도.
도 8과 도 9는 본 발명의 메모리소자의 구동동작 과정에 따른 동작 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 ; 커맨드 제어부 20 ; 뱅크 제어부
30 ; S/A 제어신호발생부 40 ; S/A 드라이버
50 ; 비트라인감지증폭기 어레이 60 : 셀 어레이
70 ; 저항 분배부 80 ; 레벨 검출부

Claims (8)

  1. 삭제
  2. 비트라인에 실린 데이터를 감지 및 증폭하기 위한 비트라인 감지증폭부;
    상기 비트라인 감지증폭수단의 전원라인을 구동하기 위한 구동부;
    코아전압단의 전압 레벨을 검출하기 위한 전압 검출부; 및
    프리차지 구간 동안, 상기 전압 검출부의 출력신호에 응답하여 상기 구동부의 오버 드라이빙 동작을 제어하는 제어신호의 펄스폭을 조절하기 위한 제어부
    를 구비하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    코아전압을 예정된 분배비로 전압 분배하기 위한 분배부를 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 전압 검출부는 상기 분배부의 출력전압과 예정된 기준값과 비교하여 레벨을 검출하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제2항에 있어서,
    상기 제어신호의 펄스폭은 코아전압의 레벨이 높을수록 짧은 것을 특징으로 하는 반도체 메모리 소자.
  6. 삭제
  7. 삭제
  8. 삭제
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