KR100855275B1 - 센스앰프 제어장치를 포함하는 반도체 메모리 장치 - Google Patents

센스앰프 제어장치를 포함하는 반도체 메모리 장치 Download PDF

Info

Publication number
KR100855275B1
KR100855275B1 KR1020070045947A KR20070045947A KR100855275B1 KR 100855275 B1 KR100855275 B1 KR 100855275B1 KR 1020070045947 A KR1020070045947 A KR 1020070045947A KR 20070045947 A KR20070045947 A KR 20070045947A KR 100855275 B1 KR100855275 B1 KR 100855275B1
Authority
KR
South Korea
Prior art keywords
signal
voltage
sense amplifier
activated
output
Prior art date
Application number
KR1020070045947A
Other languages
English (en)
Inventor
서주영
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070045947A priority Critical patent/KR100855275B1/ko
Application granted granted Critical
Publication of KR100855275B1 publication Critical patent/KR100855275B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/065—Sense amplifier drivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 센스앰프 제어장치를 포함하는 반도체 메모리 장치에 관하여 개시한다. 개시된 본 발명은 내부전압이 소정의 목표전압보다 낮으면 활성화되는 검출신호를 출력하는 전압 검출부; 센스앰프 인에이블 신호가 활성화되는 동안 검출신호와 뱅크 액티브 신호에 의해 제어되는 복수의 제어신호를 출력하는 제어신호 발생부; 및 제어신호들에 의하여 오버드라이브 전압과 내부전압을 선택하여 센스앰프로 인가하는 센스앰프 구동부;를 포함하여 구성되며, 내부전압에 상응하여 선택적으로 오버드라이브를 수행하여 비트라인을 내부전압 이상으로 증폭시켜 셀 데이터의 전위를 상승시킴으로써 리프레시 타임을 보장하는 효과가 있다.

Description

센스앰프 제어장치를 포함하는 반도체 메모리 장치{Semiconductor memory device contains sense amplifier control device}
도 1은 종래 기술에 따른 센스앰프 제어장치를 포함하는 반도체 메모리 장치의 블록 구성도.
도 2는 종래 기술에 따른 센스앰프 제어신호의 동작 파형도.
도 3은 본 발명의 실시예에 따른 센스앰프 제어장치를 포함하는 반도체 메모리 장치의 블록 구성도.
도 4는 도 3의 전압 검출부의 상세 회로도.
도 5는 도 3의 제어신호 발생부의 상세 회로도.
도 6은 도 3의 센스앰프 구동부의 상세 회로도.
도 7은 본 발명의 실시예에 따른 센스앰프 제어신호의 동작 파형도.
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 리프레시 타임(Refresh Time)을 보장하는 센스앰프 제어장치를 포함하는 반도체 메모리 장치에 관한 것이다.
도 1을 참조하면, 종래 기술에 따른 센스앰프 제어장치를 포함하는 반도체 메모리 장치는, 비트라인(BL, BLB)에 실린 데이터를 증폭하는 센스앰프(10)와, 구동신호 RTO, SB에 의해 센스앰프(10)로 구동전압을 인가하는 센스앰프 구동부(20)와, 센스앰프 구동부(20)를 제어하기 위한 제어신호 SAP1, SAP2, SAN를 발생하는 제어신호 발생부(30) 및 제어신호 발생부(30)를 구동시키는 센스앰프 인에이블 신호 SAEN을 발생하는 센스앰프 인에이블 신호 발생부(40)를 포함하여 구성된다.
도 1 및 도 2를 참조하여 종래 기술에 따른 센스앰프 제어장치를 포함하는 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
센스앰프 인에이블 신호 발생부(40)는 뱅크 액티브 신호 RACTV를 소정 시간(tD1) 만큼 지연시켜 센스앰프 인에이블 신호 SAEN을 출력한다. 여기서, 뱅크 액티브 신호 RACTV는 명령어 제어부(미도시)에서 출력되는 신호로, 액티브 명령 ACT 입력시 활성화되고 프리차지 명령 PCG 입력시 비활성화되어 해당 뱅크를 활성화시키는 신호이다.
제어신호 발생부(30)는 센스앰프 인에이블 신호 SAEN에 의해 제어되어, 제어신호 SAP1, SAP2, SAN을 출력한다. 여기서, 제어신호 SAP1, SAP2는 순차적으로 활성화된다. 즉, 제어신호 SAP1이 먼저 활성화되고 소정 시간 후 제어신호 SAP1이 비활성화되는 시점에 제어신호 SAP2가 활성화된다. 그리고, 제어신호 SAP2, SAN은 센스앰프 인에이블 신호 SAEN에 의해 비활성화 시점이 제어된다.
센스앰프 구동부(20)는 제어신호 SAP1이 활성화되는 동안 오버드라이브 전압 VEXT를 구동신호 RTO로 인가하고, 제어신호 SAP2가 활성화되는 동안 내부전압 VCORE를 구동신호 RTO로 인가한다. 그리고, 제어신호 SAN이 활성화되는 동안 접지 전압 VSS를 구동신호 SB로 인가한다.
센스앰프(10)는 액티브 명령 ACT에 의해 선택된 워드라인(WL)이 활성화되어 셀(1)과 비트라인(BL, BLB)이 연결되고, 셀(1)의 전하가 비트라인(BL, BLB)으로 분배되어 발생하는 전위 차를 구동신호 RTO, SB에 의해 증폭하여 내부전압 VCORE과 접지전압 VSS로 증폭한다.
이때, 센스앰프(10)는 증폭 초기 구동신호 RTO로 인가되는 오버드라이브 전압 VEXT에 의해 오버드라이브(Overdrive)를 수행하므로 비트라인이 내부전압 VCORE에 도달하는 속도가 개선된다.
센스앰프(10)가 비트라인(BL, BLB)의 전위 차를 감지하여 증폭하는 동안 해당 워드라인(WL)은 계속하여 활성화 상태를 유지하고 있으므로 선택된 셀(1)은 계속 비트라인(BL 또는 BLB)에 연결되며, 셀(1)에 저장되는 데이터는 자동적으로 비트라인(BL 또는 BLB)의 전위, 즉 내부전압 VCORE가 된다.
한편, 셀(1)은 트랜지스터(Transistor)와 캐패시터(Capacitor)가 연결된 구성으로, 구조상 발생하는 누설 전류(Leakage Current)에 의해 셀 데이터가 손상되기 전에 주기적으로 리프레시(Refresh)를 수행하여야 한다. 이러한 리프레시 주기는 셀 데이터의 전위, 다시말해, 내부전압 VCORE가 높을수록 길어진다.
그러나, 반도체 메모리 장치가 고집적 및 고속화에 따라 외부 전원전압 VEXT가 낮아지고, 외부 전원전압 VEXT에 의해 생성되는 내부전압 VCORE의 전위도 낮아지는 반면, 내부 동작 속도 파라미터에 관한 규정(Specification)은 더욱 엄격해지 고 있으므로, 리프레시 타임을 보장하기 어려운 문제가 있다.
특히, 리프레시 타임을 보장하기 위해 내부전압 VCORE의 전위를 높이는 경우 고전압 VPP의 레벨도 함께 상승시켜야 하므로 고전압을 생성하는 펌프의 크기가 증가되어 고집적화 및 저전력화를 저해하게 된다.
따라서, 본 발명의 목적은 내부전압에 상응하여 선택적으로 센스앰프가 오버드라이브를 수행하여 비트라인의 증폭 레벨을 내부전압 이상으로 상승시켜 셀 데이터의 전위를 높이는 센스앰프 제어장치를 제공하는 데 있다.
본 발명의 다른 목적은 상기 센스앰프 제어장치에 의해 셀 데이터의 전위를 상승시켜 리프레시 타임을 보장하는 반도체 메모리 장치를 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 센스앰프 제어장치는 내부전압이 소정의 목표전압보다 낮으면 활성화되는 검출신호를 출력하는 전압 검출부; 센스앰프 인에이블 신호가 활성화되는 동안 상기 검출신호와 뱅크 액티브 신호에 의해 제어되는 복수의 제어신호를 출력하는 제어신호 발생부; 및 상기 제어신호들에 의하여 오버드라이브 전압과 상기 내부전압을 선택하여 센스앰프로 인가하는 센스앰프 구동부;를 포함하여 구성됨을 특징으로 한다.
상기 목표전압은 리프레시 타임을 보장하기 위해 셀 데이터가 도달해야 하는 레벨을 갖는 전압이다.
상기 전압 검출부는, 상기 내부전압을 분배하여 분배전압을 출력하는 전압 분배부; 및 상기 분배전압을 상기 목표전압에 대응되는 기준전압과 비교하여 상기 분배전압이 상기 기준전압보다 낮으면 활성화되는 상기 검출신호를 출력하는 전압 비교부;를 포함하여 구성된다.
상기 뱅크 액티브 신호는 상기 액티브 명령이 인가될 때 활성화되고, 상기 프리차지 명령이 인가될 때 비활성화되며, 상기 센스앰프 인에이블 신호는 상기 뱅크 액티브 신호를 지연시켜 생성됨이 바람직하다.
상기 제어신호 발생부는 상기 센스앰프 인에이블 신호가 활성화되는 동안, 상기 뱅크 액티브 신호의 활성화에 동기되거나 또는 상기 검출신호가 활성화 상태에서 상기 뱅크 액티브 신호의 비활성화에 동기되어 활성화되는 오버드라이브 전압 제어신호를 생성하는 오버드라이브 전압 제어신호 발생부; 상기 센스앰프 인에이블 신호가 활성화되는 동안, 상기 오버드라이브 전압 제어 신호가 비활성화되면 활성화 상태의 내부전압 제어신호를 생성하는 내부전압 제어신호 발생부; 및 상기 센스앰프 인에이블 신호가 활성화되는 동안 활성화 상태의 접지전압 제어신호를 생성하는 접지전압 제어신호 발생부;를 포함하여 구성됨을 특징으로 한다.
상기 오버드라이브 전압 제어신호 발생부는 상기 센스앰프 인에이블 신호의 활성화 시점으로부터 미리 정해진 제1시간 동안 활성화되는 제1신호를 출력하는 제1신호 발생부; 상기 센스앰프 인에이블 신호와 상기 검출신호가 활성화 상태에서 뱅크 액티브 신호가 비활성화되면, 그에 동기하여 미리 정해진 제2시간 동안 활성화되는 제2신호를 출력하는 제2신호 발생부; 및 상기 제1신호와 상기 제2신호 중 어느 하나라도 활성화되는 동안 상기 오버드라이브 전압 제어신호를 활성화시켜 출 력하는 출력부;를 포함하여 구성된다.
상기 제1신호 발생부는, 상기 센스앰프 인에이블 신호를 상기 제1시간 동안 지연시키는 지연부; 상기 지연부의 출력을 반전시키는 인버터; 및 상기 센스앰프 인에이블 신호와 상기 인버터의 출력 신호를 낸드결합하여 상기 제1신호를 출력하는 낸드게이트;를 포함하여 구성된다.
상기 제2신호 발생부는 상기 센스앰프 인에이블 신호와 반전된 상기 뱅크 액티브 신호를 낸드결합하는 제1낸드게이트; 상기 제1낸드게이트의 출력 신호와, 상기 제1낸드게이트의 출력 신호를 제3시간 지연시킨 신호를 노아결합하는 노아게이트; 및 상기 노아게이트의 출력 신호와 반전된 상기 검출신호를 낸드결합하여 상기 제2신호를 출력하는 제2낸드게이트;를 포함하여 구성된다.
상기 제3시간은 상기 뱅크 액티브 신호가 비활성화되는 시점에서 상기 센스앰프 인에이블 신호가 비활성화되는 시점까지의 시간 보다 크지 않게 설정됨이 바람직하다.
본 발명의 다른 목적을 달성하기 위한 반도체 메모리 장치는, 액티브 명령에 의해 활성화되는 워드라인에 의해 비트라인과 연결되어 상기 비트라인으로 전하를 분배하는 셀; 상기 비트라인의 전압 차를 감지하여 증폭하는 센스앰프; 및 내부전압을 감지하여 목표전압보다 낮은 경우 프리차지 명령에 의해 상기 워드라인이 비활성화되기 전에 상기 센스앰프를 상기 내부전압보다 높은 레벨의 전압으로 구동하는 센스앰프 제어부;를 포함하여 구성됨을 특징으로 한다.
상기 목표전압은 리프레시 타임을 보장하기 위해 셀 데이터가 도달해야 하는 레벨을 갖는 전압이다.
상기 센스앰프 제어부는, 상기 내부전압이 상기 목표전압보다 낮은 경우 활성화되는 검출신호를 출력하는 전압 검출부; 상기 액티브 명령과 상기 프리차지 명령에 의해 제어되는 뱅크 액티브 신호에 의해 활성화되는 센스앰프 인에이블 신호를 출력하는 센스앰프 인에이블 신호 생성부; 상기 센스앰프 인에이블 신호가 활성화되는 동안 상기 뱅크 액티브 신호와 상기 검출신호에 의해 제어되는 복수의 제어신호를 출력하는 제어신호 발생부; 및 상기 제어신호들에 의하여 오버드라이브 전압과 상기 내부전압을 선택하여 상기 센스앰프로 인가하는 구동신호를 출력하는 센스앰프 구동부;를 포함하여 구성됨을 특징으로 한다.
상기 전압 검출부는, 상기 내부전압을 분배하여 분배전압을 출력하는 전압 분배부; 및 상기 분배전압을 상기 목표전압에 대응되는 기준전압과 비교하여 상기 분배 전압이 상기 기준전압보다 낮은 경우 활성화되는 상기 검출신호를 출력하는 전압 비교부;를 포함하여 구성된다.
상기 뱅크 액티브 신호는 상기 액티브 명령이 인가될 때 활성화되고, 상기 프리차지 명령이 인가될 때 비활성화되며, 상기 센스앰프 인에이블 신호는 상기 뱅크 액티브 신호를 지연시켜 생성됨이 바람직하다.
상기 제어신호 발생부는, 상기 센스앰프 인에이블 신호가 활성화되는 동안, 상기 뱅크 액티브 신호의 활성화에 동기되거나 또는 상기 검출신호가 활성화 상태에서 상기 뱅크 액티브 신호의 비활성화에 동기되어 활성화되는 오버드라이브 전압 제어신호를 생성하는 오버드라이브 전압 제어신호 발생부; 상기 센스앰프 인에이블 신호가 활성화되는 동안, 상기 오버드라이브 전압 제어 신호가 비활성화되면 활성화 상태의 내부전압 제어신호를 생성하는 내부전압 제어신호 발생부; 및 상기 센스앰프 인에이블 신호가 활성화되는 동안 활성화 상태의 접지전압 제어신호를 생성하는 접지전압 제어신호 발생부;를 포함하여 구성된다.
상기 오버드라이브 전압 제어신호 발생부는, 상기 센스앰프 인에이블 신호의 활성화 시점으로부터 미리 정해진 제1시간 동안 활성화되는 제1신호를 출력하는 제1신호 발생부; 상기 센스앰프 인에이블 신호와 상기 검출신호가 활성화 상태에서 뱅크 액티브 신호가 비활성화되면, 그에 동기하여 미리 정해진 제2시간 동안 활성화되는 제2신호를 출력하는 제2신호 발생부; 및 상기 제1신호와 상기 제2신호 중 어느 하나라도 활성화되는 동안 상기 오버드라이브 전압 제어신호를 활성화시켜 출력하는 출력부;를 포함하여 구성됨을 특징으로 한다.
상기 제1신호 발생부는, 상기 센스앰프 인에이블 신호를 상기 제1시간 동안 지연시키는 지연부; 상기 지연부의 출력을 반전시키는 인버터; 및 상기 센스앰프 인에이블 신호와 상기 인버터의 출력 신호를 낸드결합하여 상기 제1신호를 출력하는 낸드게이트;를 포함하여 구성된다.
상기 제2신호 발생부는 상기 센스앰프 인에이블 신호와 반전된 상기 뱅크 액티브 신호를 낸드결합하는 제1낸드게이트; 상기 제1낸드게이트의 출력 신호와, 상기 제1낸드게이트의 출력 신호를 제3시간 지연시킨 신호를 노아결합하는 노아게이트; 및 상기 노아게이트의 출력 신호와 반전된 상기 검출신호를 낸드결합하여 상기 제2신호를 출력하는 제2낸드게이트;를 포함하여 구성된다.
상기 제3시간은 상기 뱅크 액티브 신호가 비활성화되는 시점에서 상기 센스앰프 인에이블 신호가 비활성화되는 시점까지의 시간 보다 크지 않게 설정됨이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 내부전압이 목표전압보다 낮을 경우 센스앰프를 오버드라이브시켜 셀 데이터의 전위를 내부전압 이상으로 상승시켜 저장하는 센스앰프 제어장치 및 이를 포함하는 반도체 메모리 장치에 관하여 개시한다.
도 3을 참조하면, 본 발명의 실시예에 따른 센스앰프 제어장치를 포함하는 반도체 메모리 장치는, 센스앰프(100), 센스앰프 구동부(200), 제어신호 발생부(300), 센스앰프 인에이블 신호 발생부(400) 및 전압 검출부(500)를 포함하여 구성된다.
구체적으로, 도 4를 참조하면, 전압 검출부(500)는 전압 분배부(510)와 전압 비교부(520)를 포함하여 구성되며, 내부전압 VCORE과 리프레시 타임을 보장하기 위해 셀 데이터가 도달해야 하는 목표전압을 비교하여 검출신호 TRIGA를 출력한다.
전압 분배부(510)는 내부전압 VCORE와 접지전압 VSS 사이에 동일한 저항값을 갖는 다수의 저항 R을 직렬로 연결시켜 내부전압 VCORE를 분배하고, 목표전압에 비례하여 설정된 기준전압에 대응하여 기준이 되는 저항과 저항 사이의 노드 ND1에서 분배 전압 VD을 출력한다. 여기서, 저항과 저항 사이의 노드의 전압은 차례로 다음 식에 따른 전압을 갖는다.
Figure 112007034999768-pat00001
여기서, VCORE는 내부전압 레벨이고, N은 저항 R의 개수이며, n은 VCORE를 기준으로 저항 R 사이의 몇 번째 노드인가를 나타낸다.
따라서, 분배전압 VD는 내부전압 VCORE를 저항 R에 의해 분배한 레벨을 갖으므로 내부전압 VCORE에 따라 서로 다른 레벨로 출력되며, 상기 내부전압 VCORE는 예컨데, 외부 전원전압 VEXT의 변화 등 여러 가지 이유로 변동될 수 있다.
전압 비교부(520)는 NMOS 트랜지스터들(N1, N2), PMOS 트랜지스터들(P) 및 인버터(IV1)를 포함하여 구성된다.
NMOS 트랜지스터(N1)는 소스가 외부 전원전압 VEXT에 연결되고, 게이트로 인가되는 분배전압 VD에 의해 제어되어 선택적으로 분배전압 VD 전위를 풀업시킨다.
PMOS 트랜지스터들(P)은 외부 전원전압 VEXT와 출력 노드 ND2 사이에 직렬로 연결되며, 게이트가 접지 전압 VSS에 연결되어 출력 노드 ND2의 전위를 하이 레벨로 초기화시킨다.
NMOS 트랜지스터들(N2)은 출력 노드 ND2와 접지전압 VSS 사이에 직렬로 연결되며, 게이트로 인가되는 분배전압 VD에 의해 제어되어 선택적으로 출력 노드 ND2의 전위를 풀다운시킨다.
인버터(IV1)는 출력 노드 ND2의 신호를 반전 구동하여 검출신호 TRIGA를 출력한다.
여기서, NMOS 트랜지스터들(N1, N2) 및 PMOS 트랜지스터들(P)의 크기를 조절 함으로써 분배전압 VD와 기준전압을 비교할 수 있다.
예컨데, NMOS 트랜지스터(N1)는 분배전압 VD가 기준전압에 도달하면 턴온되도록 문턱 전압의 크기를 설정하고, NMOS 트랜지스터들(N2)은 풀업된 분배전압 VD에 의해 턴온되도록 문턱 전압의 크기를 설정한다. 그리고, PMOS 트랜지스터들(P)은 NMOS 트랜지스터들(N2)이 턴온될 때 출력 노드 ND2의 전위를 풀다운시킬 수 있도록 문턱 전압을 설정한다.
따라서, 전압 비교부(520)는 분배전압 VD가 기준전압보다 높은 경우 NMOS 트랜지스터(N1)를 턴온시켜 분배전압 VD를 풀업시키고, 이에 의해 NMOS 트랜지스터들(N2)이 턴온되어 검출신호 TRIGA는 하이 레벨로 출력된다. 반면, 전압비교부(520)는 분배전압 VD가 기준전압보다 낮은 경우 NMOS 트랜지스터들(N1, N2)이 턴오프되어 검출신호 TRIGA는 로우 레벨로 출력된다.
즉, 전압 검출부(500)는 내부전압 VCORE과 리프레시 타임을 보장하기 위해 셀 데이터가 도달해야 하는 목표전압을 비교하여 내부전압 VCORE가 낮은 경우 로우 레벨로 출력되는 검출신호 TRIGA를 출력한다.
센스앰프 인에이블 신호 발생부(400)는 뱅크 액티브 신호 RACTV를 소정 시간(tD1) 만큼 지연시켜 센스앰프 인에이블 신호 SAEN을 출력한다. 여기서, 뱅크 액티브 신호 RACTV는 명령어 제어부(미도시)에서 출력되는 신호로, 액티브 명령 ACT 입력시 활성화되고 프리차지 명령 PCG 입력시 비활성화되어 해당 뱅크를 활성화시키는 신호이다.
도 5를 참조하면, 제어신호 발생부(300)는 센스앰프 인에이블 신호 SAEN에 의해 제2시간(tD2) 동안 활성화되고, 뱅크 액티브 신호 RACTV 및 검출신호 TRIGA에 의해 선택적으로 제3시간(tD3) 동안 활성화되는 오버드라이브 전압 제어신호 SAP1을 출력하는 오버드라이브 전압 제어신호 발생부(310)와, 센스앰프 인에이블 신호 SAEN이 활성화되는 동안 오버드라이브 전압 제어신호 SAP1를 반전시킨 내부전압 제어신호 SAP2를 출력하는 내부전압 제어신호 발생부(320) 및 센스앰프 인에이블 신호 SAEN에 의해 활성화되어 접지전압 제어신호 SAN을 출력하는 접지전압 제어신호 발생부(330)를 포함하여 구성된다.
여기서, 접지전압 제어신호 SAN은 종래와 동일하게 출력되므로 접지전압 제어신호 SAN을 출력하는 회로에 대한 구체적인 구성 및 동작 설명은 생략한다.
오버드라이브 전압 제어신호 발생부(310)는 센스앰프 인에이블 신호 SAEN에 의해 제2시간(tD2) 동안 활성화되는 출력신호 S_A를 생성하는 제1 신호 발생부(312)와, 센스앰프 인에이블 신호 SAEN와 뱅크 액티브 신호 RACTV 및 검출신호 TRIGA에 의해 선택적으로 제3시간(tD3) 동안 활성화되는 출력신호 S_B를 생성하는 제2 신호 발생부(314), 및 출력신호 S_A, S_B 중 중 어느 하나라도 활성화되는 동안 상기 오버드라이브 전압 제어신호 SAP1를 활성화시켜 출력하는 출력부(316)를 포함하여 구성된다.
구체적으로, 제1 신호 발생부(312)는 센스앰프 인에이블 신호 SAEN을 제2시간 지연시키는 지연부(318)와 지연부(318)의 출력을 반전시키는 인버터(IV2), 및 센스앰프 인에이블 신호 SAEN와 인버터(IV2)의 출력을 낸드결합하여 출력신호 S_A를 출력하는 낸드게이트(NAND1)를 포함하여 구성된다.
제2 신호 발생부(314)는 센스앰프 인에이블 신호 SAEN과 반전된 뱅크 액티브 신호 RACTV를 낸드결합하는 낸드게이트(NAND2)와, 낸드게이트(NAND2)의 출력을 제4시간(tD4) 지연시킨 신호와 낸드게이트(NAND2)의 출력을 노아결합하는 노아게이트(NOR), 및 노아게이트(NOR)의 출력과 반전된 검출신호 TRIGA를 낸드결합하여 출력신호 S_B를 출력하는 낸드게이트(NAND3)를 포함하여 구성된다.
여기서, 인버터(IV3)는 뱅크 액티브 신호 RACTV를 반전시키며, 인버터(IV4)는 검출신호 TRIGA를 반전시킨다. 그리고, 지연부(319)는 낸드게이트(NAND2)의 출력을 제4시간(tD4) 지연시켜 출력하며, 제4시간(tD4)는 센스앰프 인에이블 신호 SAEN을 출력하기 위해 뱅크 액티브 신호 RACTV를 지연시키는 제1시간(tD1) 보다 크지 않게 설정됨이 바람직하다.
출력부(316)는 출력신호 S_A, S_B를 낸드결합하여 오버드라이브 전압 제어신호 SAP1을 출력하는 낸드게이트(NAND4)를 포함하여 구성된다.
내부전압 제어신호 발생부(320)는 센스앰프 인에이블 신호 SAEN와 반전된 오버라이브 전압 제어신호 SAP1를 낸드결합하는 낸드게이트(NAND5)와 낸드게이트(NAND5)의 출력을 반전시켜 내부전압 제어신호 SAP2를 출력하는 인버터(IV6)를 포함하여 구성된다. 여기서, 인버터(IV5)는 오버드라이브 전압 제어신호 SAP1을 반전시켜 출력한다.
도 6을 참조하면, 센스앰프 구동부(200)는 오버드라이브 전압 제어신호 SAP1가 게이트에 인가되어 구동신호 RTO로 오버드라이브 전압 VEXT를 선택적으로 인가하는 NMOS 트랜지스터(N3)와 내부전압 제어신호 SAP2가 게이트에 인가되어 구동신 호 RTO로 내부전압 VCORE를 선택적으로 인가하는 NMOS 트랜지스터(N4) 및 접지전압 제어신호 SAN가 게이트에 인가되어 구동신호 SB로 접지전압 VSS를 선택적으로 인가하는 NMOS 트랜지스터(N6)를 포함하여 구성된다. 여기서, NMOS 트랜지스터(N5)는 비트라인 균등화 신호 BLEQ에 의해 구동신호 RTO, SB를 이퀄라이즈 및 프리차지시킨다.
도 3 내지 도 7을 참조하여, 본 발명에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
전압 검출부(500)는 내부전압 VCORE를 분배하여 분배된 전압 VD와 리프레시 타임을 보장하기 위해 셀 데이터가 도달해야 하는 목표전압에 대응되는 기준전압을 비교하여 분배전압 VD의 전위가 기준전압보다 낮은 경우, 즉 내부전압 VCORE의 전위가 목표전압보다 낮은 경우 로우 레벨로 활성화되어 출력되는 검출신호 TRIGA를 출력한다.
센스앰프 인에이블 신호 발생부(400)는 뱅크 액티브 신호 RACTV를 제1시간(tD1) 만큼 지연시켜 센스앰프 인에이블 신호 SAEN을 출력한다.
제어신호 발생부(300)는 센스앰프 인에이블 신호 SAEN에 의해 제2시간(tD2) 동안 활성화되는 출력신호 S_A와, 센스앰프 인에이블 신호 SAEN과 뱅크 액티브 신호 RACTV 및 검출신호 TRIGA에 의해 선택적으로 제3시간(tD3 = tD1 - tD4) 동안 활성화되는 출력신호 S_B를 통해 오버드라이브 전압 제어신호 SAP1를 출력하며, 센스앰프 인에이블 신호 SAEN가 활성화되는 동안 오버드라이브 전압 제어신호 SAP1와 상반되는 내부전압 제어신호 SAP2를 출력한다. 그리고, 센스앰프 인에이블 신호 SAEN에 대응되어 활성화되는 접지전압 제어신호 SAN을 출력한다.
다시말해, 오버드라이브 전압 제어신호 SAP1은 검출신호 TRIGA가 로우 레벨로 활성화되는 경우, 즉 내부전압 VCORE이 셀 데이터의 목표전압보다 낮은 경우, 프리차지 명령 PCG가 인가된 후 추가적으로 활성화된다.
센스앰프 구동부(200)는 오버드라이브 전압 제어신호 SAP1이 활성화되는 동안 오버드라이브 전압 VEXT을 구동신호 RTO로 인가하고, 내부전압 제어신호 SAP2가 활성화되는 동안 내부전압 VCORE을 구동신호 RTO로 인가한다. 그리고, 접지전압 제어신호 SAN이 활성화되는 동안 접지전압 VSS를 구동신호 SB로 인가한다.
센스앰프(100)는 구동신호 RTO, SB에 의해 비트라인(BL, BLB)에 실린 전위 차를 증폭하여 내부전압 VCORE과 접지전압 VSS로 증폭한다. 이때, 센스앰프(100)는 구동신호 RTO로 오버드라이브 전압 VEXT가 인가되는 동안 오버드라이브를 수행하므로 증폭 초기에 비트라인이 내부전압 VCORE에 도달하는 속도를 개선한다.
또한, 내부전압 VCORE 전위가 낮은 경우 프리차지 명령 PCG 이후 구동신호 RTO로 인가되는 오버드라이브 전압 VEXT에 의해 오버드라이브를 수행함으로 비트라인의 전위는 내부전압 VCORE 보다 높은 레벨로 증폭된다.
따라서, 센스앰프(100)가 비트라인(BL, BLB)의 전위 차를 감지 증폭하는 동안 활성화 상태를 유지하는 해당 워드라인(WL)에 연결된 셀(2)은 내부전압 VCORE 보다 높게 증폭된 비트라인의 전위가 저장된다.
이와 같이, 본 발명은 내부전압 VCORE가 낮아지는 상황에서 센스앰프를 제어하여 셀 데이터의 전압을 상승시킴으로써 추가적인 면적의 소모나, 전압 손실 없이 리프레시 타임을 보장할 수 있게 된다.
따라서, 본 발명에 의하면, 내부전압에 상응하여 선택적으로 오버드라이브를 수행하여 비트라인을 내부전압 이상으로 증폭시키는 센스앰프를 제어하는 센스앰프 제어장치를 제공함으로써 셀 데이터의 전위를 상승시키는 효과가 있다.
또한, 본 발명에 의하면, 상기 센스앰프 제어장치를 포함하는 반도체 메모리 장치는 셀 데이터의 전위를 상승시켜 리프레시 타임을 보장하는 효과가 있다.

Claims (21)

  1. 내부전압이 소정의 목표전압보다 낮으면 활성화되는 검출신호를 출력하는 전압 검출부;
    센스앰프 인에이블 신호가 활성화되는 동안 상기 검출신호와 뱅크 액티브 신호에 의해 제어되는 복수의 제어신호를 출력하는 제어신호 발생부; 및
    상기 제어신호들에 의하여 오버드라이브 전압과 상기 내부전압을 선택하여 센스앰프로 인가하는 센스앰프 구동부;
    를 포함하여 구성됨을 특징으로 하는 센스앰프 제어장치.
  2. 제 1 항에 있어서,
    상기 목표전압은 리프레시 타임을 보장하기 위해 셀 데이터가 도달해야 하는 레벨을 갖는 전압임을 특징으로 하는 센스앰프 제어장치.
  3. 제 1 항에 있어서,
    상기 전압 검출부는,
    상기 내부전압을 분배하여 분배전압을 출력하는 전압 분배부; 및
    상기 분배전압을 상기 목표전압에 대응되는 기준전압과 비교하여 상기 분배전압이 상기 기준전압보다 낮으면 활성화되는 상기 검출신호를 출력하는 전압 비교부;
    를 포함하여 구성됨을 특징으로 하는 센스앰프 제어장치.
  4. 제 1 항에 있어서,
    상기 뱅크 액티브 신호는 액티브 명령이 인가될 때 활성화되고, 프리차지 명령이 인가될 때 비활성화됨을 특징으로 하는 센스앰프 제어장치.
  5. 제 1 항에 있어서,
    상기 센스앰프 인에이블 신호는 상기 뱅크 액티브 신호를 지연시켜 생성됨을 특징으로 하는 센스앰프 제어장치.
  6. 제 1 항에 있어서,
    상기 제어신호 발생부는,
    상기 센스앰프 인에이블 신호가 활성화되는 동안, 상기 뱅크 액티브 신호의 활성화에 동기되거나 또는 상기 검출신호가 활성화 상태에서 상기 뱅크 액티브 신호의 비활성화에 동기되어 활성화되는 오버드라이브 전압 제어신호를 생성하는 오버드라이브 전압 제어신호 발생부;
    상기 센스앰프 인에이블 신호가 활성화되는 동안, 상기 오버드라이브 전압 제어 신호가 비활성화되면 활성화 상태의 내부전압 제어신호를 생성하는 내부전압 제어신호 발생부; 및
    상기 센스앰프 인에이블 신호가 활성화되는 동안 활성화 상태의 접지전압 제 어신호를 생성하는 접지전압 제어신호 발생부;
    를 포함하여 구성됨을 특징으로 하는 센스앰프 제어장치.
  7. 제 6 항에 있어서,
    상기 오버드라이브 전압 제어신호 발생부는
    상기 센스앰프 인에이블 신호의 활성화 시점으로부터 미리 정해진 제1시간 동안 활성화되는 제1신호를 출력하는 제1신호 발생부;
    상기 센스앰프 인에이블 신호와 상기 검출신호가 활성화 상태에서 뱅크 액티브 신호가 비활성화되면, 그에 동기하여 미리 정해진 제2시간 동안 활성화되는 제2신호를 출력하는 제2신호 발생부; 및
    상기 제1신호와 상기 제2신호 중 어느 하나라도 활성화되는 동안 상기 오버드라이브 전압 제어신호를 활성화시켜 출력하는 출력부;
    를 포함하여 구성됨을 특징으로 하는 센스앰프 제어장치.
  8. 제 7 항에 있어서,
    상기 제1신호 발생부는,
    상기 센스앰프 인에이블 신호를 상기 제1시간 동안 지연시키는 지연부;
    상기 지연부의 출력을 반전시키는 인버터; 및
    상기 센스앰프 인에이블 신호와 상기 인버터의 출력 신호를 낸드결합하여 상기 제1신호를 출력하는 낸드게이트;
    를 포함하여 구성됨을 특징으로 하는 센스앰프 제어장치.
  9. 제 7 항에 있어서,
    상기 제2신호 발생부는
    상기 센스앰프 인에이블 신호와 반전된 상기 뱅크 액티브 신호를 낸드결합하는 제1낸드게이트;
    상기 제1낸드게이트의 출력 신호와, 상기 제1낸드게이트의 출력 신호를 제3시간 지연시킨 신호를 노아결합하는 노아게이트; 및
    상기 노아게이트의 출력 신호와 반전된 상기 검출신호를 낸드결합하여 상기 제2신호를 출력하는 제2낸드게이트;
    를 포함하여 구성됨을 특징으로 하는 센스앰프 제어장치.
  10. 제 9 항에 있어서,
    상기 제3시간은 상기 뱅크 액티브 신호가 비활성화되는 시점에서 상기 센스앰프 인에이블 신호가 비활성화되는 시점까지의 시간 보다 크지 않게 설정됨을 특징으로 하는 센스앰프 제어장치.
  11. 액티브 명령에 의해 활성화되는 워드라인에 의해 비트라인과 연결되어 상기 비트라인으로 전하를 분배하는 셀;
    상기 비트라인의 전압 차를 감지하여 증폭하는 센스앰프; 및
    내부전압을 감지하여 목표전압보다 낮은 경우 프리차지 명령에 의해 상기 워드라인이 비활성화되기 전에 상기 센스앰프를 상기 내부전압보다 높은 레벨의 전압으로 구동하는 센스앰프 제어부;
    를 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 목표전압은 리프레시 타임을 보장하기 위해 셀 데이터가 도달해야 하는 레벨을 갖는 전압임을 특징으로 하는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 센스앰프 제어부는,
    상기 내부전압이 상기 목표전압보다 낮은 경우 활성화되는 검출신호를 출력하는 전압 검출부;
    상기 액티브 명령과 상기 프리차지 명령에 의해 제어되는 뱅크 액티브 신호에 의해 활성화되는 센스앰프 인에이블 신호를 출력하는 센스앰프 인에이블 신호 생성부;
    상기 센스앰프 인에이블 신호가 활성화되는 동안 상기 뱅크 액티브 신호와 상기 검출신호에 의해 제어되는 복수의 제어신호를 출력하는 제어신호 발생부; 및
    상기 제어신호들에 의하여 오버드라이브 전압과 상기 내부전압을 선택하여 상기 센스앰프로 인가하는 구동신호를 출력하는 센스앰프 구동부;
    를 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 전압 검출부는,
    상기 내부전압을 분배하여 분배전압을 출력하는 전압 분배부; 및
    상기 분배전압을 상기 목표전압에 대응되는 기준전압과 비교하여 상기 분배 전압이 상기 기준전압보다 낮은 경우 활성화되는 상기 검출신호를 출력하는 전압 비교부;
    를 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 뱅크 액티브 신호는 상기 액티브 명령이 인가될 때 활성화되고, 상기 프리차지 명령이 인가될 때 비활성화됨을 특징으로 하는 반도체 메모리 장치.
  16. 제 13 항에 있어서,
    상기 센스앰프 인에이블 신호는 상기 뱅크 액티브 신호를 지연시켜 생성됨을 특징으로 하는 반도체 메모리 장치.
  17. 제 13 항에 있어서,
    상기 제어신호 발생부는,
    상기 센스앰프 인에이블 신호가 활성화되는 동안, 상기 뱅크 액티브 신호의 활성화에 동기되거나 또는 상기 검출신호가 활성화 상태에서 상기 뱅크 액티브 신호의 비활성화에 동기되어 활성화되는 오버드라이브 전압 제어신호를 생성하는 오버드라이브 전압 제어신호 발생부;
    상기 센스앰프 인에이블 신호가 활성화되는 동안, 상기 오버드라이브 전압 제어 신호가 비활성화되면 활성화 상태의 내부전압 제어신호를 생성하는 내부전압 제어신호 발생부; 및
    상기 센스앰프 인에이블 신호가 활성화되는 동안 활성화 상태의 접지전압 제어신호를 생성하는 접지전압 제어신호 발생부;
    를 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 오버드라이브 전압 제어신호 발생부는
    상기 센스앰프 인에이블 신호의 활성화 시점으로부터 미리 정해진 제1시간 동안 활성화되는 제1신호를 출력하는 제1신호 발생부;
    상기 센스앰프 인에이블 신호와 상기 검출신호가 활성화 상태에서 뱅크 액티브 신호가 비활성화되면, 그에 동기하여 미리 정해진 제2시간 동안 활성화되는 제2신호를 출력하는 제2신호 발생부; 및
    상기 제1신호와 상기 제2신호 중 어느 하나라도 활성화되는 동안 상기 오버드라이브 전압 제어신호를 활성화시켜 출력하는 출력부;
    를 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제1신호 발생부는,
    상기 센스앰프 인에이블 신호를 상기 제1시간 동안 지연시키는 지연부;
    상기 지연부의 출력을 반전시키는 인버터; 및
    상기 센스앰프 인에이블 신호와 상기 인버터의 출력 신호를 낸드결합하여 상기 제1신호를 출력하는 낸드게이트;
    를 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치.
  20. 제 18 항에 있어서,
    상기 제2신호 발생부는
    상기 센스앰프 인에이블 신호와 반전된 상기 뱅크 액티브 신호를 낸드결합하는 제1낸드게이트;
    상기 제1낸드게이트의 출력 신호와, 상기 제1낸드게이트의 출력 신호를 제3시간 지연시킨 신호를 노아결합하는 노아게이트; 및
    상기 노아게이트의 출력 신호와 반전된 상기 검출신호를 낸드결합하여 상기 제2신호를 출력하는 제2낸드게이트;
    를 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 제3시간은 상기 뱅크 액티브 신호가 비활성화되는 시점에서 상기 센스앰프 인에이블 신호가 비활성화되는 시점까지의 시간 보다 크지 않게 설정됨을 특징으로 하는 반도체 메모리 장치.
KR1020070045947A 2007-05-11 2007-05-11 센스앰프 제어장치를 포함하는 반도체 메모리 장치 KR100855275B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070045947A KR100855275B1 (ko) 2007-05-11 2007-05-11 센스앰프 제어장치를 포함하는 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070045947A KR100855275B1 (ko) 2007-05-11 2007-05-11 센스앰프 제어장치를 포함하는 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR100855275B1 true KR100855275B1 (ko) 2008-09-01

Family

ID=40022085

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070045947A KR100855275B1 (ko) 2007-05-11 2007-05-11 센스앰프 제어장치를 포함하는 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR100855275B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118038949A (zh) * 2024-04-12 2024-05-14 浙江力积存储科技有限公司 一种在存储器刷新过程中节省能耗的装置及方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000077268A (ko) * 1999-05-18 2000-12-26 아끼구사 나오유끼 메모리 장치
KR20020049808A (ko) * 2000-12-20 2002-06-26 박종섭 반도체 메모리 장치의 내부 전원 전압 드라이버
KR100562662B1 (ko) 2005-03-14 2006-03-20 주식회사 하이닉스반도체 반도체 기억 소자의 저전압용 센스 앰프 및 그의 구동 방법
KR100738959B1 (ko) 2006-02-09 2007-07-12 주식회사 하이닉스반도체 반도체 메모리 장치의 센스 앰프 전원 공급 회로 및 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000077268A (ko) * 1999-05-18 2000-12-26 아끼구사 나오유끼 메모리 장치
KR20020049808A (ko) * 2000-12-20 2002-06-26 박종섭 반도체 메모리 장치의 내부 전원 전압 드라이버
KR100562662B1 (ko) 2005-03-14 2006-03-20 주식회사 하이닉스반도체 반도체 기억 소자의 저전압용 센스 앰프 및 그의 구동 방법
KR100738959B1 (ko) 2006-02-09 2007-07-12 주식회사 하이닉스반도체 반도체 메모리 장치의 센스 앰프 전원 공급 회로 및 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118038949A (zh) * 2024-04-12 2024-05-14 浙江力积存储科技有限公司 一种在存储器刷新过程中节省能耗的装置及方法

Similar Documents

Publication Publication Date Title
KR100541367B1 (ko) 오버드라이빙 구조를 가진 반도체 메모리 소자
KR100757926B1 (ko) 반도체 메모리 장치의 센스 앰프 제어 회로 및 방법
US7450448B2 (en) Semiconductor memory device
US8339872B2 (en) Semiconductor memory apparatus and method of driving bit-line sense amplifier
US7813200B2 (en) Sense amplifier control circuit for semiconductor memory device and method for controlling sense amplifier control circuit
US9478265B2 (en) Semiconductor memory device
US9886995B2 (en) Semiconductor device and driving method thereof
KR100845776B1 (ko) 반도체 메모리 장치의 센스앰프 제어회로 및 방법
KR20110066512A (ko) 반도체 메모리 소자 및 그 구동방법
KR100825026B1 (ko) 오버드라이빙 펄스발생기 및 이를 포함하는 메모리 장치
KR20150137250A (ko) 반도체 장치 및 이를 포함하는 반도체 시스템
KR20100052885A (ko) 반도체 메모리 장치
KR20060018972A (ko) 비트 라인 감지 증폭기 제어 회로
US7042781B2 (en) Semiconductor memory device for reducing write recovery time
US7864599B2 (en) Device and method generating internal voltage in semiconductor memory device
KR20160148346A (ko) 센스앰프 구동 장치 및 이를 포함하는 반도체 장치
US10134465B2 (en) Semiconductor memory device and operating method thereof
KR100780633B1 (ko) 반도체 메모리 소자의 오버 드라이버 제어신호 생성회로
KR100855275B1 (ko) 센스앰프 제어장치를 포함하는 반도체 메모리 장치
US7813191B2 (en) Semiconductor memory device overdriving for predetermined period and bitline sense amplifying method of the same
US7573777B2 (en) Over driver control signal generator in semiconductor memory device
KR20100032113A (ko) 반도체 메모리 장치 및 이 장치의 센스 앰프 제어 방법
KR20030048291A (ko) 반도체기억장치내 감지 증폭기의 오버 드라이빙 제어회로및 방법
KR20190063885A (ko) 반도체 메모리 장치
KR20110060416A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee