KR100738959B1 - 반도체 메모리 장치의 센스 앰프 전원 공급 회로 및 방법 - Google Patents
반도체 메모리 장치의 센스 앰프 전원 공급 회로 및 방법 Download PDFInfo
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Abstract
본 발명의 반도체 메모리 장치의 센스 앰프 전원 공급 회로는 리프레쉬 신호의 입력에 대응하여 전원 보상을 지시하는 보상 제어 신호를 생성하여 출력하는 보상 제어 수단, 상기 보상 제어 신호의 입력에 대응하여 제 1 전압을 제 2 전압이 인가되는 보상 전압 입력 노드에 공급하는 전원 보상 수단 및 제 1 전원 제어 신호가 인에이블 되면 상기 제 1 전압을 센스 앰프 드라이버에 공급하여 오버드라이브 동작을 지원하고, 제 2 전원 제어 신호가 인에이블 되면 상기 보상 전압 입력 노드의 전압을 상기 센스 앰프 드라이버에 공급하는 전원 공급 수단을 포함하는 것을 특징으로 한다.
반도체 메모리 장치, 리프레쉬, 오버드라이브
Description
도 1은 종래의 기술에 따른 반도체 메모리 장치의 센스 앰프 전원 공급 회로의 구성을 나타낸 블록도,
도 2는 본 발명에 따른 반도체 메모리 장치의 센스 앰프 전원 공급 회로의 구성을 나타낸 블록도,
도 3은 도 2에 도시한 전원 공급 제어 수단의 상세 구성을 나타낸 회로도,
도 4는 도 2에 도시한 전원 공급 수단의 상세 구성을 나타낸 회로도,
도 5는 도 2에 도시한 보상 제어 수단의 상세 구성을 나타낸 회로도,
도 6은 도 2에 도시한 전원 보상 수단의 상세 구성을 나타낸 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 전원 공급 제어 수단 20 : 전원 공급 수단
30 : 센스 앰프 드라이버 40 : 보상 제어 수단
50 : 전원 보상 수단 60 : 보상 전원 공급 수단
본 발명은 반도체 메모리 장치의 센스 앰프 전원 공급 회로 및 방법에 관한 것으로, 보다 상세하게는 리프레쉬 동작시 센스 앰프 드라이버의 구동력을 향상시키는 반도체 메모리 장치의 센스 앰프 전원 공급 회로 및 방법에 관한 것이다.
일반적으로 DRAM(Dynamic Random Access Memory)의 메모리 셀은 하나의 트랜지스터와 하나의 캐패시터로 이루어지며, 트랜지스터의 게이트 단자에 접속되는 워드라인에 의해 메모리 셀이 선택되고, 트랜지스터의 드레인 단자에 접속된 캐패시터로부터 트랜지스터의 소스 단자에 인가되는 전압을 증폭함으로써 센싱 과정이 이루어진다. 이 때 DRAM은 보다 빠르게 센싱 동작하여 비트라인에 목표한 레벨의 전압이 형성되도록 하기 위해 오버드라이브 동작을 실시한다. 즉 비트라인이 코어 전압(Vcore) 레벨로 상승할 때 일시적으로 외부 공급전원(VDD)을 비트라인에 공급함으로써 비트라인이 보다 빨리 코어 전압(Vcore)을 형성하게 되는 것이다.
DRAM의 비트라인 센싱은 데이터의 입출력 동작 외에 리프레쉬 동작 때에도 실시된다. 그러나 리프레쉬 동작 때에는 외부 공급전원(VDD)이 비트라인에 공급되는 것을 차단하여 전류 손실을 감소시킨다. 이와 같이 센스 앰프에서 실시되는 비트라인 센싱 동작을 제어하여 선별적으로 전원을 공급하는 동작은 센스 앰프 전원 공급 회로에서 수행되어 왔다.
이하, 종래의 기술에 따른 센스 앰프 전원 공급 회로를 도 1을 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 센스 앰프 전원 공급 회로의 구성을 나타낸 블록도이다.
도시한 센스 앰프 전원 공급 회로는 반도체 메모리 장치의 리프레쉬 동작을 지시하는 리프레쉬 신호(ref) 및 센스 앰프의 비트라인 센싱 동작을 지시하는 액티브 신호(act)의 입력에 대응하여 제 1 전원 제어 신호(vsc_1) 또는 제 2 전원 제어 신호(vsc_2)를 선택적으로 출력하는 전원 공급 제어 수단(10), 상기 제 1 전원 제어 신호(vsc_1) 또는 상기 제 2 전원 제어 신호(vsc_2)의 입력에 대응하여 외부 공급전원(VDD) 또는 코어 전압(Vcore)을 선택적으로 출력하는 전원 공급 수단(20) 및 상기 전원 공급 수단(20)으로부터 공급되는 상기 외부 공급전원(VDD) 또는 상기 코어 전압(Vcore)을 구동하여 센스 앰프에 공급하는 센스 앰프 드라이버(30)로 구성된다.
상기 반도체 메모리 장치가 리프레쉬 동작을 실시하지 않은 경우에는 상기 리프레쉬 신호(ref)가 디스에이블 된다. 이 때 상기 액티브 신호(act)가 인에이블 되면 상기 전원 공급 제어 수단(10)으로부터 소정 시간 동안 상기 제 1 전원 제어 신호(vsc_1)가 인에이블 되어 출력된다. 이후 상기 소정 시간이 지나면 상기 제 1 전원 제어 신호(vsc_1)는 디스에이블 되고 상기 제 2 전원 제어 신호(vsc_2)가 인에이블 된다. 상기 액티브 신호(act)가 디스에이블 되면 상기 제 2 전원 제어 신호(vsc_2)는 디스에이블 된다.
반면에 상기 반도체 메모리 장치가 리프레쉬 동작을 실시하는 경우에는 상기 리프레쉬 신호(ref)가 인에이블 된다. 이 때 상기 액티브 신호(act)가 인에이블 되 면 상기 전원 공급 제어 수단(10)으로부터 상기 제 2 전원 제어 신호(vsc_2)가 인에이블 되어 출력된다. 이후 상기 액티브 신호(act)가 디스에이블 되면 상기 제 2 전원 제어 신호(vsc_2) 또한 디스에이블 된다.
상기 전원 공급 수단(20)은 상기 제 1 전원 제어 신호(vsc_1)가 인에이블 되어 입력되면 상기 외부 공급전원(VDD)을 상기 센스 앰프 드라이버(30)에 공급하고, 상기 제 2 전원 제어 신호(vsc_2)가 인에이블 되어 입력되면 상기 코어 전압(Vcore)을 상기 센스 앰프 드라이버(30)에 공급한다.
이후 상기 센스 앰프 드라이버(30)는 상기 외부 공급전원(VDD) 또는 상기 코어 전압(Vcore)을 상기 센스 앰프에 공급하는 역할을 수행한다.
이와 같이, 종래에는 반도체 메모리 장치의 노멀 동작시 액티브 동작이 실시되어 오버드라이브 동작이 수행될 때에는 센스 앰프 드라이버에 외부 공급전원(VDD)을 공급하여 효율적으로 비트라인을 센싱하고, 리프레쉬 동작시 액티브 동작이 실시되면 센스 앰프 드라이버에 코어 전압(Vcore)을 공급하여 전력 손실을 감소시키는 방법을 사용하였다. 그러나 리프레쉬 동작시 복수 개의 메모리 뱅크에서 코어 전압(Vcore)을 사용하게 됨으로 인해 비트라인 센싱의 구동력이 떨어져 비트라인이 코어 전압(Vcore) 레벨로 소정 시간 내에 도달하지 못하게 되는 오동작이 발생하는 등의 부작용이 있었다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 리프레쉬 동작시 액티브 동작이 실시된 경우 오버드라이브 동작을 실시하지 않음으로 인한 전 류 손실 감소 효과는 유지하면서 센스 앰프에 공급되는 전압을 소정 레벨 상승시켜 센스 앰프 드라이버의 구동력을 향상시키는 반도체 메모리 장치의 센스 앰프 전원 공급 회로 및 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 센스 앰프 전원 공급 회로는, 리프레쉬 신호의 입력에 대응하여 전원 보상을 지시하는 보상 제어 신호를 생성하여 출력하는 보상 제어 수단; 상기 보상 제어 신호의 입력에 대응하여 제 1 전압을 제 2 전압이 인가되는 보상 전압 입력 노드에 공급하는 전원 보상 수단; 및 제 1 전원 제어 신호가 인에이블 되면 상기 제 1 전압을 센스 앰프 드라이버에 공급하여 오버드라이브 동작을 지원하고, 제 2 전원 제어 신호가 인에이블 되면 상기 보상 전압 입력 노드의 전압을 상기 센스 앰프 드라이버에 공급하는 전원 공급 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 반도체 메모리 장치의 센스 앰프 전원 공급 회로는, 리프레쉬 신호의 입력에 대응하여 제 1 전압을 제 2 전압이 인가되는 보상 전압 입력 노드에 공급하는 보상 전원 공급 수단; 및 제 1 전원 제어 신호가 인에이블 되면 상기 제 1 전압을 센스 앰프 드라이버에 공급하여 오버드라이브 동작을 지원하고, 제 2 전원 제어 신호가 인에이블 되면 상기 보상 전압 입력 노드의 전압을 상기 센스 앰프 드라이버에 공급하는 전원 공급 수단;을 포함하는 것을 특징으로 한다.
그리고 본 발명의 반도체 메모리 장치의 센스 앰프 전원 공급 방법은, 리프레쉬 동작의 시작 여부를 판별하여 리프레쉬 동작이 시작되면 센스 앰프의 비트라인 센싱 동작시 센스 앰프 드라이버에 공급되는 코어 전압(Vcore)의 공급 라인에 소정 시간 동안 외부 공급전원(VDD)을 인가하여 센스 앰프의 구동 전압의 레벨을 상승시키는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 메모리 장치의 센스 앰프 전원 공급 회로의 구성을 나타낸 블록도로서, 센스 앰프 드라이버에 공급되는 두 전원이 외부 공급전원(VDD)과 코어 전압(Vcore)인 것을 예로 들어 나타낸 것이다.
반도체 메모리 장치의 리프레쉬 동작을 지시하는 리프레쉬 신호(ref) 및 센스 앰프의 비트라인 센싱 동작을 지시하는 액티브 신호(act)의 입력에 대응하여 제 1 전원 제어 신호(vsc_1) 또는 제 2 전원 제어 신호(vsc_2)를 선택적으로 출력하는 전원 공급 제어 수단(10), 상기 제 1 전원 제어 신호(vsc_1) 또는 상기 제 2 전원 제어 신호(vsc_2)의 입력에 대응하여 상기 외부 공급전원(VDD) 또는 보상 전압 제어 노드(Ncvi)의 전압을 선택적으로 출력하는 전원 공급 수단(20), 상기 전원 공급 수단(20)으로부터 공급되는 전압을 구동하여 센스 앰프에 공급하는 센스 앰프 드라이버(30) 및 상기 리프레쉬 신호(ref)의 입력에 대응하여 상기 외부 공급전원(VDD)을 상기 보상 전압 입력 노드(Nvci)에 공급하는 보상 전원 공급 수단(60)으로 구성된다.
이 때 상기 보상 전원 공급 수단(60)은 상기 리프레쉬 신호(ref)의 입력에 대응하여 전원 보상을 지시하는 보상 제어 신호(cpc)를 생성하여 출력하는 보상 제어 수단(40) 및 상기 보상 제어 신호(cpc)의 입력에 대응하여 상기 보상 전압 입력 노드(Ncvi)에 상기 외부 공급전원(VDD)을 공급하는 전원 보상 수단(50)으로 구성된 다.
상기 반도체 메모리 장치가 리프레쉬 동작을 실시하지 않은 경우에는 상기 리프레쉬 신호(ref)가 디스에이블 된다. 이 때 상기 액티브 신호(act)가 인에이블 되면 상기 전원 공급 제어 수단(10)으로부터 소정 시간 동안 상기 제 1 전원 제어 신호(vsc_1)가 인에이블 되어 출력된다. 이후 상기 소정 시간이 지나면 상기 제 1 전원 제어 신호(vsc_1)는 디스에이블 되고 상기 제 2 전원 제어 신호(vsc_2)가 인에이블 된다. 상기 액티브 신호(act)가 디스에이블 되면 상기 제 2 전원 제어 신호(vsc_2)는 디스에이블 된다.
상기 전원 공급 수단(20)은 상기 제 1 전원 제어 신호(vsc_1)가 인에이블 되어 입력되면 상기 외부 공급전원(VDD)을 상기 센스 앰프 드라이버(30)에 공급하고, 상기 제 2 전원 제어 신호(vsc_2)가 인에이블 되어 입력되면 상기 보상 전압 입력 노드(Ncvi)의 전압을 상기 센스 앰프 드라이버(30)에 공급한다.
그러나 상기 반도체 메모리 장치가 리프레쉬 동작을 실시하는 경우에는 상기 리프레쉬 신호(ref)가 인에이블 된다. 이에 따라 상기 보상 제어 수단(40)은 보상 제어 신호(cpc)를 생성하여 출력한다. 상기 전원 보상 수단(50)은 상기 보상 제어 신호(cpc)가 인에이블 되면 상기 보상 전압 입력 노드(Ncvi)에 상기 외부 공급전원(VDD)을 공급한다. 이 때 상기 보상 전압 입력 노드(Ncvi)에 인가되는 전압은 상기 외부 공급전원(VDD) 레벨과 상기 코어 전압(Vcore) 레벨 사이의 레벨을 갖는다. 이후 상기 액티브 신호(act)가 인에이블 되면 상기 전원 공급 제어 수단(10)으로부터 상기 제 2 전원 제어 신호(vsc_2)가 인에이블 되어 출력된다. 따라서 상기 전원 공 급 수단(20)으로부터 상기 센스 앰프 드라이버(30)에 상기 보상 전압 입력 노드(Ncvi)의 전압이 전달된다. 이후 상기 액티브 신호(act)가 디스에이블 되면 상기 제 2 전원 제어 신호(vsc_2) 또한 디스에이블 되어 상기 전원 공급 수단(20)으로부터 상기 센스 앰프 드라이버(30)에 더 이상 전원이 공급되지 않는다. 상기 센스 앰프 드라이버(30)에 상기 보상 전원 입력 노드(Ncvi)의 전압이 공급되는 시간은 상기 보상 제어 수단(40)이 생성하는 상기 보상 제어 신호(cpc)의 인에이블 시간이 결정한다.
이후 상기 센스 앰프 드라이버(30)는 상기 외부 공급전원(VDD) 또는 상기 코어 전압(Vcore)을 상기 센스 앰프에 공급하는 역할을 수행한다.
도 3은 도 2에 도시한 전원 공급 제어 수단의 상세 구성을 나타낸 회로도이다.
상기 전원 공급 제어 수단(10)은 도시한 바와 같이, 상기 액티브 신호(act)를 반전 및 지연시키는 제 1 반전 지연기(12), 상기 액티브 신호(act)와 상기 제 1 반전 지연기(12)의 출력 신호를 입력으로 하는 제 1 낸드게이트(NAG1), 상기 제 1 낸드게이트의 출력 신호를 반전시켜 상기 제 1 전원 제어 신호(vsc_1)를 생성하는 제 1 인버터(IV1), 상기 리프레쉬 신호가 디스에이블 되면 상기 제 1 전원 제어 신호(vsc_1)를 출력하는 제 1 패스게이트(PG1), 상기 리프레쉬 신호(ref)가 인에이블 되면 상기 액티브 신호(act)를 노드 1(N1)에 전달하는 제 2 패스게이트(PG2), 상기 리프레쉬 신호(ref)가 디스에이블 되면 상기 제 1 낸드게이트(NAG1)의 출력 신호를 상기 노드 1(N1)에 전달하는 제 3 패스게이트(PG3), 상기 노드 1(N1)에 전달되는 신호와 상기 액티브 신호(act)를 입력으로 하는 제 2 낸드게이트(NAG2) 및 상기 제 2 낸드게이트(NAG2)의 출력 신호를 반전시켜 상기 제 2 전원 제어 신호(vsc_1)로 출력하는 제 2 인버터(IV2)로 구성된다.
상기 액티브 신호(act)가 디스에이블 되면 상기 제 1 및 제 2 인버터(IV1, IV2)에서 출력되는 상기 제 1 및 제 2 전원 제어 신호(vsc_1, vsc_2)는 디스에이블 된다. 그러나 상기 액티브 신호(act)가 인에이블 되면 상기 제 1 및 제 2 전원 제어 신호(vsc_1, vsc_2)는 상기 리프레쉬 신호(ref)의 영향을 받아 인에이블 여부가 결정된다.
상기 리프레쉬 신호(ref)와 상기 액티브 신호(act)가 동시에 인에이블 되면 상기 제 1 패스게이트(PG1)가 턴 오프 된다. 따라서 상기 제 1 전원 제어 신호(vsc_1)는 디스에이블 된다. 이 때 상기 제 2 낸드게이트(NAG_2)에 입력되는 두 신호는 모두 상기 액티브 신호(act)이다. 따라서 상기 제 2 전원 제어 신호(vsc_2)는 인에이블 된다.
반면에 상기 리프레쉬 신호(ref)의 디스에이블시 상기 액티브 신호(act)가 인에이블 되면 상기 제 1 패스게이트(PG1)는 턴 온 되며 소정 시간 동안 인에이블 된 상기 제 1 전원 제어 신호(vsc_1)가 출력된다. 이 때 상기 소정 시간은 상기 제 1 반전 지연기(12)가 상기 액티브 신호(act)에 부여하는 지연 시간에 의해 결정된다. 상기 소정 시간 동안 상기 제 2 전원 제어 신호(vsc_2)는 디스에이블 된다. 그러나 상기 소정 시간 이후에는 상기 제 1 전원 제어 신호(vsc_1)는 디스에이블 되고 상기 제 2 전원 제어 신호(vsc_2)는 인에이블 된다. 즉 상기 제 1 전원 제어 신 호(vsc_1)의 인에이블 구간에 의해 센스 앰프의 비트라인 센싱 동작의 오버드라이브 구간이 설정되는 것이다.
도 4는 도 2에 도시한 전원 공급 수단의 상세 구성을 나타낸 회로도이다.
상기 전원 공급 수단(20)은 게이트 단에 상기 제 1 전원 제어 신호(vsc_1)가 입력되고 드레인 단에 상기 외부 공급전원(VDD)이 인가되며 소스 단이 출력 노드(Nout)와 연결되는 제 1 트랜지스터(TR1) 및 게이트 단에 상기 제 2 전원 제어 신호(vsc_2)가 입력되고 드레인 단이 상기 보상 전압 입력 노드(Ncvi)와 연결되며 소스 단이 상기 출력 노드(Nout)와 연결되는 제 2 트랜지스터(TR2)로 구성된다.
상기 제 1 전원 제어 신호(vsc_1)와 상기 제 2 전원 제어 신호(vsc_2)는 동시에 인에이블 되지 않는다. 먼저 상기 제 1 전원 제어 신호(vsc_1)가 인에이블 되면 상기 제 1 트랜지스터(TR1)는 턴 온(turn on) 되고 상기 제 2 트랜지스터(TR2)는 턴 오프(turn off) 되므로 상기 출력 노드(Nout)에는 상기 외부 공급전원(VDD)이 전달되어 인가된다. 마찬가지로 상기 제 2 전원 제어 신호(vsc_2)가 인에이블 되면 상기 제 2 트랜지스터(TR2)는 턴 온 되고 상기 제 1 트랜지스터(TR1)는 턴 오프 되므로 상기 출력 노드(Nout)에는 상기 보상 전압 입력 노드(Ncvi)의 전압이 전달되어 인가된다. 상기 출력 노드(Nout)에 인가되는 전압은 전원 공급 라인을 통해 상기 센스 앰프 드라이버(30)에 공급되어 비트라인 센싱 동작에 사용된다.
도 5는 도 3에 도시한 보상 제어 수단의 상세 구성을 나타낸 회로도이다.
상기 보상 제어 수단(40)은 상기 리프레쉬 신호(ref)를 반전 및 지연시키는 제 2 반전 지연기(42), 상기 리프레쉬 신호(ref)와 상기 제 2 반전 지연기(42)에서 출력되는 신호를 입력 받는 제 3 낸드게이트(NAG3) 및 상기 제 3 낸드게이트(NAG3)의 출력 신호를 반전시켜 상기 보상 제어 신호(cpc)로 출력하는 제 3 인버터(IV3)로 구성된다.
상기 보상 제어 신호(cpc)는 상기 리프레쉬 신호(ref)가 인에이블 되기 시작하는 시점에 인에이블 되기 시작하여 소정 시간 후 디스에이블 되는 신호이다. 이 때 상기 보상 제어 신호(cpc)의 인에이블 구간은 상기 제 2 반전 지연기(42)가 부여하는 지연 시간에 의해 결정된다.
도 6은 도 3에 도시한 전원 보상 수단의 상세 구성을 나타낸 회로도이다.
상기 전원 보상 수단(50)은 게이트 단에 상기 보상 제어 신호(cpc)가 입력되고 드레인 단에 상기 외부 공급전원(VDD)이 인가되며 소스 단이 상기 보상 전압 입력 노드(Ncvi)와 연결되는 제 3 트랜지스터(TR3)로 구성된다.
상기 보상 제어 신호(cpc)가 인에이블 된 구간 동안에는 상기 외부 공급전원(VDD)이 상기 전원 공급 수단(20)의 상기 보상 전압 입력 노드(Ncvi)에 공급된다. 그러나 상기 보상 제어 신호(cpc)가 디스에이블 되면 상기 제 3 트랜지스터(TR3)는 상기 전원 공급 수단(20)의 상기 보상 전압 입력 노드(Ncvi)로의 상기 외부 공급전원(VDD)의 공급을 차단한다.
상술한 바와 같이, 반도체 메모리 장치의 리프레쉬 동작시 센스 앰프를 구동하는 센스 앰프 드라이버에 공급되는 전원을 상승시킴으로써 복수 개의 메모리 뱅크에서 코어 전압(Vcore)을 사용하게 됨으로 인해 비트라인 센싱의 구동력이 떨어지는 부작용을 극복할 수 있게 되었다. 이처럼 리프레쉬 동작시 상기 보상 제어 신 호(cpc)를 발생시켜 센스 앰프 드라이버에 공급되는 코어 전압(Vcore)의 하강을 보상하면 비트라인이 코어 전압(Vcore) 레벨로 소정 시간 내에 충분히 도달할 수 있게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치의 센스 앰프 전원 공급 회로 및 방법은 리프레쉬 동작시 액티브 동작이 실시된 경우 오버드라이브 동작을 실시하지 않음으로 인한 전류 손실 감소 효과는 유지하면서 센스 앰프에 공급되는 전압을 소정 레벨 상승시켜 센스 앰프 드라이버의 구동력을 향상시키는 효과가 있다.
Claims (14)
- 리프레쉬 신호의 입력에 대응하여 전원 보상을 지시하는 보상 제어 신호를 생성하여 출력하는 보상 제어 수단;상기 보상 제어 신호의 입력에 대응하여 제 1 전압을 제 2 전압이 인가되는 보상 전압 입력 노드에 공급하는 전원 보상 수단; 및제 1 전원 제어 신호가 인에이블 되면 상기 제 1 전압을 센스 앰프 드라이버에 공급하여 오버드라이브 동작을 지원하고, 제 2 전원 제어 신호가 인에이블 되면 상기 보상 전압 입력 노드의 전압을 상기 센스 앰프 드라이버에 공급하는 전원 공급 수단;을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 전원 공급 회로.
- 제 1 항에 있어서,상기 전원 공급 수단은,게이트 단에 상기 제 1 전원 제어 신호가 입력되고 드레인 단에 상기 제 1 전압이 인가되며 소스 단이 출력 노드와 연결되는 제 1 트랜지스터; 및게이트 단에 상기 제 2 전원 제어 신호가 입력되고 드레인 단이 상기 보상 전압 입력 노드와 연결되며 소스 단이 상기 출력 노드와 연결되는 제 2 트랜지스터;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 전원 공급 회로.
- 제 1 항에 있어서,상기 보상 제어 수단은,상기 리프레쉬 신호를 반전 및 지연시키는 반전 지연기; 및상기 리프레쉬 신호와 상기 반전 지연기에서 출력되는 신호를 입력 받아 상기 보상 제어 신호를 생성하는 낸드게이트;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 전원 공급 회로.
- 제 1 항에 있어서,상기 전원 보상 수단은 게이트 단에 상기 보상 제어 신호가 입력되고 드레인 단에 상기 제 1 전압이 인가되며 소스 단이 보상 전압 입력 노드와 연결되는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 전원 공급 회로.
- 리프레쉬 신호의 입력에 대응하여 제 1 전압을 제 2 전압이 인가되는 보상 전압 입력 노드에 공급하는 보상 전원 공급 수단; 및제 1 전원 제어 신호가 인에이블 되면 상기 제 1 전압을 센스 앰프 드라이버에 공급하여 오버드라이브 동작을 지원하고, 제 2 전원 제어 신호가 인에이블 되면 상기 보상 전압 입력 노드의 전압을 상기 센스 앰프 드라이버에 공급하는 전원 공급 수단;을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 전원 공급 회로.
- 제 5 항에 있어서,상기 전원 공급 수단은,게이트 단에 상기 제 1 전원 제어 신호가 입력되고 드레인 단에 상기 제 1 전압이 인가되며 소스 단이 출력 노드와 연결되는 제 1 트랜지스터; 및게이트 단에 상기 제 2 전원 제어 신호가 입력되고 드레인 단이 상기 보상 전압 입력 노드와 연결되며 소스 단이 상기 출력 노드와 연결되는 제 2 트랜지스터;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 전원 공급 회로.
- 제 5 항에 있어서,상기 보상 전원 공급 수단은,상기 리프레쉬 신호를 반전 및 지연시키는 반전 지연기; 및상기 리프레쉬 신호와 상기 반전 지연기에서 출력되는 신호를 입력 받는 낸드게이트; 및게이트 단에 상기 낸드게이트의 출력 신호가 입력되고 드레인 단에 상기 제 1 전압이 인가되며 소스 단이 상기 보상 전압 입력 노드와 연결되는 트랜지스터;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 전원 공급 회로.
- 삭제
- 제 1 항 또는 제 5 항에 있어서,반도체 메모리 장치의 리프레쉬 동작을 지시하는 리프레쉬 신호 및 센스 앰프의 비트라인 센싱 동작을 지시하는 액티브 신호의 입력에 대응하여 상기 제 1 전원 제어 신호 또는 상기 제 2 전원 제어 신호를 선택적으로 출력하는 전원 공급 제어 수단을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 전원 공급 회로.
- 제 9 항에 있어서,상기 전원 공급 제어 수단은,상기 액티브 신호를 반전 및 지연시키는 반전 지연기;상기 액티브 신호와 상기 반전 지연기의 출력 신호를 입력으로 하여 상기 제 1 전원 제어 신호를 생성하는 제 1 낸드게이트;상기 리프레쉬 신호가 디스에이블 되면 상기 제 1 전원 제어 신호를 출력하는 제 1 패스게이트;상기 리프레쉬 신호가 인에이블 되면 상기 액티브 신호를 제 1 노드에 전달하는 제 2 패스게이트;상기 리프레쉬 신호가 디스에이블 되면 상기 제 1 낸드게이트의 출력 신호를 상기 제 1 노드에 전달하는 제 3 패스게이트; 및상기 제 1 노드에 전달되는 신호와 상기 액티브 신호를 입력으로 하여 상기 제 2 전원 제어 신호를 생성하는 제 2 낸드게이트;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 전원 공급 회로.
- 제 1 항 또는 제 5 항에 있어서,상기 제 1 전압은 외부 공급전원(VDD)이고, 상기 제 2 전압은 코어 전압(Vcore)인 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 전원 공급 회로.
- 리프레쉬 동작의 시작 여부를 판별하여 리프레쉬 동작이 시작되면 센스 앰프의 비트라인 센싱 동작시 센스 앰프 드라이버에 공급되는 코어 전압(Vcore)의 공급 라인에 소정 시간 동안 외부 공급전원(VDD)을 인가하여 센스 앰프의 구동 전압의 레벨을 상승시키는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 전원 공급 방법.
- 제 12 항에 있어서,리프레쉬 동작의 시작 여부를 판별하여 리프레쉬 동작이 시작되지 않으면 센스 앰프의 비트라인 센싱 동작 초기시 상기 소정 시간 동안 상기 센스 앰프 드라이버에 상기 외부 공급전원(VDD)을 공급하고 상기 소정 시간 이후 상기 코어 전압(Vcore)을 공급하는 것을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 전원 공급 방법.
- 제 12 항에 있어서,상기 코어 전압(Vcore)에 상기 외부 공급전원(VDD)을 더하여 상기 센스 앰프 드라이버에 공급하는 시간은 상기 리프레쉬 동작이 시작됨에 따라 발생하는 보상 제어 신호의 인에이블 구간에 의해 결정되는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 전원 공급 방법.
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