KR20140028556A - 차동 신호 전송 구조를 가진 반도체 집적회로 및 그의 구동방법 - Google Patents

차동 신호 전송 구조를 가진 반도체 집적회로 및 그의 구동방법 Download PDF

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Abstract

차동 입/출력 전송 라인 구조에서 출력 데이터 라인 쌍의 스윙 폭을 최소화할 수 있는 반도체 집적회로가 제공된다. 본 발명의 일 측면에 따르면, 입력 로컬 데이터 라인 쌍; 제어신호에 응답하여 상기 입력 데이터 라인 쌍에 실린 데이터를 감지 및 증폭하여 출력 데이터 라인 쌍에 전달하기 위한 감지증폭부; 및 상기 출력 데이터 라인 쌍의 증폭 레벨을 감지하여 감지증폭 인에이블 신호의 활성화 구간을 제한하여 상기 제어신호로서 출력하기 위한 감지증폭 제어부를 구비하는 반도체 집적회로가 제공된다.

Description

차동 신호 전송 구조를 가진 반도체 집적회로 및 그의 구동방법{SEMICONDUCTOR INTEGRATED CIRCUIT HAVING DIFFERENTIAL SIGNAL TRANSFER SCHEME AND DRIVING METHOD THEREOF}
본 발명은 반도체 집적회로 설계 기술에 관한 것으로, 특히 차동 신호 전송 구조를 가진 반도체 집적회로 및 그의 구동방법에 관한 것이다.
반도체 집적회로에 사용되는 신호 전송 라인을 흔히 버스(Bus)라 부르고 있다. 버스 구현 방식에는 하나의 라인을 이용하는 싱글-엔디드(single-ended) 타입과 두 개의 라인을 이용하는 차동(differential) 타입이 있다. 이 중 차동 타입은 싱글-엔디드 타입에 비해 상대적으로 신호의 스윙 폭이 작기 때문에 전류 소모가 적다는 장점이 있다.
한편, 반도체 집적회로에서는 통상적으로 계층적 버스 구조를 사용하고 있다. 예컨대, 메모리 장치인 DRAM의 경우, 메모리 셀과 입/출력 인터페이스 간의 데이터 전송을 위해 글로벌 데이터 버스, 로컬 데이터 버스, 세그먼트 데이터 버스로 구분된 계층적 버스 구조를 사용하고 있다. 이 중 글로벌 데이터 버스는 싱글-엔디드 타입으로, 로컬 데이터 버스 및 세그먼트 데이터 버스는 차동 타입으로 구현하고 있다.
도 1은 종래기술에 따른 DRAM의 데이터 리드 경로를 나타낸 블럭 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 DRAM의 데이터 리드 경로에는 메모리 셀(100), 비트라인 쌍(BL, BLB)에 실린 메모리 셀(100)의 데이터를 감지 및 증폭하기 위한 비트라인 감지증폭기(BLSA, 120), 로컬 감지증폭기 인에이블 신호(LSA_EN)에 응답하여 세그먼트 데이터 라인 쌍(SIO, SIOB)에 실린 비트라인 감지증폭기(120)의 출력신호를 감지 및 증폭하기 위한 로컬 감지증폭기(LSA, 140), 로컬 데이터 라인 쌍(LIO, LIOB)에 실린 로컬 감지증폭기(140)의 출력신호를 감지 및 증폭하여 글로벌 데이터 라인(GIO)에 전달하기 위한 글로벌 감지증폭기(IOSA, 160)가 포함된다.
여기서, 로컬 감지증폭기(140)는 DRAM의 리드 동작시 세그먼트 데이터 라인 쌍(SIO, SIOB)에 실린 데이터를 증폭하여 로컬 데이터 라인 쌍(LIO, LIOB)에 전달한다.
DRAM의 집적도가 증가함에 따라 로컬 데이터 라인 쌍(LIO, LIOB)의 로딩이 증가하여 로컬 데이터 라인 쌍(LIO, LIOB)의 전압 차가 감소하게 되는데, 로컬 감지증폭기(140)의 증폭 동작에 의해 후단의 글로벌 감지증폭기(160)에서의 감지 마진이 증가하기 때문에 글로벌 감지증폭기(160)의 구동 시점을 앞당길 수 있다.
그러나, 로컬 감지증폭기(140)의 적용은 로딩이 큰 로컬 데이터 라인 쌍(LIO, LIOB) 자체의 스윙 폭을 크게 하기 때문에 기본적으로 전류 소모의 증가를 수반한다.
도 2는 종래기술에 따른 로컬 감지증폭기 인에이블 신호(LSA_EN) 및 로컬 데이터 라인 쌍(LIO, LIOB)의 구동 파형을 나타낸 도면이다.
로컬 감지증폭기(140)의 구동은 로컬 감지증폭기 인에이블 신호(LSA_EN)에 의해 제어된다. 로컬 감지증폭기 인에이블 신호(LSA_EN)가 논리레벨 하이로 활성화되면, 로컬 감지증폭기(140)가 인에이블 되어 코어전압(VCORE) 레벨로 프리차지 되어 있던 로컬 데이터 라인 쌍(LIO, LIOB)을 디벨롭 시킨다.
통상적으로 로컬 감지증폭기(140)의 인에이블 구간을 PVT(Process, Voltage, Temperature) 조건이 가장 안좋은 경우의 로컬 데이터 라인 쌍(LIO, LIOB)의 전압 차를 기준으로 하여 설정하게 된다. 따라서, PVT 조건이 좋은 경우에는 로컬 데이터 라인 쌍(LIO, LIOB)의 스윙 폭이 과도하게 커져서 감지 전류는 물론 프리차지 전류까지 문제가 될 수 있다. 뿐만 아니라, 로컬 데이터 라인 쌍(LIO, LIOB)의 스윙 폭이 증가하는 경우, 로컬 데이터 라인 쌍(LIO, LIOB)에 대한 프리차지 시간이 증가하게 되어 동작 속도 특성을 저하시키게 된다.
차동 입/출력 전송 라인 구조에서 출력 데이터 라인 쌍의 스윙 폭을 최소화할 수 있는 반도체 집적회로 및 그의 구동방법을 제공하고자 한다.
또한, 로컬 감지증폭기에 의해 구동되는 로컬 데이터 라인 쌍의 스윙 폭을 최소화할 수 있는 반도체 집적회로 및 그의 구동방법을 제공하고자 한다.
본 발명의 일 측면에 따르면, 입력 로컬 데이터 라인 쌍; 제어신호에 응답하여 상기 입력 데이터 라인 쌍에 실린 데이터를 감지 및 증폭하여 출력 데이터 라인 쌍에 전달하기 위한 감지증폭부; 및 상기 출력 데이터 라인 쌍의 증폭 레벨을 감지하여 감지증폭 인에이블 신호의 활성화 구간을 제한하여 상기 제어신호로서 출력하기 위한 감지증폭 제어부를 구비하는 반도체 집적회로가 제공된다.
본 발명의 다른 측면에 따르면, 커맨드에 응답하여 예정된 구간 동안 활성화되는 감지증폭 인에이블 신호를 생성하는 단계; 출력 데이터 라인 쌍의 증폭 레벨을 감지하여 상기 감지증폭 인에이블 신호의 활성화 구간이 제한된 제어신호를 생성하는 단계; 및 제어신호에 응답하여 입력 데이터 라인 쌍에 실린 데이터를 감지 및 증폭하여 상기 출력 데이터 라인 쌍에 전달하는 단계를 포함하는 반도체 집적회로의 구동방법이 제공된다.
본 발명의 또 다른 측면에 따르면, 메모리 셀; 비트라인 쌍에 실린 상기 메모리 셀의 데이터를 감지 및 증폭하기 위한 비트라인 감지증폭기; 제어신호에 응답하여 제1 로컬 데이터 라인 쌍에 실린 상기 비트라인 감지증폭기의 출력신호를 감지 및 증폭하여 제2 로컬 데이터 라인 쌍에 전달하기 위한 로컬 감지증폭기; 상기 제2 로컬 데이터 라인 쌍에 실린 신호를 감지 및 증폭하여 글로벌 데이터 라인에 전달하기 위한 글로벌 감지증폭기; 및 상기 제2 로컬 데이터 라인 쌍의 증폭 레벨을 감지하여 로컬 감지증폭기 인에이블 신호의 활성화 구간을 제한하여 상기 제어신호로서 출력하기 위한 로컬 감지증폭기 제어부를 구비하는 반도체 집적회로가 제공된다.
본 발명의 또 다른 측면에 따르면, 비트라인 쌍에 실린 메모리 셀의 데이터를 감지 및 증폭하여 세그먼트 데이터 라인 쌍에 전달하는 단계; 리드 커맨드에 응답하여 예정된 구간 동안 활성화되는 로컬 감지증폭기 인에이블 신호를 생성하는 단계; 로컬 데이터 라인 쌍의 증폭 레벨을 감지하여 상기 감지증폭기 인에이블 신호의 활성화 구간이 제한된 제어신호를 생성하는 단계; 제어신호에 응답하여 상기 세그먼트 데이터 라인 쌍에 실린 데이터를 감지 및 증폭하여 상기 로컬 데이터 라인 쌍에 전달하는 단계; 및 상기 로컬 데이터 라인 쌍에 실린 신호를 감지 및 증폭하여 글로벌 데이터 라인에 전달하는 단계를 포함하는 반도체 집적회로의 구동방법이 제공된다.
차동 입/출력 전송 라인 구조에서 출력 데이터 라인 쌍의 스윙 폭을 최소화할 수 있다. 특히, 로컬 감지증폭기에 의해 구동되는 로컬 데이터 라인 쌍의 스윙 폭을 최소화할 수 있다. 따라서, 감지증폭기의 감지 전류 및 프리차지 전류의 불필요한 소모를 줄이고, 프리차지 시간을 줄여 동작 속도 특성을 확보할 수 있다.
도 1은 종래기술에 따른 DRAM의 데이터 리드 경로를 나타낸 블럭 다이어그램이다.
도 2는 종래기술에 따른 로컬 감지증폭기 인에이블 신호 및 로컬 데이터 라인 쌍의 구동 파형을 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 DRAM의 데이터 리드 경로를 나타낸 블럭 다이어그램이다.
도 4는 도 3의 로컬 감지증폭기 제어부(380)의 회로 구현예를 나타낸 도면이다.
도 5는 도 4의 로컬 감지증폭기 제어부(380)의 동작 파형을 나타낸 도면이다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 도면을 참조하여 본 발명의 실시예를 살펴보기로 한다.
도 3은 본 발명의 일 실시예에 따른 DRAM의 데이터 리드 경로를 나타낸 블럭 다이어그램이다.
도 3을 참조하면, 본 실시예에 따른 DRAM의 데이터 리드 경로에는, 메모리 셀(300), 비트라인 쌍(BL, BLB)에 실린 메모리 셀(300)의 데이터를 감지 및 증폭하기 위한 비트라인 감지증폭기(BLSA, 320), 제어신호(LSA_END)에 응답하여 세그먼트 데이터 라인 쌍(SIO, SIOB)에 실린 비트라인 감지증폭기(320)의 출력신호를 감지 및 증폭하기 위한 로컬 감지증폭기(LSA, 340), 로컬 데이터 라인 쌍(LIO, LIOB)에 실린 로컬 감지증폭기(340)의 출력신호를 감지 및 증폭하여 글로벌 데이터 라인(GIO)에 전달하기 위한 글로벌 감지증폭기(IOSA, 360), 로컬 데이터 라인 쌍(LIO, LIOB)의 증폭 레벨을 감지하여 로컬 감지증폭기 인에이블 신호(LSA_EN)의 활성화 구간을 제한하여 제어신호(LSA_END)로서 출력하기 위한 로컬 감지증폭기 제어부(380)가 포함된다.
프리차지 구간에서 로컬 데이터 라인 쌍(LIO, LIOB)은 코어전압(VCORE) 레벨로 프리차지된 상태이다.
리드 커맨드가 인가되면, 로컬 감지증폭기 인에이블 신호(LSA_EN)가 예정된 구간만큼 활성화되고, 이에 로컬 데이터 라인 쌍(LIO, LIOB)이 디벨롭 되기 시작한다. 이때, 메모리 셀(300)에 저장된 데이터의 극성에 따라 로컬 데이터 라인 쌍(LIO, LIOB) 중 어느 하나는 프리차지 상태를 유지하고 나머지 하나는 전압 레벨이 떨어진다.
한편, 로컬 데이터 라인 쌍(LIO, LIOB)이 예정된 레벨까지 디벨롭 되면, 로컬 감지증폭기 제어부(380)에서 이를 감지하여 로컬 감지증폭기 인에이블 신호(LSA_EN)의 활성화 구간을 제한하여 제어신호(LSA_END)로서 출력한다. 여기서, 로컬 데이터 라인 쌍(LIO, LIOB)의 예정된 디벨롭 레벨은 후단의 글로벌 감지증폭기(160)에서 감지 가능한 최소 레벨 이상으로 설정하면 된다.
즉, 제어신호(LSA_END)의 활성화 시점은 로컬 감지증폭기 인에이블 신호(LSA_EN)의 활성화 시점과 동일하고, 제어신호(LSA_END)의 비활성화 시점은 로컬 감지증폭기 인에이블 신호(LSA_EN)의 비활성화 시점과 동일(최악의 경우)하거나 빠르게 된다. 이처럼 제어신호(LSA_END)의 비활성화 시점이 로컬 감지증폭기 인에이블 신호(LSA_EN)의 비활성화 시점보다 앞당겨질 수 있기 때문에 불필요한 로컬 감지증폭기(340)의 구동 구간을 최소화할 수 있다.
도 4는 도 3의 로컬 감지증폭기 제어부(380)의 회로 구현예를 나타낸 도면이다.
도 4를 참조하면, 로컬 감지증폭기 제어부(380)는 로컬 감지증폭기 인에이블 신호(LSA_EN)에 응답하여 감지 노드(A)를 초기화하기 위한 초기화부(40), 로컬 데이터 라인 쌍(LIO, LIOB)의 전압 레벨을 감지하여 감지 노드(A)를 예정된 전압 레벨로 구동하기 위한 감지 구동부(42), 로컬 감지증폭기 인에이블 신호(LSA_EN) 및 감지 노드(A)의 전압 레벨에 응답하여 제어신호(LSA_END)를 출력하기 위한 출력부(44)를 구비한다.
참고적으로, 인버터(INV0)는 로컬 감지증폭기 인에이블 신호(LSA_EN)가 하이 액티브 신호임을 가정하여 사용된 것이다.
여기서, 초기화부(40)는 소오스가 접지전압단(VSS)에 접속되고 드레인이 감지 노드(A)에 접속되며 반전된 로컬 감지증폭기 인에이블 신호(LSA_EN)를 게이트 입력으로 하는 NMOS 트랜지스터(MN0)를 구비한다.
감지 구동부(42)는 소오스가 코어전압단(VCORE)에 접속되고 드레인이 감지 노드(A)에 접속되며 게이트가 정 로컬 데이터 라인(LIO)에 접속된 PMOS 트랜지스터(MP0), 소오스가 코어전압단(VCORE)에 접속되고 드레인이 감지 노드(A)에 접속되며 게이트가 부 로컬 데이터 라인(LIOB)에 접속된 PMOS 트랜지스터(MP1)를 구비한다.
출력부(44)는 로컬 감지증폭기 인에이블 신호(LSA_EN) 및 감지 노드(A)에 실린 전압을 입력으로 하여 제어신호(LSA_END)를 출력하기 위한 노어 게이트(NOR0)를 구비한다.
도 5는 도 4의 로컬 감지증폭기 제어부(380)의 동작 파형을 나타낸 도면이다.
프리차지 구간에서, 로컬 데이터 라인 쌍(LIO, LIOB)은 코어전압(VCORE) 레벨로 프리차지된 상태이고, 로컬 감지증폭기 인에이블 신호(LSA_EN)는 논리레벨 로우로 비활성화된 상태이다. 따라서, 초기화부(40)의 NMOS 트랜지스터(MN0)는 턴온되고, 감지 구동부(42)의 두 PMOS 트랜지스터(MP0, MP1)는 턴오프된다. 이에, 감지 노드(A)는 논리레벨 로우 상태가 되며, 제어신호(LSA_END) 또한 논리레벨 로우 상태가 된다.
한편, 리드 커맨드가 인가되면, 로컬 감지증폭기 인에이블 신호(LSA_EN)가 예정된 구간만큼 논리레벨 하이로 활성화된다. 따라서, 초기화부(40)의 NMOS 트랜지스터(MN0)는 턴오프된다. 로컬 감지증폭기 인에이블 신호(LSA_EN)가 활성화되면 로컬 감지증폭기(340)가 인에이블 되어 로컬 데이터 라인 쌍(LIO, LIOB)이 디벨롭 되기 시작한다. 즉, 메모리 셀(300)에 저장된 데이터의 극성에 따라 로컬 데이터 라인 쌍(LIO, LIOB) 중 어느 하나는 프리차지 상태를 유지하고 나머지 하나는 전압 레벨이 떨어지게 된다. 이 상태에서는 감지 노드(A)는 논리레벨 로우 상태를 유지하고 있고, 로컬 감지증폭기 인에이블 신호(LSA_EN)가 논리레벨 하이이기 때문에 제어신호(LSA_END)는 논리레벨 하이가 된다.
이처럼 로컬 감지증폭기(340)에 의한 로컬 데이터 라인 쌍(LIO, LIOB)의 디벨롭이 진행되다가, 증폭에 의한 로컬 데이터 라인 쌍(LIO, LIOB)의 전압 차가 트랜지스터 문턱전압(Vt) 보다 크게(Vt+α) 벌어지면, 감지 구동부(42)의 두 PMOS 트랜지스터(MP0, MP1) 중 어느 하나가 턴온 된다. 따라서, 감지 노드(A)는 급격히 풀업 된다. 한편, 감지 노드(A)의 논리레벨이 하이가 되면 제어신호(LSA_END)는 논리레벨 로우로 천이하게 된다. 로컬 감지증폭기(340)는 제어신호(LSA_END)에 의해 인에이블/디스에이블 되는데, 제어신호(LSA_END)의 활성화 구간을 로컬 감지증폭기 인에이블 신호(LSA_EN)의 활성화 구간보다 짧게 가져갈 수 있다.
이후, 로컬 감지증폭기 인에이블 신호(LSA_EN)가 논리레벨 로우로 천이하면, 초기화부(40)의 NMOS 트랜지스터(MN0)가 다시 턴온되어 감지 노드(A)를 풀다운 시킨다. 따라서, 제어신호(LSA_END)는 논리레벨 로우 상태를 유지한다.
본 실시예에 따르면, 로컬 데이터 라인 쌍(LIO, LIOB)이 트랜지스터 문턱전압 이상(Vt+α) 디벨롭 되면 로컬 감지증폭기(340)를 디스에이블 시킬 수 있다. 즉, 로컬 감지증폭기(340)의 인에이블 구간을 최소화할 수 있다. 구체적으로, 제어신호(LSA_END)의 활성화 시점은 로컬 감지증폭기 인에이블 신호(LSA_EN)의 활성화 시점과 동일하고, 제어신호(LSA_END)의 비활성화 시점은 로컬 감지증폭기 인에이블 신호(LSA_EN)의 비활성화 시점과 동일(최악의 경우)하거나 빠르게 된다. 이처럼 제어신호(LSA_END)의 비활성화 시점이 로컬 감지증폭기 인에이블 신호(LSA_EN)의 비활성화 시점보다 앞당겨질 수 있기 때문에 불필요한 로컬 감지증폭기(340)의 구동 구간을 최소화할 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시된 로직은 사용된 신호의 종류와 활성화 레벨에 따라 다른 로직으로 대체되거나 생략할 수 있다.
또한, 전술한 실시예에서는 로컬 데이터 라인 쌍(LIO, LIOB)의 디벨롭 정도를 감지하는 기준 레벨을 트랜지스터 문턱전압 이상(Vt+α)으로 설정하였으나, 이 기준 레벨은 후단의 글로벌 감지증폭기에서 감지할 수 있는 최소 레벨 이상으로 설정할 수 있다.
또한, 전술한 실시예에서는 로컬 감지증폭기의 경우를 일례로 들어 설명하였으나, 본 발명은 차동 입/출력 전송 라인 구조를 가진 다른 감지증폭기에도 적용할 수 있다.
또한, 전술한 실시예에서는 여기전압원으로 코어전압(VCORE)을 사용하는 경우을 일례로 들어 설명하였으나, 코어전압(VCORE)을 대신하여 전원전압(VDD)과 같은 다른 전압원을 사용할 수 있다.
300: 메모리 셀
320: 비트라인 감지증폭기(BLSA)
340: 로컬 감지증폭기(LSA)
360: 글로벌 감지증폭기(IOSA)
380: 로컬 감지증폭기 제어부
LSA_END: 제어신호
LSA_EN: 로컬 감지증폭기 인에이블 신호

Claims (14)

  1. 입력 로컬 데이터 라인 쌍;
    제어신호에 응답하여 상기 입력 데이터 라인 쌍에 실린 데이터를 감지 및 증폭하여 출력 데이터 라인 쌍에 전달하기 위한 감지증폭부; 및
    상기 출력 데이터 라인 쌍의 증폭 레벨을 감지하여 감지증폭 인에이블 신호의 활성화 구간을 제한하여 상기 제어신호로서 출력하기 위한 감지증폭 제어부
    를 구비하는 반도체 집적회로.
  2. 제1항에 있어서,
    상기 감지증폭 인에이블 신호는 커맨드에 응답하여 예정된 구간동안 활성화되는 반도체 집적회로.
  3. 제1항에 있어서,
    상기 감지증폭 제어부는,
    상기 감지증폭 인에이블 신호에 응답하여 감지 노드를 초기화하기 위한 초기화부;
    상기 출력 데이터 라인 쌍의 전압 레벨을 감지하여 상기 감지 노드를 예정된 전압 레벨로 구동하기 위한 감지 구동부; 및
    상기 감지증폭 인에이블 신호 및 상기 감지 노드의 전압 레벨에 응답하여 상기 제어신호를 출력하기 위한 출력부를 구비하는 반도체 집적회로.
  4. 제3항에 있어서,
    상기 초기화부는 소오스가 접지전압단에 접속되고 드레인이 상기 감지 노드에 접속되며 반전된 감지증폭 인에이블 신호를 게이트 입력으로 하는 NMOS 트랜지스터를 구비하는 반도체 집적회로.
  5. 제3항에 있어서,
    상기 감지 구동부는,
    소오스가 전원전압단에 접속되고 드레인이 상기 감지 노드에 접속되며 게이트가 정 출력 데이터 라인에 접속된 제1 PMOS 트랜지스터; 및
    소오스가 상기 전원전압단에 접속되고 드레인이 상기 감지 노드 접속되며 게이트가 부 출력 데이터 라인에 접속된 제2 PMOS 트랜지스터를 구비하는 반도체 집적회로.
  6. 제3항에 있어서,
    상기 출력부는 상기 감지증폭 인에이블 신호 및 상기 감지 노드에 실린 전압을 입력으로 하여 상기 제어신호를 출력하기 위한 노어 게이트를 구비하는 반도체 집적회로.
  7. 커맨드에 응답하여 예정된 구간 동안 활성화되는 감지증폭 인에이블 신호를 생성하는 단계;
    출력 데이터 라인 쌍의 증폭 레벨을 감지하여 상기 감지증폭 인에이블 신호의 활성화 구간이 제한된 제어신호를 생성하는 단계; 및
    제어신호에 응답하여 입력 데이터 라인 쌍에 실린 데이터를 감지 및 증폭하여 상기 출력 데이터 라인 쌍에 전달하는 단계
    를 포함하는 반도체 집적회로의 구동방법.
  8. 메모리 셀;
    비트라인 쌍에 실린 상기 메모리 셀의 데이터를 감지 및 증폭하기 위한 비트라인 감지증폭기;
    제어신호에 응답하여 제1 로컬 데이터 라인 쌍에 실린 상기 비트라인 감지증폭기의 출력신호를 감지 및 증폭하여 제2 로컬 데이터 라인 쌍에 전달하기 위한 로컬 감지증폭기;
    상기 제2 로컬 데이터 라인 쌍에 실린 신호를 감지 및 증폭하여 글로벌 데이터 라인에 전달하기 위한 글로벌 감지증폭기; 및
    상기 제2 로컬 데이터 라인 쌍의 증폭 레벨을 감지하여 로컬 감지증폭기 인에이블 신호의 활성화 구간을 제한하여 상기 제어신호로서 출력하기 위한 로컬 감지증폭기 제어부
    를 구비하는 반도체 집적회로.
  9. 제8항에 있어서,
    상기 로컬 감지증폭기 인에이블 신호는 리드 커맨드에 응답하여 예정된 구간동안 활성화되는 반도체 집적회로.
  10. 제8항에 있어서,
    상기 로컬 감지증폭기 제어부는,
    상기 로컬 감지증폭기 인에이블 신호에 응답하여 감지 노드를 초기화하기 위한 초기화부;
    상기 제2 데이터 라인 쌍의 전압 레벨을 감지하여 상기 감지 노드를 예정된 전압 레벨로 구동하기 위한 감지 구동부; 및
    상기 로컬 감지증폭기 인에이블 신호 및 상기 감지 노드의 전압 레벨에 응답하여 상기 제어신호를 출력하기 위한 출력부를 구비하는 반도체 집적회로.
  11. 제10항에 있어서,
    상기 초기화부는 소오스가 접지전압단에 접속되고 드레인이 상기 감지 노드에 접속되며 반전된 로컬 감지증폭기 인에이블 신호를 게이트 입력으로 하는 NMOS 트랜지스터를 구비하는 반도체 집적회로.
  12. 제10항에 있어서,
    상기 감지 구동부는,
    소오스가 코어전압단에 접속되고 드레인이 상기 감지 노드에 접속되며 게이트가 정 제2 로컬 데이터 라인에 접속된 제1 PMOS 트랜지스터; 및
    소오스가 상기 코어전압단에 접속되고 드레인이 상기 감지 노드 접속되며 게이트가 부 제2 데이터 라인에 접속된 제2 PMOS 트랜지스터를 구비하는 반도체 집적회로.
  13. 제10항에 있어서,
    상기 출력부는 상기 로컬 감지증폭기 인에이블 신호 및 상기 감지 노드에 실린 전압을 입력으로 하여 상기 제어신호를 출력하기 위한 노어 게이트를 구비하는 반도체 집적회로.
  14. 비트라인 쌍에 실린 메모리 셀의 데이터를 감지 및 증폭하여 세그먼트 데이터 라인 쌍에 전달하는 단계;
    리드 커맨드에 응답하여 예정된 구간 동안 활성화되는 로컬 감지증폭기 인에이블 신호를 생성하는 단계;
    로컬 데이터 라인 쌍의 증폭 레벨을 감지하여 상기 감지증폭기 인에이블 신호의 활성화 구간이 제한된 제어신호를 생성하는 단계;
    제어신호에 응답하여 상기 세그먼트 데이터 라인 쌍에 실린 데이터를 감지 및 증폭하여 상기 로컬 데이터 라인 쌍에 전달하는 단계; 및
    상기 로컬 데이터 라인 쌍에 실린 신호를 감지 및 증폭하여 글로벌 데이터 라인에 전달하는 단계
    를 포함하는 반도체 집적회로의 구동방법.
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US6084811A (en) * 1999-08-06 2000-07-04 Texas Instruments Incorporated Phased sense amplifiers
US6449191B1 (en) * 2002-03-25 2002-09-10 Ememory Technology Inc. Current-mode sense amplifier with low power consumption
KR100621772B1 (ko) * 2005-02-02 2006-09-14 삼성전자주식회사 반도체 메모리 장치의 리드아웃 회로 및 그의 디세이블제어방법

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