KR100954112B1 - 반도체 메모리 소자 - Google Patents

반도체 메모리 소자 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 비트라인 쌍을 이퀄라이징 하기 위한 비트라인 이퀄라이징 신호를 생성하는 기술에 관한 것으로 비트라인의 이퀄라이징 및 액티브 속도와 전력소모를 개선한 반도체 메모리 소자를 제공하는 것을 그 목적으로 한다. 본 발명에서는 비트라인 이퀄라이징 신호의 활성화 구간 동안에 전원전압과 펌핑전압을 단계적으로 사용하여서 전력소모를 최소화 한 상태에서 이퀄라이징 속도와 액티브 속도를 개선하였다.
Figure R1020080066596
비트라인 이퀄라이징, 등전위화, 반도체 메모리 소자, 펌핑전압, BLEQ

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계기술에 관한 것으로서, 반도체 메모리 소자의 비트라인 쌍을 이퀄라이징 하기 위한 비트라인 이퀄라이징 신호를 생성하는 기술에 관한 것이다.
반도체 메모리 소자는 메모리 셀(CELL)에 저장된 데이터를 외부로 출력하기 위해서, 내부적으로 증폭하는 과정을 수행한 후에 증폭된 데이터를 전달하게 된다. 일반적으로 메모리 셀의 데이터를 증폭하는 동작을 비트라인 증폭부(Bit Line Sense Amplifier, BLSA)에서 하게 되는데, 액티브(ACTIVE) 커맨드에 의해서 비트라인 증폭부(BLSA)가 증폭동작을 하게 된다. 이러한 액티브 동작을 통해서 메모리 셀의 데이터를 증폭한 후에, 다시 다른 메모리 셀의 데이터를 증폭하기 위해서는 이를 위한 액티브 동작을 진행하기 전에, 프리차지(PRECHARE) 커맨드에 의한 프리차지 동작이 먼저 이루어져야 한다. 따라서 반도체 메모리 소자의 성능을 향상시키기 위해서는 프리차지 동작속도를 개선할 필요가 있다. 이를 로우 프리차지(ROW PRECHARGE) 또는 라스 프리차지(RAS PRECHARGE) 성능이라고 하는데, 라스 프리차지 과정 중에 이루어지는 몇 가지 내부동작 중에서 주로 메모리 셀과 연결된 비트라인 쌍을 이퀄라이징 하는 성능을 의미한다. 이러한 비트라인 쌍을 이퀄라이징 하는 동작은 비트라인 쌍을 동일한 전위레벨로 설정하는 것을 의미하며, 특정 전위레벨의 프리차지 전압을 이용하기도 한다.
도 1은 일반적인 반도체 메모리 소자의 구성도 이다.
도 1을 참조하면 반도체 메모리 소자는 데이터를 저장하기 위한 메모리 셀(110), 비트라인 쌍(BL, BLB)을 이퀄라이징 하기 위한 비트라인 이퀄라이징부(120), 비트라인 이퀄라이징부(120)를 제어하기 위한 비트라인 이퀄라이징 신호 생성부(130), 메모리 셀(110)의 데이터를 증폭하기 위한 비트라인 증폭부(140), 비트라인 증폭부(140)를 제어하기 위한 비트라인 증폭구동부(150)를 구비한다. 참고적으로 도 1의 반도체 메모리 소자는 하나의 메모리 셀만을 도시한 것이며, 실제로는 워드라인(WL)과 비트라인(BL)에 다수의 메모리 셀이 접속되는 배열구조로 이루어진다.
여기에서 메모리 셀(110)은 데이터를 저장하기 위한 셀 캐패시터(C)와, 일단(N1)에 비트라인(BL)이 접속되고 타단(N2)에 셀 캐패시터(C)가 접속되며 게이트(GATE,G)에 워드라인(WL)이 접속된 셀 트랜지스터(MN0)로 구성된다.
또한, 비트라인 이퀄라이징부(120)는 비트라인 쌍(BL, BLB)에 프리차지 전압(VBLP)을 공급하기 위한 NMOS 트랜지스터(MN1, MN2, MN3)로 구성된다. 반도체 메모리 소자가 고집적화, 미세화 되면서 메모리 셀 사이의 좁은 공간에 위치하는 비 트라인 이퀄라이징부(120)의 공간은 제약이 따르게 되어, 이를 구성하는 NMOS 트랜지스터의 너비(WIDTH) 확보가 쉽지 않다. 이렇게 제한된 크기의 비트라인 이퀄라이징부(120)의 동작속도를 증가시키기 위해서는 비트라인 이퀄라이징 신호 생성부(130)에서 생성되어 비트라인 이퀄라이징부(120)의 NMOS 트랜지스터(MN1, MN2, MN3)를 제어하는 비트라인 이퀄라이징 신호(BLEQ)의 전위레벨을 상승시키면 된다. 하지만 이러한 방식은 비트라인 이퀄라이징 신호 생성부(130)의 전력소모를 증가시키는 단점이 있다.
상기와 같이 구성되는 반도체 메모리 소자의 동작은 다음과 같이 이루어진다.
도 2는 도 1의 반도체 메모리 소자의 동작에 대한 타이밍 다이어그램이다.
도 2를 참조하면 우선, 인에이블 신호(EN)는 액티브 신호에 응답하여 하이레벨로 활성화 되고, 프리차지 신호에 응답하여 로우레벨로 비활성화 되는 신호이며, 액티브 구간 동안에 하이레벨로 활성화 된다. 인에이블 신호(EN)가 하이레벨이 되면 워드라인 활성화 신호(WL)가 하이레벨로 활성화 되어 셀 트랜지스터(MN0)를 턴온(TURN ON) 시키게 되고, 셀 캐패시터(C)에 저장된 데이터는 비트라인(BL)으로 전달된다. 비트라인(BL)에 전달된 데이터는 미약한 신호레벨을 가지고 있으므로 비트라인 증폭구동부(150)는 비트라인 증폭신호(SAEN)를 하이레벨로 활성화하여 비트라인 증폭부(140)에 전달하게 되고, 비트라인 증폭부(140)는 비트라인(BL)의 데이터를 증폭하여 비트라인 쌍(BL, BLB)으로 증폭된 데이터를 출력한다. 일반적으로 비트라인 증폭부(140)는 크로스커플형 차동증폭회로로 구성되며, 입출력단에 비트라 인 쌍(BL, BLB)이 접속된 형태로 이루어져 있다.
다음으로, 비트라인 이퀄라이징 신호(BLEQ)는 액티브 동작시에는 로우레벨로 천이되어 비트라인 이퀄라이징부(120)를 턴오프(TURN OFF) 시키고, 프리차지 동작시에는 하이레벨로 천이되어 비트라인 이퀄라이징부(120)를 턴온(TURN ON) 시켜서 비트라인 쌍(BL, BLB)을 프리차지 전압레벨(VBLP)로 이퀄라이징 하게 된다.
종래에는 비트라인 이퀄라이징 속도를 빠르게 하기 위해서, 비트라인 이퀄라이징 신호 생성부(130)에서 외부전원전압 대신에 더 높은 전위레벨의 펌핑전압을 이용하여 출력단을 구동하고, 출력되는 비트라인 이퀄라이징 신호(BLEQ)를 이용하여 비트라인 이퀄라이징부(120)를 제어하는 방식을 사용하였다. 하지만, 이러한 방식은 비트라인 이퀄라이징 신호(BLEQ)를 전달하기 위한 전류소모가 증가하는 단점이 있다. 게다가 외부전원전압을 승압한 펌핑전압은 그 효율성이 매우 낮으므로, 펌핑전압를 이용하는 시간이 길어질수록 그만큼 전류소모는 급격하게 증가한다. 또한, 펌핑전압 레벨의 비트라인 이퀄라이징 신호(BLEQ)를 접지전압(VSS) 레벨로 낮추는 시간이 외부전원전압을 이용할 때보다 더욱 오래 걸리게 되어서, 액티브 동작시에 비트라인 이퀄라이징부(120)의 턴오프(TURN OFF) 시간이 지연된다. 이는 비트라인 증폭부(140)의 안정적인 증폭동작을 위해서 워드라인(WL)의 활성화 시간을 그만큼 지연시켜야 하는 것을 의미하므로, 액티브 동작의 수행시간을 더욱 오래 걸리게 하는 부작용이 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 비트라인의 이퀄라이징 속도와 전력소모를 개선한 반도체 메모리 소자를 제공하는 것을 그 목적으로 한다. 또한, 비트라인의 이퀄라이징 및 액티브 속도와 전력소모를 개선한 반도체 메모리 소자를 제공하는 것을 다른 목적으로 한다. 또한, 반도체 메모리 소자의 비트라인 이퀄라이징 신호 생성방법을 제공하는 것을 또 다른 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 비트라인 이퀄라이징 신호의 활성화 구간 중에서 초기의 제1 활성화 구간에는 제1 전원전압으로 출력단을 구동하고, 이후의 제2 활성화 구간에는 상기 제1 전원전압 보다 높은 제2 전원전압으로 상기 출력단을 구동하여 상기 비트라인 이퀄라이징 신호를 출력하기 위한 비트라인 이퀄라이징 신호 생성수단과, 상기 비트라인 이퀄라이징 신호에 응답하여 비트라인 쌍을 이퀄라이징 하기 위한 비트라인 이퀄라이징 수단을 구비하는 반도체 메모리 소자가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 비트라인 이퀄라이징 신호의 활성화 구간 중에서 초기의 제1 활성화 구간에는 제1 전원전압으로 출력단을 구동하고, 이후의 제2 활성화 구간에는 상기 제1 전원전압 보다 높은 제2 전원전압으로 상기 출 력단을 구동하고, 이후의 제3 활성화 구간에는 상기 제1 전원전압으로 상기 출력단을 구동하여 상기 비트라인 이퀄라이징 신호를 출력하기 위한 비트라인 이퀄라이징 신호 생성수단과, 상기 비트라인 이퀄라이징 신호에 응답하여 비트라인 쌍을 이퀄라이징 하기 위한 비트라인 이퀄라이징 수단을 구비하는 반도체 메모리 소자가 제공된다.
또한, 본 발명의 또 다른 측면에 따르면, 비트라인 이퀄라이징 신호의 활성화 구간 중에서 초기의 제1 활성화 구간 동안 외부전원전압으로 비트라인 이퀄라이징 신호 출력단을 구동하는 단계; 상기 제1 활성화 구간 이후의 제2 활성화 구간 동안 상기 외부전원전압보다 높은 고전위전압으로 상기 비트라인 이퀄라이징 신호 출력단을 구동하는 단계; 및 상기 제2 활성화 구간 이후의 제3 활성화 구간 동안 상기 외부전원전압으로 상기 비트라인 이퀄라이징 신호 출력단을 구동하는 단계를 포함하는 반도체 메모리 소자의 비트라인 이퀄라이징 신호 생성방법이 제공된다.
종래에는 비트라인 이퀄라이징 신호를 생성하기 위해서 외부에서 공급되는 전원전압 또는 전원전압을 승압한 펌핑전압을 사용하였다. 하지만, 본 발명에서는 비트라인 이퀄라이징 신호의 활성화 구간 동안에 전원전압과 펌핑전압을 단계적으로 사용하는 방식을 채용하였다. 즉, 비트라인 이퀄라이징 신호의 활성화 구간 중에서 초기에는 전원전압을 사용하고, 그 이후에는 펌핑전압을 사용하여 비트라인의 이퀄라이징 속도와 전력소모를 개선하였다. 또한, 일정구간 펌핑전압을 사용한 후에 다시 전원전압을 사용함으로서 반도체 메모리 소자의 액티브 속도를 개선할 수 있다. 본 발명은 펌핑전압을 이퀄라이징 동작을 위한 핵심구간에만 사용하여 전력 소모를 최소화 한 상태에서 이퀄라이징 속도와 액티브 속도를 개선하였다.
본 발명은 전력소모를 최소화한 상태에서 이퀄라이징 속도를 개선할 수 있다. 또한, 전력소모를 최소화한 상태에서 이퀄라이징 및 액티브 속도를 개선함으로서, 반도체 메모리 소자의 성능을 향상시킬 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
일반적으로 회로의 논리신호는 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedence, HI-Z) 상태 등을 가질 수 있다고 정의하고 기술한다. 또한, 본 실시예에서 사용하는 용어인 PMOS(P-channel Metal Oxide Semiconductor)와 NMOS(N-channel Metal Oxide Semiconductor)는 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)의 한 종류임을 미리 밝혀둔다.
본 발명의 일 실시예에 따른 반도체 메모리 소자는 비트라인 이퀄라이징 신호(BLEQ)의 활성화 구간 중에서 초기의 제1 활성화 구간에는 제1 전원전압으로 출 력단을 구동하고, 이후의 제2 활성화 구간에는 제1 전원전압 보다 높은 제2 전원전압으로 출력단을 구동하여 비트라인 이퀄라이징 신호(BLEQ)를 출력하기 위한 비트라인 이퀄라이징 신호 생성부와, 비트라인 이퀄라이징 신호(BLEQ)에 응답하여 비트라인 쌍(BL, BLB)을 이퀄라이징 하기 위한 비트라인 이퀄라이징부를 구비한다. 여기에서 제1 전원전압은 외부에서 공급되는 전원전압(VDD)이고, 제2 전원전압은 제1 전원전압을 차지펌프(CHARGE PUMP) 등을 이용하여 승압한 펌핑전압(VPP)이다.
상기와 같이 구성되는 반도체 메모리 소자의 동작은 다음과 같이 이루어진다.
우선, 비트라인 이퀄라이징 신호 생성부는 비트라인 이퀄라이징 신호(BLEQ)의 활성화 구간 중에서 초기의 제1 활성화 구간에는 제1 전원전압으로 출력단을 구동하여 비트라인 이퀄라이징 신호(BLEQ)의 전위레벨을 제1 전원전압까지 상승시키게 된다.
다음으로, 제1 활성화 구간 이후의 제2 활성화 구간에는 제1 전원전압 보다 높은 제2 전원전압으로 출력단을 구동하여 비트라인 이퀄라이징 신호(BLEQ)의 전위레벨을 제2 전원전압까지 상승시키게 된다.
상기와 같은 방법으로 생성된 비트라인 이퀄라이징 신호(BLEQ)는 비트라인 이퀄라이징부를 펌핑전압만을 이용하여 제어하는 것과 거의 동일하게 비트라인 쌍(BL, BLB)을 빠르게 이퀄라이징 되도록 한다. 또한 상기의 제어방식은 펌핑전압(VPP)만을 사용하였을 때 보다 소모되는 전류를 감소시킬 수 있다. 즉, 비트라인 이퀄라이징 신호(BLEQ)의 초기 상승구간에는 상대적으로 전류소모가 적은 전원전 압(VDD)을 이용하여 신호레벨을 상승시키고, 이퀄라이징 동작을 수행하는 핵심구간에는 전류소모가 다소 높지만 이퀄라이징 동작을 빠르게 수행할 수 있는 펌핑전압(VPP)을 이용하는 방식을 사용하여서 전류소모를 억제한 상태에서 이퀄라이징 속도를 빠르게 할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 소자는 비트라인 이퀄라이징 신호(BLEQ)의 활성화 구간 중에서 초기의 제1 활성화 구간에는 제1 전원전압으로 출력단을 구동하고, 이후의 제2 활성화 구간에는 제1 전원전압 보다 높은 제2 전원전압으로 출력단을 구동하고, 이후의 제3 활성화 구간에는 다시 제1 전원전압으로 출력단을 구동하여 비트라인 이퀄라이징 신호(BLEQ)를 출력하기 위한 비트라인 이퀄라이징 신호 생성부와, 비트라인 이퀄라이징 신호(BLEQ)에 응답하여 비트라인 쌍(BL, BLB)을 이퀄라이징 하기 위한 비트라인 이퀄라이징부를 구비한다. 여기에서 제1 전원전압은 외부에서 공급되는 전원전압(VDD)이고, 제2 전원전압은 제1 전원전압을 차지펌프(CHARGE PUMP) 등을 이용하여 승압한 펌핑전압(VPP)이다.
상기와 같이 구성되는 반도체 메모리 소자의 동작은 다음과 같이 이루어진다.
우선, 비트라인 이퀄라이징 신호 생성부는 비트라인 이퀄라이징 신호(BLEQ)의 활성화 구간 중에서 초기의 제1 활성화 구간에는 제1 전원전압으로 출력단을 구동하여 비트라인 이퀄라이징 신호(BLEQ)의 전위레벨을 제1 전원전압까지 상승시키게 된다.
다음으로, 제1 활성화 구간 이후의 제2 활성화 구간에는 제1 전원전압 보다 높은 제2 전원전압으로 출력단을 구동하여 비트라인 이퀄라이징 신호(BLEQ)의 전위레벨을 제2 전원전압까지 상승시키게 된다.
마지막으로, 제2 활성화 구간 이후의 제3 활성화 구간에는 다시 제1 전원전압으로 출력단을 구동하여 비트라인 이퀄라이징 신호(BLEQ)의 전위레벨을 제1 전원전압으로 유지시키게 된다.
상기와 같은 방법으로 생성된 비트라인 이퀄라이징 신호(BLEQ)는 비트라인 이퀄라이징부를 펌핑전압(VPP)만을 이용하여 제어하는 것과 거의 동일하게 비트라인 쌍(BL, BLB)을 빠르게 이퀄라이징 되도록 한다. 또한, 비트라인 이퀄라이징 신호(BLEQ)의 전원전압(VDD) 레벨을 접지전압(VSS) 레벨로 하강시키는 시간이 빠르므로, 액티브 동작시에 비트라인 이퀄라이징부의 턴오프(TURN OFF) 속도가 펌핑전압(VPP)을 이용하여 제어하였을 때 보다 빠르다. 또한, 상기의 제어방식은 펌핑전압(VPP)만을 사용하였을 때 보다 소모되는 전류를 감소시킬 수 있다. 즉, 비트라인 이퀄라이징 신호(BLEQ)의 초기 상승구간에는 상대적으로 전류소모가 적은 전원전압(VDD)을 이용하여 신호레벨을 상승시키고, 이퀄라이징 동작을 수행하는 핵심구간에는 전류소모가 다소 높지만 이퀄라이징 동작을 빠르게 수행할 수 있는 펌핑전압(VPP)을 이용하고, 이후에는 다시 전류소모가 적은 전원전압(VDD)을 이용하는 방식을 사용하여서 전류소모를 최대한 억제한 상태에서 이퀄라이징 속도와 액티브 속도를 빠르게 할 수 있다.
이하, 상술한 비트라인 이퀄라이징 신호 생성부에 대해서 좀 더 상세히 기술하기로 한다.
도 3은 본 발명의 실시예에 따른 비트라인 이퀄라이징 신호 생성부의 회로도이다.
도 3을 참조하면 비트라인 이퀄라이징 신호 생성부는 액티브 구간 동안에 활성화 되는 인에이블 신호(EN)를 지연시켜 일정구간 펄싱하는 펄스신호(CC0)를 생성하기 위한 펄스신호생성부(300), 인에이블 신호(EN)의 지연구간에 대응하는 제1 활성화 구간과, 제3 활성화 구간 동안에 활성화 되는 제1 풀업 구동신호(BB)와, 펄스신호(CC0)의 펄싱구간에 대응하는 제2 활성화 구간 동안에 활성화 되는 제2 풀업 구동신호(CC)와, 비트라인 이퀄라이징 신호(BLEQ)의 비활성화 구간 동안에 활성화 되는 풀다운 구동신호(AA)를 생성하기 위한 구동 제어부(400), 제1, 제2 풀업 구동신호(BB, CC) 및 상기 풀다운 구동신호(AA)에 응답하여 출력단(ND)을 구동하기 위한 구동부(500)로 구성된다. 여기에서 인에이블 신호(EN)는 액티브 신호에 응답하여 하이레벨로 활성화 되고, 프리차지 신호에 응답하여 로우레벨로 비활성화 되는 신호이며, 액티브 구간 동안에 하이레벨로 활성화 된다.
상기와 같이 구성되는 비트라인 이퀄라이징 신호 생성부의 세부구성과 동작을 살펴보면 다음과 같다.
우선, 펄스신호생성부(300)는 인에이블 신호(EN)를 지연시키기 위한 제1 지연부(310)와, 제1 지연부(310)의 출력신호(ENd)를 이용하여 펄스신호(CC0)를 생성하기 위한 펄스생성기(320)로 구성된다. 여기에서 제1 지연부(310)는 인에이블 신호(EN)를 지연시키기 위해 저항, 캐패시터, 인버터 등을 구비하여 다양한 형태로 구성될 수 있을 것이다. 또한 펄스생성기(320)는 다음과 같이 구성될 수 있다.
도 4는 펄스생성기(320)의 실시예에 따른 회로도이다.
도 4를 참조하면 펄스생성기(320)는 제1 지연부의 출력신호(ENd)를 반전시키기 위한 제1 인버터(INV1), 제1 지연부의 출력신호(ENd)를 지연시키기 위한 제2 지연부(321), 제1 인버터(INV1)와 제2 지연부(321)의 출력신호를 입력으로 하는 부정논리곱수단(NAND1)으로 구성된다. 여기에서 제2 지연부(321)는 신호를 지연시키기 위해 저항, 캐패시터, 인버터 등을 구비하여 다양한 형태로 구성될 수 있을 것이다 또한, 부정논리곱수단은 난드 게이트(NAND GATE)를 이용하였다. 따라서 부정논리곱수단(NAND1)에서 출력되는 펄스신호(CC0)의 펄싱구간은 제2 지연부(321)의 지연시간만큼의 너비를 가지게 된다.
도 4a는 펄스생성기의 다른 실시예에 따른 회로도이다.
도 4a를 참조하면 펄스생성기(320)는 제1 지연부의 출력신호(ENd)를 반전시키기 위한 제1 인버터(INV1), 제1 인버터(INV1)의 출력신호를 지연시키기 위한 제2 지연부(321), 제1 지연부의 출력신호(ENd)와 제2 지연부(321)의 출력신호를 입력으로 하는 부정논리합수단(NOR1), 부정논리합수단(NOR1)의 출력신호를 반전시키기 위한 제2 인버터(INV2)로 구성된다. 여기에서 부정논리합수단은 노어 게이트(NOR GATE)를 이용하였다. 따라서 제2 인버터(INV2)에서 출력되는 펄스신호(CC0)의 펄싱구간은 제2 지연부(321)의 지연시간만큼의 너비를 가지게 된다.
다음으로, 구동 제어부(400)는 펄스신호(CC0)를 제2 전원전압(VPP) 레벨로 쉬프팅 하기 위한 제1 레벨 쉬프팅부(410), 제1 레벨 쉬프팅부(410)의 출력신호를 반전시켜 제2 풀업 구동신호(CC)를 출력하기 위한 인버팅부(420), 인에이블 신 호(EN) 및 펄스신호(CC0)에 응답하여 제1 풀업 구동신호(BB)와 풀다운 구동신호(AA)를 생성하기 위한 구동신호 생성부(430)로 구성된다.
여기에서 제1 레벨 쉬프팅부(410)는 제1 연결단(N1)과 펄스신호 출력단(N2) 사이에 접속되고, 제1 전원전압단(VDD)에 게이트가 접속된 제1 NMOS 트랜지스터(MN1), 제1 출력단(N0)과 접지전압단(VSS) 사이에 접속되어 펄스신호(CC0)의 제어를 받는 제2 NMOS 트랜지스터(MN2), 제1 전원전압단(VDD)과 제1 연결단(N1) 사이에 접속되어 제1 출력단(N0)의 출력신호의 제어를 받는 제1 PMOS 트랜지스터(MP1), 제2 전원전압단(VPP)과 제1 출력단(N0) 사이에 접속되어 제1 연결단(N1)의 출력신호의 제어를 받는 제2 PMOS 트랜지스터(MP2)로 구성된다. 상기의 회로는 펄스신호(CC0)가 하이레벨이면 제2 NMOS 트랜지스터(MN2)가 턴온(TURN ON) 되어서, 제1 레벨 쉬프팅부(410)의 출력신호는 로우레벨이 된다. 또한 펄스신호(CC0)가 로우레벨이면 제2 PMOS 트랜지스터(MP2)가 턴온(TURN ON) 되어서 제1 레벨 쉬프팅부(410)의 출력신호는 하이레벨이 되고, 출력신호의 전위레벨은 제2 전원전압(VPP)까지 상승한다. 즉, 제1 레벨 쉬프팅부(410)는 펄스신호(CC0)를 제2 전원전압(VPP) 레벨로 쉬프팅 시키게 되는데, 제1 레벨 쉬프팅부(410)의 출력신호는 펄스신호(CC0)와 반전관계이다.
또한, 인버팅부(420)는 제2 전원전압단(VPP)과 제2 출력단(N3) 사이에 접속되어 제1 출력단(N0)의 출력신호의 제어를 받는 제3 PMOS 트랜지스터(MP3)와, 제2 출력단(N3)과 접지전압단(VSS) 사이에 접속되어 제1 출력단(N0)의 출력신호의 제어를 받는 제3 NMOS 트랜지스터(MN3)로 구성된다. 상기의 회로는 제1 출력단(N0)에서 출력되는 제1 레벨 쉬프팅부(410)의 출력신호를 다시 반전시켜서 제2 풀업 구동신호(CC)를 출력하게 된다. 즉 제2 풀업 구동신호(CC)는 펄스신호(CC0)와 동일한 펄싱구간을 가지는 신호이며, 제1 전원전압(VDD)의 전위레벨을 가지는 펄스신호(CC0)를 제2 전원전압(VPP)으로 레벨 쉬프팅 시킨 것이다.
또한, 구동신호 생성부(430)는 인에이블 신호(EN)를 반전시키기 위한 제1 인버터(INV1), 제1 인버터(INV1)의 출력신호와 펄스신호(CC0)를 입력으로 하여 제1 풀업 구동신호(BB)를 출력하기 위한 부정논리곱수단(NAND1), 제1 인버터(INV1)의 출력신호를 반전시켜 풀다운 구동신호(AA)를 출력하기 위한 제2 인버터(INV2)로 구성된다. 상기의 회로는 인에이블 신호(EN)가 하이레벨일 때 풀다운 구동신호(AA)를 하이레벨로 활성화 시켜서 출력하게 된다. 또한 인에이블 신호(EN) 로우레벨일 때 펄스신호(CC0)가 하이레벨이면 제1 풀업 구동신호(BB)를 로우레벨로 활성화 시켜서 출력하고, 펄스신호(CC0)가 로우레벨이면 제1 풀업 구동신호(BB)를 하이레벨로 비활성화 시켜서 출력하게 된다. 즉 인에이블 신호(EN)와 펄스신호(CC0)의 펄싱구간에 따라서 제1 풀업 구동신호(BB)의 활성화 구간이 결정된다.
마지막으로, 구동부(500)는 제1 전원전압단(VDD)과 출력단(ND) 사이에 접속되어 제1 풀업 구동신호(BB)의 제어를 받는 제1 풀업 PMOS 트랜지스터(MP4), 출력단(ND)과 접지전압단(VSS) 사이에 접속되어 풀다운 구동신호(AA)의 제어를 받는 풀다운 NMOS 트랜지스터(MN4), 제2 전원전압단(VPP)과 출력단(ND) 사이에 접속되어 제2 풀업 구동신호(CC)의 제어를 받는 제2 풀업 PMOS 트랜지스터(MP5)로 구성된다.
도 5는 구동부(500)의 동작에 따른 비트라인 이퀄라이징 신호의 전압레벨 변 화를 나타낸 도면이다.
도 5를 참조하면, 구동부(500)는 비트라인 이퀄라이징 신호(BLEQ)의 활성화 구간(제2구간 ~ 제4구간)을 제어하기 위해, 출력단(ND)을 구동할 때 제1 전원전압(VDD) 및 제2 전원전압(VPP)을 단계적으로 이용한다. 즉 초기의 제1 활성화 구간(제2 구간)에는 제1 풀업 PMOS 트랜지스터(MP4)를 턴온(TURN ON) 시켜서 제1 전원전압(VDD)으로 출력단(ND)을 구동하고, 이후의 제2 활성화 구간(제3 구간)에는 제2 풀업 PMOS 트랜지스터(MP5)를 턴온(TURN ON) 시켜서 제2 전원전압(VPP)으로 출력단(ND)을 구동하며, 이후의 제3 활성화 구간(제4 구간)에는 다시 제1 풀업 PMOS 트랜지스터(MP4)를 턴온(TURN ON) 시켜서 제1 전원전압(VDD)으로 출력단(ND)을 구동하게 된다. 또한, 비트라인 이퀄라이징 신호(BLEQ)의 비활성화 구간(제1 구간)에는 풀다운 NMOS 트랜지스터(MN4)를 턴온 시켜서 접지전압(VSS)으로 출력단(ND)을 구동하게 된다. 도 5의 표(510)는 각 구간에 따른 제1 풀업 PMOS 트랜지스터(MP4), 제2 풀업 PMOS 트랜지스터(MP5), 풀다운 NMOS 트랜지스터(MN4)의 동작을 정리한 것이다.
참고로 구동부(500)의 출력단(ND)은 제1 풀업 PMOS 트랜지스터(MP4)와 제2 풀업 PMOS 트랜지스터(MP5)에 접속되어 있으므로 제2 풀업 PMOS 트랜지스터(MP5)가 구동될 때 출력단(ND)의 전위가 제2 전원전압(VPP)까지 상승한다. 따라서 회로의 오동작을 막고 안정성을 높이기 위해서 제1 풀업 PMOS 트랜지스터(MP4)는 제2 전원전압(VPP) 레벨 이상의 기판 바이어스 전압을 인가받아야 한다.
일반적으로 구동부(500)의 풀업 트랜지스터(MP4, MP5)는 PMOS 트랜지스터로 구성되는데, 제1 풀업 PMOS 트랜지스터(MP4) 대신에 NMOS 트랜지스터를 이용하여 구성할 수도 있다. 상기와 같은 구성은 다음과 같이 이루어진다.
도 6은 본 발명의 다른 실시예에 따른 비트라인 이퀄라이징 신호 생성부의 회로도이다.
도 6을 참조하면 비트라인 이퀄라이징 신호 생성부는 인에이블 신호(EN)를 지연시키기 위한 제1 지연부(610)와, 제1 지연부(610)의 출력신호(ENd)를 이용하여 펄스신호(CC0)를 생성하기 위한 펄스생성기(620)로 구성되는 펄스신호생성부(600); 펄스신호(CC0)를 제2 전원전압(VPP) 레벨로 쉬프팅 하기 위한 제1 레벨 쉬프팅부(710), 제1 레벨 쉬프팅부(710)의 출력신호를 반전시켜 제2 풀업 구동신호(CC)를 출력하기 위한 인버팅부(720), 인에이블 신호(EN) 및 펄스신호(CC0)에 응답하여 제1 풀업 구동신호(BB)와 풀다운 구동신호(AA)를 생성하기 위한 구동신호 생성부(730), 제1 풀업 구동신호(BB)를 제2 전원전압(VPP) 레벨로 쉬프팅 하여 반전된 제1 풀업 구동신호(/BB)를 출력하기 위한 제2 레벨 쉬프팅부(740)로 구성되는 구동 제어부(700); 제1 전원전압단(VDD)과 출력단(ND) 사이에 접속되어 반전된 제1 풀업 구동신호(/BB)의 제어를 받는 제1 풀업 NMOS 트랜지스터(MN5), 출력단(ND)과 접지전압단(VSS) 사이에 접속되어 풀다운 구동신호(AA)의 제어를 받는 풀다운 NMOS 트랜지스터(MN4), 제2 전원전압단(VPP)과 출력단(ND) 사이에 접속되어 제2 풀업 구동신호(CC)의 제어를 받는 제2 풀업 PMOS 트랜지스터(MP4)로 구성되는 구동부(800)를 구비한다.
상기의 비트라인 이퀄라이징 신호 생성부는 도 3의 비트라인 이퀄라이징 신 호 생성부와는 달리 구동부(800)의 풀업 트랜지스터를 PMOS 트랜지스터 대신에 NMOS 트랜지스터를 이용하여 구성한 것이다. NMOS 트랜지스터로 풀업 트랜지스터를 구성했을 경우에는 제1 풀업 NMOS 트랜지스터(MN5)를 제어하기 위해서 추가적으로 제2 레벨 쉬프팅부(740)를 더 구비하여 제1 풀업 구동신호(BB)를 제2 전원전압(VPP) 레벨로 쉬프팅 시키고 반전된 제1 풀업 구동신호(/BB)를 출력하게 된다. 제2 전원전압(VPP) 레벨로 쉬프팅 하는 것은 제1 풀업 NMOS 트랜지스터(MN5)의 문턱전압(THRESHOLD VOLTAGE, Vt) 손실(LOSS)을 보상하기 위함이다. 제2 레벨 쉬프팅부(740)의 내부구조는 도 3의 제1 레벨 쉬프팅부(410)와 동일하므로 중복된 설명은 생략한다.
도 7은 비트라인 이퀄라이징 신호 생성부의 동작에 대한 타이밍 다이어그램이다.
도 7을 참조하여 비트라인 이퀄라이징 신호 생성부의 전체적인 동작을 설명하면 다음과 같다.
인에이블 신호(EN)는 액티브 신호에 응답하여 하이레벨로 활성화 되고, 프리차지 신호에 응답하여 로우레벨로 비활성화 되는 신호이며, 액티브 구간 동안에 하이레벨로 활성화 되는 신호이다.
우선, 인에이블 신호(EN)가 하이레벨로 천이되는 제1 구간은 풀다운 구동신호(AA)와 제1 풀업 구동신호(BB)가 하이레벨이다. 따라서 풀다운 NMOS 트랜지스터가 턴온(TURN ON) 되고, 제1 풀업 P(N)MOS 트랜지스터는 턴오프(TURN OFF) 되어 비트라인 이퀄라이징 신호(BLEQ)는 접지전압(VSS) 레벨로 하강하게 된다. 제1 구간은 비트라인 이퀄라이징 신호(BLEQ)의 비활성화 구간에 해당한다.
다음으로, 인에이블 신호(EN)가 로우레벨로 천이되는 제2 구간은 풀다운 구동신호(AA)와 제1 풀업 구동신호(BB)가 로우레벨이다. 따라서 풀다운 NMOS 트랜지스터가 턴오프(TURN OFF) 되고, 제1 풀업 P(N)MOS 트랜지스터는 턴온(TURN ON) 되어 비트라인 이퀄라이징 신호(BLEQ)는 제1 전원전압(VDD) 레벨로 상승하게 된다. 제2 구간은 비트라인 이퀄라이징 신호(BLEQ)의 제1 활성화 구간에 해당하므로 제1 지연부의 지연시간(tD1)만큼 제2 구간이 형성된다.
다음으로, 펄스신호(CC0)가 로우레벨로 펄싱하는 펄싱구간(tD2)에 대응하는 제3 구간은 제1 풀업 구동신호(BB)가 하이레벨이고, 제2 풀업 구동신호(CC)가 로우레벨이다. 따라서 제1 풀업 P(N)MOS 트랜지스터는 턴오프(TURN OFF) 되고, 제2 풀업 PMOS 트랜지스터가 턴온(TURN ON) 되어 비트라인 이퀄라이징 신호(BLEQ)는 제2 전원전압(VPP) 레벨로 상승하게 된다. 제3 구간은 비트라인 이퀄라이징 신호(BLEQ)의 제2 활성화 구간에 해당하므로 제2 지연부의 지연시간(tD2)만큼 제3 구간이 형성된다.
마지막으로, 펄스신호(CC0)가 펄싱구간(tD2) 이후에 하이레벨을 유지하는 제4 구간은 제1 풀업 구동신호(BB)가 로우레벨이고, 제2 풀업 구동신호(CC)가 하이레벨이다. 따라서 제1 풀업 P(N)MOS 트랜지스터는 턴온(TURN ON) 되고, 제2 풀업 PMOS 트랜지스터가 턴오프(TURN OFF) 되어 비트라인 이퀄라이징 신호(BLEQ)는 제2 전원전압(VPP) 레벨에서 제1 전원전압(VDD) 레벨로 하강하게 된다. 제3 구간은 비트라인 이퀄라이징 신호(BLEQ)의 제3 활성화 구간에 해당한다.
본 발명의 실시예에서 제1 전원전압은 외부에서 공급되는 전원전압(VDD) 이고, 제2 전원전압은 제1 전원전압을 차지펌프(CHARGE PUMP) 등을 이용하여 승압한 펌핑전압(VPP)이다. 효율이 50% 인 차지펌프에서 펌핑전압(VPP)을 생성한다고 가정하면, 펌핑전압(VPP)을 사용하여 소모되는 전류가 10mA 인 경우에 이를 다시 채워주기 위해 전원전압(VDD)으로부터 20mA의 전류가 소모되어야 한다. 따라서 가능하면 펌핑전압의 사용을 제한하는 것이 전류소모 측면에서 유리하다.
따라서 전류소모를 최대한 억제한 상태에서 성능을 향상시키기 위해, 비트라인 이퀄라이징 신호(BLEQ)의 제1 활성화 구간에는 상대적으로 전류소모가 적은 전원전압(VDD)을 이용하여 신호레벨을 상승시키고, 이퀄라이징 동작을 수행하는 핵심구간인 제2 활성화 구간에는 전류소모가 다소 많지만 이퀄라이징 동작을 빠르게 수행할 수 있는 펌핑전압(VPP)을 이용하고, 이후의 제3 활성화 구간에는 다시 전류소모가 적은 전원전압(VDD)을 이용하는 방식을 사용하여서 전류소모를 최대한 억제한 상태에서 이퀄라이징 속도와 프리차지 속도를 빠르게 할 수 있다. 즉 제2 활성화 구간에서 비트라인 이퀄라이징 신호(BLEQ)를 펌핑전압(VPP) 레벨로 상승시킬 때 전원전압(VDD)에 의한 전하(CHARGE)가 일부 공급되고, 나머지는 펌핑전압(VPP)에 의해서 공급된다. 또한 제3 활성화 구간에서 펌핑전압(VPP)에 의한 전하(CHARGE)가 다시 전원전압(VDD)으로 전달되므로, 이는 전하(CHARGE)를 재활용하는 역할을 하게 된다.
상술한 바와 같이 반도체 메모리 소자의 비트라인 이퀄라이징 신호(BLEQ) 생성방법은 비트라인 이퀄라이징 신호(BLEQ)의 활성화 구간 중에서 초기의 제1 활성 화 구간 동안 전원전압(VDD)으로 비트라인 이퀄라이징 신호(BLEQ) 출력단(ND)을 구동하는 단계, 제1 활성화 구간 이후의 제2 활성화 구간 동안 전원전압(VDD)보다 높은 펌핑전압(VPP)으로 비트라인 이퀄라이징 신호(BLEQ) 출력단(ND)을 구동하는 단계, 제2 활성화 구간 이후의 제3 활성화 구간 동안 전원전압(VDD)으로 비트라인 이퀄라이징 신호(BLEQ) 출력단(ND)을 구동하는 단계로 이루어진다.
비트라인 이퀄라이징 신호 생성부에서 출력되는 비트라인 이퀄라이징 신호(BLEQ)는 비트라인 이퀄라이징부를 제어하게 되는데, 일반적으로 비트라인 이퀄라이징부는 비트라인 이퀄라이징 신호(BLEQ)의 제어를 받아 비트라인 쌍(BL, BLB)에 프리차지 전압(VBLP)을 공급하기 위한 트랜지스터로 구성된다.
도 8은 비트라인 쌍의 이퀄라이징 동작을 나타낸 도면이다.
도 8을 참조하면 프리차지 신호(PCG)에 의해 인에이블 신호(EN)가 로우레벨로 천이되어서 비트라인 이퀄라이징 신호(BLEQ)가 하이레벨로 활성화 되었을 때 비트라인 쌍(BL, BLB)이 프리차지 전압(VBLP)으로 이퀄라이징 되는 시간을 확인할 수 있다. 종래에 전원전압(VDD)만을 사용하는 방식(810)은 비트라인 쌍(BL, BLB)을 이퀄라이징 하는 시간이 'tA1' 걸린다면, 본 발명을 적용한 방식(820)은 'tA2' 로 이퀄라이징 동작이 더 빨라진다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명 의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 신호의 활성화를 나타내기 위해 액티브 하이(Active High) 또는 액티브 로우(Active Low)로의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
도 1은 일반적인 반도체 메모리 소자의 구성도 이다.
도 2는 도 1의 반도체 메모리 소자의 동작에 대한 타이밍 다이어그램이다.
도 3은 본 발명의 실시예에 따른 비트라인 이퀄라이징 신호 생성부의 회로도이다.
도 4는 펄스생성기의 실시예에 따른 회로도이다.
도 4a는 펄스생성기의 다른 실시예에 따른 회로도이다.
도 5는 구동부의 동작에 따른 비트라인 이퀄라이징 신호의 전압레벨 변화를 나타낸 도면이다.
도 6은 본 발명의 다른 실시예에 따른 비트라인 이퀄라이징 신호 생성부의 회로도이다.
도 7은 비트라인 이퀄라이징 신호 생성부의 동작에 대한 타이밍 다이어그램이다.
도 8은 비트라인 쌍의 이퀄라이징 동작을 나타낸 도면이다.
*도면의 주요 부분에 대한 부호의 설명
300, 600 : 펄스신호생성부 400, 700 : 구동 제어부
410, 710 : 제1 레벨 쉬프팅부 420, 720 : 인버팅부
430, 730 : 구동신호 생성부 740 : 제2 레벨 쉬프팅부
500, 800 :구동부

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  3. 비트라인 이퀄라이징 신호의 활성화 구간 중에서 초기의 제1 활성화 구간에는 제1 전원전압으로 출력단을 구동하고, 이후의 제2 활성화 구간에는 상기 제1 전원전압 보다 높은 제2 전원전압으로 상기 출력단을 구동하고, 이후의 제3 활성화 구간에는 상기 제1 전원전압으로 상기 출력단을 구동하여 상기 비트라인 이퀄라이징 신호를 출력하기 위한 비트라인 이퀄라이징 신호 생성수단과,
    상기 비트라인 이퀄라이징 신호에 응답하여 비트라인 쌍을 이퀄라이징 하기 위한 비트라인 이퀄라이징 수단을 구비하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 제1 전원전압은 외부전원전압 이고, 상기 제2 전원전압은 상기 제1 전원전압을 이용하여 생성하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제3항 또는 제4항에 있어서,
    상기 비트라인 이퀄라이징 신호 생성수단은,
    액티브 구간에 대응하여 활성화 되는 인에이블 신호를 지연시켜 일정구간 펄싱하는 펄스신호를 생성하기 위한 펄스신호생성부;
    상기 인에이블 신호의 지연구간에 대응하는 상기 제1 활성화 구간과, 상기 제3 활성화 구간 동안에 활성화 되는 제1 풀업 구동신호와, 상기 펄스신호의 펄싱구간에 대응하는 상기 제2 활성화 구간 동안에 활성화 되는 제2 풀업 구동신호와, 상기 비트라인 이퀄라이징 신호의 비활성화 구간 동안에 활성화 되는 풀다운 구동신호를 생성하기 위한 구동 제어부; 및
    상기 제1, 제2 풀업 구동신호 및 상기 풀다운 구동신호에 응답하여 상기 출력단을 구동하기 위한 구동부를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 인에이블 신호는 액티브 신호에 응답하여 활성화 되고, 프리차지 신호에 응답하여 비활성화 되는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 펄스신호생성부는,
    상기 인에이블 신호를 지연시키기 위한 제1 지연부와,
    상기 제1 지연부의 출력신호를 이용하여 상기 펄스신호를 생성하기 위한 펄스생성기를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제7항에 있어서,
    상기 펄스생성기는,
    상기 제1 지연부의 출력신호를 반전시키기 위한 제1 인버터;
    상기 제1 지연부의 출력신호를 지연시키기 위한 제2 지연부; 및
    상기 제1 인버터와 상기 제2 지연부의 출력신호를 입력으로 하는 부정논리곱수단을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제7항에 있어서,
    상기 펄스생성기는,
    상기 제1 지연부의 출력신호를 반전시키기 위한 제1 인버터;
    상기 제1 인버터의 출력신호를 지연시키기 위한 제2 지연부;
    상기 제1 지연부와 상기 제2 지연부의 출력신호를 입력으로 하는 부정논리합수단; 및
    상기 부정논리합수단의 출력신호를 반전시키기 위한 제2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제6항에 있어서,
    상기 구동 제어부는,
    상기 펄스신호를 상기 제2 전원전압 레벨로 쉬프팅 하기 위한 제1 레벨 쉬프팅부;
    상기 제1 레벨 쉬프팅부의 출력신호를 반전시켜 상기 제2 풀업 구동신호를 출력하기 위한 인버팅부; 및
    상기 인에이블 신호 및 상기 펄스신호에 응답하여 상기 제1 풀업 구동신호와 상기 풀다운 구동신호를 생성하기 위한 구동신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제10항에 있어서,
    상기 제1 레벨 쉬프팅부는,
    제1 연결단과 상기 펄스신호 출력단 사이에 접속되고, 제1 전원전압단에 게이트가 접속된 제1 NMOS 트랜지스터;
    제1 출력단과 접지전압단 사이에 접속되어 상기 펄스신호의 제어를 받는 제2 NMOS 트랜지스터;
    상기 제1 전원전압단과 상기 제1 연결단 사이에 접속되어 상기 제1 출력단의 출력신호의 제어를 받는 제1 PMOS 트랜지스터; 및
    제2 전원전압단과 상기 제1 출력단 사이에 접속되어 상기 제1 연결단의 출력신호의 제어를 받는 제2 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  12. 제11항에 있어서,
    상기 인버팅부는,
    상기 제2 전원전압단과 제2 출력단 사이에 접속되어 상기 제1 출력단의 출력신호의 제어를 받는 제3 PMOS 트랜지스터와,
    상기 제2 출력단과 상기 접지전압단 사이에 접속되어 상기 제1 출력단의 출력신호의 제어를 받는 제3 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  13. 제10항에 있어서,
    상기 구동신호 생성부는,
    상기 인에이블 신호를 반전시키기 위한 제1 인버터;
    상기 제1 인버터의 출력신호와 상기 펄스신호를 입력으로 하여 상기 제1 풀업 구동신호를 출력하기 위한 부정논리곱수단; 및
    상기 제1 인버터의 출력신호를 반전시켜 상기 풀다운 구동신호를 출력하기 위한 제2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  14. 제6항에 있어서,
    상기 구동부는,
    제1 전원전압단과 상기 출력단 사이에 접속되어 상기 제1 풀업 구동신호의 제어를 받는 제1 풀업 PMOS 트랜지스터;
    상기 출력단과 접지전압단 사이에 접속되어 상기 풀다운 구동신호의 제어를 받는 풀다운 NMOS 트랜지스터; 및
    제2 전원전압단과 상기 출력단 사이에 접속되어 상기 제2 풀업 구동신호의 제어를 받는 제2 풀업 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메 모리 소자.
  15. 제14항에 있어서,
    상기 제1 풀업 PMOS 트랜지스터는 상기 제2 전원전압 레벨의 기판 바이어스 전압을 인가받는 것을 특징으로 하는 반도체 메모리 소자.
  16. 제10항에 있어서,
    상기 구동부는,
    제1 전원전압단과 상기 출력단 사이에 접속되어 반전된 상기 제1 풀업 구동신호의 제어를 받는 제1 풀업 NMOS 트랜지스터;
    상기 출력단과 접지전압단 사이에 접속되어 상기 풀다운 구동신호의 제어를 받는 풀다운 NMOS 트랜지스터; 및
    제2 전원전압단과 상기 출력단 사이에 접속되어 상기 제2 풀업 구동신호의 제어를 받는 제2 풀업 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  17. 제16항에 있어서,
    상기 구동 제어부는 상기 제1 풀업 구동신호를 상기 제2 전원전압 레벨로 쉬프팅 하여 반전된 상기 제1 풀업 구동신호를 생성하기 위한 제2 레벨 쉬프팅부를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  18. 제17항에 있어서,
    상기 제2 레벨 쉬프팅부는,
    제1 연결단과 상기 제1 풀업 구동신호 출력단 사이에 접속되고, 상기 제1 전원전압단에 게이트가 접속된 제1 NMOS 트랜지스터;
    제1 출력단과 상기 접지전압단 사이에 접속되어 상기 제1 풀업 구동신호의 제어를 받는 제2 NMOS 트랜지스터;
    상기 제1 전원전압단과 상기 제1 연결단 사이에 접속되어 상기 제1 출력단의 출력신호의 제어를 받는 제1 PMOS 트랜지스터; 및
    상기 제2 전원전압단과 상기 제1 출력단 사이에 접속되어 상기 제1 연결단의 출력신호의 제어를 받는 제2 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  19. 제3항 또는 제4항에 있어서,
    상기 비트라인 이퀄라이징 수단은,
    상기 비트라인 이퀄라이징 신호의 제어를 받아 상기 비트라인 쌍에 프리차지 전압을 공급하기 위한 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  20. 비트라인 이퀄라이징 신호의 활성화 구간 중에서 초기의 제1 활성화 구간 동안 외부전원전압으로 비트라인 이퀄라이징 신호 출력단을 구동하는 단계;
    상기 제1 활성화 구간 이후의 제2 활성화 구간 동안 상기 외부전원전압보다 높은 고전위전압으로 상기 비트라인 이퀄라이징 신호 출력단을 구동하는 단계; 및
    상기 제2 활성화 구간 이후의 제3 활성화 구간 동안 상기 외부전원전압으로 상기 비트라인 이퀄라이징 신호 출력단을 구동하는 단계
    를 포함하는 반도체 메모리 소자의 비트라인 이퀄라이징 신호 생성방법.
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