JP3874655B2 - 半導体記憶装置、及び半導体記憶装置のデータアクセス方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、リフレッシュ動作が必要とされる半導体記憶装置に関するものであり、特に、スタンバイ時のリフレッシュ動作による消費電流の低減を図るためのデータアクセスの制御に関するものである。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと略記する）等のリフレッシュ動作が必要とされる半導体記憶装置では、読み出し動作、書き込み動作、及びリフレッシュ動作等のメモリセルへのアクセス動作に伴う消費電流の中で、センスアンプによるビット線への充放電電流が大きな比率を占めている。このため従来より、ビット線への充放電電流の低減が図られてきている
【０００３】
この方策の１つとして、ビット線への充放電電荷をリサイクルして再利用することにより消費電流の低減を図る試みがなされている。１例として特開平８−２４９８８５号公報に開示されている電荷リサイクル方法を、図１１の回路構成図と、図１２の動作波形図として示す。
【０００４】
図１１では、ＶＳＳを基準電圧とした場合、イコライズ信号（／ＥＱＬ０乃至／ＥＱＬ（ｋ−１））によりセンスアンプの両駆動線ＳＡＰ、／ＳＡＮがショートされて、ビット線対（ＢＬ０と／ＢＬ０乃至ＢＬ（ｍ−１）と／ＢＬ（ｍ−１））が（１／２）ＶＣＣにプリチャージされる回路仕様について開示されている。センスアンプ駆動線／ＳＡＮに対して、第２のスイッチ素子（ＳＥＮ００乃至ＳＥＮ０（ｋ−１））を介して、ＶＳＳと（１／２）ＶＣＣプリチャージの間の電位Ｖｍ２の大きなキャパシタＣ２を持つ電源が接続されている。さらに、センスアンプ駆動線ＳＡＰに対して、第４のスイッチ素子（／ＳＥＰ００乃至／ＳＥＰ０（ｋ−１））を介して、ＶＣＣと（１／２）ＶＣＣプリチャージの間の電位Ｖｍ１の大きなキャパシタＣ１を持つ電源が接続されている。ここで、Ｖｍ１＝（３／４）ＶＣＣ、Ｖｍ２＝（１／４）ＶＣＣが望ましい電圧値である。
【０００５】
図１１の回路構成図におけるアクセス動作例が図１２である。図１２では、１例としてセルアレイ０を例示している。メモリセルへの電荷の再書き込み動作であるリストア動作の際には、センスアンプによる増幅動作では、先ず、／ＳＥＰ００がＬｏｗにＳＥＮ００がＨｉｇｈにされて、ＳＡＰがＶｍ１に／ＳＡＮがＶｍ２にショートされる。このときセルアレイ０内の総ビット線のうち、半数についての浮遊容量の総和をＣＢとして、Ｃ１＞＞ＣＢ、Ｃ２＞＞ＣＢの条件が成立すれば、ＳＡＰの電位は略Ｖｍ１に／ＳＡＮの電位は略Ｖｍ２となる。即ち、センスアンプがＶｍ１（＝（３／４）ＶＣＣ）とＶｍ２（＝（１／４）ＶＣＣ）との間で駆動される。次に、／ＳＥＰ００がＨｉｇｈにＳＥＮ００がＬｏｗに戻され、／ＳＥＰ１０がＬｏｗにＳＥＮ１０がＨｉｇｈにされる。センスアンプがＶＣＣとＶＳＳとの間で駆動されてメモリセルにＶＣＣ電圧が書き込まれる。
【０００６】
イコライズの際には、／ＳＥＰ１０がＨｉｇｈにＳＥＮ１０がＬｏｗに戻され、／ＳＥＰ００がＬｏｗにＳＥＮ００がＨｉｇｈにされる。これは、リストアの際、各々のキャパシタＣ１、Ｃ２からビット線に供給された電荷を戻す働きをする。即ち、電荷のリサイクルが行なわれる。この後、／ＳＥＰ００がＨｉｇｈにＳＥＮ００がＬｏｗに戻され、／ＥＱＬ０がＨｉｇｈにされて／ＳＡＮとＳＡＰがショートされる。
【０００７】
／ＳＡＮ側、ＳＡＰ側の各々について、キャパシタＣ１、Ｃ２から電圧値にして（１／４）ＶＣＣの電荷がリサイクルされることとなる。従って、トータルとしてメモリセルへのリストア電圧の半分に当る（１／２）ＶＣＣの電荷のリサイクルが行なわれ、ビット線への充放電電流の低減を図っている。
【０００８】
また、Ｖｍ１、Ｖｍ２の電位とは異なる複数の電位及びスイッチを持たせて多段階（例えば、ｎ段階）に電位が切り替えられていくことにより、１／ｎのパワー低減を図ることが原理的には可能である。
【０００９】
尚、特開平８−２４９８８５号公報には、ビット線のイコライズ電圧として上記の（１／２）ＶＣＣプリチャージ方式の他に、ＶＣＣプリチャージ方式及びＶＳＳプリチャージ方式が開示されている。しかしながら、これらのプリチャージ電圧では、セルキャパシタの蓄積電荷がビット線に読み出されて電荷再分配が行なわれた後、相補のビット線との間でセンスアンプにより差動増幅されてデータが読み出される回路方式においては、各々“１”及び“０”データの読み出しマージンを確保することはできない。“１”、“０”何れのデータの読み出し余裕も確保するためには、ビット線のイコライズ電圧はＶＣＣとＶＳＳとの中間電位である必要がある。通常はＶＣＣとＶＳＳとの電圧を有するビット線対がショートされることにより得られる（１／２）ＶＣＣ電圧をイコライズ電圧として回路設計されるのが一般的であり、図１１に示した回路構成図もこの方式が採用されている。従って、図１１に示す従来技術においては、（１／２）ＶＣＣのイコライズ電圧を前提とした電荷リサイクルによるビット線への充放電電流の低減が示されている。
【００１０】
【発明が解決しようとする課題】
近年の携帯機器分野においては、搭載される機能の増大に伴い大容量の半導体記憶装置が要求されており、これを限られたスペースに現実的な価格で実装する必要から、携帯機器においても高集積でビット単価の安いＤＲＡＭあるいは同期型ＤＲＡＭ（以下、ＳＤＲＡＭ）等が採用されるに至っている。一方、携帯電話やデジタルカメラ等のスタンバイ状態に維持されている時間が長い携帯機器においては、バッテリー駆動時の連続使用時間特性を向上させるために、スタンバイ状態での消費電流を極限まで低減することが求められている。従って、ＤＲＡＭ等には、スタンバイ時にも定期的に行なわれるセルフリフレッシュ動作等のリフレッシュ動作において消費電流の更なる低減が必須となっている。
【００１１】
しかしながら、従来技術に示した回路構成図（図１１）では、電荷リサイクル量は、ＶＣＣ電圧に対して半分の（１／２）ＶＣＣである。消費電流の低減効果は、リフレッシュ動作に伴う全消費電流のうちビット線への充放電電流に係る消費電流の１／２に限定されており部分的な低減効果が得られるに留まり、これ以上の低減を図ることができず問題である。
【００１２】
また、ハイ側電圧Ｖｍ１及びロー側電圧Ｖｍ２の２つの電圧を有する２つのキャパシタＣ１及びＣ２が、１組としてセンスアンプの両駆動線ＳＡＰ、／ＳＡＮの各々に接続されてセルアレイ０内のビット線対が差動増幅される。この時、ビット線の半数づつが、各々、略ハイ側電圧Ｖｍ１及び略ロー側電圧Ｖｍ２に充放電するためには、半数のビット線の総浮遊容量値ＣＢに比して充分大きな容量値のキャパシタＣ１、Ｃ２が備えられなければならない。セルアレイ毎に２つの大容量キャパシタが備えられなければならず、現実的なダイサイズで実現することができないおそれがあり問題である。
【００１３】
更に、ｎ段階に電位が切り替えられていけば消費電流が１／ｎに低減されることも原理的には可能であることが示されている。しかしながら、各電位が供給されるためには電位毎にキャパシタとスイッチが必要である。ｎ段階の電位が順次切り替えられるためには、ＳＡＰ側と／ＳＡＮ側との各々に電位毎にキャパシタが備えられなければならず、２ｎ個の大容量キャパシタが必要となる。現実的なダイサイズで実現することができないおそれがあり問題である。
【００１４】
また、スタンバイ時の消費電流としては、リフレッシュ動作による消費電流の占める比率が大きなものとなるため、スタンバイ時の低消費電流化に際しては、データ保持特性を改善してリフレッシュ周期を長くすることが必須となる。ここで、データ保持特性は、セルキャパシタに蓄積されたハイレベル電圧の蓄積電荷がリークにより時間と共に減少していく特性である。リークによりセルキャパシタのハイレベル電圧が徐々に低下していきビット線のイコライズ電圧を下回るまでの時間をデータ保持時間ｔＲＥＦとして定義している。データ保持時間ｔＲＥＦ以後にセルキャパシタとビット線とが接続されると反転データが増幅されてしまうおそれがあり、データ保持時間ｔＲＥＦ前にリフレッシュ動作をする必要がある。
【００１５】
データ保持時間ｔＲＥＦを長くすることができれば、リフレッシュ周期が長くなり、リフレッシュ動作に伴う消費電流が低減できる。データ保持時間ｔＲＥＦを長くするためには、セルキャパシタへの“１”データの書き込み電圧が不変であると仮定した場合には、ビット線のイコライズ電圧を低下する必要がある。しかしながら、従来技術では、イコライズ信号／ＥＱＬ０により、（３／４）ＶＣＣ電圧のＳＡＰと（１／４）ＶＣＣ電圧の／ＳＡＮとがショートされることによりビット線のイコライズ電圧が（１／２）ＶＣＣに固定されてしまい、ビット線のイコライズ電圧を低減することができず問題である。
【００１６】
ここで、ビット線が（１／２）ＶＣＣ電圧にイコライズされた後に更に低い電圧値に移行させようとすると、ビット線電圧が放電されなければならず、新たな電流消費を招いてしまい消費電流の低減に反することとなり問題である。また、もし仮に、イコライズ電圧を（１／２）ＶＣＣより低電圧に設定することができたと仮定しても、次のアクセス動作において電荷のリサイクル動作が正しく行なわれず問題である。
【００１７】
また、携帯機器の限られたスペースに大容量の記憶容量が搭載される必要から、ＤＲＡＭ等は微細化・高集積化が図られることとなる。これにより、セルサイズは縮小を余儀なくされ、リーク等によるデータ保持時間ｔＲＥＦの悪化を招くおそれがある。このことからも、ビット線イコライズ電圧を低減してデータ保持時間ｔＲＥＦの改善を図る必要があり、これができない従来技術では問題である。
【００１８】
本発明は前記従来技術の問題点を解消するためになされたものであり、電荷リサイクル技術によりビット線の充放電電流の低減を図りながら、セルキャパシタのデータ保持特性を改善して一定期間内のリフレッシュ動作回数を削減することにより、スタンバイ時の消費電流を低減することが可能な半導体記憶装置、及び半導体記憶装置のデータアクセス方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る半導体記憶装置は、ビット線対を差動増幅するセンスアンプの低電圧側駆動線を、低側電圧に接続する低側電圧スイッチ部と、センスアンプの高電圧側駆動線を、ビット線対のリストアレベルである第１電圧に接続する第１高側電圧スイッチ部と、第１高側電圧スイッチ部が導通するリストア期間の前段階および後段階において、高電圧側駆動線を、第１電圧より低電圧である第２電圧に接続する第２高側電圧スイッチ部と、イコライズ期間に、ビット線対を第１電圧の１／２より低電圧にイコライズするイコライズ部と、第２高側電圧スイッチ部により高電圧側駆動線に接続され、ビット線対のうち高電圧側のビット線を、第１電圧と第２電圧との間で充放電する際の電荷をリサイクルする電荷リサイクル手段とを備え、電荷リサイクル手段は、リーク補償部を備えることを特徴とする。
【００２０】
上記の半導体記憶装置では、ビット線対は、イコライズ部によりメモリセルへのリストア電圧である第１電圧の１／２より低電圧にイコライズされる。また、リストア期間の前段階として、低側電圧スイッチ部によりセンスアンプの低電圧側駆動線が低側電圧に接続され、第２高側電圧スイッチ部により高電圧側駆動線が電荷リサイクル手段に接続される。電荷リサイクル手段から電荷が放出され、ビット線対のうち高電圧側のビット線が第１電圧より低電圧の第２電圧とされる。その後リストア期間に移行し、低側電圧スイッチ部によりセンスアンプの低電圧側駆動線が低側電圧に接続され、第２高側電圧スイッチ部に代えて第１高側電圧スイッチ部により高電圧側駆動線が第１電圧に接続されてビット線対が差動増幅され、高電圧側のビット線が第１電圧とされる。リストア期間の後段階では、低側電圧スイッチ部によりセンスアンプの低電圧側駆動線が低側電圧に接続され、再度、第１高側電圧スイッチ部に代えて第２高側電圧スイッチ部により高電圧側駆動線が電荷リサイクル手段に接続される。電荷リサイクル手段に対して電荷が供給され、ビット線対のうち高電圧側のビット線が第１電圧から第２電圧とされる。また、リーク補償部により、電荷リサイクル手段によりリサイクルされる第１電圧と第２電圧との間で充放電する電荷のリークによる消失が補われる。
【００２１】
更に、請求項６に係る半導体記憶装置のデータアクセス方法は、センスアンプの低電圧側駆動線に低側電圧が供給され、高電圧側駆動線にビット線対のリストアレベルである第１電圧が供給されて、ビット線対が差動増幅され、ビット線対のイコライズ時には、イコライズに先立って高電圧側駆動線が第１電圧から第１電圧より低電圧である第２電圧に切り替えられ第１電圧から第２電圧への放電電荷が蓄積された後に、第１電圧の１／２より低電圧の中間電圧にイコライズされ、ビット線対のリストア時には、高電圧側駆動線が前記第２電圧に切り替えられ、イコライズ時に蓄積された電荷が再利用されて中間電圧から第２電圧への充電電荷が供給された後に、高電圧側駆動線が第１電圧に切り替えられ、第２電圧は、イコライズから次サイクルのリストアまでの間、消失する蓄積電荷分が補われ電圧値が維持されることを特徴とする。
【００２２】
これにより、ビット線対への差動増幅に際し、センスアンプの高電圧側駆動線が、イコライズ電圧から第２電圧を介してメモリセルへのリストア電圧である第１電圧へ２段階に切り替えられることにより、ビット線対のうち高電圧側のビット線に対して、リストア時のイコライズ電圧から第２電圧への電荷の再利用と、イコライズ時の第１電圧から第２電圧への電荷の再蓄積とが、交互に繰り返されて電荷のリサイクルを行なうことができ、ビット線への充放電電流の低減を図ることができる。
【００２３】
また、イコライズ電圧が第１電圧の１／２より低電圧に設定されているので、メモリセルへのリストア電圧、即ちメモリセルキャパシタに蓄積されている“１”データの電圧レベルである第１電圧との電圧差が広がり、データ保持時間が長くなってデータ保持特性を改善することができる。所定時間内のリフレッシュ回数を低減することができ、リフレッシュ動作に伴う消費電流を低減することができる。
【００２４】
電荷リサイクルによるビット線への充放電電流の低減とデータ保持特性の改善とにより、半導体記憶装置が携帯機器等に使用される場合、スタンバイ時の消費電流を大幅に低減することができ、バッテリー駆動時の連続使用時間の大幅な改善を実現することができる。
【００２５】
また、電荷リサイクルにより蓄積される電荷が長時間保持状態にある場合等に、リーク等によって蓄積された電荷の一部が消失してしまう場合にも、電荷分を補うことができる。
【００２６】
図１に本発明の原理を示す。メモリセルへのリストアが行われる際のリストア動作波形と、ビット線対がイコライズされる際のイコライズ動作波形とを示す。イコライズ状態において、ビット線対は第１電圧（Ｖ１）の１／２電圧（（１／２）Ｖ１）より低電圧である第２電圧（Ｖ２）の１／２電圧（（１／２）Ｖ２）にイコライズされている。ワード線が活性化されて（不図示）リストア動作が開始されると、センスアンプ群の高電圧側駆動線が第２電圧（Ｖ２）に切り替えられてビット線対が差動増幅される（図１中、（Ａ））。この時、第２電圧（Ｖ２）に備えられる電荷リサイクル手段（不図示）に蓄積されている電荷が、ビット線対の一方のビット線がイコライズ電圧（（１／２）Ｖ２）から第２電圧（Ｖ２）に充電されるために利用される（図１中、（Ｉ））。次に、センスアンプ群の高電圧側駆動線が第２電圧（Ｖ２）から第１電圧（Ｖ１）に切り替えられてビット線対が差動増幅されメモリセルへのリストアが行なわれる（図１中、（Ｂ））。この時、ビット線対の一方が第２電圧（Ｖ２）から第１電圧（Ｖ１）に充電されるため、第１電圧（Ｖ１）から電荷が供給される。
【００２７】
メモリセルがリストアされた後、ワード線が非活性化されて（不図示）イコライズ動作が開始される。第１の段階（図１中、（Ｃ））として、センスアンプ群の高電圧側駆動線が第１電圧（Ｖ１）から第２電圧（Ｖ２）に切り替えられる。この時、ビット線対の一方のビット線に第１電圧（Ｖ１）から供給されている電荷は、第２電圧（Ｖ２）に戻され電荷リサイクル手段への電荷の再蓄積が行なわれる（図１中、（ＩＩ））。その後の第２の段階（図１中、（Ｄ））で、センスアンプ動作が停止されビット線対がショートされることによりイコライズされる。第２電圧（Ｖ２）と基準電圧（０）とのショートによりイコライズ電圧は第２電圧（Ｖ２）の１／２電圧（（１／２）Ｖ２）となり、第１電圧（Ｖ１）の１／２電圧（（１／２）Ｖ１）より低電圧にイコライズされる。また、イコライズ時の電荷再蓄積動作（図１中、（ＩＩ））により蓄積された電荷は、次サイクルのリストア時の電荷再利用動作（図１中、（Ｉ））により再利用されることにより電荷のリサイクル動作が行なわれる。
【００２８】
図２に、メモリセルキャパシタに、データ“１”電圧である第１電圧（Ｖ１）で蓄積されている電荷のリーク特性を示す。メモリセルキャパシタの蓄積電荷は、個々の半導体記憶装置の製造条件やデバイス条件に応じた特性で時間と共にリークし、セルキャパシタの電圧は時間と共に低下していく。“１”データの読み出しは、第１電圧（Ｖ１）のセルキャパシタがイコライズ電圧のビット線に読み出され、イコライズ電圧であるリファレンスのビット線との間で差動増幅されることにより行なわれる。従って、差動増幅が正しく行なわれるためにはビット線に読み出された際のビット線の電圧値がイコライズ電圧を下回らないことが必要条件となり、リフレッシュ動作はセルキャパシタの電圧がイコライズ電圧に至る前のタイミングで行なうことが必要となる。
【００２９】
第１電圧（Ｖ１）を電源電圧ＶＤＤ０と仮定すると、セルキャパシタ電圧が従来の一般的なイコライズ電圧の設定である（１／２）ＶＤＤ０電圧に至るまでのｔＲＥＦ（＝Ｔ１（０））に比して、イコライズ電圧が（１／３）ＶＤＤ０電圧にされた場合のｔＲＥＦ（＝Ｔ２（０））のほうが、ｔＲＥＦ時間がΔＴ（０）だけ長くなる。このことはリフレッシュ周期の長周期化を意味しており、単位時間あたりのリフレッシュ動作回数が低減されスタンバイ時の低消費電流化を図ることができる。また、第１電圧（Ｖ１）が、ＶＤＤ０から更に低電圧のＶＤＤに低減された場合には（図２においては、ＶＤＤ＝（２／３）ＶＤＤ０場合を例示している）、イコライズ電圧が（１／２）ＶＤＤ電圧の場合のｔＲＥＦ（＝Ｔ１）と（１／３）ＶＤＤ電圧の場合のｔＲＥＦ（＝Ｔ２）との時間差（ΔＴ）は更に大きなものとなる。リフレッシュ周期の長周期化による単位時間あたりのリフレッシュ動作回数の低減は更に大きなものとなり、スタンバイ時の低消費電流化の効果は大きなものとなる。
【００３０】
このことは、イコライズ電圧が第１電圧（Ｖ１）の１／２より低電圧に設定されることによるデータ保持特性の改善効果が、メモリセルへのリストア電圧である第１電圧（Ｖ１）の低電圧化に伴い大きくなることを示している。特に携帯機器応用で強く求められている大容量化要求に伴う高集積化・微細化と低消費電力動作とを実現するために、必然的に駆動電圧が低電圧化されてきている。こうした背景において、リフレッシュ動作電流の削減によるスタンバイ時の低消費電流化について、イコライズ電圧の低電圧化は大きな効果を有するものであると共に、今後、駆動電圧の低電圧化が進展する携帯機器分野においてスタンバイ電流の低減を進めるに当り、その重要性は益々増大するものである。
【００３１】
【発明の実施の形態】
以下、本発明の半導体記憶装置、及び半導体記憶装置のデータアクセス方法について具体化した実施形態を図３乃至図１０に基づき図面を参照しつつ詳細に説明する。
図３は、メモリセルアレイ構造を示すレイアウト模式図である。図４は、第１実施形態の回路図である。図５は、第１実施形態の動作を示す動作波形図である。図６は、第１実施形態の第１具体例を示す回路図である。図７は、第１実施形態の第２具体例を示す回路図である。図８は、第１実施形態の第３具体例を示す回路図である。図９は、第１実施形態の第４具体例を示す回路図である。図１０は、第２実施形態の動作を示す動作波形図である。
【００３２】
図３に示すレイアウト模式図は、半導体記憶装置におけるメモリセルアレイ構造の一部を模式的に拡大したものである。メモリセルアレイは所定ビット数毎にメモリセルアレイ領域ＭＣとして纏められており、このメモリセルアレイ領域ＭＣが活性単位としてデータアクセスの単位が構成されている。メモリセルアレイ領域ＭＣには、図示しないメモリセルがマトリクス状に配置されており、所定メモリセル毎に、センスアンプ群ＳＡにより差動増幅される複数のビット線対の各々のビット線に接続されている。メモリセルとビット線との導通制御は、ワード線ドライバ群ＷＤにより択一的に選択される複数のワード線により行なわれる。複数のワード線の各々は、複数のビット線対のうち何れか一方のビット線に接続されているメモリセルが共通に選択されるように配線されており、隣接ワード線間でビット線対のうち互いに他方のビット線に接続されているメモリセルが同時に選択される。１ワード線による複数のメモリセルの選択により、各ビット線対の何れか一方のビット線とメモリセルとが導通され、センスアンプ群ＳＡが同時に活性化される。各ビット線対に対して同時にりストア動作及びアクセス後のイコライズ動作が行なわれる。
【００３３】
メモリセルアレイ領域ＭＣにはワード線ドライバ群ＷＤやセンスアンプ群ＳＡ、あるいは周辺制御回路領域（不図示）等の周辺領域には一般的に存在しないセルキャパシタ構造が個々のメモリセル毎にマトリクス状に備えられている。そして、このセルキャパシタ構造は容量値が確保される必要から、窒化膜等の特殊な酸化膜、及びトレンチ構造やスタック構造等の特殊なデバイス構造を有している。このため、メモリセルアレイ領域ＭＣは周辺領域とは異なるデバイス構造となっており、半導体基板からの積層高さも異なっているのが一般的である。従って、メモリセルアレイ領域ＭＣの構造の連続性が途切れるワード線ドライバ群ＷＤやセンスアンプ群ＳＡ等の周辺領域との境界においては、セルキャパシタ等のデバイス特性にばらつきが生じやすい。このばらつきを避け均一なセルキャパシタが構成されるために、メモリセルアレイ領域の周辺部にセルキャパシタと同等な構造のダミーセルキャパシタが配置されたダミーセルアレイ領域ＤＭＣを備えることが一般的である。このダミーセルアレイ領域ＤＭＣにより、デバイス構造の違いが吸収されてメモリセルアレイ領域ＭＣのデバイス特性の均一性が確保される。
【００３４】
ワード線ドライバ群ＷＤとセンスアンプ群ＳＡとの交差領域Ｃには、センスアンプ群ＳＡの活性化部が構成されている。センスアンプ群の低電圧側駆動線に基準電圧を供給する電圧供給部としてＮＭＯＳトランジスタが配置されると共に、センスアンプ群の高電圧側駆動線に第１及び第２電圧を供給する第１及び第２電圧供給部が配置されている。
【００３５】
図４に示す第１実施形態では、センスアンプ群ＳＡには複数のセンスアンプＳＡ０乃至ＳＡｎが配置されており、各センスアンプＳＡ０乃至ＳＡｎには差動増幅されるビット線対ＢＬ０と／ＢＬ０乃至ＢＬｎと／ＢＬｎが各々接続されている。ビット線対ＢＬ０と／ＢＬ０乃至ＢＬｎと／ＢＬｎは、ダミーセルアレイ領域ＤＭＣを越えてメモリセルアレイ領域ＭＣまで配線されており、ワード線ドライバ群ＷＤからのワード線ＷＬ０、ＷＬ１、ＷＬｋ−１、ＷＬｋにより交互に導通制御されるメモリセルが接続されている。また、ビット線対ＢＬ０と／ＢＬ０乃至ＢＬｎと／ＢＬｎは、イコライズ信号ＢＲＳにより導通制御されるＮＭＯＳトランジスタＴ０１乃至Ｔｎ１により接続されている。
【００３６】
センスアンプＳＡ０乃至ＳＡｎの高電圧側駆動線ＰＳＡ及び低電圧側駆動線ＮＳＡは、センスアンプ群ＳＡ毎に纏められて配線されており、各々、交差領域ＣにおいてＭＯＳトランジスタを介して高／低駆動電圧に接続されている。具体的には、低電圧側駆動線ＮＳＡは、制御信号ＳＬＥｚで制御されるＮＭＯＳトランジスタＭＮ１を介して低側電圧である基準電圧ＶＳＳに接続されている。また、高電圧側駆動線ＰＳＡは、制御信号ＳＬＥ１ｘで制御されるＰＭＯＳトランジスタＭＰ１を介して第１電圧である電源電圧ＶＤＤに接続されると共に、制御信号ＳＬＥ２ｘで制御されるＰＭＯＳトランジスタＭＰ２を介して電源電圧ＶＤＤより低電圧の第２電圧ＶＩＩＤに接続されている。ここで、第２電圧ＶＩＩＤには、基準電圧ＶＳＳとの間に電荷リサイクル手段としてリサイクルキャパシタＣＡＰ０が接続されている。尚、リサイクルキャパシタＣＡＰ０の配置位置については特に特定されてはいないが、交差領域Ｃに配置される場合の他、後述するようにセンスアンプ群ＳＡにおける各センスアンプＳＡ０乃至ＳＡｎの近傍領域、あるいはダミーセルアレイ領域ＤＭＣ等に配置することができる。第２電圧ＶＩＩＤは、半導体記憶装置の外部から供給される場合の他、内部降圧電源回路により電源電圧ＶＤＤから降圧されて生成されてもよい。また、第１電圧である電源電圧ＶＤＤ及び第２電圧ＶＩＩＤは、低側電圧である基準電圧ＶＳＳに対して設定されている。
【００３７】
ここで、高電圧側駆動線ＰＳＡや各ビット線ＢＬ０乃至／ＢＬｎには浮遊容量が付随している。具体的には、高電圧側駆動線ＰＳＡには、センスアンプＳＡ０乃至ＳＡｎを構成するＰＭＯＳトランジスタ（不図示）のソース端子が接続されており、個々のビット線ＢＬ０乃至／ＢＬｎには、ＤＲＡＭの場合、ワード線ＷＬ０乃至ＷＬｋによりセルキャパシタとの導通制御を行なうＮＭＯＳトランジスタで構成されるトランスファゲートのドレイン端子が接続されている。これらの接合容量が浮遊容量として付加されることとなる。また、近年の大容量化に伴い、高電圧側駆動線ＰＳＡや１本のビット線ＢＬ０乃至／ＢＬｎに接続されるメモリセル数が増大してきた結果、接合容量に起因する浮遊容量は大きなものとなっている。また、大容量化に伴うダイサイズの増大によりビット線ＢＬ０乃至／ＢＬｎの配線長は長くなっており、微細化に伴う隣接配線等との線間容量や多層構造における層間容量に起因する浮遊容量も増大してきたこととも相俟って、浮遊容量は大きなものとなっている。
【００３８】
但し、高電圧側駆動線ＰＳＡとビット線ＢＬ０乃至／ＢＬｎとの間の浮遊容量の比較においては、ビット線ＢＬ０乃至／ＢＬｎの浮遊容量がはるかに大きな値である。高電圧側駆動線ＰＳＡの浮遊容量がセンスアンプＳＡ０乃至ＳＡｎ数に依存することにとどまっているのに対して、ビット線ＢＬ０乃至／ＢＬｎの浮遊容量は、センスアンプＳＡ０乃至ＳＡｎ毎に接続されている１対のビット線ＢＬ０乃至／ＢＬｎ毎に多数のメモリセルが接続されており、差動増幅された際、ビット線ＢＬ０乃至／ＢＬｎ総数の１／２が浮遊容量として加算されるからである。
【００３９】
図５に示す動作波形図に従い第１実施形態の動作について説明する。図５では便宜的にビット線対ＢＬ０と／ＢＬ０を例にとり説明しているが、回路構成上、活性単位であるメモリセルアレイ領域ＭＣにある全てのビット線対ＢＬ０と／ＢＬ０乃至ＢＬｎと／ＢＬｎが同時に活性化制御されている。アクセス開始前のプリチャージ状態にありイコライズ電圧ＶＰＲにイコライズされているビット線対ＢＬ０と／ＢＬ０乃至ＢＬｎと／ＢＬｎは、イコライズ状態の終了に伴いイコライズ信号ＢＲＳがロー論理レベルに遷移してＮＭＯＳトランジスタＴ０１乃至Ｔｎ１がオフ状態となることによりフローティング状態に移行する。
【００４０】
その後、リストア動作が開始する。ワード線ＷＬ０が昇圧電圧ＶＰＰに活性化され、メモリセルからビット線ＢＬ０乃至ＢＬｎに蓄積電荷が再分配される。図５においては、“１”データの蓄積電荷が再分配されてビット線ＢＬ０の電圧がイコライズ電圧ＶＰＲから上昇する場合を示している。“０” データの蓄積電荷が再分配される場合はビット線の電圧がイコライズ電圧ＶＰＲより下降し相対的に相補のビット線の電圧が高電圧となる。ここで、セルキャパシタ容量に比してビット線の浮遊容量が大きいため、ビット線対ＢＬ０と／ＢＬ０乃至ＢＬｎと／ＢＬｎ間の電圧シフト量は微小電圧となる。
【００４１】
次に、ビット線対ＢＬ０と／ＢＬ０乃至ＢＬｎと／ＢＬｎの微小電圧差がセンスアンプＳＡ０乃至ＳＡｎで差動増幅される。制御信号ＳＬＥｚが活性化されてＮＭＯＳトランジスタＭＮ１がオン状態にされることによりセンスアンプＳＡ０乃至ＳＡｎの低電圧側駆動線ＮＳＡに基準電圧ＶＳＳが供給されると共に、制御信号ＳＬＥ２ｘが活性化されてＰＭＯＳトランジスタＭＰ２がオン状態にされることにより、高電圧側駆動線ＰＳＡに第２電圧ＶＩＩＤが供給されてリストア動作の第１段階が開始される。これにより、センスアンプＳＡ０乃至ＳＡｎは、第２電圧ＶＩＩＤと基準電圧ＶＳＳとの間でビット線対ＢＬ０と／ＢＬ０乃至ＢＬｎと／ＢＬｎが差動増幅される。
【００４２】
ここで、センスアンプＳＡ０乃至ＳＡｎにおける差動増幅とは、各々のビット線対ＢＬ０と／ＢＬ０乃至ＢＬｎと／ＢＬｎに付随している浮遊容量への充放電動作である。そのため、低電圧側のビット線については、基準電圧ＶＳＳへの電荷放電により基準電圧ＶＳＳまで降圧されるのに対して、高電圧側のビット線については、第２電圧ＶＩＩＤに接続されているリサイクルキャパシタＣＡＰ０に蓄積されている電荷が、ビット線ＢＬ０乃至ＢＬｎの総和の浮遊容量を中心として高電圧側駆動線ＰＳＡの浮遊容量を加えた容量負荷に再分配されることにより行なわれる（図５中、（Ｉ））。
【００４３】
ここで、再分配後の高電圧側駆動線ＰＳＡの電圧、即ち、高電圧側のビット線電圧が略第２電圧ＶＩＩＤに維持されるために、浮遊容量の総和に比してリサイクルキャパシタＣＡＰ０の容量値を充分に大きくしておく。これにより、リサイクルキャパシタＣＡＰ０からの電荷の再分配後においても、高電圧側駆動線ＰＳＡ及び高電圧側のビット線の電圧を略第２電圧ＶＩＩＤに維持することができる。センスアンプＳＡ０乃至ＳＡｎによる略第２電圧ＶＩＩＤへの差動増幅動作であるリストア動作の第１段階は制御信号ＳＬＥ２ｘが活性化されているの期間に行なわれ（図５中、（Ａ））、この期間に高電圧側のビット線が略第２電圧ＶＩＩＤまで充電される。
【００４４】
制御信号ＳＬＥ２ｘがハイ論理レベルに遷移し活性化状態が終了した後、制御信号ＳＬＥ１ｘがロー論理レベルに遷移し、高電圧側駆動線ＰＳＡに接続される電圧源が第２電圧ＶＩＩＤから第１電圧である電源電圧ＶＤＤに切り替えられてリストア動作の第２段階が開始される。リストア動作の第２段階では、略第２電圧ＶＩＩＤに増幅されている高電圧側のビット線はセンスアンプＳＡ０乃至ＳＡｎにより更に増幅されて電源電圧ＶＤＤにまで増幅され、リストア動作が完了する（図５中、（Ｂ））。この状態でワード線ＷＬ０は昇圧電圧ＶＰＰに活性化されているため、電源電圧ＶＤＤに維持されているビット線にはトランスファゲートを介してメモリセルキャパシタも導通されており、セルキャパシタが電源電圧ＶＤＤに充電されることによりメモリセルへのリストアが行なわれる。
【００４５】
セルキャパシタへの書き込みが終了した後、イコライズ動作が開始する。制御信号ＳＬＥ１ｘが非活性化され、制御信号ＳＬＥ２ｘが再度ロー論理レベルに遷移して活性化され高電圧側駆動線ＰＳＡが第２電圧ＶＩＩＤに接続されることにより、イコライズ動作の第１段階が開始される（図５中、（Ｃ））。リサイクルキャパシタＣＡＰ０の蓄積電荷はリストア動作の第１段階（図５中、（Ａ））においてビット線に電荷供給をしたため蓄積電荷量が減少しているところ、高電圧側駆動線ＰＳＡの第２電圧ＶＩＩＤへの接続時点では高電圧側駆動線ＰＳＡ及び高電圧側のビット線は電源電圧ＶＤＤに維持されている。このため、ビット線の浮遊容量から高電圧側駆動線ＰＳＡを介してリサイクルキャパシタＣＡＰ０に電荷が移動することとなる。リサイクルキャパシタＣＡＰ０に電荷を戻すことにより高電圧側のビット線電圧が電源電圧ＶＤＤから略第２電圧ＶＩＩＤに降圧される（図５中、（ＩＩ））。高電圧側駆動線ＰＳＡが第２電圧ＶＩＩＤに接続されることにより高電圧側のビット線が略第２電圧ＶＩＩＤに戻されるリストア動作の第１段階動作は、リストア動作の第１段階（図５中、（Ａ））と同様に、制御信号ＳＬＥ２ｘが活性化されている期間に行なわれ（図５中、（Ｃ））、この期間に高電圧側のビット線が略第２電圧ＶＩＩＤまで放電される。
【００４６】
ここで、第２電圧ＶＩＩＤの電圧レベルを、電源電圧ＶＤＤとイコライズ電圧ＶＰＲとの間の略中央の電圧レベルとすれば、リストア動作の第１段階（図５中、（Ａ））におけるリサイクルキャパシタＣＡＰ０から高電圧側のビット線への電荷の供給量（図５中、（Ｉ））と、イコライズ動作の第１段階（図５中、（Ｃ））におけるリサイクルキャパシタＣＡＰ０への高電圧側のビット線からの電荷の供給量（図５中、（ＩＩ））とが略等しくなり、リサイクルキャパシタＣＡＰ０の蓄積電荷を繰り返しリサイクルすることができる。具体的な数値例としては、例えば、第２電圧ＶＩＩＤを電源電圧ＶＤＤの２／３とし、イコライズ電圧ＶＰＲを電源電圧ＶＤＤの１／３と設定することができる。
【００４７】
電荷リサイクルの終了後、制御信号ＳＬＥ２ｘがハイ論理レベルに遷移し活性化状態が終了した後、制御信号ＳＬＥｘがロー論理レベルに遷移し非活性となり、更にイコライズ信号ＢＲＳが昇圧電圧ＶＰＰに遷移してイコライズ動作の第２段階が開始される（図５中、（Ｄ））。イコライズ動作の第２段階では、略第２電圧ＶＩＩＤと基準電圧ＶＳＳとに維持されているビット線対ＢＬ０と／ＢＬ０乃至ＢＬｎと／ＢＬｎがＮＭＯＳトランジスタＴ０１乃至Ｔｎ１により各々ショートされる。これにより、ビット線対ＢＬ０と／ＢＬ０乃至ＢＬｎと／ＢＬｎのイコライズ電圧ＶＰＲは、略第２電圧ＶＩＩＤの１／２電圧となる。リストア電圧である電源電圧ＶＤＤとの電圧差がより大きな電圧にイコライズされる。
【００４８】
以下、高電圧側駆動線ＰＳＡへの電圧供給の具体的な構成について、第１乃至第４具体例に基づき説明する。図６に示す第１具体例では、高電圧側駆動線ＰＳＡに第２電圧ＶＩＩＤを供給するＰＭＯＳトランジスタが、センスアンプＳＡ０乃至ＳＡｎ毎に設られる構成である。制御信号ＳＬＥ２ｘで制御されるＰＭＯＳトランジスタがセンスアンプＳＡ０乃至ＳＡｎ毎に分散配置されるので、個々のＰＭＯＳトランジスタを介して駆動すべきビット線及び高電圧側駆動線ＰＳＡの浮遊容量は少なくなり、負荷を分散させることができる。また、個々のＰＭＯＳトランジスタが配置される領域が分散されるので各々充分なサイズのトランジスタ領域を確保することができ、ＰＭＯＳトランジスタの駆動能力を高めることができる。これにより、電源電圧ＶＤＤより低電圧である第２電圧ＶＩＩＤでの駆動能力を高めることができる。リストア動作の第１段階（図５中、（Ａ））及びイコライズ動作の第１段階（図５中、（Ｃ））の高速化を図ることができる。
【００４９】
なお、図６の第１具体例では、センスアンプＳＡ０乃至ＳＡｎ毎にＰＭＯＳトランジスタが分散配置される構成を示したが、これに限定されるものではなく、個々のＰＭＯＳトランジスタの駆動能力に応じて所定数のセンスアンプに対して１つのＰＭＯＳトランジスタを設ける構成としてもよく、逆に、１つのセンスアンプに対して複数のＰＭＯＳトランジスタを設ける構成とすることもできる。
【００５０】
図７に示す第２具体例では、高電圧側駆動線ＰＳＡに第２電圧ＶＩＩＤを供給するＰＭＯＳトランジスタと、電源電圧ＶＤＤを供給するＰＭＯＳトランジスタとを対として、２組のセンスアンプＳＡ０とＳＡ１乃至ＳＡｎ−１とＳＡｎ毎に設ける構成である。制御信号ＳＬＥ１ｘ及びＳＬＥ２ｘで各々制御される１対のＰＭＯＳトランジスタをペアとして分散配置されるので、個々のＰＭＯＳトランジスタを介して駆動すべきビット線及び高電圧側駆動線ＰＳＡの浮遊容量は少なくなり、負荷を分散させることができる。また、個々のＰＭＯＳトランジスタを配置する領域が分散されるので各々充分なサイズのトランジスタ領域を確保することができ、ＰＭＯＳトランジスタの駆動能力を高めることができる。これにより、第１電圧である電源電圧ＶＤＤ及び第２電圧ＶＩＩＤの供給能力を共に高めることができる。リストア動作の第１、第２段階（図５中、（Ａ）、（Ｂ））及びイコライズ動作の第１、第２段階（図５中、（Ｃ）、（Ｄ））の各段階の動作の高速化を図ることができる。
【００５１】
また、１対のＰＭＯＳトランジスタの配置頻度は、２組のセンスアンプ毎に配置する以外に所定数のセンスアンプ毎に配置してもよく、逆に１つのセンスアンプに対して複数対のＰＭＯＳトランジスタペアを配置する構成としてもよい。また、配置する各々のＰＭＯＳトランジスタについても、必ずしも１対で設ける必要はない。各々の配置は、各々のＰＭＯＳトランジスタの駆動能力や動作特性等に応じて配置数、配置位置を変更することができることは言うまでもない。
【００５２】
図８に示す第３具体例では、リサイクルキャパシタＣＡＰ０に蓄積された電荷がリークする場合、リーク電荷を補うリーク補償機能を備えた構成である。リサイクルキャパシタＣＡＰ０の電荷蓄積端子には、制御信号ΦＶＧによりゲート電圧が制御されるＰＭＯＳトランジスタが電源電圧ＶＤＤとの間で接続されている。半導体記憶装置のリフレッシュ動作では、デバイス性能や回路仕様等に応じてリフレッシュ周期が決定されるが、この周期は一般的に長時間である。特に、イコライズ電圧が低電圧レベルに設定されてセルキャパシタのｔＲＥＦ特性が大幅に改善される場合には、リフレッシュ周期は益々長くなる。従って、この間のリサイクルキャパシタＣＡＰ０からの電荷リークにより第２電圧ＶＩＩＤの電圧値が低下してしまう場合がある。また、デバイス外部からの電源ノイズ等の影響により第２電圧ＶＩＩＤが変動してしまうことも考えられる。
【００５３】
こうした第２電圧ＶＩＩＤの電圧変動を防止するため、デバイスが非活性状態にある期間に制御信号ΦＶＧによりＰＭＯＳトランジスタがバイアスされて、電源電圧ＶＤＤから電荷の補給を行なっている。第３具体例においては、制御信号ΦＶＧはアナログ制御信号となる。ＰＭＯＳトランジスタのゲート端子がアナログ制御電圧ΦＶＧでバイアスされることにより、ＰＭＯＳトランジスタが電圧制御電流源として使用されリークした電荷の補給が行なわれている。この場合、リサイクルキャパシタＣＡＰ０の端子電圧をモニタしておき、アナログ制御電圧ΦＶＧの電圧値が制御されるフィードバック回路を備えることが好ましい。なお、制御信号ΦＶＧをディジタル制御信号として、ＰＭＯＳトランジスタが内部降圧電源ＶＩＩＤに接続される構成とすることもできる。
【００５４】
図９に示す第４具体例では、リサイクルキャパシタが分散配置され、分散配置された各リサイクルキャパシタＣＡＰ００乃至ＣＡＰ０ｎは、ヒューズ素子Ｆ０乃至Ｆｎを介して基準電圧ＶＳＳに接続される構成である。
【００５５】
各リサイクルキャパシタＣＡＰ００乃至ＣＡＰ０ｎには、メモリセルアレイ領域ＭＣの端部に配置されているダミーセルアレイ領域ＤＭＣ（図３、参照）内のダミーセルを使用することができる。このダミーセルは、メモリセルキャパシタと同等の構成を有しているので単位面積あたり大きな容量値を有すると共に、デバイス構造上メモリセルアレイ領域ＭＣと周辺領域との境界部に配置されているダミーセルアレイ領域ＤＭＣ内のダミーセルをそのまま利用することができる。リサイクルキャパシタＣＡＰ０用として新たなキャパシタを配置する必要がない。従って、チップ面積に関するペナルティはなくリサイクルキャパシタＣＡＰ０を構成することができる。
【００５６】
ここで、メモリセルアレイ領域ＭＣと周辺領域とは、前述したようにデバイス構造が異なるため、半導体基板からの積層高さ等が異なっている。このような境界領域に配置されているダミーセルは、デバイス特性としてはばらつきが大きくなる可能性がある。また、積層高さの違いによる段差が存在するため欠陥率が高い場合がある。欠陥率が高くないとしても、ダミーセルキャパシタを構成する酸化膜はセルキャパシタを構成する窒化膜等の酸化膜と同等の酸化膜であり、一定の割合で欠陥が発生する可能性がある。
【００５７】
リサイクルキャパシタＣＡＰ０は、ビット線等の総浮遊容量に比して充分大きな容量値が確保される必要があるので、誘電率の高い酸化膜が使用されているダミーセルが使用される場合でも多数のダミーセルキャパシタＣＡＰ００乃至ＣＡＰ０ｎが並列接続される必要がある。そのため、このままでは１つのダミーセルが欠陥を有しているだけでリサイクルキャパシタＣＡＰ０がショートしてしまうこととなる。そこで、各ダミーセルキャパシタＣＡＰ００乃至ＣＡＰ０ｎにヒューズ素子Ｆ０乃至Ｆｎを備えておき、所定確率で発生する欠陥セルを個別に切り離すことにより、信頼性よくリサイクルキャパシタＣＡＰ０を構成することができる。
【００５８】
ここで、第４具体例ではヒューズ素子Ｆ０乃至Ｆｎが基準電圧ＶＳＳ側に設置される構成について例示したが、反対側の端子に設置する構成とすることもできる。また、ヒューズ素子Ｆ０乃至Ｆｎに代えて、ＭＯＳトランジスタやトランスファゲート等のスイッチ素子、その他のスイッチ回路等を備える構成とすることもできる。
【００５９】
なお、メモリセルキャパシタ構造と同様な構造を有するキャパシタとしてダミーセルアレイ領域ＤＭＣに配置されているダミーセルキャパシタを利用する場合について説明したが、同等の構造を有するキャパシタをユニットとしてセンスアンプ群ＳＡやワード線ドライバ群ＷＤ等の周辺領域に多数配置する構成としてもよい。この場合も、キャパシタ構成としてメモリセルキャパシタと同等の構成を有するメモリセル型キャパシタとすることにより、単位面積あたり大きな容量値を有するキャパシタ群とすることができ、面積効率よくリサイクルキャパシタＣＡＰ０を構成することができる。更に、ダミーセルキャパシタあるいはメモリセル型キャパシタを混在させることもできる。
【００６０】
以上に説明した第１実施形態によれば、各ビット線対ＢＬ０と／ＢＬ０乃至ＢＬｎと／ＢＬｎの差動増幅に際し、センスアンプ群の高電圧側駆動線ＰＳＡが、イコライズ電圧ＶＰＲから第２電圧ＶＩＩＤを介して第１電圧である電源電圧ＶＤＤへと２段階に切り替えられる。これにより、各ビット線対ＢＬ０と／ＢＬ０乃至ＢＬｎと／ＢＬｎのうち高電圧側のビット線に対して、メモリセルへのリストア時のイコライズ電圧ＶＰＲから第２電圧ＶＩＩＤへの電荷の再利用と、イコライズ時の電源電圧ＶＤＤから第２電圧ＶＩＩＤへの電荷の再蓄積とが、交互に繰り返されてリサイクルキャパシタＣＡＰ０の蓄積電荷のリサイクルを行なうことができ、ビット線ＢＬ０乃至／ＢＬｎへの充放電電流の低減を図ることができる。
【００６１】
また、イコライズ電圧ＶＰＲが電源電圧ＶＤＤの１／２より低電圧に設定されているので、メモリセルキャパシタに蓄積されている“１”データの電圧レベルである電源電圧ＶＤＤとの電圧差が広がり、データ保持時間ｔＲＥＦが長くなってデータ保持特性を改善することができる。また、このときのイコライズ電圧ＶＰＲは、第２電圧ＶＩＩＤと基準電圧ＶＳＳに維持されているビット線対ＢＬ０と／ＢＬ０乃至ＢＬｎと／ＢＬｎがショートされることにより容易に得ることができる。所定時間内のリフレッシュ回数を低減することができ、リフレッシュ動作に伴う消費電流を低減することができる。
【００６２】
電荷リサイクルによるビット線ＢＬ０乃至ＢＬｎへの充放電電流の低減とデータ保持特性の改善とにより、第１実施形態の半導体記憶装置が携帯機器等に使用される場合、スタンバイ時の消費電流を大幅に低減することができ、バッテリー駆動時の連続使用時間の大幅な改善を実現することができる。
【００６３】
また、第１実施形態の第１、第２具体例によれば、第１電圧供給部を構成する電源電圧ＶＤＤからの経路に接続されるＰＭＯＳトランジスタの供給能力に比して、第２電圧供給部を構成する第２電圧ＶＩＩＤからの経路に接続されるＰＭＯＳトランジスタの供給能力を強化することができるので、電源電圧ＶＤＤより低電圧である第２電圧ＶＩＩＤの駆動能力の低下を補うことができる。従って、２段階で行なわれるメモリセルへのリストア動作及び各ビット線対ＢＬ０と／ＢＬ０乃至ＢＬｎと／ＢＬｎのイコライズ動作のうち、センスアンプ群の高電圧側駆動線ＰＳＡが第２電圧ＶＩＩＤであるリストア動作の第１段階（図５中、（Ａ））及びイコライズ動作の第１段階（図５中、（Ｃ））の高速化を図ることができ、リストア動作及びイコライズ動作の高速化を図ることができる。
【００６４】
また、第２電圧ＶＩＩＤを供給するＰＭＯＳトランジスタ、又は電源電圧ＶＤＤ及び第２電圧ＶＩＩＤを供給する各々のＰＭＯＳトランジスタが、センスアンプ群の配置に応じて分散配置されることにより、第２電圧ＶＩＩＤ、又は電源電圧ＶＤＤ及び第２電圧ＶＩＩＤの供給能力が、センスアンプＳＡ０乃至ＳＡｎ間でばらつくことはなく個々のセンスアンプＳＡ０乃至ＳＡｎの駆動能力をバランスさせることができ、最適動作をさせることができる。
【００６５】
また、第１実施形態の第３具体例によれば、リフレッシュ動作間の待機状態が長いスタンバイ状態において、リサイクルキャパシタＣＡＰ０のリークやノイズ等の影響で第２電圧ＶＩＩＤが変動してしまうおそれがある場合にも、的確な電圧値ＶＩＩＤを維持しておくことができる。
【００６６】
また、第１実施形態の第４具体例によれば、メモリセルキャパシタと同等な構造を有する面積効率のよいキャパシタ構造が使用されながら、このキャパシタ構造を個々に接続・切り離しが可能なダミーセルＣＡＰ００乃至ＣＡＰ０ｎやその他のキャパシタユニットとして接続することができるので、欠陥等が存在するキャパシタユニットを個別に切り離すことができ、リサイクルキャパシタＣＡＰ０を信頼性よく構成することができる。
【００６７】
次に、図１０により第２実施形態を示す。図１０では、連続アクセスモードとしてバーストリード動作を例にとり説明している。図１０において、“Ｆｕｎｃｔｉｏｎ”の欄には半導体記憶装置の動作状態を示している。これらの動作は、非同期のＤＲＡＭ等の場合には外部制御端子への信号入力により制御され、ＳＤＲＡＭ等においてはシステムクロック信号に同期して入力されるコマンドにより制御される。従来技術での動作では、アクティブ動作（ＡＣＴＶ）において、イコライズ信号ＢＲＳが非活性化されてワード線ＷＬが活性化された後、センスアンプによりビット線対ＢＬと／ＢＬが差動増幅されてメモリセルへのリストアが行なわれる。その後の連続するリード動作（ＲＥＡＤ）により、サイクル毎にビット線対が順次選択されていきデータの出力が行なわれる。所定ビット数のデータが出力された後、プリチャージ動作（ＰＲＥ）が行なわれ、ワード線ＷＬが非活性化されると共にイコライズ信号ＢＲＳが活性化されてビット線対ＢＬと／ＢＬがイコライズされバースト動作が終了する。
【００６８】
本発明の半導体記憶装置においてバースト動作が行なわれる場合には、ワード線が活性化され、ビット線対ＢＬと／ＢＬがリサイクルキャパシタＣＡＰ０からの電荷の供給を受けながら（図１０中、（Ｉ））２段階にリストア動作された段階（図１０中、（Ａ）、（Ｂ））で、連続読み出し動作（ＲＥＡＤ）が開始される。このとき読み出されるデータはビット線対ＢＬと／ＢＬに読み出されているデータである。
【００６９】
連続読み出し動作と並行してワード線ＷＬは非活性化されるが、この時点でビット線対ＢＬと／ＢＬは差動増幅されているので、セルキャパシタのデータはビット線ＢＬあるいは／ＢＬに読み出されており、ワード線ＷＬが非活性化されても問題はない。その後引き続き高電圧側のビット線の第２電圧ＶＩＩＤにして電荷の再蓄積（図１０中、（ＩＩ））をし、イコライズ動作の第１段階を先行して行っておく（図１０中、（Ｃ））。ビット線対ＢＬと／ＢＬの差動電圧は電源電圧ＶＤＤから第２電圧ＶＩＩＤに低下するが、第２電圧ＶＩＩＤの電圧差を有しているので連続読み出し動作は問題なく継続される。読み出し動作の終了後、イコライズ信号ＢＲＳによりビット線対ＢＬと／ＢＬは第２電圧ＶＩＩＤの１／２電圧にイコライズされる（図１０中、（Ｄ））。
【００７０】
２段階で行なわれるイコライズ動作のうち、第１段階の動作を連続読み出し期間内に埋め込ませて先行して行なわせることができるので、プリチャージ動作（ＰＲＥ）の期間には第２段階のイコライズ動作のみを行なえばよく、バースト読み出し動作におけるイコライズ動作の高速化を図ることができ、バースト動作におけるサイクル時間の短縮を図ることができる。
【００７１】
なお、図１０の第２実施形態においては、バースト読み出し動作について説明したが、連続動作であれば通常のページ動作についても同様に適用することができる。バースト動作とページ動作とでは、コラムアドレスがシーケンシャルに変化するかアットランダムに変化するかが異なるだけであり、ビット線対ＢＬと／ＢＬの第１段階のイコライズ動作に関しては両動作モードにおいて共通であるからである。
【００７２】
また、連続書き込み動作についても適用することができる。この場合、連続動作モードの初期段階であるアクティブ動作（ＡＣＴＶ）開始時やその後のタイミングにおいて、連続書き込みが行なわれる一連のデータをデバイス内のバッファ回路等のデータ一時保持手段に取り込んでおくことが考えられる。これにより、連続書き込みサイクルにおいてデータ一時保持手段から順次データが取り込まれてデータ書き込みが行なわれる。最終ビットの書き込みが完了した時点でイコライズ動作に先立ちワード線ＷＬが非活性化されれば、連続読み出し動作の場合と同様にイコライズ動作の第１段階を連続書き込み動作に埋め込ませることができる。
【００７３】
また、プリチャージ動作（ＰＲＥ）の開始は、連続動作の終了に応じたタイミングで自動的に行なわれる構成、読み出しデータ用のバッファ回路等のデータ一時保持手段を備えておき、ワード線が非活性化されてビット線が第２電圧ＶＩＩＤとなり電荷再蓄積の完了以後のタイミングで行なわれる構成、あるいは外部からのプリチャージコマンド等に応じて行なわれる構成の何れの構成とすることもできる。
【００７４】
以上に説明した第２実施形態によれば、各ビット線対ＢＬと／ＢＬのうち高電圧側のビット線に対する電荷リサイクルによるビット線の充放電電流の低減と、イコライズ電圧が電源電圧ＶＤＤの１／２より低電圧に設定されることによるデータ保持特性の改善とを、連続アクセス動作に適用する際、２段階のイコライズ動作のうち第１の段階を連続アクセス動作の中に埋め込ませることができ、サイクルタイム特性等の改善を図ることができる。バースト動作等の連続アクセス動作を有する半導体記憶装置においても、スタンバイ時の消費電流を大幅に低減することができ、携帯機器に使用する場合、バッテリー駆動時の連続使用時間の大幅な改善を実現することができる。
【００７５】
ここで、連続アクセス動作としては、連続読み出し動作及び連続書き込み動作の何れの場合も含んでいる。連続書き込み動作の場合、連続書き込み動作に先立ち、内部に取り込まれた所定ビット数の書き込みデータがバッファ回路等の一時的にデータが保持される書き込みデータ保持機能を有していれば、予め書き込みデータを内部に取り込んでおくことができる。
【００７６】
また、ビット線対ＢＬと／ＢＬのイコライズのタイミングは、連続動作の終了以後のタイミング、ビット線が第２電圧ＶＩＩＤとなり電荷再蓄積の完了以後のたタイミング、あるいは外部からのプリチャージコマンド等の入力のタイミングの何れにすることもできる。
【００７７】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、リサイクルキャパシタＣＡＰ０を基準端子ＶＳＳに接続する場合を示したが、本発明はこれに限定されるものではなく、電荷を蓄積できる電圧であれば、電源電圧ＶＤＤやその他の固定電圧に接続することもできる。
また、第２電圧ＶＩＩＤとして電源電圧ＶＤＤの２／３電圧であるとして説明したが、更に低い電圧に設定することもできる。この場合、ｔＲＥＦ特性は更に改善する。
また、実施形態では、低側電圧を基準電圧ＶＳＳとし、第１電圧である電源電圧ＶＤＤ及び第２電圧ＶＩＩＤを低側電圧に対して設定した場合を例示したが、低側電圧を基準電圧ＶＳＳとは異なる電圧として設定することもできる。例えば、負電圧として構成こともできる。
【００７８】
（付記１） 所定ビット線対毎に構成される活性化単位と、低電圧側駆動線に供給される低側電圧を基準電圧として前記活性化単位内の各ビット線対を差動増幅するセンスアンプ群と、前記センスアンプ群の高電圧側駆動線にメモリセルへのリストア電圧である第１電圧を供給する電圧供給部とを備える半導体記憶装置において、
前記第１電圧の１／２より低電圧の中間電圧に前記各ビット線対をイコライズするイコライズ部を備え、
前記電圧供給部は、
前記第１電圧を供給する第１電圧供給部と、
前記第１電圧より低電圧である第２電圧を供給する第２電圧供給部とを備えることを特徴とする半導体記憶装置。
（付記２） 前記イコライズ部は、
前記各ビット線対をショートするショート部を備え、
前記ショート部は、前記各ビット線対を構成するビット線の電圧が前記第２電圧及び前記低側電圧である状態で活性化されることを特徴とする付記１に記載の半導体記憶装置。
（付記３） 前記第１及び第２電圧供給部は、各々、
前記第１及び第２電圧と前記センスアンプ群の高電圧側駆動線との間を接続する第１及び第２スイッチ部を備え、
前記メモリセルへのリストアの際には、前記第２スイッチ部を選択した後、前記第２スイッチ部を非選択とすると共に前記第１スイッチ部を選択し、
前記各ビット線対のイコライズの際には、前記第１スイッチ部を非選択とすると共に前記第２スイッチ部を選択した後、前記第２スイッチ部を非選択とすることを特徴とする付記１に記載の半導体記憶装置。
（付記４） 前記第２電圧供給部は、
前記各ビット線対のうち高電圧側のビット線を前記第２電圧に充放電する際の電荷をリサイクルする電荷リサイクル手段を備えることを特徴とする付記１に記載の半導体記憶装置。
（付記５） 前記第２電圧供給部は、前記第１電圧供給部に比して多数配置されていることを特徴とする付記１に記載の半導体記憶装置。
（付記６） 前記第２電圧供給部は、前記センスアンプ群の配置に応じて、分散配置されていることを特徴とする付記５に記載の半導体記憶装置。
（付記７） 前記第１及び第２電圧供給部は、前記センスアンプ群の配置に応じて、交互に分散配置されていることを特徴とする付記１に記載の半導体記憶装置。
（付記８） 前記電荷リサイクル手段には、
リーク補償部が備えられていることを特徴とする付記４に記載の半導体記憶装置。
（付記９） 前記リーク補償部は、
前記電荷リサイクル手段への電荷の供給を制御するリーク補償スイッチ部を備えることを特徴とする付記８に記載の半導体記憶装置。
（付記１０） 前記電荷リサイクル手段は、
メモリセルキャパシタと同等な構造を備えて構成されるメモリセル型キャパシタを含むことを特徴とする付記４に記載の半導体記憶装置。
（付記１１） 前記メモリセル型キャパシタは、
前記活性化単位内に非メモリセルとして配置されているダミーセルキャパシタを含むことを特徴とする付記１０に記載の半導体記憶装置。
（付記１２） 前記電荷リサイクル手段は、多数配置されている前記メモリセル型キャパシタ又は前記ダミーセルキャパシタが相互に接続されて構成されており、
個々の前記メモリセル型キャパシタ又は前記ダミーセルキャパシタには、接続・切り離しを制御する接続制御スイッチ部が備えられていることを特徴とする付記１０又は１１に記載の半導体記憶装置。
（付記１３） 前記第２電圧は、内部降圧電源部により生成される内部降圧電圧であることを特徴とする付記１に記載の半導体記憶装置。
（付記１４） センスアンプ群の低電圧側駆動線に供給される低側電圧を基準電圧として、ビット線対が所定ビット線対毎に活性化制御されて前記センスアンプ群により差動増幅される際、メモリセルへのリストア電圧である第１電圧が前記センスアンプ群の高電圧側駆動線に供給される半導体記憶装置のデータアクセス方法において、
前記各ビット線対は、
イコライズ時には、前記高電圧側駆動線が前記第１電圧から前記第１電圧より低電圧である第２電圧に切り替えられ、前記第１電圧から前記第２電圧への放電に伴う電荷が蓄積された後に、前記第１電圧の１／２より低電圧の中間電圧にイコライズされ、
リストア時には、前記高電圧側駆動線が前記第２電圧に切り替えられて差動増幅され、前記中間電圧から前記第２電圧への充電に必要な電荷が前記蓄積されている電荷で再利用された後に、前記高電圧側駆動線が前記第１電圧に切り替えられて差動増幅されることを特徴とする半導体記憶装置のデータアクセス方法。
（付記１５） センスアンプ群の低電圧側駆動線に供給される低側電圧を基準電圧として、ビット線対が所定ビット線対毎に活性化制御されて前記センスアンプ群により差動増幅される際、メモリセルへのリストア電圧である第１電圧が前記センスアンプ群の高電圧側駆動線に供給される半導体記憶装置のデータアクセス方法において、
データのアクセスが、
ワード線が活性化されるワード線活性化工程と、
前記第１電圧より低電圧である第２電圧が前記高電圧側駆動線に供給されて前記センスアンプ群が活性化される電荷再利用活性化工程と、
前記各ビット線対が前記第２電圧に差動増幅された後に、前記第２電圧に代えて前記第１電圧が前記高電圧側駆動線に供給されて前記センスアンプ群が活性化されるリストア活性化工程と、
前記メモリセルが前記第１電圧にリストアされた後に、ワード線が非活性化されるワード線非活性化工程と、
前記第１電圧に代えて前記第２電圧が前記高電圧側駆動線に供給される電荷再蓄積工程と、
前記各ビット線対を構成するビット線の電圧が前記第２電圧及び前記低側電圧である状態で、前記高電圧側駆動線への電圧供給が停止されて前記センスアンプ群が非活性される非活性工程と、
前記各ビット線対が前記第１電圧の１／２より低電圧の中間電圧にイコライズされるイコライズ工程とが１サイクルとして行なわれることを特徴とする半導体記憶装置のデータアクセス方法。
（付記１６） 前記イコライズ工程は、
前記各ビット線対がショートされるショート工程を有し、
前記中間電圧は、前記第２電圧の１／２の電圧であることを特徴とする付記１５に記載の半導体記憶装置のデータアクセス方法。
（付記１７） 前記電荷再蓄積工程において蓄積される電荷は、次サイクルの前記電荷再利用活性化工程において再利用されるまで、蓄積保持されていることを特徴とする付記１５に記載の半導体記憶装置のデータアクセス方法。
（付記１８） 前記電荷再蓄積工程で蓄積され次サイクルの前記電荷再利用活性化工程で再利用されるまでの間に、消失してしまう電荷分を補う補償工程を有することを特徴とする付記１７に記載の半導体記憶装置のデータアクセス方法。
（付記１９） ビット線対が所定ビット線対毎に活性化制御される活性化単位に対して、外部からのコマンドにより、ワード線が活性化され、センスアンプ群において低電圧側駆動線に供給される低側電圧を基準電圧としてメモリセルへのリストア電圧である第１電圧が高電圧側駆動線に供給されて前記所定ビット線対の差動増幅が行なわれ、その後の連続するアクセスコマンドに応じて所定ビット数のデータが連続してアクセスされる半導体記憶装置のデータアクセス方法において、
前記高電圧側駆動線が前記第１電圧より低電圧である第２電圧に駆動されて、前記各ビット線対がイコライズ電圧から前記第２電圧に充電される電荷の再利用が行なわれ、更に前記高電圧側駆動線が前記第１電圧に駆動されて、前記メモリセルがリストアされた後に、
前記所定ビット数のデータの連続アクセスと並行して、前記ワード線が非活性化されることに引き続き、前記高電圧側駆動線が前記第１電圧から前記第２電圧に切り替えられて、前記各ビット線対が前記第１電圧から前記第２電圧に放電される電荷の再蓄積が行なわれ、
前記電荷の再蓄積以後のタイミングで、前記各ビット線対が前記第１電圧の１／２より低電圧の中間電圧にイコライズされることを特徴とする半導体記憶装置のデータアクセス方法。
（付記２０） ビット線対が所定ビット線対毎に活性化制御される活性化単位に対して、外部からのコマンドにより、ワード線が活性化され、センスアンプ群において低電圧側駆動線に供給される低側電圧を基準電圧としてメモリセルへのリストア電圧である第１電圧が高電圧側駆動線に供給されて前記所定ビット線対の差動増幅が行なわれ、その後の連続するアクセスコマンドに応じて所定ビット数のデータが連続してアクセスされる半導体記憶装置のデータアクセス方法において、
前記第１電圧より低電圧である第２電圧が前記高電圧側駆動線に供給されて前記センスアンプ群が活性化される電荷再利用活性化工程と、
前記各ビット線対が前記第２電圧に差動増幅された後に、前記第２電圧に代えて前記第１電圧が前記高電圧側駆動線に供給されるリストア活性化工程とを有して前記メモリセルへのリストアが行われ、
その後、
前記所定ビット数のデータが連続してアクセスされる連続アクセス工程と、
前記連続アクセス工程と並行する、前記ワード線が非活性化されるワード線非活性化工程、及びこれに引き続く、前記第１電圧に代えて前記第２電圧が前記高電圧側駆動線に供給される電荷再蓄積工程と、
前記電荷再蓄積工程以後のタイミングで、前記高電圧側駆動線への電圧供給が停止されて前記センスアンプ群が非活性とされる非活性工程と、
前記各ビット線対が前記第１電圧の１／２より低電圧の中間電圧にイコライズされるイコライズ工程とを有することを特徴とする半導体記憶装置のデータアクセス方法。
（付記２１） 前記ワード線の非活性化動作又は前記ワード線非活性化工程は、
前記連続アクセス動作が連続読み出し動作である場合には、前記メモリセルへのリストアに引き続き、前記所定ビット数のデータの連続アクセス又は前記連続アクセス工程とは独立に並行して行なわれ、
前記連続アクセス動作が連続書き込み動作である場合には、前記所定ビット数のデータの連続アクセス又は前記連続アクセス工程における最後のデータの書き込み時に並行して行なわれることを特徴とする付記１９又は２０に記載の半導体記憶装置のデータアクセス方法。
（付記２２） 前記連続アクセスが連続書き込み動作である場合、該連続書き込み動作に先立ち、内部に取り込まれた前記所定ビット数の書き込みデータが一時的に保持される書き込みデータ保持工程を有することを特徴とする付記１９又は２０に記載の半導体記憶装置のデータアクセス方法。
（付記２３） 前記電荷の再蓄積以後又は前記電荷再蓄積工程以後のタイミングは、前記所定ビット数のデータの連続アクセスが完了するタイミングであることを特徴とする付記１９又は２０に記載の半導体記憶装置のデータアクセス方法。
（付記２４） 前記連続アクセスが連続読み出し動作である場合、前記各ビット線対に差動増幅された前記所定ビット数のデータが一時的に保持される読み出しデータ保持工程を有しており、
前記電荷の再蓄積以後又は前記電荷再蓄積工程以後のタイミングは、前記高電圧側駆動線が前記第１電圧から前記第２電圧に切り替えられるタイミングであることを特徴とする付記１９又は２０に記載の半導体記憶装置のデータアクセス方法。
（付記２５） 前記読み出しデータ保持工程において、前記データが保持される際の前記センスアンプ群の高電圧側駆動線は、前記第１電圧又は前記第２電圧で駆動されていることを特徴とする付記２４に記載の半導体記憶装置のデータアクセス方法。
（付記２６） 前記電荷の再蓄積以後又は前記電荷再蓄積工程以後のタイミングは、前記所定ビット数のデータの連続アクセスが完了した後の外部からのコマンドによることを特徴とする付記１９又は２０に記載の半導体記憶装置のデータアクセス方法。
【００７９】
【発明の効果】
本発明によれば、電荷リサイクル技術によりビット線の充放電電流の低減を図りながら、セルキャパシタのデータ保持特性を改善して一定期間内のリフレッシュ動作回数を削減することにより、スタンバイ時の消費電流を低減することが可能な半導体記憶装置、及び半導体記憶装置のデータアクセス方法を提供することが可能となる。
【図面の簡単な説明】
【図１】 本発明の原理を示すビット線対の波形図である。
【図２】 メモリセルキャパシタのデータ“１”電圧（第１電圧）の時間変化を示す特性図である。
【図３】 メモリセルアレイ構造を示すレイアウト模式図である。
【図４】 第１実施形態の回路図である。
【図５】 第１実施形態の動作を示す動作波形図である。
【図６】 第１実施形態の第１具体例を示す回路図である。
【図７】 第１実施形態の第２具体例を示す回路図である。
【図８】 第１実施形態の第３具体例を示す回路図である。
【図９】 第１実施形態の第４具体例を示す回路図である。
【図１０】 第２実施形態の動作を示す動作波形図である。
【図１１】 従来技術の回路図である。
【図１２】 従来技術の動作を示す動作波形図である。
【符号の説明】
ＣＡＰ０ リサイクルキャパシタ
ＣＡＰ００、ＣＡＰ０１、ＣＡＰ０ｎ−１、ＣＡＰ０ｎ
ダミーセルキャパシタ
Ｃ 交差領域
ＤＭＣ ダミーセルアレイ領域
Ｆ０、Ｆ１、Ｆｎ−１、Ｆｎ ヒューズ素子
ＭＣ メモリセルアレイ領域
ＭＰ１、ＭＰ２ ＰＭＯＳトランジスタ
ＭＮ１、Ｔ０１、Ｔｎ１ ＮＭＯＳトランジスタ
ＳＡ センスアンプ群
ＳＡ０、ＳＡ１、ＳＡｎ−１、ＳＡｎ センスアンプ
ＷＤ ワード線ドライバ群
ＢＬ、／ＢＬ、ＢＬ０、／ＢＬ０、ＢＬｎ、／ＢＬｎ
ビット線
ＮＳＡ 低電圧側駆動線
ＰＳＡ 高電圧側駆動線
ＷＬ、ＷＬ０、ＷＬ１、ＷＬｋ−１、ＷＬｋ
ワード線

Claims (10)

1. ビット線対を差動増幅するセンスアンプの低電圧側駆動線を、低側電圧に接続する低側電圧スイッチ部と、
   前記センスアンプの高電圧側駆動線を、前記ビット線対のリストアレベルである第１電圧に接続する第１高側電圧スイッチ部と、
   前記第１高側電圧スイッチ部が導通するリストア期間の前段階および後段階において、前記高電圧側駆動線を、前記第１電圧より低電圧である第２電圧に接続する第２高側電圧スイッチ部と、
   イコライズ期間に、前記ビット線対を前記第１電圧の１／２より低電圧にイコライズするイコライズ部と、
   前記第２高側電圧スイッチ部により前記高電圧側駆動線に接続され、前記ビット線対のうち高電圧側のビット線を、前記第１電圧と前記第２電圧との間で充放電する際の電荷をリサイクルする電荷リサイクル手段とを備え、
   前記電荷リサイクル手段は、リーク補償部を備えることを特徴とする半導体記憶装置。
2. 前記イコライズ部は、
   前記ビット線対をショートするショート部を備え、
   前記ショート部は、前記ビット線対を構成するビット線の電圧が前記第２電圧及び前記低側電圧である状態で活性化されることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第２高側電圧スイッチ部は、前記第１高側電圧スイッチ部に比して多数配置されていることを特徴とする請求項１に記載の半導体記憶装置。
4. 前記リーク補償部は、
   前記電荷リサイクル手段への電荷の供給を制御するリーク補償スイッチ部を備えることを特徴とする請求項１に記載の半導体記憶装置。
5. 前記電荷リサイクル手段は、
   メモリセルキャパシタと同等な構造を備えて多数配置されているメモリセル型キャパシタが相互に接続されて構成されており、
   個々の前記メモリセル型キャパシタには、接続・切り離しを制御する接続制御スイッチ部が備えられていることを特徴とする請求項１に記載の半導体記憶装置。
6. センスアンプの低電圧側駆動線に低側電圧が供給され、高電圧側駆動線にビット線対のリストアレベルである第１電圧が供給されて、前記ビット線対が差動増幅される半導体記憶装置のデータアクセス方法において、
   前記ビット線対のイコライズ時には、イコライズに先立って前記高電圧側駆動線が前記第１電圧から前記第１電圧より低電圧である第２電圧に切り替えられ前記第１電圧から前記第２電圧への放電に伴う電荷が蓄積された後に、前記第１電圧の１／２より低電圧の中間電圧にイコライズされ、
   前記ビット線対のリストア時には、前記高電圧側駆動線が前記第２電圧に切り替えられ、前記イコライズ時に蓄積された電荷が再利用されて前記中間電圧から前記第２電圧への充電に必要な電荷が供給された後に、前記高電圧側駆動線が前記第１電圧に切り替えられ、
   前記第２電圧は、前記イコライズから次サイクルの前記リストアまでの間、消失する蓄積電荷分が補われ電圧値が維持されることを特徴とする半導体記憶装置のデータアクセス方法。
7. ワード線が活性化されるワード線活性化工程と、
   前記第１電圧より低電圧である第２電圧が前記高電圧側駆動線に供給されて前記センスアンプが活性化される電荷再利用活性化工程と、
   前記ビット線対が前記第２電圧に差動増幅された後に、前記第２電圧に代えて前記第１電圧が前記高電圧側駆動線に供給されて前記センスアンプが活性化されるリストア活性化工程と、
   メモリセルが前記第１電圧にリストアされた後に、前記ワード線が非活性化されるワード線非活性化工程と、
   前記第１電圧に代えて前記第２電圧が前記高電圧側駆動線に供給される電荷再蓄積工程と、
   前記ビット線対の電圧が前記第２電圧及び前記低側電圧である状態で、前記低電圧側駆動線及び前記高電圧側駆動線への電圧供給が停止されて前記センスアンプが非活性される非活性工程と、
   前記ビット線対が前記第１電圧の１／２より低電圧にイコライズされるイコライズ工程とを有することを特徴とする請求項６に記載の半導体記憶装置のデータアクセス方法。
8. 所定数のビット線対に対して差動増幅が行なわれ、その後の連続するアクセスコマンドに応じて所定数のビット数のデータが連続してアクセスされる場合、
   前記高電圧側駆動線が前記第１電圧より低電圧である第２電圧に駆動されて、前記所定数のビット線対がイコライズ電圧から前記第２電圧に充電される電荷の再利用が行なわれ、更に前記高電圧側駆動線が前記第１電圧に駆動されて、メモリセルがリストアされた後に、
   前記所定数のビット数のデータの連続アクセスと並行して、前記ワード線が非活性化されることに引き続き、前記高電圧側駆動線が前記第１電圧から前記第２電圧に切り替えられて、前記所定数のビット線対が前記第１電圧から前記第２電圧に放電される電荷の再蓄積が行なわれ、
   前記電荷の再蓄積以後のタイミングで、前記所定数のビット線対が前記第１電圧の１／２より低電圧の中間電圧にイコライズされることを特徴とする請求項６に記載の半導体記憶装置のデータアクセス方法。
9. 所定数のビット線対に対して差動増幅が行なわれ、その後の連続するアクセスコマンドに応じて所定数のビット数のデータが連続してアクセスされる場合、
   前記リストア活性化工程の後、前記ワード線非活性化工程及び前記電荷再蓄積工程と並行して、
   前記所定数のビット数のデータが連続してアクセスされる連続アクセス工程を有することを特徴とする請求項７に記載の半導体記憶装置のデータアクセス方法。
10. 前記ワード線の非活性化動作又は前記ワード線非活性化工程は、
    前記連続アクセス動作が連続読み出し動作である場合には、前記メモリセルへのリストアに引き続き、前記所定数のビット数のデータの連続アクセス又は前記連続アクセス工程とは独立に並行して行なわれ、
    前記連続アクセス動作が連続書き込み動作である場合には、前記所定数のビット数のデータの連続アクセス又は前記連続アクセス工程における最後のデータの書き込み時に並行して行なわれることを特徴とする請求項８又は９に記載の半導体記憶装置のデータアクセス方法。

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