JP2002074960A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2002074960A
JP2002074960A JP2000253888A JP2000253888A JP2002074960A JP 2002074960 A JP2002074960 A JP 2002074960A JP 2000253888 A JP2000253888 A JP 2000253888A JP 2000253888 A JP2000253888 A JP 2000253888A JP 2002074960 A JP2002074960 A JP 2002074960A
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靖弘 末松
Masaru Koyanagi
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Abstract

(57)【要約】 【課題】電源を1系統にして電源の切り替えによる電源
ノイズの発生が除去されたビット線電位オーバドライブ
回路を備える半導体記憶装置を提供する。 【解決手段】センスアンプを駆動するVBLH電源線1
に対して、ビット線最終電位VBLHを発生するVBL
H電位発生回路2と、電荷調整容量Cと、オーバドライ
ブ電位をVBLH電源線1に供給するトランジスタQ1
0と、PCSノード3をVBLH電源線1に接続するト
ランジスタQ8とをそれぞれ接続し、VBLH電源線1
につながる上記回路素子の容量と、ビット線容量と、セ
ルキャパシタの容量との全ての容量の間で、オーバドラ
イブ電位からVBLH電源線1にプリチャージされた電
荷を再配分することにより、VBLH電位発生回路2か
らなる実質的に1系統の電源を用いてビット線をオーバ
ドライブするビット線オーバドライブ回路を提供するこ
とができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体記憶装置に係
り、特にDRAM(Dynamic Random AccessMemory)の高
速化に関するものである。
【0002】
【従来の技術】従来、DRAM等の半導体記憶装置は、
高集積化と高速化をめざして開発が進められてきたが、
一方、微細化技術の進展による電源電圧の低下や高速動
作の達成のため、動作マージンが低下する傾向があっ
た。その主な理由は、電源電圧の低下に応じてトランジ
スタのしきい値電圧を低下させることが困難であり、特
に、低い電源電圧の環境において、大容量の配線を短時
間にチャージする回路、例えばビット線センス回路等の
動作マージンが低下する傾向があった。
【0003】この問題を解決するため、ビット線チャー
ジの際ビット線の電位をオーバドライブする、ビット線
電位オーバドライブ回路が使用されてきた。図6を用い
て、従来のビット線電位オーバドライブ回路とその動作
について説明する。
【0004】図6(a)は、DRAMの回路構成におい
て、特にビット線電位オーバドライブ回路に関連するメ
モリ領域を示す図である。図6(a)に示すDRAMの
メモリ領域は、メモリセルをマトリックス状に配置した
メモリセルアレイ10と、ロウデコーダ11と、メモリ
セルアレイの各カラムごとに配置されたセンスアンプ1
2と、ビット線5及び相補ビット線6とで構成される。
【0005】図6(b)は、図6(a)における矢印領
域の部分拡大図であり、メモリセルとこれに接続される
ワード線、1対のビット線、ビット線をドライブするセ
ンスアンプ、及び1対のビット線をイコライズするイコ
ライズ回路の典型的な回路構成が示されている。
【0006】図6(b)に示す回路は、Nチャネルトラ
ンジスタQ11、Q12、Q13からなるイコライズ回
路と、PチャネルトランジスタQ1n、Q3n及びNチ
ャネルトランジスタQ2n、Q4n(nは自然数)から
なるセンスアンプと、これらのセンスアンプ及びメモリ
セルアレイを結合するNチャネルトランジスタQs1、
Qs2と、セルキャパシタCc及び1個のセルトランジ
スタQcからなるメモリセルで構成される。
【0007】ここで、3、4はNCSノードとPCSノ
ードであり、それぞれセンスアンプを活性化するPチャ
ネルトランジスタ側の電圧とNチャネル側の電圧が与え
られる。5、6はビット線BLと相補ビット線/BL、
7はセンスアンプとメモリセルとを結合する信号線IS
O、8はワード線WLである。なお、EQLはイコライ
ズ信号であり、これを高レベルとすればビット線BLと
相補ビット線/BLの電位がVBLEQ(ビット線最終
電位VBLHの1/2)に設定される。
【0008】次に、図7を用いて、本発明に直接関連す
る従来のビット線電位オーバドライブ回路について説明
する。図7に示すビット線電位オーバドライブ回路は、
PCSノード3及びNCSノード4の間に形成された0
番目乃至n番目のセンスアンプと、これらのセンスアン
プによりドライブされる0番目乃至n番目のビット線対
と、制御信号/PSET1を受けてビット線オーバドラ
イブ電位VINTをPCSノードに付与するPチャネル
トランジスタQ5と、制御信号/PSET2を受けてビ
ット線最終電位VBLHをPCSノードに付与するPチ
ャネルトランジスタQ6と、制御信号NSETを受けて
NCSノードを接地電位(Vss)にするNチャネルト
ランジスタQ7から構成される。
【0009】次に、図7を参照して、従来のビット線電
位オーバドライブ回路の動作をn番目のセンスアンプ及
びビット線対に着目して説明する。なお、n番目のPチ
ャネルトランジスタQ1n、Q3n及びn番目のNチャ
ネルトランジスタQ2n、Q4nからなるn番目のセン
スアンプの回路構成は、図6(b)に示すものと同一で
ある。
【0010】図7に示すように、n番目のセンスアンプ
において、PチャネルトランジスタQ1n及びNチャネ
ルトランジスタQ2nは第1の相補インバータを構成
し、PチャネルトランジスタQ3n及びNチャネルトラ
ンジスタQ4nは第2の相補インバータを構成する。
【0011】第1の相補インバータの出力は、相補ビッ
ト線/BLを介して第2の相補インバータの入力に接続
され、第2の相補インバータの出力はビット線BLを介
して第1の相補インバータの入力に帰還されることによ
り、相補フリップフロップからなるセンスアンプが構成
される。
【0012】微小容量のセルキャパシタCcにストア
(書き込み)された電荷は、セルトランジスタQcと配
線容量の大きいビット線を介してセンスアンプで増幅さ
れ、また、センスアンプで増幅された記憶データは、引
き続きセルキャパシタCcにリストア(再書き込み)さ
れる。
【0013】このように、大きいビット線容量を介して
微小容量のセルキャパシタCcにストアされた電荷を高
速に増幅するためには、ビット線電位を変化させるに必
要な電荷を短時間に供給するビット線電位オーバドライ
ブ回路をセンスアンプに付加することが有効である。
【0014】次に、図8に示すタイミング波形図を用い
て、図7のビット線電位オーバドライブ回路の動作につ
いてさらに具体的に説明する。先に述べたように、従来
のビット線電位オーバドライブ回路のPCSノードに
は、ビット線オーバドライブ電位VINTと、ビット線
最終電位VBLH(VBLH<VINT)を供給する2
系統の電源が用意され、ビット線チャージの初期段階
で、ビット線を最終電位VBLHよりも高いオーバドラ
イブ電位VINTの電源に接続することでビット線チャ
ージの時間を短縮する。
【0015】ビット線オーバドライブ回路の動作タイミ
ング波形の1例を図8に示す。次に図8を用いて従来の
ビット線オーバドライブ回路の動作を順に説明する。
【0016】/PSET1及び/PSET2は高レベ
ル(以下“H”と呼ぶ)でQ5及びQ6は共にオフ状
態、NSETは低レベル(以下“L”と呼ぶ)でQ7は
オフ状態であるため、センスアンプはスタンバイ(不活
性)状態であり、PCSとNCSの電位は共に1/2VB
LHに設定される。ワード線WLnは“L”であり、Q
cはオフ状態であるためセルキャパシタCcはビット線
BLnから切り離される。 /PSET1“H”、/PSET2“H”、NSET
“L”の状態は変わらないのでセンスアンプのスタンバ
イ状態は維持される。ワード線WLnを“H”にし、セ
ルキャパシタCcの電荷がビット線BLnに読み出され
る。 /PSET1“H”、/PSET2“H”で、NSE
Tのみ“H”とすれば、Q7がオンするので、センスア
ンプのNチャネル側が活性化され、相補ビット線/BL
nの電位はVssまで低下する。次に/PSET1
“L”としてQ5をオンすれば、ビット線BLnがオー
バドライブ電位VINTの電源に接続され、センスアン
プのPチャネル側が活性化されるので、ビット線BLn
の電位が急速に上昇する。ビット線BLnの電位が最終
電位VBLHに達する前に/PSET1を“H”に戻し
てQ5オフし、同時に/PSET2を“L”にしてQ6
をオンすれば、ビット線BLnに接続される電源が、V
INTからビット線の最終電位VBLHを与える電源に
切り替えられる。
【0017】この電源切り替え時点までに、ビット線B
Lnの電位を最終電位VBLHの近傍までオーバドライ
ブすれば、最終電位BVLHの電源に切り替えられた後
は、ビット線BLnのチャージは僅かに行えばよいの
で、DRAMの高速動作において十分な動作マージンを
確保することができる。
【0018】このように、オーバドライブ電位VINT
の電源をPCSノードに接続することで、センスアンプ
のPチャネルトランジスタのソース・ドレイン間電圧V
dsが大きくなるため、初期センス及びビット線BLn
のチャージを高速化することが可能になる。
【0019】しかし、従来のビット線電位オーバドライ
ブ回路には、次のような問題点があった。すなわち、セ
ンスアンプ領域ごとにビット線オーバドライブ電位を与
える電源と、ビット線最終電位を与える電源との2系統
の電源及びその接続や切り替えを制御する2系統の大型
トランジスタが必要となり、これらの配線に必要な面積
と共にDRAMのチップ面積を圧迫し、チップサイズの
増加を招いていた。
【0020】また、ビット線BLnの電位が、最終電位
VBLH以上となるビット線の過充電を防止するため
に、オーバドライブされたビット線電位が最終電位VB
LHに達する前に電源のパスを切り替える必要があるの
で、電源ノイズが増加するという問題があった。
【0021】
【発明が解決しようとする課題】上記したように従来の
ビット線電位オーバドライブ回路には、センスアンプ領
域ごとに2系統の電源が必要となるので、DRAMのチ
ップサイズが増加するという問題があった。また、ビッ
ト線の最終電位近傍において、この2系統の電源を切り
替える必要があるので、電源ノイズが増加するという問
題があった。
【0022】本発明は上記の問題点を解決すべくなされ
たもので、電源を1系統にしてチップサイズを縮小し、
電源の切り替えによる電源ノイズの発生が除去された、
ビット線電位オーバドライブ回路を備える半導体記憶装
置を提供することを目的とする。
【0023】
【課題を解決するための手段】本発明の半導体記憶装置
は、ビット線電位オーバドライブ回路の中に、ビット線
最終電位VBLHを発生させるVBLH電位発生回路を
設け、ビット線最終電位VBLHより高いビット線オー
バドライブ電位を第1のスイッチを介してVBLH電源
線に供給することによりビット線電位オーバドライブ回
路に固有な電源を実質的に1系統にし、VBLH電源線
に前記VBLH電位発生回路の出力と電荷調整容量とを
接続し、さらに前記VBLH電源線に第1のスイッチを
介してオーバドライブ電位が転送され、第2のスィッチ
を介してVBLH電源線の電位がセンスアンプの一方の
活性化ノードに転送されるように構成される。
【0024】本発明の半導体記憶装置において、第2の
スイッチをオフにしてVBLH電源線からセンスアンプ
を切り離した状態で、第1のスイッチをオンしてオーバ
ドライブ電位からVBLH電源線の全ての容量をプリチ
ャージし、次に第1のスイッチをオフ、第2のスイッチ
をオン状態に切り替えて前記プリチーャジされた電荷を
センスアンプの一方の活性化ノードを介してビット線及
びセルキャパシタに転送することで、ビット線オーバド
ライブ回路が動作することを主な特徴とする。
【0025】このとき、第1、第2のスイッチの切り替
えは、VBLH電源線にプリチャージされた電荷をビッ
ト線容量とセルキャパシタに再配分するための切り替え
動作に過ぎないため、従来のようにVINTとVBLH
の互いに異なる電位の電源切り替えに比べて電源ノイズ
の発生は大幅に削減される。
【0026】具体的には本発明の半導体記憶装置は、ビ
ット線にオーバドライブ後の最終電位を付与する最終電
位発生回路と、一方の端子が前記最終電位よりも高い前
記ビット線のオーバドライブ電位に設定され、他方の端
子が前記最終電位発生回路の出力端子に接続された第1
のスイッチと、一方の端子が前記第1のスイッチの他方
の端子に接続され、他方の端子がセンスアンプの一方の
活性化ノードに接続された第2のスイッチと、一方の端
子が前記第1、第2のスイッチの接続点に接続され、他
方の端子が定電圧に設定された前記ビット線の電位を調
整する電荷調整容量とを具備することを特徴とする。
【0027】好ましくは前記ビット線オーバドライブ回
路において、前記第2のスイッチをオフ状態、前記第1
のスイッチをオン状態として、前記電荷調整容量及び前
記電位発生回路の容量を含む前記第1、第2のスイッチ
の接続点における全ての容量を前記オーバドライブ電位
まで充電し、前記第1のスイッチをオフ状態、前記第2
のスイッチをオン状態として、前記センスアンプの一方
の活性化ノードを介して前記第1、第2のスイッチの接
続点における全ての容量に充電された電荷を前記ビット
線の容量及びメモリセルの容量に放電することを特徴と
する。
【0028】また、好ましくは前記ビット線オーバドラ
イブ回路において、前記第2のスイッチをオフ状態、前
記第1のスイッチをオン状態として、前記電荷調整容量
及び前記電位発生回路の容量を含む前記第1、第2のス
イッチの接続点における全ての容量を充電し、前記第1
のスイッチのオン状態を維持して前記第2のスイッチを
オン状態に切り替えることにより、前記センスアンプの
一方の活性化ノードを介して前記第1の電源から前記ビ
ット線の容量及びメモリセルの容量に充電電流を供給
し、然る後前記第2のスイッチのオン状態を維持して前
記第1のスイッチをオフ状態に切り替えることにより前
記センスアンプの一方の活性化ノードを介して前記第
1、第2のスイッチの接続点における全ての容量に充電
された電荷を前記ビット線の容量及びメモリセルの容量
に放電することを特徴とする。
【0029】さらに好ましくは前記放電の過程におい
て、前記ビット線の容量及び前記メモリセルの容量の電
位が前記ビット線最終電位に等しくなるまで、前記電位
発生回路の出力電流がさらに供給されることを特徴とす
る。
【0030】また、好ましくは前記電荷調整容量は、ス
イッチを介して前記第1、第2のスイッチの接続点にそ
れぞれ接続された複数の容量からなり、前記スイッチの
オン及びオフ動作が前記半導体記憶装置の読み出し専用
メモリ部から読み出された信号により制御されることを
特徴とする。
【0031】また、好ましくは前記半導体記憶装置のメ
モリ部は複数のメモリバンクからなり、前記ビット線オ
ーバドライブ回路は前記メモリバンクごとにそれぞれ配
置されることを特徴とする。また、前記第1、第2のス
イッチは、Pチャネルトランジスタ又はNチャネルトラ
ンジスタからなることを特徴とする。
【0032】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【0033】図1は、本発明の第1の実施の形態に係る
DRAMのビット線電位オーバドライブ回路の構成の1
例を示す図である。
【0034】図1に示す第1の実施の形態のビット線電
位オーバドライブ回路は、VBLH電源線1を備えるこ
とに特徴がある。すなわち、従来のビット線電位オーバ
ドライブ回路では、ビット線オーバドライブ電位VIN
Tの電源とビット線最終電位VBLHの電源がPCSノ
ードに接続されていたが、第1の実施の形態では、VI
NTの電源からVBLHの電位を発生するVBLH電位
発生回路2と、ビット線BLnにオーバドライブ電位V
INTを供給するトランジスタQ10と、電荷調整容量
CとがVBLH電源線1に接続され、このVBLH電源
線1がPCSノード3に接続されることが従来と異な
る。
【0035】ここで、第1の実施の形態におけるビット
線オーバドライブ電位VINTの役割は、従来のように
直接ビット線BLnをオーバドライブするのではなく
て、電荷調整容量Cを含むVBLH線1の全容量を最終
電位VBLH(VBLH<VINT)の近傍までチャー
ジ(プリチャージ)するのに用いられ、ビット線BLn
の電位は、最終的にはVBLH電位発生回路2から与え
られ維持される。
【0036】具体的には図1に示すように、上記VBL
H電源線1には電荷調整容量Cと、制御信号/PSET
1を受けてビット線オーバドライブ電位VINTの電源
をVBLH電源線1に接続するPチャネルトランジスタ
Q10と、電位VINTの電源を用いてビット線最終電
位VBLHを発生するVBLH電位発生回路2が接続さ
れる。
【0037】また、上記VBLH電源線1には、制御信
号/PSET2を受けて、VBLH電源線1の電位をP
CSノード3に転送するPチャネルトランジスタQ8が
接続される。その他の構成は先に図7に示したものと同
様であるため、同一部分に同一の参照番号を付して説明
を省略する。
【0038】次に、図2に示すタイミング波形を用い
て、第1の実施の形態に係るDRAMのビット線電位オ
ーバドライブ回路の動作について具体的に説明する。先
に述べたように、第1の実施の形態のビット線電位オー
バドライブ回路においては、VBLH電源の使用方法が
従来と回路動作的に大きく異なる。
【0039】次に、図2を用いてビット線オーバドライ
ブ回路の動作を順に説明する。 ワード線WLn“L”でセルキャパシタCcがビット
線BLnから切り離されている間に/PSET1
“L”、Q10オンとして、電位VINTの電源をVB
LH電源線1に接続する。また、/PSET2“H”、
Q8オフとして、PCSノード3とVBLH電源線1と
を切り離す。このようにして、VBLH電源線1の電位
を電位VINT(VINT>VBLH)までチャージ
(プリチャージ)する。なお、この間/PSET2
“H”、Q8オフ、NSET“L”、Q7オフ故、セン
スアンプはスタンバイ状態であって、PCSとNCSの
電位は共に1/2VBLHに設定される。 ワード線WLnを“H”とし、セルトランジスタQc
を介してセルキャパシタCcをビット線BLnに接続す
る。セルキャパシタCcの電荷はビット線BLnに読み
出される。次に、/PSET1“H”、Q10オフとし
て、ビット線オーバドライブ電位VINTの電源とVB
LH電源線とを切り離す。なお、/PSET2“H”、
NSET“L”の状態は変わらないので、センスアンプ
のスタンバイ状態は維持される。 /PSET1“H”、/PSET2“H”の状態で、
NSETのみ“H”とすれば、Q7がオンするので、セ
ンスアンプのNチャネル側が活性化され、相補ビット線
/BLnの電位はVssまで低下する。次に/PSET
2“L”としてQ8オンすれば、ビット線オーバドライ
ブ電位VINTにチャージされたVBLH電源線1と、
ビット線BLnとが互いに接続されて、センスアンプの
Pチャネル側が活性化され、ビット線BLnの電位は、
図2の上段に示すように急速に上昇する。また、VBL
H電源線1の蓄積電荷は放電されるので、VBLH電源
線1の電位は図2の下段に示すようにVINTからVB
LHまで低下する。
【0040】このようにして、セルキャパシタCcの電
荷がビット線BLnに読み出され、また、ビット線オー
バドライブ電位VINTまでチャージされたVBLH電
源線1の電荷が、Q8を介してPCSノード、活性化さ
れたセンスアンプ、ビット線BLn(又は相補ビット線
/BLn)、トラスファトランジスタQc、セルキャパ
シタCcの経路で転送され、セルキャパシタCcがビッ
ト線最終電位VBLHにリストアされる。
【0041】ビット線オーバドライブ電位VINTまで
チャージされたVBLH電源線1の電荷が、上記の経路
で放電することにより定まるビット線最終電位VBLH
の値は、VBLH電源線1の容量と、これに接続される
VBLH電位発生回路2の寄生容量及び電荷調整容量C
と、ビット線BLnの容量と、メモリセルの容量の全容
量における電荷の配分により定められる。
【0042】従って、これらの容量のバランスを最適化
すれば、VBLH電位発生回路2を動作させることなく
ビット線やメモリセルをVBLHまでチャージすること
ができるのであるが、実際には製造プロセスのばらつき
等のため、ビット線最終電位を正確にVBLHに等しく
するのは困難である。このため、第1の実施の形態では
VBLH電位発生回路2を用意し、ビット線最終電位を
正確にVBLHに等しくしている。
【0043】第1の実施の形態に係る半導体記憶装置の
オーバドライブ回路によれば、ビット線にオーバドライ
ブ電位を与える電源を実質的にVBLHだけの1系統に
することができるので、従来の半導体記憶装置に比べて
チップサイズを縮小することができる。また、従来のよ
うに、センスアンプの活性化中にビット線チャージ電位
の供給パスを切り替える必要がなく、単にVBLH電源
線にプリチャージされた電荷をビット線容量とセルキャ
パシタに再配分するだけなので、電源ノイズの発生を大
幅に削減することができる。
【0044】次に、図3を用いて第2の実施の形態につ
いて説明する。第2の実施の形態では、第1の実施の形
態で述べたVBLH電源線に付加する電荷調整容量Cの
値を調整する回路例について説明する。
【0045】先にのべたように、第1の実施の形態で述
べたビット線電位オーバドライブ回路において、ビット
線の最終電位を可能なかぎりVBLHに近づければ、V
BLH電位発生回路の消費電力を削減することができ
る。また、ビット線の最終電位を高精度にVBLH一致
させることができれば、VBLH電位発生回路を不要と
することも可能である。このため、VBLH電源線に付
加する電荷調整容量Cの値は可能な限り高精度に調整す
ることが望ましい。
【0046】図3に第2の実施の形態に係る電荷調整容
量Cの調整回路の構成を示す。図3に示す電荷調整容量
Cの調整回路は、VBLH電源線1と、1対のPチャネ
ルトランジスタ及びNチャネルトランジスタからなるト
ランスファゲート9と、インバータINV0乃至INV
nと、電荷調整用の微小容量C0乃至Cnから構成さ
れ、微小容量C0乃至Cnの他方の端子は接地又はVs
sに接続される。ここで、微小容量C0乃至Cnの和を
Cとする。
【0047】インバータINV0乃至INVnに入力す
るトリム信号Tr0乃至Trnのいずれかが“H”であ
れば、対応する微小容量がトランスファゲート9を介し
てビット線1に接続され、“L”であれば切り離され
る。
【0048】トリム信号Tr0乃至Trnは、半導体記
憶装置の製造後に行われる機能テストのテストプログラ
ムに含まれる信号の一部として用意され、この機能テス
トにおいて、半導体記憶装置の動作を最適化するトリム
信号Tr0乃至Trnの“H”及び“L”の組み合わせ
が決定され、コード化される。
【0049】このようにコード化されたトリム信号Tr
0乃至Trnは、例えば半導体記憶装置に混載されたヒ
ューズROM(Read Only Memory)に書き込まれ、半導体
記憶装置を動作させる際、これを読み出すことにより電
荷調整容量Cの値を最適化することができる。
【0050】次に、図4を用いて第3の実施の形態につ
いて説明する。第3の実施の形態では、制御信号/PS
ET1“H”、Q10オフとして、VBLH電源線1を
ビット線オーバドライブ電位VINTの電源から切り離
す動作タイミングについて、第1の実施の形態とは異な
る場合があることについて説明する。
【0051】図2に示すように、第1の実施の形態で述
べたビット線電位オーバドライブ回路では、制御信号/
PSET1を“H”にする動作タイミングは、時間領域
において行われていた。すなわち、ワード線WLnを
“H”とし、セルキャパシタCcの電荷をビット線BL
nに読み出した後、/PSET1“H”、Q10オフと
して、ビット線オーバドライブ電位VINTの電源とV
BLH電源線1とを切り離していたが、図4に示す第3
の実施の形態では、制御信号/PSET1を“H”にす
る動作タイミングを時間領域の範囲としている。
【0052】第3の実施の形態では、時間領域におい
て/PSET2を“L”、Q8オンとして、センスアン
プのPチャネル側を活性化した後、/PSET1
“H”、Q10オフとして、VBLH電源線1とビット
線オーバドライブ電位VINTの電源とを切り離すよう
にする。
【0053】換言すれば、/PSET2“L”、Q8オ
ンとして、VBLH電源線1をPCSノードに接続した
後も、Q10を介してビット線オーバドライブ電位VI
NTの電源から電流の供給を続け、ビット線BLnがビ
ット線最終電位VBLHに達する前に/PSET1
“H”、Q10オフとして、VBLH電源線1とビット
線オーバドライブ電位VINTの電源とを切り離し、電
荷調整容量Cを含むVBLH電源線1に蓄積された電荷
をPCSノードに供給する。
【0054】このようにすれば、ビット線オーバドライ
ブ回路の設計において、高速化の要求からVBLH電源
線1をビット線オーバドライブ電位VINTまでチャー
ジする時間が不足の場合、又はレイアウト上の制約から
電荷調整容量Cの値を十分大きくすることができない場
合、VINTの電源の特性によっては制御信号/PSE
T1を“H”にする動作タイミングをセンスアンプの活
性化後とするのが望ましい場合等に柔軟に対応すること
ができる。
【0055】次に、図5を用いて第4の実施の形態につ
いて説明する。第4の実施の形態では、マルチバンク構
成のDRAMに対して本発明のビット線オーバドライブ
回路を適用する場合について説明する。例えば、256
メガビットのDRAM製品においては4バンク構成が採
用され、バンクセレクト信号を用いて高速のインタリー
ブ書き込み・読み出し動作等が行われる。
【0056】1例として、4バンク構成のマルチバンク
DRAMにおける本発明のビット線オーバドライブ回路
の配置を図5に示す。このマルチバンクDRAMでは、
VBLH1乃至VBLH4のVBLH電源線をそれぞれ
有するバンク1乃至バンク4のマルチバンク構成のメモ
リセルアレイ10が、半導体チップ20の上に形成され
る。
【0057】マルチバンク構成のDRAMでは、ワード
線は各バンクごとに選択されるので、第1乃至第3の実
施の形態で説明したVBLH電源線は、各バンクごとに
分離して配置される。一方、従来のビット線電位オーバ
ドライブ回路では、各バンク中をさらに細分化して配置
されるセンスアンプ領域ごとにVINT及びVBLHの
2系統の電源を配置することが必要であり、さらにこれ
を制御する2系統の大型トランジスタと複雑な配線を必
要とするのでチップサイズが増加する。
【0058】しかし、本発明のビット線オーバドライブ
回路では、その主体をなすVBLH電源線を各バンクご
とに配置すればよく、また、電源系はビット線オーバド
ライブ電位VBLHの電源のみとすることができるの
で、大型トランジスタの数と配線量を大幅に削減するこ
とができる。なお、図5の矢印は、バンクごとに配置さ
れたVBLH電源線1から、バンク中の細分化されたセ
ンスアンプ領域への配線の引き込みを示している。
【0059】すなわち、本発明のビット線オーバドライ
ブ回路ではレイアウト上の問題となるVBLH電位発生
回路、大型トランジスタQ8、Q10、電荷調整容量は
一括してVBLH電源線1の配置領域に形成すればよ
く、各バンク中の細分化されたセンスアンプ領域には単
に配線を引き込めばよい。
【0060】なお本発明は上記の実施の形態に限定され
ることはない。例えば上記の実施の形態において、ビッ
ト線オーバドライブ電位を転送するランジスタQ8、Q
10はPチャネルトランジスタを用いて形成したが、こ
れらのトランジスタをNチャネル型とすることもでき
る。その他本発明の要旨を逸脱しない範囲で、種々変形
して実施することができる。
【0061】
【発明の効果】上述したように本発明のビット線オーバ
ドライブ回路を具備する半導体記憶装置によれば、次の
ような効果が得られる。
【0062】(1)マルチバンク型半導体記憶装置にお
いて、1系統の電源と1系統の大型トランジスタからな
るビット線電位オーバドライブ回路を各バンクごとに配
置すればよいので、半導体記憶装置のチップサイズを縮
小することができる。
【0063】(2)ビット線電位のオーバドライブに用
いる電源系が1系統であり、ビット線電位の過剰なオー
バドライブを防止するため、従来のように電源系を切り
替える必要がないので、電源ノイズを削除することがで
きる。
【0064】(3)本発明のビット線電位オーバドライ
ブ回路は、各バンクごとに設けられるため、半導体記憶
装置のメモリコア部にはレイアウト上の影響はない。
【図面の簡単な説明】
【図1】第1の実施の形態に係るビット線オーバドライ
ブ回路の構成を示す図。
【図2】第1の実施の形態に係るビット線オーバドライ
ブ回路の動作タイミング波形を示す図。
【図3】第2の実施の形態に係る電荷調整容量のトリム
回路の構成を示す図。
【図4】第3の実施の形態に係るビット線オーバドライ
ブ回路の動作タイミング波形を示す図。
【図5】第4の実施の形態に係るマルチバンクDRAM
のビット線オーバドライブ回路の配置を示す図。
【図6】従来の半導体記憶装置の回路構成を示す図であ
って、(a)は、メモリ領域のブロック構成を示す図。
(b)は、メモリセル、ビット線、センスアンプ及びイ
コライザの回路構成を示す図。
【図7】従来のビット線オーバドライブ回路の構成を示
す図。
【図8】従来のビット線オーバドライブ回路の動作タイ
ミング波形を示す図。
【符号の説明】
1…VBLH電源線 2…VBLH電位発生回路 3…PCSノード 4…NCSノード 5…ビット線BL 6…相補ビット線/BL 7…分離線ISO 8…ワード線WL 9…トランスファゲート 10…バンク(メモリセルアレイ) 11…ロウデコーダ 12…センスアンプ 20…半導体チップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小柳 勝 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Fターム(参考) 5B024 AA03 AA07 BA07 BA09 BA29 CA07 CA16

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 ビット線にオーバドライブ後の最終電位
    を付与する最終電位発生回路と、 一方の端子が前記最終電位よりも高い前記ビット線のオ
    ーバドライブ電位に設定され、他方の端子が前記最終電
    位発生回路の出力に接続された第1のスイッチと、一方
    の端子が前記第1のスイッチの他方の端子に接続され、
    他方の端子がセンスアンプの一方の活性化ノードに接続
    された第2のスイッチと、 一方の端子が前記第1、第2のスイッチの接続点に接続
    され、他方の端子が定電圧に設定された前記ビット線の
    電位を調整する電荷調整容量と、を具備することを特徴
    とするビット線オーバドライブ回路を有する半導体記憶
    装置。
  2. 【請求項2】 前記ビット線オーバドライブ回路におい
    て、前記第2のスイッチをオフ状態、前記第1のスイッ
    チをオン状態として、前記電荷調整容量及び前記電位発
    生回路の容量を含む前記第1、第2のスイッチの接続点
    における全ての容量を前記オーバドライブ電位まで充電
    し、 前記第1のスイッチをオフ状態、前記第2のスイッチを
    オン状態として、前記センスアンプの一方の活性化ノー
    ドを介して前記第1、第2のスイッチの接続点における
    全ての容量に充電された電荷を前記ビット線の容量及び
    メモリセルの容量に放電することを特徴とする請求項1
    記載のビット線オーバドライブ回路を有する半導体記憶
    装置。
  3. 【請求項3】 前記ビット線オーバドライブ回路におい
    て、 前記第2のスイッチをオフ状態、前記第1のスイッチを
    オン状態として、前記電荷調整容量及び前記電位発生回
    路の容量を含む前記第1、第2のスイッチの接続点にお
    ける全ての容量を充電し、 前記第1のスイッチのオン状態を維持して前記第2のス
    イッチをオン状態に切り替えることにより、前記センス
    アンプの一方の活性化ノードを介して前記第1の電源か
    ら前記ビット線の容量及びメモリセルの容量に充電電流
    を供給し、 然る後前記第2のスイッチのオン状態を維持して前記第
    1のスイッチをオフ状態に切り替えることにより前記セ
    ンスアンプの一方の活性化ノードを介して前記第1、第
    2のスイッチの接続点における全ての容量に充電された
    電荷を前記ビット線の容量及びメモリセルの容量に放電
    することを特徴とする請求項2記載のビット線オーバド
    ライブ回路を有する半導体記憶装置。
  4. 【請求項4】 前記放電の過程において、前記ビット線
    の容量及び前記メモリセルの容量の電位が前記ビット線
    最終電位に等しくなるまで、前記電位発生回路の出力電
    流がさらに供給されることを特徴とする請求項2、3の
    いずれか1つに記載のビット線オーバドライブ回路を有
    する半導体記憶装置。
  5. 【請求項5】 前記電荷調整容量は、スイッチを介して
    前記第1、第2のスイッチの接続点にそれぞれ接続され
    た複数の容量からなり、前記スイッチのオン及びオフ動
    作が前記半導体記憶装置の読み出し専用メモリ部から読
    み出された信号により制御されることを特徴とする請求
    項1乃至4のいずれか1つに記載のビット線オーバドラ
    イブ回路を有する半導体記憶装置。
  6. 【請求項6】 前記半導体記憶装置のメモリ部は複数の
    メモリバンクからなり、前記ビット線オーバドライブ回
    路は前記メモリバンクごとにそれぞれ配置されることを
    特徴とする請求項1乃至5のいずれか1つに記載のビッ
    ト線オーバドライブ回路を有する半導体記憶装置。
  7. 【請求項7】 前記第1、第2のスイッチは、Pチャネ
    ルトランジスタ又はNチャネルトランジスタからなるこ
    とを特徴とする請求項1乃至6のいずれか1つに記載の
    ビット線オーバドライブ回路を有する半導体記憶装置。
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