JP2002074960A - 半導体記憶装置 - Google Patents
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Abstract
(57)【要約】
【課題】電源を１系統にして電源の切り替えによる電源
ノイズの発生が除去されたビット線電位オーバドライブ
回路を備える半導体記憶装置を提供する。 【解決手段】センスアンプを駆動するＶＢＬＨ電源線１
に対して、ビット線最終電位ＶＢＬＨを発生するＶＢＬ
Ｈ電位発生回路２と、電荷調整容量Ｃと、オーバドライ
ブ電位をＶＢＬＨ電源線１に供給するトランジスタＱ１
０と、ＰＣＳノード３をＶＢＬＨ電源線１に接続するト
ランジスタＱ８とをそれぞれ接続し、ＶＢＬＨ電源線１
につながる上記回路素子の容量と、ビット線容量と、セ
ルキャパシタの容量との全ての容量の間で、オーバドラ
イブ電位からＶＢＬＨ電源線１にプリチャージされた電
荷を再配分することにより、ＶＢＬＨ電位発生回路２か
らなる実質的に１系統の電源を用いてビット線をオーバ
ドライブするビット線オーバドライブ回路を提供するこ
とができる。
ノイズの発生が除去されたビット線電位オーバドライブ
回路を備える半導体記憶装置を提供する。 【解決手段】センスアンプを駆動するＶＢＬＨ電源線１
に対して、ビット線最終電位ＶＢＬＨを発生するＶＢＬ
Ｈ電位発生回路２と、電荷調整容量Ｃと、オーバドライ
ブ電位をＶＢＬＨ電源線１に供給するトランジスタＱ１
０と、ＰＣＳノード３をＶＢＬＨ電源線１に接続するト
ランジスタＱ８とをそれぞれ接続し、ＶＢＬＨ電源線１
につながる上記回路素子の容量と、ビット線容量と、セ
ルキャパシタの容量との全ての容量の間で、オーバドラ
イブ電位からＶＢＬＨ電源線１にプリチャージされた電
荷を再配分することにより、ＶＢＬＨ電位発生回路２か
らなる実質的に１系統の電源を用いてビット線をオーバ
ドライブするビット線オーバドライブ回路を提供するこ
とができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に係
り、特にＤＲＡＭ(Dynamic Random AccessMemory)の高
速化に関するものである。
り、特にＤＲＡＭ(Dynamic Random AccessMemory)の高
速化に関するものである。
【０００２】
【従来の技術】従来、ＤＲＡＭ等の半導体記憶装置は、
高集積化と高速化をめざして開発が進められてきたが、
一方、微細化技術の進展による電源電圧の低下や高速動
作の達成のため、動作マージンが低下する傾向があっ
た。その主な理由は、電源電圧の低下に応じてトランジ
スタのしきい値電圧を低下させることが困難であり、特
に、低い電源電圧の環境において、大容量の配線を短時
間にチャージする回路、例えばビット線センス回路等の
動作マージンが低下する傾向があった。
高集積化と高速化をめざして開発が進められてきたが、
一方、微細化技術の進展による電源電圧の低下や高速動
作の達成のため、動作マージンが低下する傾向があっ
た。その主な理由は、電源電圧の低下に応じてトランジ
スタのしきい値電圧を低下させることが困難であり、特
に、低い電源電圧の環境において、大容量の配線を短時
間にチャージする回路、例えばビット線センス回路等の
動作マージンが低下する傾向があった。
【０００３】この問題を解決するため、ビット線チャー
ジの際ビット線の電位をオーバドライブする、ビット線
電位オーバドライブ回路が使用されてきた。図６を用い
て、従来のビット線電位オーバドライブ回路とその動作
について説明する。
ジの際ビット線の電位をオーバドライブする、ビット線
電位オーバドライブ回路が使用されてきた。図６を用い
て、従来のビット線電位オーバドライブ回路とその動作
について説明する。
【０００４】図６（ａ）は、ＤＲＡＭの回路構成におい
て、特にビット線電位オーバドライブ回路に関連するメ
モリ領域を示す図である。図６（ａ）に示すＤＲＡＭの
メモリ領域は、メモリセルをマトリックス状に配置した
メモリセルアレイ１０と、ロウデコーダ１１と、メモリ
セルアレイの各カラムごとに配置されたセンスアンプ１
２と、ビット線５及び相補ビット線６とで構成される。
て、特にビット線電位オーバドライブ回路に関連するメ
モリ領域を示す図である。図６（ａ）に示すＤＲＡＭの
メモリ領域は、メモリセルをマトリックス状に配置した
メモリセルアレイ１０と、ロウデコーダ１１と、メモリ
セルアレイの各カラムごとに配置されたセンスアンプ１
２と、ビット線５及び相補ビット線６とで構成される。
【０００５】図６（ｂ）は、図６（ａ）における矢印領
域の部分拡大図であり、メモリセルとこれに接続される
ワード線、１対のビット線、ビット線をドライブするセ
ンスアンプ、及び１対のビット線をイコライズするイコ
ライズ回路の典型的な回路構成が示されている。
域の部分拡大図であり、メモリセルとこれに接続される
ワード線、１対のビット線、ビット線をドライブするセ
ンスアンプ、及び１対のビット線をイコライズするイコ
ライズ回路の典型的な回路構成が示されている。
【０００６】図６（ｂ）に示す回路は、Ｎチャネルトラ
ンジスタＱ１１、Ｑ１２、Ｑ１３からなるイコライズ回
路と、ＰチャネルトランジスタＱ１ｎ、Ｑ３ｎ及びＮチ
ャネルトランジスタＱ２ｎ、Ｑ４ｎ（ｎは自然数）から
なるセンスアンプと、これらのセンスアンプ及びメモリ
セルアレイを結合するＮチャネルトランジスタＱｓ１、
Ｑｓ２と、セルキャパシタＣｃ及び1個のセルトランジ
スタＱｃからなるメモリセルで構成される。
ンジスタＱ１１、Ｑ１２、Ｑ１３からなるイコライズ回
路と、ＰチャネルトランジスタＱ１ｎ、Ｑ３ｎ及びＮチ
ャネルトランジスタＱ２ｎ、Ｑ４ｎ（ｎは自然数）から
なるセンスアンプと、これらのセンスアンプ及びメモリ
セルアレイを結合するＮチャネルトランジスタＱｓ１、
Ｑｓ２と、セルキャパシタＣｃ及び1個のセルトランジ
スタＱｃからなるメモリセルで構成される。
【０００７】ここで、３、４はＮＣＳノードとＰＣＳノ
ードであり、それぞれセンスアンプを活性化するＰチャ
ネルトランジスタ側の電圧とＮチャネル側の電圧が与え
られる。５、６はビット線ＢＬと相補ビット線／ＢＬ、
７はセンスアンプとメモリセルとを結合する信号線ＩＳ
Ｏ、８はワード線ＷＬである。なお、ＥＱＬはイコライ
ズ信号であり、これを高レベルとすればビット線ＢＬと
相補ビット線／ＢＬの電位がＶＢＬＥＱ（ビット線最終
電位ＶＢＬＨの１／２）に設定される。
ードであり、それぞれセンスアンプを活性化するＰチャ
ネルトランジスタ側の電圧とＮチャネル側の電圧が与え
られる。５、６はビット線ＢＬと相補ビット線／ＢＬ、
７はセンスアンプとメモリセルとを結合する信号線ＩＳ
Ｏ、８はワード線ＷＬである。なお、ＥＱＬはイコライ
ズ信号であり、これを高レベルとすればビット線ＢＬと
相補ビット線／ＢＬの電位がＶＢＬＥＱ（ビット線最終
電位ＶＢＬＨの１／２）に設定される。
【０００８】次に、図７を用いて、本発明に直接関連す
る従来のビット線電位オーバドライブ回路について説明
する。図７に示すビット線電位オーバドライブ回路は、
ＰＣＳノード３及びＮＣＳノード４の間に形成された０
番目乃至ｎ番目のセンスアンプと、これらのセンスアン
プによりドライブされる０番目乃至ｎ番目のビット線対
と、制御信号／ＰＳＥＴ１を受けてビット線オーバドラ
イブ電位ＶＩＮＴをＰＣＳノードに付与するＰチャネル
トランジスタＱ５と、制御信号／ＰＳＥＴ２を受けてビ
ット線最終電位ＶＢＬＨをＰＣＳノードに付与するＰチ
ャネルトランジスタＱ６と、制御信号ＮＳＥＴを受けて
ＮＣＳノードを接地電位（Ｖｓｓ）にするＮチャネルト
ランジスタＱ７から構成される。
る従来のビット線電位オーバドライブ回路について説明
する。図７に示すビット線電位オーバドライブ回路は、
ＰＣＳノード３及びＮＣＳノード４の間に形成された０
番目乃至ｎ番目のセンスアンプと、これらのセンスアン
プによりドライブされる０番目乃至ｎ番目のビット線対
と、制御信号／ＰＳＥＴ１を受けてビット線オーバドラ
イブ電位ＶＩＮＴをＰＣＳノードに付与するＰチャネル
トランジスタＱ５と、制御信号／ＰＳＥＴ２を受けてビ
ット線最終電位ＶＢＬＨをＰＣＳノードに付与するＰチ
ャネルトランジスタＱ６と、制御信号ＮＳＥＴを受けて
ＮＣＳノードを接地電位（Ｖｓｓ）にするＮチャネルト
ランジスタＱ７から構成される。
【０００９】次に、図７を参照して、従来のビット線電
位オーバドライブ回路の動作をｎ番目のセンスアンプ及
びビット線対に着目して説明する。なお、ｎ番目のＰチ
ャネルトランジスタＱ１ｎ、Ｑ３ｎ及びｎ番目のＮチャ
ネルトランジスタＱ２ｎ、Ｑ４ｎからなるｎ番目のセン
スアンプの回路構成は、図６（ｂ）に示すものと同一で
ある。
位オーバドライブ回路の動作をｎ番目のセンスアンプ及
びビット線対に着目して説明する。なお、ｎ番目のＰチ
ャネルトランジスタＱ１ｎ、Ｑ３ｎ及びｎ番目のＮチャ
ネルトランジスタＱ２ｎ、Ｑ４ｎからなるｎ番目のセン
スアンプの回路構成は、図６（ｂ）に示すものと同一で
ある。
【００１０】図７に示すように、ｎ番目のセンスアンプ
において、ＰチャネルトランジスタＱ１ｎ及びＮチャネ
ルトランジスタＱ２ｎは第１の相補インバータを構成
し、ＰチャネルトランジスタＱ３ｎ及びＮチャネルトラ
ンジスタＱ４ｎは第２の相補インバータを構成する。
において、ＰチャネルトランジスタＱ１ｎ及びＮチャネ
ルトランジスタＱ２ｎは第１の相補インバータを構成
し、ＰチャネルトランジスタＱ３ｎ及びＮチャネルトラ
ンジスタＱ４ｎは第２の相補インバータを構成する。
【００１１】第１の相補インバータの出力は、相補ビッ
ト線／ＢＬを介して第２の相補インバータの入力に接続
され、第２の相補インバータの出力はビット線ＢＬを介
して第１の相補インバータの入力に帰還されることによ
り、相補フリップフロップからなるセンスアンプが構成
される。
ト線／ＢＬを介して第２の相補インバータの入力に接続
され、第２の相補インバータの出力はビット線ＢＬを介
して第１の相補インバータの入力に帰還されることによ
り、相補フリップフロップからなるセンスアンプが構成
される。
【００１２】微小容量のセルキャパシタＣｃにストア
（書き込み）された電荷は、セルトランジスタＱｃと配
線容量の大きいビット線を介してセンスアンプで増幅さ
れ、また、センスアンプで増幅された記憶データは、引
き続きセルキャパシタＣｃにリストア(再書き込み）さ
れる。
（書き込み）された電荷は、セルトランジスタＱｃと配
線容量の大きいビット線を介してセンスアンプで増幅さ
れ、また、センスアンプで増幅された記憶データは、引
き続きセルキャパシタＣｃにリストア(再書き込み）さ
れる。
【００１３】このように、大きいビット線容量を介して
微小容量のセルキャパシタＣｃにストアされた電荷を高
速に増幅するためには、ビット線電位を変化させるに必
要な電荷を短時間に供給するビット線電位オーバドライ
ブ回路をセンスアンプに付加することが有効である。
微小容量のセルキャパシタＣｃにストアされた電荷を高
速に増幅するためには、ビット線電位を変化させるに必
要な電荷を短時間に供給するビット線電位オーバドライ
ブ回路をセンスアンプに付加することが有効である。
【００１４】次に、図８に示すタイミング波形図を用い
て、図７のビット線電位オーバドライブ回路の動作につ
いてさらに具体的に説明する。先に述べたように、従来
のビット線電位オーバドライブ回路のＰＣＳノードに
は、ビット線オーバドライブ電位ＶＩＮＴと、ビット線
最終電位ＶＢＬＨ（ＶＢＬＨ＜ＶＩＮＴ）を供給する２
系統の電源が用意され、ビット線チャージの初期段階
で、ビット線を最終電位ＶＢＬＨよりも高いオーバドラ
イブ電位ＶＩＮＴの電源に接続することでビット線チャ
ージの時間を短縮する。
て、図７のビット線電位オーバドライブ回路の動作につ
いてさらに具体的に説明する。先に述べたように、従来
のビット線電位オーバドライブ回路のＰＣＳノードに
は、ビット線オーバドライブ電位ＶＩＮＴと、ビット線
最終電位ＶＢＬＨ（ＶＢＬＨ＜ＶＩＮＴ）を供給する２
系統の電源が用意され、ビット線チャージの初期段階
で、ビット線を最終電位ＶＢＬＨよりも高いオーバドラ
イブ電位ＶＩＮＴの電源に接続することでビット線チャ
ージの時間を短縮する。
【００１５】ビット線オーバドライブ回路の動作タイミ
ング波形の１例を図８に示す。次に図８を用いて従来の
ビット線オーバドライブ回路の動作を順に説明する。
ング波形の１例を図８に示す。次に図８を用いて従来の
ビット線オーバドライブ回路の動作を順に説明する。
【００１６】／ＰＳＥＴ１及び／ＰＳＥＴ２は高レベ
ル（以下“Ｈ”と呼ぶ）でＱ５及びＱ６は共にオフ状
態、ＮＳＥＴは低レベル（以下“Ｌ”と呼ぶ）でＱ７は
オフ状態であるため、センスアンプはスタンバイ（不活
性）状態であり、ＰＣＳとＮＣＳの電位は共に1/2ＶＢ
ＬＨに設定される。ワード線ＷＬｎは“Ｌ”であり、Ｑ
ｃはオフ状態であるためセルキャパシタＣｃはビット線
ＢＬｎから切り離される。 ／ＰＳＥＴ１“Ｈ”、／ＰＳＥＴ２“Ｈ”、ＮＳＥＴ
“Ｌ”の状態は変わらないのでセンスアンプのスタンバ
イ状態は維持される。ワード線ＷＬｎを“Ｈ”にし、セ
ルキャパシタＣｃの電荷がビット線ＢＬｎに読み出され
る。 ／ＰＳＥＴ１“Ｈ”、／ＰＳＥＴ２“Ｈ”で、ＮＳＥ
Ｔのみ“Ｈ”とすれば、Ｑ７がオンするので、センスア
ンプのＮチャネル側が活性化され、相補ビット線／ＢＬ
ｎの電位はＶｓｓまで低下する。次に／ＰＳＥＴ１
“Ｌ”としてＱ５をオンすれば、ビット線ＢＬｎがオー
バドライブ電位ＶＩＮＴの電源に接続され、センスアン
プのＰチャネル側が活性化されるので、ビット線ＢＬｎ
の電位が急速に上昇する。ビット線ＢＬｎの電位が最終
電位ＶＢＬＨに達する前に／ＰＳＥＴ１を“Ｈ”に戻し
てＱ５オフし、同時に／ＰＳＥＴ２を“Ｌ”にしてＱ６
をオンすれば、ビット線ＢＬｎに接続される電源が、Ｖ
ＩＮＴからビット線の最終電位ＶＢＬＨを与える電源に
切り替えられる。
ル（以下“Ｈ”と呼ぶ）でＱ５及びＱ６は共にオフ状
態、ＮＳＥＴは低レベル（以下“Ｌ”と呼ぶ）でＱ７は
オフ状態であるため、センスアンプはスタンバイ（不活
性）状態であり、ＰＣＳとＮＣＳの電位は共に1/2ＶＢ
ＬＨに設定される。ワード線ＷＬｎは“Ｌ”であり、Ｑ
ｃはオフ状態であるためセルキャパシタＣｃはビット線
ＢＬｎから切り離される。 ／ＰＳＥＴ１“Ｈ”、／ＰＳＥＴ２“Ｈ”、ＮＳＥＴ
“Ｌ”の状態は変わらないのでセンスアンプのスタンバ
イ状態は維持される。ワード線ＷＬｎを“Ｈ”にし、セ
ルキャパシタＣｃの電荷がビット線ＢＬｎに読み出され
る。 ／ＰＳＥＴ１“Ｈ”、／ＰＳＥＴ２“Ｈ”で、ＮＳＥ
Ｔのみ“Ｈ”とすれば、Ｑ７がオンするので、センスア
ンプのＮチャネル側が活性化され、相補ビット線／ＢＬ
ｎの電位はＶｓｓまで低下する。次に／ＰＳＥＴ１
“Ｌ”としてＱ５をオンすれば、ビット線ＢＬｎがオー
バドライブ電位ＶＩＮＴの電源に接続され、センスアン
プのＰチャネル側が活性化されるので、ビット線ＢＬｎ
の電位が急速に上昇する。ビット線ＢＬｎの電位が最終
電位ＶＢＬＨに達する前に／ＰＳＥＴ１を“Ｈ”に戻し
てＱ５オフし、同時に／ＰＳＥＴ２を“Ｌ”にしてＱ６
をオンすれば、ビット線ＢＬｎに接続される電源が、Ｖ
ＩＮＴからビット線の最終電位ＶＢＬＨを与える電源に
切り替えられる。
【００１７】この電源切り替え時点までに、ビット線Ｂ
Ｌｎの電位を最終電位ＶＢＬＨの近傍までオーバドライ
ブすれば、最終電位ＢＶＬＨの電源に切り替えられた後
は、ビット線ＢＬｎのチャージは僅かに行えばよいの
で、ＤＲＡＭの高速動作において十分な動作マージンを
確保することができる。
Ｌｎの電位を最終電位ＶＢＬＨの近傍までオーバドライ
ブすれば、最終電位ＢＶＬＨの電源に切り替えられた後
は、ビット線ＢＬｎのチャージは僅かに行えばよいの
で、ＤＲＡＭの高速動作において十分な動作マージンを
確保することができる。
【００１８】このように、オーバドライブ電位ＶＩＮＴ
の電源をＰＣＳノードに接続することで、センスアンプ
のＰチャネルトランジスタのソース・ドレイン間電圧Ｖ
ｄｓが大きくなるため、初期センス及びビット線ＢＬｎ
のチャージを高速化することが可能になる。
の電源をＰＣＳノードに接続することで、センスアンプ
のＰチャネルトランジスタのソース・ドレイン間電圧Ｖ
ｄｓが大きくなるため、初期センス及びビット線ＢＬｎ
のチャージを高速化することが可能になる。
【００１９】しかし、従来のビット線電位オーバドライ
ブ回路には、次のような問題点があった。すなわち、セ
ンスアンプ領域ごとにビット線オーバドライブ電位を与
える電源と、ビット線最終電位を与える電源との２系統
の電源及びその接続や切り替えを制御する２系統の大型
トランジスタが必要となり、これらの配線に必要な面積
と共にＤＲＡＭのチップ面積を圧迫し、チップサイズの
増加を招いていた。
ブ回路には、次のような問題点があった。すなわち、セ
ンスアンプ領域ごとにビット線オーバドライブ電位を与
える電源と、ビット線最終電位を与える電源との２系統
の電源及びその接続や切り替えを制御する２系統の大型
トランジスタが必要となり、これらの配線に必要な面積
と共にＤＲＡＭのチップ面積を圧迫し、チップサイズの
増加を招いていた。
【００２０】また、ビット線ＢＬｎの電位が、最終電位
ＶＢＬＨ以上となるビット線の過充電を防止するため
に、オーバドライブされたビット線電位が最終電位ＶＢ
ＬＨに達する前に電源のパスを切り替える必要があるの
で、電源ノイズが増加するという問題があった。
ＶＢＬＨ以上となるビット線の過充電を防止するため
に、オーバドライブされたビット線電位が最終電位ＶＢ
ＬＨに達する前に電源のパスを切り替える必要があるの
で、電源ノイズが増加するという問題があった。
【００２１】
【発明が解決しようとする課題】上記したように従来の
ビット線電位オーバドライブ回路には、センスアンプ領
域ごとに２系統の電源が必要となるので、ＤＲＡＭのチ
ップサイズが増加するという問題があった。また、ビッ
ト線の最終電位近傍において、この２系統の電源を切り
替える必要があるので、電源ノイズが増加するという問
題があった。
ビット線電位オーバドライブ回路には、センスアンプ領
域ごとに２系統の電源が必要となるので、ＤＲＡＭのチ
ップサイズが増加するという問題があった。また、ビッ
ト線の最終電位近傍において、この２系統の電源を切り
替える必要があるので、電源ノイズが増加するという問
題があった。
【００２２】本発明は上記の問題点を解決すべくなされ
たもので、電源を１系統にしてチップサイズを縮小し、
電源の切り替えによる電源ノイズの発生が除去された、
ビット線電位オーバドライブ回路を備える半導体記憶装
置を提供することを目的とする。
たもので、電源を１系統にしてチップサイズを縮小し、
電源の切り替えによる電源ノイズの発生が除去された、
ビット線電位オーバドライブ回路を備える半導体記憶装
置を提供することを目的とする。
【００２３】
【課題を解決するための手段】本発明の半導体記憶装置
は、ビット線電位オーバドライブ回路の中に、ビット線
最終電位ＶＢＬＨを発生させるＶＢＬＨ電位発生回路を
設け、ビット線最終電位ＶＢＬＨより高いビット線オー
バドライブ電位を第１のスイッチを介してＶＢＬＨ電源
線に供給することによりビット線電位オーバドライブ回
路に固有な電源を実質的に１系統にし、ＶＢＬＨ電源線
に前記ＶＢＬＨ電位発生回路の出力と電荷調整容量とを
接続し、さらに前記ＶＢＬＨ電源線に第１のスイッチを
介してオーバドライブ電位が転送され、第２のスィッチ
を介してＶＢＬＨ電源線の電位がセンスアンプの一方の
活性化ノードに転送されるように構成される。
は、ビット線電位オーバドライブ回路の中に、ビット線
最終電位ＶＢＬＨを発生させるＶＢＬＨ電位発生回路を
設け、ビット線最終電位ＶＢＬＨより高いビット線オー
バドライブ電位を第１のスイッチを介してＶＢＬＨ電源
線に供給することによりビット線電位オーバドライブ回
路に固有な電源を実質的に１系統にし、ＶＢＬＨ電源線
に前記ＶＢＬＨ電位発生回路の出力と電荷調整容量とを
接続し、さらに前記ＶＢＬＨ電源線に第１のスイッチを
介してオーバドライブ電位が転送され、第２のスィッチ
を介してＶＢＬＨ電源線の電位がセンスアンプの一方の
活性化ノードに転送されるように構成される。
【００２４】本発明の半導体記憶装置において、第２の
スイッチをオフにしてＶＢＬＨ電源線からセンスアンプ
を切り離した状態で、第１のスイッチをオンしてオーバ
ドライブ電位からＶＢＬＨ電源線の全ての容量をプリチ
ャージし、次に第１のスイッチをオフ、第２のスイッチ
をオン状態に切り替えて前記プリチーャジされた電荷を
センスアンプの一方の活性化ノードを介してビット線及
びセルキャパシタに転送することで、ビット線オーバド
ライブ回路が動作することを主な特徴とする。
スイッチをオフにしてＶＢＬＨ電源線からセンスアンプ
を切り離した状態で、第１のスイッチをオンしてオーバ
ドライブ電位からＶＢＬＨ電源線の全ての容量をプリチ
ャージし、次に第１のスイッチをオフ、第２のスイッチ
をオン状態に切り替えて前記プリチーャジされた電荷を
センスアンプの一方の活性化ノードを介してビット線及
びセルキャパシタに転送することで、ビット線オーバド
ライブ回路が動作することを主な特徴とする。
【００２５】このとき、第１、第２のスイッチの切り替
えは、ＶＢＬＨ電源線にプリチャージされた電荷をビッ
ト線容量とセルキャパシタに再配分するための切り替え
動作に過ぎないため、従来のようにＶＩＮＴとＶＢＬＨ
の互いに異なる電位の電源切り替えに比べて電源ノイズ
の発生は大幅に削減される。
えは、ＶＢＬＨ電源線にプリチャージされた電荷をビッ
ト線容量とセルキャパシタに再配分するための切り替え
動作に過ぎないため、従来のようにＶＩＮＴとＶＢＬＨ
の互いに異なる電位の電源切り替えに比べて電源ノイズ
の発生は大幅に削減される。
【００２６】具体的には本発明の半導体記憶装置は、ビ
ット線にオーバドライブ後の最終電位を付与する最終電
位発生回路と、一方の端子が前記最終電位よりも高い前
記ビット線のオーバドライブ電位に設定され、他方の端
子が前記最終電位発生回路の出力端子に接続された第１
のスイッチと、一方の端子が前記第１のスイッチの他方
の端子に接続され、他方の端子がセンスアンプの一方の
活性化ノードに接続された第２のスイッチと、一方の端
子が前記第１、第２のスイッチの接続点に接続され、他
方の端子が定電圧に設定された前記ビット線の電位を調
整する電荷調整容量とを具備することを特徴とする。
ット線にオーバドライブ後の最終電位を付与する最終電
位発生回路と、一方の端子が前記最終電位よりも高い前
記ビット線のオーバドライブ電位に設定され、他方の端
子が前記最終電位発生回路の出力端子に接続された第１
のスイッチと、一方の端子が前記第１のスイッチの他方
の端子に接続され、他方の端子がセンスアンプの一方の
活性化ノードに接続された第２のスイッチと、一方の端
子が前記第１、第２のスイッチの接続点に接続され、他
方の端子が定電圧に設定された前記ビット線の電位を調
整する電荷調整容量とを具備することを特徴とする。
【００２７】好ましくは前記ビット線オーバドライブ回
路において、前記第２のスイッチをオフ状態、前記第１
のスイッチをオン状態として、前記電荷調整容量及び前
記電位発生回路の容量を含む前記第１、第２のスイッチ
の接続点における全ての容量を前記オーバドライブ電位
まで充電し、前記第１のスイッチをオフ状態、前記第２
のスイッチをオン状態として、前記センスアンプの一方
の活性化ノードを介して前記第１、第２のスイッチの接
続点における全ての容量に充電された電荷を前記ビット
線の容量及びメモリセルの容量に放電することを特徴と
する。
路において、前記第２のスイッチをオフ状態、前記第１
のスイッチをオン状態として、前記電荷調整容量及び前
記電位発生回路の容量を含む前記第１、第２のスイッチ
の接続点における全ての容量を前記オーバドライブ電位
まで充電し、前記第１のスイッチをオフ状態、前記第２
のスイッチをオン状態として、前記センスアンプの一方
の活性化ノードを介して前記第１、第２のスイッチの接
続点における全ての容量に充電された電荷を前記ビット
線の容量及びメモリセルの容量に放電することを特徴と
する。
【００２８】また、好ましくは前記ビット線オーバドラ
イブ回路において、前記第２のスイッチをオフ状態、前
記第１のスイッチをオン状態として、前記電荷調整容量
及び前記電位発生回路の容量を含む前記第１、第２のス
イッチの接続点における全ての容量を充電し、前記第１
のスイッチのオン状態を維持して前記第２のスイッチを
オン状態に切り替えることにより、前記センスアンプの
一方の活性化ノードを介して前記第１の電源から前記ビ
ット線の容量及びメモリセルの容量に充電電流を供給
し、然る後前記第２のスイッチのオン状態を維持して前
記第１のスイッチをオフ状態に切り替えることにより前
記センスアンプの一方の活性化ノードを介して前記第
１、第２のスイッチの接続点における全ての容量に充電
された電荷を前記ビット線の容量及びメモリセルの容量
に放電することを特徴とする。
イブ回路において、前記第２のスイッチをオフ状態、前
記第１のスイッチをオン状態として、前記電荷調整容量
及び前記電位発生回路の容量を含む前記第１、第２のス
イッチの接続点における全ての容量を充電し、前記第１
のスイッチのオン状態を維持して前記第２のスイッチを
オン状態に切り替えることにより、前記センスアンプの
一方の活性化ノードを介して前記第１の電源から前記ビ
ット線の容量及びメモリセルの容量に充電電流を供給
し、然る後前記第２のスイッチのオン状態を維持して前
記第１のスイッチをオフ状態に切り替えることにより前
記センスアンプの一方の活性化ノードを介して前記第
１、第２のスイッチの接続点における全ての容量に充電
された電荷を前記ビット線の容量及びメモリセルの容量
に放電することを特徴とする。
【００２９】さらに好ましくは前記放電の過程におい
て、前記ビット線の容量及び前記メモリセルの容量の電
位が前記ビット線最終電位に等しくなるまで、前記電位
発生回路の出力電流がさらに供給されることを特徴とす
る。
て、前記ビット線の容量及び前記メモリセルの容量の電
位が前記ビット線最終電位に等しくなるまで、前記電位
発生回路の出力電流がさらに供給されることを特徴とす
る。
【００３０】また、好ましくは前記電荷調整容量は、ス
イッチを介して前記第１、第２のスイッチの接続点にそ
れぞれ接続された複数の容量からなり、前記スイッチの
オン及びオフ動作が前記半導体記憶装置の読み出し専用
メモリ部から読み出された信号により制御されることを
特徴とする。
イッチを介して前記第１、第２のスイッチの接続点にそ
れぞれ接続された複数の容量からなり、前記スイッチの
オン及びオフ動作が前記半導体記憶装置の読み出し専用
メモリ部から読み出された信号により制御されることを
特徴とする。
【００３１】また、好ましくは前記半導体記憶装置のメ
モリ部は複数のメモリバンクからなり、前記ビット線オ
ーバドライブ回路は前記メモリバンクごとにそれぞれ配
置されることを特徴とする。また、前記第１、第２のス
イッチは、Ｐチャネルトランジスタ又はＮチャネルトラ
ンジスタからなることを特徴とする。
モリ部は複数のメモリバンクからなり、前記ビット線オ
ーバドライブ回路は前記メモリバンクごとにそれぞれ配
置されることを特徴とする。また、前記第１、第２のス
イッチは、Ｐチャネルトランジスタ又はＮチャネルトラ
ンジスタからなることを特徴とする。
【００３２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００３３】図１は、本発明の第１の実施の形態に係る
ＤＲＡＭのビット線電位オーバドライブ回路の構成の１
例を示す図である。
ＤＲＡＭのビット線電位オーバドライブ回路の構成の１
例を示す図である。
【００３４】図１に示す第１の実施の形態のビット線電
位オーバドライブ回路は、ＶＢＬＨ電源線１を備えるこ
とに特徴がある。すなわち、従来のビット線電位オーバ
ドライブ回路では、ビット線オーバドライブ電位ＶＩＮ
Ｔの電源とビット線最終電位ＶＢＬＨの電源がＰＣＳノ
ードに接続されていたが、第１の実施の形態では、ＶＩ
ＮＴの電源からＶＢＬＨの電位を発生するＶＢＬＨ電位
発生回路２と、ビット線ＢＬｎにオーバドライブ電位Ｖ
ＩＮＴを供給するトランジスタＱ１０と、電荷調整容量
ＣとがＶＢＬＨ電源線１に接続され、このＶＢＬＨ電源
線１がＰＣＳノード３に接続されることが従来と異な
る。
位オーバドライブ回路は、ＶＢＬＨ電源線１を備えるこ
とに特徴がある。すなわち、従来のビット線電位オーバ
ドライブ回路では、ビット線オーバドライブ電位ＶＩＮ
Ｔの電源とビット線最終電位ＶＢＬＨの電源がＰＣＳノ
ードに接続されていたが、第１の実施の形態では、ＶＩ
ＮＴの電源からＶＢＬＨの電位を発生するＶＢＬＨ電位
発生回路２と、ビット線ＢＬｎにオーバドライブ電位Ｖ
ＩＮＴを供給するトランジスタＱ１０と、電荷調整容量
ＣとがＶＢＬＨ電源線１に接続され、このＶＢＬＨ電源
線１がＰＣＳノード３に接続されることが従来と異な
る。
【００３５】ここで、第１の実施の形態におけるビット
線オーバドライブ電位ＶＩＮＴの役割は、従来のように
直接ビット線ＢＬｎをオーバドライブするのではなく
て、電荷調整容量Ｃを含むＶＢＬＨ線１の全容量を最終
電位ＶＢＬＨ（ＶＢＬＨ＜ＶＩＮＴ）の近傍までチャー
ジ（プリチャージ）するのに用いられ、ビット線ＢＬｎ
の電位は、最終的にはＶＢＬＨ電位発生回路２から与え
られ維持される。
線オーバドライブ電位ＶＩＮＴの役割は、従来のように
直接ビット線ＢＬｎをオーバドライブするのではなく
て、電荷調整容量Ｃを含むＶＢＬＨ線１の全容量を最終
電位ＶＢＬＨ（ＶＢＬＨ＜ＶＩＮＴ）の近傍までチャー
ジ（プリチャージ）するのに用いられ、ビット線ＢＬｎ
の電位は、最終的にはＶＢＬＨ電位発生回路２から与え
られ維持される。
【００３６】具体的には図１に示すように、上記ＶＢＬ
Ｈ電源線１には電荷調整容量Ｃと、制御信号／ＰＳＥＴ
１を受けてビット線オーバドライブ電位ＶＩＮＴの電源
をＶＢＬＨ電源線１に接続するＰチャネルトランジスタ
Ｑ１０と、電位ＶＩＮＴの電源を用いてビット線最終電
位ＶＢＬＨを発生するＶＢＬＨ電位発生回路２が接続さ
れる。
Ｈ電源線１には電荷調整容量Ｃと、制御信号／ＰＳＥＴ
１を受けてビット線オーバドライブ電位ＶＩＮＴの電源
をＶＢＬＨ電源線１に接続するＰチャネルトランジスタ
Ｑ１０と、電位ＶＩＮＴの電源を用いてビット線最終電
位ＶＢＬＨを発生するＶＢＬＨ電位発生回路２が接続さ
れる。
【００３７】また、上記ＶＢＬＨ電源線１には、制御信
号／ＰＳＥＴ２を受けて、ＶＢＬＨ電源線１の電位をＰ
ＣＳノード３に転送するＰチャネルトランジスタＱ８が
接続される。その他の構成は先に図７に示したものと同
様であるため、同一部分に同一の参照番号を付して説明
を省略する。
号／ＰＳＥＴ２を受けて、ＶＢＬＨ電源線１の電位をＰ
ＣＳノード３に転送するＰチャネルトランジスタＱ８が
接続される。その他の構成は先に図７に示したものと同
様であるため、同一部分に同一の参照番号を付して説明
を省略する。
【００３８】次に、図２に示すタイミング波形を用い
て、第１の実施の形態に係るＤＲＡＭのビット線電位オ
ーバドライブ回路の動作について具体的に説明する。先
に述べたように、第１の実施の形態のビット線電位オー
バドライブ回路においては、ＶＢＬＨ電源の使用方法が
従来と回路動作的に大きく異なる。
て、第１の実施の形態に係るＤＲＡＭのビット線電位オ
ーバドライブ回路の動作について具体的に説明する。先
に述べたように、第１の実施の形態のビット線電位オー
バドライブ回路においては、ＶＢＬＨ電源の使用方法が
従来と回路動作的に大きく異なる。
【００３９】次に、図２を用いてビット線オーバドライ
ブ回路の動作を順に説明する。 ワード線ＷＬｎ“Ｌ”でセルキャパシタＣｃがビット
線ＢＬｎから切り離されている間に／ＰＳＥＴ１
“Ｌ”、Ｑ１０オンとして、電位ＶＩＮＴの電源をＶＢ
ＬＨ電源線１に接続する。また、／ＰＳＥＴ２“Ｈ”、
Ｑ８オフとして、ＰＣＳノード３とＶＢＬＨ電源線１と
を切り離す。このようにして、ＶＢＬＨ電源線１の電位
を電位ＶＩＮＴ（ＶＩＮＴ＞ＶＢＬＨ）までチャージ
（プリチャージ）する。なお、この間／ＰＳＥＴ２
“Ｈ”、Ｑ８オフ、ＮＳＥＴ“Ｌ”、Ｑ７オフ故、セン
スアンプはスタンバイ状態であって、ＰＣＳとＮＣＳの
電位は共に1/2ＶＢＬＨに設定される。 ワード線ＷＬｎを“Ｈ”とし、セルトランジスタＱｃ
を介してセルキャパシタＣｃをビット線ＢＬｎに接続す
る。セルキャパシタＣｃの電荷はビット線ＢＬｎに読み
出される。次に、／ＰＳＥＴ１“Ｈ”、Ｑ１０オフとし
て、ビット線オーバドライブ電位ＶＩＮＴの電源とＶＢ
ＬＨ電源線とを切り離す。なお、／ＰＳＥＴ２“Ｈ”、
ＮＳＥＴ“Ｌ”の状態は変わらないので、センスアンプ
のスタンバイ状態は維持される。 ／ＰＳＥＴ１“Ｈ”、／ＰＳＥＴ２“Ｈ”の状態で、
ＮＳＥＴのみ“Ｈ”とすれば、Ｑ７がオンするので、セ
ンスアンプのＮチャネル側が活性化され、相補ビット線
／ＢＬｎの電位はＶｓｓまで低下する。次に／ＰＳＥＴ
２“Ｌ”としてＱ８オンすれば、ビット線オーバドライ
ブ電位ＶＩＮＴにチャージされたＶＢＬＨ電源線１と、
ビット線ＢＬｎとが互いに接続されて、センスアンプの
Ｐチャネル側が活性化され、ビット線ＢＬｎの電位は、
図２の上段に示すように急速に上昇する。また、ＶＢＬ
Ｈ電源線１の蓄積電荷は放電されるので、ＶＢＬＨ電源
線１の電位は図２の下段に示すようにＶＩＮＴからＶＢ
ＬＨまで低下する。
ブ回路の動作を順に説明する。 ワード線ＷＬｎ“Ｌ”でセルキャパシタＣｃがビット
線ＢＬｎから切り離されている間に／ＰＳＥＴ１
“Ｌ”、Ｑ１０オンとして、電位ＶＩＮＴの電源をＶＢ
ＬＨ電源線１に接続する。また、／ＰＳＥＴ２“Ｈ”、
Ｑ８オフとして、ＰＣＳノード３とＶＢＬＨ電源線１と
を切り離す。このようにして、ＶＢＬＨ電源線１の電位
を電位ＶＩＮＴ（ＶＩＮＴ＞ＶＢＬＨ）までチャージ
（プリチャージ）する。なお、この間／ＰＳＥＴ２
“Ｈ”、Ｑ８オフ、ＮＳＥＴ“Ｌ”、Ｑ７オフ故、セン
スアンプはスタンバイ状態であって、ＰＣＳとＮＣＳの
電位は共に1/2ＶＢＬＨに設定される。 ワード線ＷＬｎを“Ｈ”とし、セルトランジスタＱｃ
を介してセルキャパシタＣｃをビット線ＢＬｎに接続す
る。セルキャパシタＣｃの電荷はビット線ＢＬｎに読み
出される。次に、／ＰＳＥＴ１“Ｈ”、Ｑ１０オフとし
て、ビット線オーバドライブ電位ＶＩＮＴの電源とＶＢ
ＬＨ電源線とを切り離す。なお、／ＰＳＥＴ２“Ｈ”、
ＮＳＥＴ“Ｌ”の状態は変わらないので、センスアンプ
のスタンバイ状態は維持される。 ／ＰＳＥＴ１“Ｈ”、／ＰＳＥＴ２“Ｈ”の状態で、
ＮＳＥＴのみ“Ｈ”とすれば、Ｑ７がオンするので、セ
ンスアンプのＮチャネル側が活性化され、相補ビット線
／ＢＬｎの電位はＶｓｓまで低下する。次に／ＰＳＥＴ
２“Ｌ”としてＱ８オンすれば、ビット線オーバドライ
ブ電位ＶＩＮＴにチャージされたＶＢＬＨ電源線１と、
ビット線ＢＬｎとが互いに接続されて、センスアンプの
Ｐチャネル側が活性化され、ビット線ＢＬｎの電位は、
図２の上段に示すように急速に上昇する。また、ＶＢＬ
Ｈ電源線１の蓄積電荷は放電されるので、ＶＢＬＨ電源
線１の電位は図２の下段に示すようにＶＩＮＴからＶＢ
ＬＨまで低下する。
【００４０】このようにして、セルキャパシタＣｃの電
荷がビット線ＢＬｎに読み出され、また、ビット線オー
バドライブ電位ＶＩＮＴまでチャージされたＶＢＬＨ電
源線１の電荷が、Ｑ８を介してＰＣＳノード、活性化さ
れたセンスアンプ、ビット線ＢＬｎ（又は相補ビット線
／ＢＬｎ）、トラスファトランジスタＱｃ、セルキャパ
シタＣｃの経路で転送され、セルキャパシタＣｃがビッ
ト線最終電位ＶＢＬＨにリストアされる。
荷がビット線ＢＬｎに読み出され、また、ビット線オー
バドライブ電位ＶＩＮＴまでチャージされたＶＢＬＨ電
源線１の電荷が、Ｑ８を介してＰＣＳノード、活性化さ
れたセンスアンプ、ビット線ＢＬｎ（又は相補ビット線
／ＢＬｎ）、トラスファトランジスタＱｃ、セルキャパ
シタＣｃの経路で転送され、セルキャパシタＣｃがビッ
ト線最終電位ＶＢＬＨにリストアされる。
【００４１】ビット線オーバドライブ電位ＶＩＮＴまで
チャージされたＶＢＬＨ電源線１の電荷が、上記の経路
で放電することにより定まるビット線最終電位ＶＢＬＨ
の値は、ＶＢＬＨ電源線１の容量と、これに接続される
ＶＢＬＨ電位発生回路２の寄生容量及び電荷調整容量Ｃ
と、ビット線ＢＬｎの容量と、メモリセルの容量の全容
量における電荷の配分により定められる。
チャージされたＶＢＬＨ電源線１の電荷が、上記の経路
で放電することにより定まるビット線最終電位ＶＢＬＨ
の値は、ＶＢＬＨ電源線１の容量と、これに接続される
ＶＢＬＨ電位発生回路２の寄生容量及び電荷調整容量Ｃ
と、ビット線ＢＬｎの容量と、メモリセルの容量の全容
量における電荷の配分により定められる。
【００４２】従って、これらの容量のバランスを最適化
すれば、ＶＢＬＨ電位発生回路２を動作させることなく
ビット線やメモリセルをＶＢＬＨまでチャージすること
ができるのであるが、実際には製造プロセスのばらつき
等のため、ビット線最終電位を正確にＶＢＬＨに等しく
するのは困難である。このため、第１の実施の形態では
ＶＢＬＨ電位発生回路２を用意し、ビット線最終電位を
正確にＶＢＬＨに等しくしている。
すれば、ＶＢＬＨ電位発生回路２を動作させることなく
ビット線やメモリセルをＶＢＬＨまでチャージすること
ができるのであるが、実際には製造プロセスのばらつき
等のため、ビット線最終電位を正確にＶＢＬＨに等しく
するのは困難である。このため、第１の実施の形態では
ＶＢＬＨ電位発生回路２を用意し、ビット線最終電位を
正確にＶＢＬＨに等しくしている。
【００４３】第１の実施の形態に係る半導体記憶装置の
オーバドライブ回路によれば、ビット線にオーバドライ
ブ電位を与える電源を実質的にＶＢＬＨだけの１系統に
することができるので、従来の半導体記憶装置に比べて
チップサイズを縮小することができる。また、従来のよ
うに、センスアンプの活性化中にビット線チャージ電位
の供給パスを切り替える必要がなく、単にＶＢＬＨ電源
線にプリチャージされた電荷をビット線容量とセルキャ
パシタに再配分するだけなので、電源ノイズの発生を大
幅に削減することができる。
オーバドライブ回路によれば、ビット線にオーバドライ
ブ電位を与える電源を実質的にＶＢＬＨだけの１系統に
することができるので、従来の半導体記憶装置に比べて
チップサイズを縮小することができる。また、従来のよ
うに、センスアンプの活性化中にビット線チャージ電位
の供給パスを切り替える必要がなく、単にＶＢＬＨ電源
線にプリチャージされた電荷をビット線容量とセルキャ
パシタに再配分するだけなので、電源ノイズの発生を大
幅に削減することができる。
【００４４】次に、図３を用いて第２の実施の形態につ
いて説明する。第２の実施の形態では、第１の実施の形
態で述べたＶＢＬＨ電源線に付加する電荷調整容量Ｃの
値を調整する回路例について説明する。
いて説明する。第２の実施の形態では、第１の実施の形
態で述べたＶＢＬＨ電源線に付加する電荷調整容量Ｃの
値を調整する回路例について説明する。
【００４５】先にのべたように、第１の実施の形態で述
べたビット線電位オーバドライブ回路において、ビット
線の最終電位を可能なかぎりＶＢＬＨに近づければ、Ｖ
ＢＬＨ電位発生回路の消費電力を削減することができ
る。また、ビット線の最終電位を高精度にＶＢＬＨ一致
させることができれば、ＶＢＬＨ電位発生回路を不要と
することも可能である。このため、ＶＢＬＨ電源線に付
加する電荷調整容量Ｃの値は可能な限り高精度に調整す
ることが望ましい。
べたビット線電位オーバドライブ回路において、ビット
線の最終電位を可能なかぎりＶＢＬＨに近づければ、Ｖ
ＢＬＨ電位発生回路の消費電力を削減することができ
る。また、ビット線の最終電位を高精度にＶＢＬＨ一致
させることができれば、ＶＢＬＨ電位発生回路を不要と
することも可能である。このため、ＶＢＬＨ電源線に付
加する電荷調整容量Ｃの値は可能な限り高精度に調整す
ることが望ましい。
【００４６】図３に第２の実施の形態に係る電荷調整容
量Ｃの調整回路の構成を示す。図３に示す電荷調整容量
Ｃの調整回路は、ＶＢＬＨ電源線１と、１対のＰチャネ
ルトランジスタ及びＮチャネルトランジスタからなるト
ランスファゲート９と、インバータＩＮＶ０乃至ＩＮＶ
ｎと、電荷調整用の微小容量Ｃ０乃至Ｃｎから構成さ
れ、微小容量Ｃ０乃至Ｃｎの他方の端子は接地又はＶｓ
ｓに接続される。ここで、微小容量Ｃ０乃至Ｃｎの和を
Ｃとする。
量Ｃの調整回路の構成を示す。図３に示す電荷調整容量
Ｃの調整回路は、ＶＢＬＨ電源線１と、１対のＰチャネ
ルトランジスタ及びＮチャネルトランジスタからなるト
ランスファゲート９と、インバータＩＮＶ０乃至ＩＮＶ
ｎと、電荷調整用の微小容量Ｃ０乃至Ｃｎから構成さ
れ、微小容量Ｃ０乃至Ｃｎの他方の端子は接地又はＶｓ
ｓに接続される。ここで、微小容量Ｃ０乃至Ｃｎの和を
Ｃとする。
【００４７】インバータＩＮＶ０乃至ＩＮＶｎに入力す
るトリム信号Ｔｒ０乃至Ｔｒｎのいずれかが“Ｈ”であ
れば、対応する微小容量がトランスファゲート９を介し
てビット線１に接続され、“Ｌ”であれば切り離され
る。
るトリム信号Ｔｒ０乃至Ｔｒｎのいずれかが“Ｈ”であ
れば、対応する微小容量がトランスファゲート９を介し
てビット線１に接続され、“Ｌ”であれば切り離され
る。
【００４８】トリム信号Ｔｒ０乃至Ｔｒｎは、半導体記
憶装置の製造後に行われる機能テストのテストプログラ
ムに含まれる信号の一部として用意され、この機能テス
トにおいて、半導体記憶装置の動作を最適化するトリム
信号Ｔｒ０乃至Ｔｒｎの“Ｈ”及び“Ｌ”の組み合わせ
が決定され、コード化される。
憶装置の製造後に行われる機能テストのテストプログラ
ムに含まれる信号の一部として用意され、この機能テス
トにおいて、半導体記憶装置の動作を最適化するトリム
信号Ｔｒ０乃至Ｔｒｎの“Ｈ”及び“Ｌ”の組み合わせ
が決定され、コード化される。
【００４９】このようにコード化されたトリム信号Ｔｒ
０乃至Ｔｒｎは、例えば半導体記憶装置に混載されたヒ
ューズＲＯＭ(Read Only Memory)に書き込まれ、半導体
記憶装置を動作させる際、これを読み出すことにより電
荷調整容量Ｃの値を最適化することができる。
０乃至Ｔｒｎは、例えば半導体記憶装置に混載されたヒ
ューズＲＯＭ(Read Only Memory)に書き込まれ、半導体
記憶装置を動作させる際、これを読み出すことにより電
荷調整容量Ｃの値を最適化することができる。
【００５０】次に、図４を用いて第３の実施の形態につ
いて説明する。第３の実施の形態では、制御信号／ＰＳ
ＥＴ１“Ｈ”、Ｑ１０オフとして、ＶＢＬＨ電源線１を
ビット線オーバドライブ電位ＶＩＮＴの電源から切り離
す動作タイミングについて、第１の実施の形態とは異な
る場合があることについて説明する。
いて説明する。第３の実施の形態では、制御信号／ＰＳ
ＥＴ１“Ｈ”、Ｑ１０オフとして、ＶＢＬＨ電源線１を
ビット線オーバドライブ電位ＶＩＮＴの電源から切り離
す動作タイミングについて、第１の実施の形態とは異な
る場合があることについて説明する。
【００５１】図２に示すように、第１の実施の形態で述
べたビット線電位オーバドライブ回路では、制御信号／
ＰＳＥＴ１を“Ｈ”にする動作タイミングは、時間領域
において行われていた。すなわち、ワード線ＷＬｎを
“Ｈ”とし、セルキャパシタＣｃの電荷をビット線ＢＬ
ｎに読み出した後、／ＰＳＥＴ１“Ｈ”、Ｑ１０オフと
して、ビット線オーバドライブ電位ＶＩＮＴの電源とＶ
ＢＬＨ電源線１とを切り離していたが、図４に示す第３
の実施の形態では、制御信号／ＰＳＥＴ１を“Ｈ”にす
る動作タイミングを時間領域の範囲としている。
べたビット線電位オーバドライブ回路では、制御信号／
ＰＳＥＴ１を“Ｈ”にする動作タイミングは、時間領域
において行われていた。すなわち、ワード線ＷＬｎを
“Ｈ”とし、セルキャパシタＣｃの電荷をビット線ＢＬ
ｎに読み出した後、／ＰＳＥＴ１“Ｈ”、Ｑ１０オフと
して、ビット線オーバドライブ電位ＶＩＮＴの電源とＶ
ＢＬＨ電源線１とを切り離していたが、図４に示す第３
の実施の形態では、制御信号／ＰＳＥＴ１を“Ｈ”にす
る動作タイミングを時間領域の範囲としている。
【００５２】第３の実施の形態では、時間領域におい
て／ＰＳＥＴ２を“Ｌ”、Ｑ８オンとして、センスアン
プのＰチャネル側を活性化した後、／ＰＳＥＴ１
“Ｈ”、Ｑ１０オフとして、ＶＢＬＨ電源線１とビット
線オーバドライブ電位ＶＩＮＴの電源とを切り離すよう
にする。
て／ＰＳＥＴ２を“Ｌ”、Ｑ８オンとして、センスアン
プのＰチャネル側を活性化した後、／ＰＳＥＴ１
“Ｈ”、Ｑ１０オフとして、ＶＢＬＨ電源線１とビット
線オーバドライブ電位ＶＩＮＴの電源とを切り離すよう
にする。
【００５３】換言すれば、／ＰＳＥＴ２“Ｌ”、Ｑ８オ
ンとして、ＶＢＬＨ電源線１をＰＣＳノードに接続した
後も、Ｑ１０を介してビット線オーバドライブ電位ＶＩ
ＮＴの電源から電流の供給を続け、ビット線ＢＬｎがビ
ット線最終電位ＶＢＬＨに達する前に／ＰＳＥＴ１
“Ｈ”、Ｑ１０オフとして、ＶＢＬＨ電源線１とビット
線オーバドライブ電位ＶＩＮＴの電源とを切り離し、電
荷調整容量Ｃを含むＶＢＬＨ電源線１に蓄積された電荷
をＰＣＳノードに供給する。
ンとして、ＶＢＬＨ電源線１をＰＣＳノードに接続した
後も、Ｑ１０を介してビット線オーバドライブ電位ＶＩ
ＮＴの電源から電流の供給を続け、ビット線ＢＬｎがビ
ット線最終電位ＶＢＬＨに達する前に／ＰＳＥＴ１
“Ｈ”、Ｑ１０オフとして、ＶＢＬＨ電源線１とビット
線オーバドライブ電位ＶＩＮＴの電源とを切り離し、電
荷調整容量Ｃを含むＶＢＬＨ電源線１に蓄積された電荷
をＰＣＳノードに供給する。
【００５４】このようにすれば、ビット線オーバドライ
ブ回路の設計において、高速化の要求からＶＢＬＨ電源
線１をビット線オーバドライブ電位ＶＩＮＴまでチャー
ジする時間が不足の場合、又はレイアウト上の制約から
電荷調整容量Ｃの値を十分大きくすることができない場
合、ＶＩＮＴの電源の特性によっては制御信号／ＰＳＥ
Ｔ１を“Ｈ”にする動作タイミングをセンスアンプの活
性化後とするのが望ましい場合等に柔軟に対応すること
ができる。
ブ回路の設計において、高速化の要求からＶＢＬＨ電源
線１をビット線オーバドライブ電位ＶＩＮＴまでチャー
ジする時間が不足の場合、又はレイアウト上の制約から
電荷調整容量Ｃの値を十分大きくすることができない場
合、ＶＩＮＴの電源の特性によっては制御信号／ＰＳＥ
Ｔ１を“Ｈ”にする動作タイミングをセンスアンプの活
性化後とするのが望ましい場合等に柔軟に対応すること
ができる。
【００５５】次に、図５を用いて第４の実施の形態につ
いて説明する。第４の実施の形態では、マルチバンク構
成のＤＲＡＭに対して本発明のビット線オーバドライブ
回路を適用する場合について説明する。例えば、２５６
メガビットのＤＲＡＭ製品においては４バンク構成が採
用され、バンクセレクト信号を用いて高速のインタリー
ブ書き込み・読み出し動作等が行われる。
いて説明する。第４の実施の形態では、マルチバンク構
成のＤＲＡＭに対して本発明のビット線オーバドライブ
回路を適用する場合について説明する。例えば、２５６
メガビットのＤＲＡＭ製品においては４バンク構成が採
用され、バンクセレクト信号を用いて高速のインタリー
ブ書き込み・読み出し動作等が行われる。
【００５６】１例として、４バンク構成のマルチバンク
ＤＲＡＭにおける本発明のビット線オーバドライブ回路
の配置を図５に示す。このマルチバンクＤＲＡＭでは、
ＶＢＬＨ１乃至ＶＢＬＨ４のＶＢＬＨ電源線をそれぞれ
有するバンク１乃至バンク４のマルチバンク構成のメモ
リセルアレイ１０が、半導体チップ２０の上に形成され
る。
ＤＲＡＭにおける本発明のビット線オーバドライブ回路
の配置を図５に示す。このマルチバンクＤＲＡＭでは、
ＶＢＬＨ１乃至ＶＢＬＨ４のＶＢＬＨ電源線をそれぞれ
有するバンク１乃至バンク４のマルチバンク構成のメモ
リセルアレイ１０が、半導体チップ２０の上に形成され
る。
【００５７】マルチバンク構成のＤＲＡＭでは、ワード
線は各バンクごとに選択されるので、第１乃至第３の実
施の形態で説明したＶＢＬＨ電源線は、各バンクごとに
分離して配置される。一方、従来のビット線電位オーバ
ドライブ回路では、各バンク中をさらに細分化して配置
されるセンスアンプ領域ごとにＶＩＮＴ及びＶＢＬＨの
２系統の電源を配置することが必要であり、さらにこれ
を制御する２系統の大型トランジスタと複雑な配線を必
要とするのでチップサイズが増加する。
線は各バンクごとに選択されるので、第１乃至第３の実
施の形態で説明したＶＢＬＨ電源線は、各バンクごとに
分離して配置される。一方、従来のビット線電位オーバ
ドライブ回路では、各バンク中をさらに細分化して配置
されるセンスアンプ領域ごとにＶＩＮＴ及びＶＢＬＨの
２系統の電源を配置することが必要であり、さらにこれ
を制御する２系統の大型トランジスタと複雑な配線を必
要とするのでチップサイズが増加する。
【００５８】しかし、本発明のビット線オーバドライブ
回路では、その主体をなすＶＢＬＨ電源線を各バンクご
とに配置すればよく、また、電源系はビット線オーバド
ライブ電位ＶＢＬＨの電源のみとすることができるの
で、大型トランジスタの数と配線量を大幅に削減するこ
とができる。なお、図５の矢印は、バンクごとに配置さ
れたＶＢＬＨ電源線１から、バンク中の細分化されたセ
ンスアンプ領域への配線の引き込みを示している。
回路では、その主体をなすＶＢＬＨ電源線を各バンクご
とに配置すればよく、また、電源系はビット線オーバド
ライブ電位ＶＢＬＨの電源のみとすることができるの
で、大型トランジスタの数と配線量を大幅に削減するこ
とができる。なお、図５の矢印は、バンクごとに配置さ
れたＶＢＬＨ電源線１から、バンク中の細分化されたセ
ンスアンプ領域への配線の引き込みを示している。
【００５９】すなわち、本発明のビット線オーバドライ
ブ回路ではレイアウト上の問題となるＶＢＬＨ電位発生
回路、大型トランジスタＱ８、Ｑ１０、電荷調整容量は
一括してＶＢＬＨ電源線１の配置領域に形成すればよ
く、各バンク中の細分化されたセンスアンプ領域には単
に配線を引き込めばよい。
ブ回路ではレイアウト上の問題となるＶＢＬＨ電位発生
回路、大型トランジスタＱ８、Ｑ１０、電荷調整容量は
一括してＶＢＬＨ電源線１の配置領域に形成すればよ
く、各バンク中の細分化されたセンスアンプ領域には単
に配線を引き込めばよい。
【００６０】なお本発明は上記の実施の形態に限定され
ることはない。例えば上記の実施の形態において、ビッ
ト線オーバドライブ電位を転送するランジスタＱ８、Ｑ
１０はＰチャネルトランジスタを用いて形成したが、こ
れらのトランジスタをＮチャネル型とすることもでき
る。その他本発明の要旨を逸脱しない範囲で、種々変形
して実施することができる。
ることはない。例えば上記の実施の形態において、ビッ
ト線オーバドライブ電位を転送するランジスタＱ８、Ｑ
１０はＰチャネルトランジスタを用いて形成したが、こ
れらのトランジスタをＮチャネル型とすることもでき
る。その他本発明の要旨を逸脱しない範囲で、種々変形
して実施することができる。
【００６１】
【発明の効果】上述したように本発明のビット線オーバ
ドライブ回路を具備する半導体記憶装置によれば、次の
ような効果が得られる。
ドライブ回路を具備する半導体記憶装置によれば、次の
ような効果が得られる。
【００６２】（１）マルチバンク型半導体記憶装置にお
いて、１系統の電源と１系統の大型トランジスタからな
るビット線電位オーバドライブ回路を各バンクごとに配
置すればよいので、半導体記憶装置のチップサイズを縮
小することができる。
いて、１系統の電源と１系統の大型トランジスタからな
るビット線電位オーバドライブ回路を各バンクごとに配
置すればよいので、半導体記憶装置のチップサイズを縮
小することができる。
【００６３】（２）ビット線電位のオーバドライブに用
いる電源系が１系統であり、ビット線電位の過剰なオー
バドライブを防止するため、従来のように電源系を切り
替える必要がないので、電源ノイズを削除することがで
きる。
いる電源系が１系統であり、ビット線電位の過剰なオー
バドライブを防止するため、従来のように電源系を切り
替える必要がないので、電源ノイズを削除することがで
きる。
【００６４】（３）本発明のビット線電位オーバドライ
ブ回路は、各バンクごとに設けられるため、半導体記憶
装置のメモリコア部にはレイアウト上の影響はない。
ブ回路は、各バンクごとに設けられるため、半導体記憶
装置のメモリコア部にはレイアウト上の影響はない。
【図１】第１の実施の形態に係るビット線オーバドライ
ブ回路の構成を示す図。
ブ回路の構成を示す図。
【図２】第１の実施の形態に係るビット線オーバドライ
ブ回路の動作タイミング波形を示す図。
ブ回路の動作タイミング波形を示す図。
【図３】第２の実施の形態に係る電荷調整容量のトリム
回路の構成を示す図。
回路の構成を示す図。
【図４】第３の実施の形態に係るビット線オーバドライ
ブ回路の動作タイミング波形を示す図。
ブ回路の動作タイミング波形を示す図。
【図５】第４の実施の形態に係るマルチバンクＤＲＡＭ
のビット線オーバドライブ回路の配置を示す図。
のビット線オーバドライブ回路の配置を示す図。
【図６】従来の半導体記憶装置の回路構成を示す図であ
って、（ａ）は、メモリ領域のブロック構成を示す図。
（ｂ）は、メモリセル、ビット線、センスアンプ及びイ
コライザの回路構成を示す図。
って、（ａ）は、メモリ領域のブロック構成を示す図。
（ｂ）は、メモリセル、ビット線、センスアンプ及びイ
コライザの回路構成を示す図。
【図７】従来のビット線オーバドライブ回路の構成を示
す図。
す図。
【図８】従来のビット線オーバドライブ回路の動作タイ
ミング波形を示す図。
ミング波形を示す図。
１…ＶＢＬＨ電源線 ２…ＶＢＬＨ電位発生回路 ３…ＰＣＳノード ４…ＮＣＳノード ５…ビット線ＢＬ ６…相補ビット線／ＢＬ ７…分離線ＩＳＯ ８…ワード線ＷＬ ９…トランスファゲート １０…バンク（メモリセルアレイ） １１…ロウデコーダ １２…センスアンプ ２０…半導体チップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小柳 勝 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B024 AA03 AA07 BA07 BA09 BA29 CA07 CA16
Claims (7)
- 【請求項１】 ビット線にオーバドライブ後の最終電位
を付与する最終電位発生回路と、 一方の端子が前記最終電位よりも高い前記ビット線のオ
ーバドライブ電位に設定され、他方の端子が前記最終電
位発生回路の出力に接続された第１のスイッチと、一方
の端子が前記第１のスイッチの他方の端子に接続され、
他方の端子がセンスアンプの一方の活性化ノードに接続
された第２のスイッチと、 一方の端子が前記第１、第２のスイッチの接続点に接続
され、他方の端子が定電圧に設定された前記ビット線の
電位を調整する電荷調整容量と、を具備することを特徴
とするビット線オーバドライブ回路を有する半導体記憶
装置。 - 【請求項２】 前記ビット線オーバドライブ回路におい
て、前記第２のスイッチをオフ状態、前記第１のスイッ
チをオン状態として、前記電荷調整容量及び前記電位発
生回路の容量を含む前記第１、第２のスイッチの接続点
における全ての容量を前記オーバドライブ電位まで充電
し、 前記第１のスイッチをオフ状態、前記第２のスイッチを
オン状態として、前記センスアンプの一方の活性化ノー
ドを介して前記第１、第２のスイッチの接続点における
全ての容量に充電された電荷を前記ビット線の容量及び
メモリセルの容量に放電することを特徴とする請求項１
記載のビット線オーバドライブ回路を有する半導体記憶
装置。 - 【請求項３】 前記ビット線オーバドライブ回路におい
て、 前記第２のスイッチをオフ状態、前記第１のスイッチを
オン状態として、前記電荷調整容量及び前記電位発生回
路の容量を含む前記第１、第２のスイッチの接続点にお
ける全ての容量を充電し、 前記第１のスイッチのオン状態を維持して前記第２のス
イッチをオン状態に切り替えることにより、前記センス
アンプの一方の活性化ノードを介して前記第１の電源か
ら前記ビット線の容量及びメモリセルの容量に充電電流
を供給し、 然る後前記第２のスイッチのオン状態を維持して前記第
１のスイッチをオフ状態に切り替えることにより前記セ
ンスアンプの一方の活性化ノードを介して前記第１、第
２のスイッチの接続点における全ての容量に充電された
電荷を前記ビット線の容量及びメモリセルの容量に放電
することを特徴とする請求項２記載のビット線オーバド
ライブ回路を有する半導体記憶装置。 - 【請求項４】 前記放電の過程において、前記ビット線
の容量及び前記メモリセルの容量の電位が前記ビット線
最終電位に等しくなるまで、前記電位発生回路の出力電
流がさらに供給されることを特徴とする請求項２、３の
いずれか１つに記載のビット線オーバドライブ回路を有
する半導体記憶装置。 - 【請求項５】 前記電荷調整容量は、スイッチを介して
前記第１、第２のスイッチの接続点にそれぞれ接続され
た複数の容量からなり、前記スイッチのオン及びオフ動
作が前記半導体記憶装置の読み出し専用メモリ部から読
み出された信号により制御されることを特徴とする請求
項１乃至４のいずれか１つに記載のビット線オーバドラ
イブ回路を有する半導体記憶装置。 - 【請求項６】 前記半導体記憶装置のメモリ部は複数の
メモリバンクからなり、前記ビット線オーバドライブ回
路は前記メモリバンクごとにそれぞれ配置されることを
特徴とする請求項１乃至５のいずれか１つに記載のビッ
ト線オーバドライブ回路を有する半導体記憶装置。 - 【請求項７】 前記第１、第２のスイッチは、Ｐチャネ
ルトランジスタ又はＮチャネルトランジスタからなるこ
とを特徴とする請求項１乃至６のいずれか１つに記載の
ビット線オーバドライブ回路を有する半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000253888A JP2002074960A (ja) | 2000-08-24 | 2000-08-24 | 半導体記憶装置 |
| US09/935,010 US6519198B2 (en) | 2000-08-24 | 2001-08-21 | Semiconductor memory device |
| US10/322,405 US6762968B2 (en) | 2000-08-24 | 2002-12-17 | Semiconductor memory device having a small-sized memory chip and a decreased power-supply noise |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000253888A JP2002074960A (ja) | 2000-08-24 | 2000-08-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002074960A true JP2002074960A (ja) | 2002-03-15 |
| JP2002074960A5 JP2002074960A5 (ja) | 2005-07-07 |
Family
ID=18742917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000253888A Pending JP2002074960A (ja) | 2000-08-24 | 2000-08-24 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6519198B2 (ja) |
| JP (1) | JP2002074960A (ja) |
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| US7800424B2 (en) | 2007-02-09 | 2010-09-21 | Hynix Semiconductor Inc. | Apparatus for supplying overdriving signal |
| US8687447B2 (en) | 2009-09-30 | 2014-04-01 | SK Hynix Inc. | Semiconductor memory apparatus and test method using the same |
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2000
- 2000-08-24 JP JP2000253888A patent/JP2002074960A/ja active Pending
-
2001
- 2001-08-21 US US09/935,010 patent/US6519198B2/en not_active Expired - Fee Related
-
2002
- 2002-12-17 US US10/322,405 patent/US6762968B2/en not_active Expired - Fee Related
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| US11158388B2 (en) | 2018-06-26 | 2021-10-26 | Toshiba Memory Corporation | Semiconductor memory device |
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Also Published As
| Publication number | Publication date |
|---|---|
| US20030086317A1 (en) | 2003-05-08 |
| US6519198B2 (en) | 2003-02-11 |
| US20020031027A1 (en) | 2002-03-14 |
| US6762968B2 (en) | 2004-07-13 |
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