JP2020102293A - 半導体記憶装置 - Google Patents

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Abstract

【課題】高速に動作することが可能な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、第１メモリセルと、前記第１メモリセルに接続された第１ワード線と、第１トランジスタを含む第１センスアンプと、前記第１メモリセルと前記第1トランジスタとの間を接続する第１ビット線と、第１制御信号、及び第２制御信号の比較結果に基づく第３制御信号を生成する第１回路、前記第３制御信号に基づき前記第１制御信号を生成する第１生成部を充放電する第２回路、前記第３制御信号に基づき前記第１生成部を放電すべきか否かを示す第４制御信号を生成する第３回路、並びに前記第４制御信号に基づいて、前記第１生成部を放電する第４回路を備え、前記第１トランジスタのゲートに前記第１制御信号を供給する第１ドライバと、を備える。【選択図】図６

Description

実施形態は半導体記憶装置に関する。
メモリセルが三次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
特開２００２−０７４９６０号公報
高速に動作することが可能な半導体記憶装置を提供する。
実施形態の半導体記憶装置は、第１メモリセルと、前記第１メモリセルに接続された第１ワード線と、第１トランジスタを含む第１センスアンプと、前記第１メモリセルと前記第1トランジスタとの間を接続する第１ビット線と、第１制御信号、及び第２制御信号の比較結果に基づく第３制御信号を生成する第１回路、前記第３制御信号に基づき前記第１制御信号を生成する第１生成部を充放電する第２回路、前記第３制御信号に基づき前記第１生成部を放電すべきか否かを示す第４制御信号を生成する第３回路、並びに前記第４制御信号に基づいて、前記第１生成部を放電する第４回路を備え、前記第１トランジスタのゲートに前記第１制御信号を供給する第１ドライバと、を備え、読み出し動作において、前記第１センスアンプが前記第１メモリセルに記憶されたデータを判定する際に、前記第１ワード線に第１電圧が印加されている第１期間において、前記第１ドライバは、前記第１制御信号を、第１電圧よりも高い第２電圧にし、その後前記第２電圧よりも低い第３電圧にする。
図１は、半導体記憶装置の全体構成の一例を示すブロック図。 図２は、半導体記憶装置に含まれたメモリセルアレイの構成例を示す回路図。 図３は、半導体記憶装置に含まれたメモリセルトランジスタの閾値分布及びデータの割り付けの一例を示す図。 図４は、半導体記憶装置に含まれたセンスアンプモジュール及び電圧生成回路の詳細な構成例を示すブロック図。 図５は、半導体記憶装置に含まれたセンスアンプモジュールの構成例を示す回路図。 図６は、ＢＬＣドライバの構成例を示す回路図。 図７は、読み出し動作における波形図。 図８は、ＢＬＣドライバの構成例を示す回路図。 図９は、比較例のＢＬＣドライバの構成例を示す回路図。 図１０は、実施形態の効果を説明するための波形図。
以下に、実施形態について図面を参照して説明する。図面は模式的なものである。尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字、及び参照符号を構成する数字の後の文字は、同じ文字及び数字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字及び数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字及び数字のみを含んだ参照符号により参照される。
［１］実施形態
以下に、実施形態に係る半導体記憶装置について説明する。
［１−１］構成
［１−１−１］半導体記憶装置１０の全体構成
図１は、実施形態に係る半導体記憶装置１０の全体構成の一例を示すブロック図である。図１に示すように半導体記憶装置１０は、メモリセルアレイ１１、ロウデコーダモジュール１２、センスアンプモジュール１３、入出力回路１４、レジスタ１５、ロジックコントローラ１６、シーケンサ１７、レディ／ビジー制御回路１８、並びに電圧生成回路１９を備えている。
メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の自然数）を含んでいる。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルの集合であり、例えばデータの消去単位となる。半導体記憶装置１０は、例えばＭＬＣ（Multi-Level Cell）方式を適用することにより、各メモリセルに２ビット以上のデータを記憶させることが出来る。
ロウデコーダモジュール１２は、アドレスレジスタ１５Ｂに保持されたブロックアドレスに基づいて、各種動作を実行する対象のブロックＢＬＫを選択することが出来る。そしてロウデコーダモジュール１２は、電圧生成回路１９から供給された電圧を、選択したブロックＢＬＫに転送することが出来る。ロウデコーダモジュール１２の詳細については後述する。
センスアンプモジュール１３は、メモリセルアレイ１１から読み出したデータＤＡＴを、入出力回路１４を介して外部のコントローラに出力することが出来る。また、センスアンプモジュール１３は、外部のコントローラから入出力回路１４を介して受け取った書き込みデータＤＡＴを、メモリセルアレイ１１に転送することが出来る。
入出力回路１４は、例えば８ビット幅の入出力信号Ｉ／Ｏ（Ｉ／Ｏ１〜Ｉ／Ｏ８）を、外部のコントローラとの間で送受信することが出来る。例えば入出力回路１４は、外部のコントローラから受信した入出力信号Ｉ／Ｏに含まれた書き込みデータＤＡＴをセンスアンプモジュール１３に転送し、センスアンプモジュール１３から転送された読み出しデータＤＡＴを入出力信号Ｉ／Ｏとして外部のコントローラに送信する。
レジスタ１５は、ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、コマンドレジスタ１５Ｃを含んでいる。ステータスレジスタ１５Ａは、例えばシーケンサ１７のステータス情報ＳＴＳを保持し、このステータス情報ＳＴＳをシーケンサ１７の指示に基づいて入出力回路１４に転送する。アドレスレジスタ１５Ｂは、入出力回路１４から転送されたアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤに含まれたブロックアドレス、カラムアドレス、及びページアドレスは、それぞれロウデコーダモジュール１２、センスアンプモジュール１３、及び電圧生成回路１９で使用される。コマンドレジスタ１５Ｃは、入出力回路１４から転送されたコマンドＣＭＤを保持する。
ロジックコントローラ１６は、外部のコントローラから受信した各種制御信号に基づいて、入出力回路１４及びシーケンサ１７を制御することが出来る。各種制御信号としては、例えばチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、及びライトプロテクト信号／ＷＰが使用される。信号／ＣＥは、半導体記憶装置１０をイネーブルにするための信号である。信号ＣＬＥは、アサートされている信号ＣＬＥと並行して半導体記憶装置１０に入力される信号がコマンドＣＭＤであることを入出力回路１４に通知する信号である。信号ＡＬＥは、アサートされている信号ＡＬＥと並行して半導体記憶装置１０に入力される信号がアドレス情報ＡＤＤであることを入出力回路１４に通知する信号である。信号／ＷＥ及び／ＲＥはそれぞれ、例えば入出力信号Ｉ／Ｏの入力及び出力を入出力回路１４に対して命令する信号である。信号/ＷＰは、例えば電源のオンオフ時に半導体記憶装置１０を保護状態にするための信号である。
シーケンサ１７は、コマンドレジスタ１５Ｃに保持されたコマンドＣＭＤに基づいて、半導体記憶装置１０全体の動作を制御することが出来る。例えば、シーケンサ１７は、ロウデコーダモジュール１２、センスアンプモジュール１３、電圧生成回路１９等を制御して、書き込み動作や読み出し動作等の各種動作を実行する。
レディ／ビジー制御回路１８は、シーケンサ１７の動作状態に基づいてレディ／ビジー信号ＲＢｎを生成することが出来る。信号ＲＢｎは、半導体記憶装置１０が外部のコントローラからの命令を受け付けるレディ状態であるか、命令を受け付けないビジー状態であるかを、外部のコントローラに通知する信号である。
電圧生成回路１９は、シーケンサ１７の制御に基づいて所望の電圧を生成し、生成した電圧をメモリセルアレイ１１、ロウデコーダモジュール１２、センスアンプモジュール１３等に供給することが出来る。例えば電圧生成回路１９は、アドレスレジスタ１５Ｂに保持されたページアドレスに基づいて、選択ワード線に対応する信号線、及び非選択ワード線に対応する信号線に対してそれぞれ所望の電圧を印加する。
［１−１−２］メモリセルアレイ１１の構成
図２は、実施形態に係る半導体記憶装置１０に含まれたメモリセルアレイ１１の構成例を示す回路図であり、メモリセルアレイ１１内の１つのブロックＢＬＫにおける詳細な回路構成の一例を示している。図２に示すようにブロックＢＬＫは、例えばストリングユニットＳＵ０〜ＳＵ３を含んでいる。
各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の自然数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を備え、データを不揮発に記憶することが出来る。各ＮＡＮＤストリングＮＳに含まれたメモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。同一のブロックＢＬＫに含まれたメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続されている。尚、以下の説明では、ストリングユニットＳＵ毎に共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの事を”セルユニットＣＵ”と記載する。このセルユニットＣＵにおけるメモリセルトランジスタＭＴが１ビットのデータを記憶する場合、セルユニットＣＵは”１ページ”のデータを記憶し、セルユニットＣＵにおけるメモリセルトランジスタＭＴが２ビットのデータを記憶する場合、セルユニットＣＵは”２ページ”のデータを記憶する。
選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。同一のカラムアドレスに対応するＮＡＮＤストリングＮＳに含まれた選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに共通接続されている。ストリングユニットＳＵ０〜ＳＵ３に含まれた選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通接続されている。同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続され、選択トランジスタＳＴ２のゲートはセレクトゲート線ＳＧＳに共通接続されている。
以上で説明したメモリセルアレイ１１の回路構成において、ワード線ＷＬ０〜ＷＬ７は、ブロックＢＬＫ毎に設けられている。ビット線ＢＬ０〜ＢＬｍは、複数のブロックＢＬＫ間で共有されている。ソース線ＳＬは、複数のブロックＢＬＫ間で共有されている。尚、各ブロックＢＬＫが含むストリングユニットＳＵの個数と、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数とはあくまで一例であり、任意の個数に設計することが出来る。ワード線ＷＬ並びにセレクトゲート線ＳＧＤ及びＳＧＳの本数は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数に基づいて変更される。
また、以上で説明したメモリセルアレイ１１の回路構成において、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの閾値電圧によって形成される閾値分布は、例えば図３に示すものとなる。図３は、１つのメモリセルトランジスタＭＴが２ビットデータを記憶する場合の閾値分布、読み出し電圧、及びデータの割り付けの一例を示し、縦軸がメモリセルトランジスタＭＴの個数に対応し、横軸がメモリセルトランジスタＭＴの閾値電圧Ｖｔｈに対応している。
図３に示すように複数のメモリセルトランジスタＭＴは、記憶する２ビットデータに基づいて４つの閾値分布を形成する。この４個の閾値分布のことを、閾値電圧の低いものから順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベルと称する。ＭＬＣ方式では、例えば“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルにそれぞれ“１０（Lower、Upper)”データ、“１１”データ、“０１”データ、及び“００”データが割り当てられる。
そして、以上で説明した閾値分布において、隣り合う閾値分布の間にそれぞれ読み出し電圧が設定される。例えば、読み出し電圧ＡＲは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定され、メモリセルトランジスタＭＴの閾値電圧が“ＥＲ”レベルの閾値分布に含まれるのか“Ａ”レベル以上の閾値分布に含まれるのかを判定する動作に使用される。その他の読み出し電圧ＢＲ及びＣＲも、読み出し電圧ＡＲと同様に設定される。最も高い閾値分布における最大の閾値電圧よりも高い電圧には、読み出しパス電圧Ｖｒｅａｄが設定される。読み出しパス電圧Ｖｒｅａｄがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。
尚、以上で説明した１つのメモリセルトランジスタＭＴに記憶するデータのビット数と、メモリセルトランジスタＭＴの閾値分布に対するデータの割り当てとはあくまで一例であり、これに限定されない。例えば、１ビット又は３ビット以上のデータが１つのメモリセルトランジスタＭＴに記憶されても良いし、その他の様々なデータの割り当てが各閾値分布に対して適用されても良い。
［１−１−３］センスアンプモジュール１３及び電圧生成回路１９の構成
図４は、実施形態に係る半導体記憶装置１０に含まれたセンスアンプモジュール１３及び電圧生成回路１９の詳細な構成例を示すブロック図である。
センスアンプモジュール１３は、例えばビット線ＢＬの延伸方向に沿って配列したセンスアンプユニットＳＡＵ０〜ＳＡＵ７を含んでいる。各センスアンプユニットＳＡＵには、それぞれ１本のビット線ＢＬが接続されている。つまり、センスアンプモジュール１３に含まれたセンスアンプユニットＳＡＵの個数は、例えばビット線ＢＬの本数に対応している。
例えば、読み出し動作において、センスアンプユニットＳＡＵが選択ブロックのメモリセルのデータを読み出す。
電圧生成回路１９は、ＢＬＣドライバ１９１と、ＢＬＸドライバ１９２と、を備えている。
ＢＬＣドライバ１９１は、図示せぬチャージポンプが生成した電圧に基づいて、制御信号ＢＬＣを生成する。そして、ＢＬＣドライバ１９１は、生成した制御信号ＢＬＣをセンスアンプユニットＳＡＵに供給する。
ＢＬＸドライバ１９２は、図示せぬチャージポンプが生成した電圧に基づいて、制御信号ＢＬＸを生成する。そして、ＢＬＸドライバ１９２は、生成した制御信号ＢＬＸをセンスアンプユニットＳＡＵに供給する。
以上で説明した各センスアンプユニットＳＡＵの詳細な回路構成は、例えば図５に示すものとなる。図５は、センスアンプモジュール１３内の１つのセンスアンプユニットＳＡＵについての詳細な回路構成の一例を示している。図５に示すようにセンスアンプユニットＳＡＵは、互いにデータを送受信可能なように接続されたセンスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＬＤＬ、ＵＤＬ、及びＸＤＬを含んでいる。
センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが“０”であるか“１”であるかを判定する。図５に示すようにセンスアンプ部ＳＡは、ＰＭＯＳトランジスタ２０、ＮＭＯＳトランジスタ２１〜２７、及びキャパシタ２８を含んでいる。
トランジスタ２０の一端は電源線に接続され、トランジスタ２０のゲートはノードＩＮＶに接続されている。トランジスタ２１の一端はトランジスタ２０の他端に接続され、トランジスタ２１の他端はノードＣＯＭに接続され、トランジスタ２１のゲートには制御信号ＢＬＸが入力される。トランジスタ２２の一端はノードＣＯＭに接続され、トランジスタ２２の他端は対応するビット線ＢＬに接続され、トランジスタ２２のゲートには制御信号ＢＬＣが入力される。トランジスタ２３の一端はノードＣＯＭに接続され、トランジスタ２３の他端はノードＳＲＣに接続され、トランジスタ２３のゲートはノードＩＮＶに接続されている。トランジスタ２４の一端はトランジスタ２０の他端に接続され、トランジスタ２４の他端はノードＳＥＮに接続され、トランジスタ２４のゲートには制御信号ＨＬＬが入力される。トランジスタ２５の一端はノードＳＥＮに接続され、トランジスタ２５の他端はノードＣＯＭに接続され、トランジスタ２５のゲートには制御信号ＸＸＬが入力される。トランジスタ２６の一端はクロックＣＬＫが入力され、トランジスタ２６のゲートはノードＳＥＮに接続されている。トランジスタ２７の一端はトランジスタ２６の他端に接続され、トランジスタ２７の他端はバスＬＢＵＳに接続され、トランジスタ２７のゲートには制御信号ＳＴＢが入力される。キャパシタ２８の一端はノードＳＥＮに接続され、キャパシタ２８の他端にはクロックＣＬＫが入力される。
ラッチ回路ＳＤＬ、ＬＤＬ、ＵＤＬ、及びＸＤＬは、読み出しデータを一時的に保持することが出来、ラッチ回路ＸＤＬは、入出力回路１４に接続され、センスアンプユニットＳＡＵと入出力回路１４との間のデータの入出力に使用される。図５に示すようにラッチ回路ＳＤＬは、インバータ３０及び３１、並びにＮＭＯＳトランジスタ３２及び３３を備えている。
インバータ３０は、入力端子がノードＬＡＴに接続され、出力端子がノードＩＮＶに接続されている。インバータ３１は、入力端子がノードＩＮＶに接続され、出力端子がノードＬＡＴに接続されている。トランジスタ３２は、一端がノードＩＮＶに接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＳＴＩが入力される。トランジスタ３３は、一端がノードＬＡＴに接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＳＴＬが入力される。ラッチ回路ＬＤＬ、ＵＤＬ、及びＸＤＬの回路構成は、例えばラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。
以上で説明したセンスアンプユニットＳＡＵの構成において、トランジスタ２０の一端に接続された電源線には、例えば半導体記憶装置１０の電源電圧である電圧Ｖｄｄが印加され、ノードＳＲＣには、例えば半導体記憶装置１０の接地電圧である電圧Ｖｓｓが印加される。また、以上で説明した各種制御信号は、例えばシーケンサ１７によって生成される。
尚、実施形態におけるセンスアンプモジュール１３の構成は、これに限定されない。例えば、センスアンプユニットＳＡＵが備えるラッチ回路の個数は、任意の個数に設計することが可能である。この場合にラッチ回路の個数は、例えば１つのメモリセルトランジスタＭＴが保持するデータのビット数に基づいて設計される。また、以上の説明では、センスアンプユニットＳＡＵ及びビット線ＢＬが１対１で対応する場合を例に挙げたが、これに限定されない。例えば、複数のビット線ＢＬが、セレクタを介して１つのセンスアンプユニットＳＡＵに接続されても良い。
以上で説明したＢＬＣドライバ１９１の詳細な回路構成は、例えば図６に示すものとなる。図６は、ＢＬＣドライバ１９１についての詳細な回路構成の一例を示している。図６に示すようにＢＬＣドライバ１９１は、大きく分けて、差動アンプ１９１Ａ，ドライバ１９１Ｂ、判定回路１９１Ｃ、放電回路１９１Ｄ、及びＰＭＯＳトランジスタＥ１を含んでいる。
差動アンプ１９１Ａは、制御信号ＶＢＬＣＲと、制御信号ＢＬＣと、を比較する。ドライバ１９１Ｂは、差動アンプ１９１Ａの比較結果に基づいて、制御信号ＢＬＣのノードを充放電する。判定回路１９１Ｃは、差動アンプ１９１Ａの比較結果を判定し、放電すべきと判定する場合、判定結果を放電回路１９１Ｄに送信する。放電回路１９１Ｄは、判定回路１９１Ｃの判定結果に基づいて、制御信号ＢＬＣのノードを放電する。トランジスタＥ１は、差動アンプ１９１Ａ，ドライバ１９１Ｂ、及び判定回路１９１Ｃに電圧を供給する。
以下に、差動アンプ１９１Ａ，ドライバ１９１Ｂ、判定回路１９１Ｃ、放電回路１９１Ｄの具体的な回路構成について説明する。
差動アンプ１９１Ａは、ＰＭＯＳトランジスタＡ１、及びＡ２と、ＮＭＯＳトランジスタＡ３、Ａ４、及びＡ５と、を備えている。
トランジスタＡ１の一端はドライバＥ１から電圧ＶＸ２が供給されるノードＮ１に接続され、他端及びゲートはノードＮ２に接続される。つまり、トランジスタＡ１は、ノードＮ２に基づいて、ノードＮ１からノードＮ２に電圧を転送する。
トランジスタＡ２の一端はノードＮ１に接続され、他端はノードＮ３（ノードＧＰとも記載する）に接続され、ゲートはノードＮ２に接続される。つまり、トランジスタＡ２は、ノードＮ２に基づいて、ノードＮ１からノードＮ３に電圧を転送する。
トランジスタＡ３の一端はノードＮ２に接続され、他端はノードＮ４に接続され、ゲートには制御信号ＢＬＣが入力される。つまり、トランジスタＡ３は、制御信号ＢＬＣに基づいて、ノードＮ２からノードＮ４に電圧を転送する。
トランジスタＡ４の一端はノードＮ３に接続され、他端はノードＮ４に接続され、ゲートには制御信号ＶＢＬＣＲが入力される。つまり、トランジスタＡ４は、制御信号ＶＢＬＣＲに基づいて、ノードＮ３からノードＮ４に電圧を転送する。
トランジスタＡ５の一端はノードＮ４に接続され、他端は基準電位ＶＳＳであるノードＮ５に接続され、ゲートには制御信号ＩＲＥＦＮが入力される。つまり、トランジスタＡ５は、制御信号ＩＲＥＦＮに基づいて、ノードＮ４からノードＮ５に電圧を転送する。なお、制御信号ＩＲＥＦＮはトランジスタＡ５の閾値電圧近辺の定電圧である。そのため、トランジスタＡ５は常にオン状態（一端と他端を導通させている状態）となっている。
詳細については後述するが、ノードＮ３は、制御信号ＢＬＣと、制御信号ＶＢＬＣＲと、を比較した結果となる。
続いて、ドライバ１９１Ｂについて説明する。ドライバ１９１Ｂは、電流源Ｂ１と、ＰＭＯＳトランジスタＢ２と、ＮＭＯＳトランジスタＢ３と、を備えている。
電流源Ｂ１は、トランジスタＢ２の一端に、電流ＩＢＬＣ＿ｄｒｖを供給する。
トランジスタＢ２の一端は電流源Ｂ１に接続され、他端は制御信号ＢＬＣが出力されるノードＮ６に接続され、ゲートには制御信号ＧＰが入力される。
トランジスタＢ３の一端はノードＮ６に接続され、他端はノードＮ５に接続され、ゲートには制御信号ＩＲＥＦＮが入力される。なお、制御信号ＩＲＥＦＮはトランジスタＢ３の閾値電圧近辺の定電圧である。そのため、トランジスタＢ３は常にオン状態（一端と他端を導通させている状態）となっている。
続いて、判定回路１９１Ｃについて説明する。判定回路１９１Ｃは、ＰＭＯＳトランジスタＣ１、Ｃ２、Ｃ３、及びＣ４と、ＮＭＯＳトランジスタＣ５、Ｃ６、Ｃ７、及びＣ８と、を備えている。
トランジスタＣ１の一端はノードＮ１に接続され、ゲートには制御信号ＤＩＳ３＿ＥＮｎ（制御信号ＤＩＳ３＿ＥＮの反転信号）が入力される。
トランジスタＣ２の一端はノードＮ１に接続され、ゲートには制御信号ＤＩＳ３＿ＥＮｎが入力される。
トランジスタＣ３の一端はトランジスタＣ１の他端に接続され、他端は制御信号ＪＤＧが出力されるノードＮ７に接続され、ゲートには制御信号ＧＰが入力される。このトランジスタＣ３は、制御信号ＧＰをモニタするためのトランジスタである。
トランジスタＣ４の一端はトランジスタＣ２の他端に接続され、他端は制御信号ＤＩＳ３＿ＯＮが出力されるノードＮ８に接続され、ゲートには制御信号ＪＤＧが入力される。
トランジスタＣ５の一端はノードＮ７に接続され、ゲートには制御信号ＩＲＥＦＮが入力される。
トランジスタＣ６の一端はトランジスタＣ５の他端に接続され、他端はノードＮ５に接続され、ゲートには制御信号ＩＲＥＦＮが入力される。
トランジスタＣ７の一端はノードＮ８に接続され、ゲートには制御信号ＩＲＥＦＮが入力される。
トランジスタＣ８の一端はトランジスタＣ７の他端に接続され、他端はノードＮ５に接続され、ゲートには制御信号ＤＩＳ３＿ＥＮが入力される。
なお、制御信号ＩＲＥＦＮはトランジスタＣ５〜Ｃ７の閾値電圧近辺の定電圧である。そのため、トランジスタＣ５〜Ｃ７は常にオン状態（一端と他端を導通させている状態）となっている。
また、判定回路１９１Ｃについて、信号ＧＰが入力されるトランジスタＣ３を、ドライバ１９１ＢのトランジスタＢ２よりもオンしやすく、トランジスタＣ５及びＣ６をトランジスタＣ３よりも高抵抗にしてある。つまり、トランジスタＣ３に流れる電流は、トランジスタＣ５及びＣ６に流れる電流よりも大きい。ここでは、判定回路１９１ＣはトランジスタＣ５及びＣ６を備えているが、これに限らない。トランジスタＣ３よりも高抵抗であれば、ゲートに制御信号ＩＲＥＦＮが入力され、ノードＮ７とノードＮ５とを導通させるトランジスタは、１つでもよいし、３つ以上でもよい。また、ノードＮ７とノードＮ５とを導通させる複数のトランジスタは、それぞれ性能が異なっていてもよい。また、トランジスタＣ５及びＣ６は直列接続されているが、これに限らず、並列に接続されてもよい。
続いて、放電回路１９１Ｄについて説明する。放電回路１９１Ｄは、ＮＭＯＳトランジスタＤ１及びＤ２を備えている。
トランジスタＤ１の一端はノードＮ６に接続され、ゲートには制御信号ＩＲＥＦＮが入力される。
トランジスタＤ２の一端はトランジスタＤ１の他端に接続され、他端はノードＮ５に接続され、ゲートには制御信号ＤＩＳ３＿ＯＮが入力される。
なお、制御信号ＩＲＥＦＮはトランジスタＤ１の閾値電圧近辺の定電圧である。そのため、トランジスタＤ１は常にオン状態（一端と他端を導通させている状態）となっている。
ＢＬＣドライバ１９１の詳細な動作については後述する。
ＢＬＸドライバ１９２の回路構成は、例えばＢＬＣドライバ１９１の回路構成と同様のため、説明を省略する。
［１−２］動作
実施形態に係る半導体記憶装置１０は、読み出し動作においてキック動作を実行する。キック動作とは、ドライバの駆動電圧を一旦目標の電圧値よりも高い値に設定し、一定時間経過後に目標の電圧値に下げる電圧印加方法である。キック動作は、例えば制御信号ＢＬＸ及びＢＬＣに対して実行される。例えば、制御信号ＢＬＸ及びＢＬＣに対してキック動作が実行された場合、ビット線ＢＬに対する電流の供給量が増加して、ビット線ＢＬが充電される。尚、以下では、キック動作時において、目標の電圧を印加する前に印加される目標の電圧よりも高い電圧のことをキック電圧と称し、目標の電圧とキック電圧との差分のことをキック量と称する。
このような実施形態に係る半導体記憶装置１０の読み出し動作時における波形の一例が、図７に示されている。図７は、選択されたワード線ＷＬの波形、ビット線ＢＬの波形、各種制御信号の波形、及び電流ＩＢＬＣ＿ｄｒｖの波形の一例を示している。
尚、以下の説明において、各種制御信号が入力されるＮＭＯＳトランジスタは、ゲートに“Ｈ”レベルの電圧が印加されるとオン状態になり、ゲートに“Ｌ”レベルの電圧が印加されるとオフ状態になるものとする。また、各種制御信号が入力されるＰＭＯＳトランジスタは、ゲートに“Ｌ”レベルの電圧が印加されるとオン状態になり、ゲートに“Ｈ”レベルの電圧が印加されるとオフ状態になるものとする。また、選択されたワード線ＷＬおよび選択されたストリングユニットＳＵに対応するセルユニットＣＵに属するメモリセルトランジスタＭＴのことを、選択メモリセルと称する。
図７に示すように、時刻Ｔ１より前の初期状態では、例えばワード線ＷＬ、ビット線ＢＬ、制御信号ＢＬＸ、ＢＬＣ、ＶＢＬＣＲ、ＤＩＳ３＿ＯＮの電圧が電圧Ｖｓｓとされ、制御信号ＧＰの電圧が電圧Ｖｘ（Ｖｓｓ＜Ｖｘ）とされ、制御信号ＪＤＧの電圧が電圧Ｖｘ２（ＶｂｌｃＬ＜Ｖｘ２）とされ、制御信号ＨＬＬ、ＸＸＬ、ＳＴＢ、ＤＩＳ３＿ＥＮ、及びＢＬＣ＿ＥＮｎ＿ＶＸ２の電圧が“Ｌ”レベルとされ、電流ＩＢＬＣ＿ｄｒｖの電流がＩｓｓとされる。
図７に示すように、時刻Ｔ１において、読み出し動作が開始すると、ロウデコーダモジュール１２は、選択されたワード線ＷＬに例えば読み出しパス電圧Ｖｒｅａｄを印加する。
また、シーケンサ１７は、制御信号ＢＬＸの電圧を電圧ＶｂｌｘＬとし、制御信号ＢＬＣの電圧を電圧ＶｂｌｃＬとする。すると、電圧Ｖｒｅａｄが印加されたメモリセルトランジスタＭＴと、電圧ＶｂｌｘＬが印加されたトランジスタ２１と、電圧ＶｂｌｃＬが印加されたトランジスタ２２とはオン状態になる。これによりセンスアンプモジュール１３からビット線ＢＬに電流が供給され、ビット線ＢＬの電圧が電圧ＶＢＬＬまで上昇する。
図８を用いて、時刻Ｔ１におけるＢＬＣドライバ１９１の動きについて説明する。なお、簡単のために説明を割愛するが、ＢＬＸドライバ１９２の動きはＢＬＣドライバ１９１の動きと同様であって良い。
図８に示すように、シーケンサ１７は、制御信号ＶＢＬＣＲの電位をＶｂｌｃＬに昇圧するため、トランジスタＡ４がオン状態となる。前述したようにトランジスタＡ５もオン状態であるので、ノードＮ３とノードＮ５とが電気的に接続される。その結果、制御信号ＧＰが電圧Ｖｓｓへと降圧される。
図８に示すように、制御信号ＧＰが降圧されるため、トランジスタＢ２がオン状態となる。その結果、トランジスタＢ２は、電流源Ｂ１からの電流Ｉ２をノードＮ６に供給する。そのため、電流ＩＢＬＣ＿ｄｒｖはＩｓｓからＩ２へと上昇する。
前述したように、トランジスタＢ３はオン状態であるため、ノードＮ６からノードＮ５へと電流Ｉ３が流れているが、電流Ｉ２の方が電流Ｉ３よりも大きい場合、制御信号ＢＬＣの電圧は電圧ＶｂｌｃＬへと昇圧される。
制御信号ＢＬＣの電圧が電圧ＶｂｌｃＬになると、トランジスタＡ３がオン状態になり、ノードＮ２の電位が降圧される。そのため、トランジスタＡ１及びＡ２がオン状態となる。その結果、ノードＮ３は、制御信号ＢＬＣに基づいて昇圧され、且つ制御信号ＶＢＬＣＲに基づいて降圧される。つまり、制御信号ＧＰは、制御信号ＢＬＣと、制御信号ＶＢＬＣＲと、の比較結果となる。ここで、制御信号ＢＬＣと、制御信号ＶＢＬＣＲとが釣り合っている場合、制御信号ＧＰの電圧は、安定電圧Ｖｘとなる。
また、シーケンサ１７は、時刻Ｔ１において制御信号ＤＩＳ３＿ＥＮをＨレベル（制御信号ＤＩＳ３＿ＥＮｎはＬレベル）にする。そのため、判定回路１９１Ｃ内のトランジスタＣ１〜Ｃ３、Ｃ５〜Ｃ８はオン状態となり、放電回路１９１Ｄを制御するための判定の準備が整う。
例えば、トランジスタＣ３に流れる電流Ｉ７が、トランジスタＣ５及びＣ６に流れる電流Ｉ８よりも大きい場合、制御信号ＪＤＧは例えば電圧Ｖｘ２となるため、トランジスタＣ４はオフ状態となる。その結果、判定結果となる制御信号ＤＩＳ３＿ＯＮは電圧Ｖｓｓとなるため、トランジスタＤ２はオフ状態となる。つまり、制御信号ＧＰが十分に降圧されている場合、判定回路１９１Ｃは、制御信号ＤＩＳ３＿ＯＮの電圧をＶｓｓとし、その結果、放電回路１９１Ｄを動作させない。
また、トランジスタＣ３に流れる電流Ｉ７が、トランジスタＣ５及びＣ６に流れる電流Ｉ８よりも小さい場合、制御信号ＪＤＧは例えば電圧Ｖｓｓとなるため、トランジスタＣ４はオン状態となる。その結果、判定結果となる制御信号ＤＩＳ３＿ＯＮは電圧Ｖｘ２となるため、トランジスタＤ２はオン状態となる。つまり、制御信号ＧＰが十分に昇圧されている場合、判定回路１９１Ｃは、制御信号ＤＩＳ３＿ＯＮの電圧をＶｘ２とし、その結果、放電回路１９１Ｄを動作させる（図７の時刻Ｔ３〜Ｔ５参照）。
判定回路１９１Ｃについて、制御信号ＧＰが入力されるトランジスタＣ３を、ドライバ１９１ＢのトランジスタＢ２よりもオンしやすく、電流Ｉ８を流すトランジスタ（Ｃ５及びＣ６）をトランジスタＣ３よりも高抵抗にしてある。差動アンプ１９１Ａが安定している場合、制御信号ＧＰの電圧は、電流Ｉ７と電流Ｉ８とが釣り合う電圧となる。その結果、差動アンプ１９１Ａが安定している場合、トランジスタＣ３はオンになり、制御信号ＪＤＧはＨレベルとなる。そして、制御信号ＤＩＳ３＿ＯＮはＬレベルとなり、放電回路１９１Ｄを動作させない。
制御信号ＧＰの電圧が、安定電圧（ＶＢＬＣＲとＢＬＣが釣り合っている時の電圧）Ｖｘより高い場合、判定回路１９１ＣのトランジスタＣ３がオフする。その結果、トランジスタＣ５及びＣ６のパスから電荷が抜かれ、制御信号ＪＤＧはＬレベルとなり、制御信号ＤＩＳ３＿ＯＮはＨレベルとなり、放電回路１９１Ｄを動作させる。
つまり、制御信号ＧＰが電圧Ｖｘよりも低い場合は、ドライバ１９１ＢによりノードＮ６を充電し、制御信号ＧＰが電圧Ｖｘよりも高い場合は、判定回路１９１ｃによりその旨を判定し、制御信号ＪＤＧを降圧し、放電回路１９１Ｄを介してノードＮ６を放電する。
図７に示すように、時刻Ｔ３〜時刻Ｔ４において、シーケンサ１７は、制御信号ＶＢＬＣＲを電圧Ｖｂｌｃｋに昇圧する。その結果、制御信号ＶＢＬＣＲが制御信号ＢＬＣよりも大きくなり、制御信号ＧＰが降圧される。その結果、電流ＩＢＬＣ＿ｄｒｖ（Ｉ２）が、ノードＮ６に供給され、制御信号ＢＬＣが昇圧される。
時刻Ｔ３において、ロウデコーダモジュール１２は、ワード線ＷＬに例えば読み出し電圧ＡＲを印加する。シーケンサ１７は、キック動作として制御信号ＢＬＸの電圧を電圧Ｖｂｌｘｋとし、制御信号ＢＬＣの電圧を電圧Ｖｂｌｃｋとする。電圧Ｖｂｌｘｋは電圧ＶｂｌｘＬよりも高く、電圧Ｖｂｌｃｋは電圧ＶｂｌｃＬよりも高い。この電圧Ｖｂｌｘｋ及びＶｂｌｃｋは、それぞれ所望の電圧より電圧ＢＬｋｉｃｋだけ高い電圧である。ゲートの電圧が上昇することでトランジスタ２１及び２２はより多くの電流を流すようになるため、ビット線ＢＬの電圧が上昇する。そしてシーケンサ１７は、制御信号ＨＬＬを“Ｈ”レベルとする。制御信号ＨＬＬが“Ｈ”レベルになると、トランジスタ２４がオン状態になりノードＳＥＮが充電され、ノードＳＥＮの充電が完了するとシーケンサ１７は、制御信号ＨＬＬを“Ｌ”レベルにする。
時刻Ｔ４において、シーケンサ１７は、制御信号ＶＢＬＣＲの電圧を電圧Ｖｂｌｃｋから電圧Ｖｂｌｃ（Ｖｂｌｃ＜Ｖｂｌｃｋ）に降圧する。その結果、制御信号ＶＢＬＣＲが制御信号ＢＬＣよりも小さくなり、制御信号ＧＰが昇圧される。その結果、ノードＮ６がされ、制御信号ＢＬＣが昇圧される。制御信号ＧＰが電圧Ｖｘよりも高くなると、判定回路１９１ｃの制御信号ＪＤＧが降圧され、放電回路１９１Ｄを制御する制御信号ＤＩＳ３＿ＯＮが昇圧される。その結果、放電回路１９１Ｄは、ノードＮ６を放電する。そのため、制御信号ＢＬＣが電圧Ｖｂｌｃｋから、電圧Ｖｂｌｃへと降圧される。この際、電流ＩＢＬＣ＿ｄｒｖが増加する。
時刻Ｔ５において、制御信号ＢＬＣが制御信号ＶＢＬＣＲと釣り合うと、制御信号ＧＰが安定電圧となり、ノードＮ６の電圧が安定する。
時刻Ｔ６において、シーケンサ１７は、制御信号ＸＸＬを“Ｈ”レベルにする。制御信号ＸＸＬが“Ｈ”レベルになると、選択メモリセルの状態に基づいてノードＳＥＮの電位が変化する。その後、シーケンサ１７は、制御信号ＸＸＬを“Ｌ”レベルにすることでノードＳＥＮの電位を確定させる。そしてシーケンサ１７は、制御信号ＳＴＢを“Ｈ”レベルとして、ノードＳＥＮの状態に基づいて選択メモリセルの閾値電圧が電圧ＡＲ以上であるか否かを判定し、判定結果をセンスアンプユニットＳＡＵ内のラッチ回路に保持する。
時刻Ｔ７において、ロウデコーダモジュール１２は、ワード線ＷＬに例えば読み出し電圧ＣＲを印加する。シーケンサ１７は、例えば制御信号ＢＬＸの電圧を一時的に電圧ＢＬｋｉｃｋだけ上昇させ、制御信号ＢＬＣの電圧を一時的に電圧ＢＬｋｉｃｋよりも高い電圧ＢＬｋｉｃｋｈだけ上昇させる。シーケンサ１７は、制御信号ＶＢＬＣＲを電圧Ｖｂｌｃｋに昇圧する。その結果、制御信号ＶＢＬＣＲが制御信号ＢＬＣよりも大きくなり、制御信号ＧＰが降圧される。その結果、電流ＩＢＬＣ＿ｄｒｖ（Ｉ２）が、ノードＮ６に供給され、制御信号ＢＬＣが昇圧される。
時刻Ｔ７における制御信号ＨＬＬの動作は、時刻Ｔ３における制御信号ＨＬＬの動作と同様である。
また、時刻Ｔ８〜時刻Ｔ９における動作は、時刻Ｔ４〜時刻Ｔ５における動作と同様である。
時刻Ｔ１０において、シーケンサ１７は、制御信号ＸＸＬを“Ｈ”レベルにする。制御信号ＸＸＬが“Ｈ”レベルになると、選択メモリセルの状態に基づいてノードＳＥＮの電位が変化する。その後、シーケンサ１７は、制御信号ＸＸＬを“Ｌ”レベルにすることでノードＳＥＮの電位を確定させる。そしてシーケンサ１７は、制御信号ＳＴＢを“Ｈ”レベルとして、ノードＳＥＮの状態に基づいて選択メモリセルの閾値電圧が電圧ＣＲ以上であるか否かを判定し、判定結果をセンスアンプユニットＳＡＵ内のラッチ回路に保持する。
時刻Ｔ１１において、ロウデコーダモジュール１２及びシーケンサ１７は、ワード線ＷＬ、並びに各制御信号を初期状態に戻し、当該ページの読み出し動作を終了する。
［１−３］実施形態の効果
以上で説明した実施形態に係る半導体記憶装置１０によれば、読み出し動作を高速化することが出来る。以下に、実施形態に係る半導体記憶装置１０の詳細な効果について説明する。
ここで、半導体記憶装置１０の詳細な効果を説明するために、比較例について説明する。
図９に示すように、比較例に係るＢＬＣドライバ１９３は、本実施形態の判定回路１９１Ｃを備えていない。
ＢＬＣドライバ１９３が図９に示すような構成の場合、３つ程の問題が起きる可能性がある。
１つ目の問題としては、例えば放電回路１９３Ｄを用いないで、制御信号ＢＬＣのノードを放電する場合、定電流で放電することとなる。そのため、図１０（ａ）に示すように、制御信号ＢＬＣが安定するまでに時間が掛かってしまうという問題がある。
２つ目の問題としては、例えば放電回路１９３Ｄを用いて、制御信号ＢＬＣのノードを放電する場合、制御信号ＢＬＣは速く安定する。しかし、図１０（ｂ）に示すように、電流ＩＢＬＣ＿ｄｒｖが大きくなるという問題がある。
３つ目の問題としては、例えば放電回路１９３Ｄを用いて、制御信号ＢＬＣのノードを放電し、一定期間経過後に放電回路１９３Ｄの動作をやめる場合、制御信号ＢＬＣは速く安定する。しかし、図１０（ｃ）に示すように、急激に放電能力を変化させると、電圧が不安定になり、制御信号ＢＬＣにノイズが乗ってしまうことがある。この場合、ノイズが安定するまで待たなければならないので、時間のロスとなる問題がある。
このように、放電能力を上げたままにすれば、消費電流が増加し、放電能力を上げなければ、放電に時間がかかる。また、決められた一定期間だけ放電能力を上げる仕様にすると、制御信号ＢＬＣの安定後に放電の電流が切替わることになり、差動アンプの応答性により制御信号ＢＬＣにノイズを生じる。
放電能力を上げるべき期間は、制御信号ＢＬＣの寄生容量により異なる。そのため、一律の時間で能力を上げる期間を設定しようとすると、半導体記憶装置によりばらつきがあり、放電能力の変化が及ぼす影響にばらつきを生じる。
しかし、上述した実施形態によれば、制御信号ＧＰに基づいて、判定回路１９１Ｃが「制御信号ＢＬＣに係るノードを放電すべきか否か」を判定し、放電すべき場合には、放電回路１９１Ｄを動作させる。判定回路１９１Ｃは、放電が必要なタイミングを自動的に判定することができるため、 差動アンプ１９１Ａの出力の負荷がバラついていても、負荷のバラつきに応じた必要な分だけ、放電回路１９１Ｄの放電パスが開く。そのため、 図１０（ｄ）に示すように、消費電流を抑えたまま、制御信号ＢＬＣに係るノードの放電能力を上げ、動作を高速化することができる。
［２］変形例等
尚、上記実施形態では、全てのビット線ＢＬを対象として読み出し動作が実行される場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１０は、読み出し動作が奇数ビット線と偶数ビット線とに分けて実行されるような構成であっても良い。この場合にセンスアンプモジュール１３は、例えば奇数ビット線と偶数ビット線とにそれぞれ対応して設けられる。そして、奇数ビット線と偶数ビット線とにそれぞれ対応するセンスアンプモジュール１３には、例えば異なる制御信号ＢＬＣが供給される。上記実施形態は、このような構成の半導体記憶装置１０に対しても適用することが可能である。
尚、上記実施形態では、Upperページデータの読み出し動作を例に説明したが、これに限定されない。例えば、Lowerページデータの読み出し動作に対しても、上記実施形態で説明した動作を適用することが可能である。また、上記実施形態では、１つのメモリセルに対して２ビットのデータを記憶させる場合を例に説明したが、これに限定されない。例えば、１つのメモリセルに対して１ビット又は３ビット以上のデータを記憶させても良い。このような場合においても、実施形態で説明した読み出し動作を実行することが出来る。
尚、上記実施形態では、キック動作におけるワード線ＷＬに印加する電圧及び制御信号ＢＬＣに対応する電圧のキック量が略一定である場合を例に説明したが、これに限定されない。例えば、これらの電圧は、選択されるワード線ＷＬのアドレスに基づいて変更されても良い。具体的には、メモリセルが３次元に積層された構造である場合に、例えば上層と下層のワード線ＷＬでＲＣ時定数が異なり、適切なキック量が異なる場合がある。このような場合に半導体記憶装置１０は、各層のワード線ＷＬに最適化されたキック量を適用することによって、読み出し動作の速度を向上することが出来る。
尚、上記実施形態では、半導体記憶装置１０がページ毎にデータを読み出す場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１０がメモリセルに記憶された複数ビットのデータを一括で読み出すようにしても良い。このような場合においても、読み出し動作の印加時にキック動作を適用することがあるため、半導体記憶装置１０は、上記実施形態で説明した動作を適用することが出来る。
尚、上記実施形態において、読み出し動作についてワード線ＷＬの波形を示したタイミングチャートを用いて説明したが、このワード線ＷＬの波形は、例えばロウデコーダモジュール１２に電圧を供給する信号線の波形と同様の波形となる。つまり。上記実施形態においてワード線ＷＬに印加される電圧及びワード線ＷＬに電圧が印加されている期間は、対応する信号線の電圧を調べることにより大まかに知ることが出来る。尚、ワード線ＷＬの電圧は、ロウデコーダモジュール１２に含まれた転送トランジスタによる電圧降下によって、対応する信号線よりも低くなることもある。
尚、上記実施形態において、メモリセルアレイ１１の構成はその他の構成であってもよい。その他のメモリセルアレイ１１の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
尚、上記実施形態では、ブロックＢＬＫがデータの消去単位である場合を例に説明したが、これに限定されない。その他の消去動作については、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
尚、本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、本明細書において“遮断”とは、当該スイッチがオフ状態になっていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。
尚、上記各実施形態において、
（１）読み出し動作では、“Ａ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば０〜０.５５Ｖの間である。これに限定されることなく、０.１〜０.２４Ｖ、０.２１〜０.３１Ｖ、０.３１〜０.４Ｖ、０.４〜０.５Ｖ、０.５〜０.５５Ｖのいずれかの間にしても良い。
“Ｂ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば１.５〜２.３Ｖの間である。これに限定されることなく、１.６５〜１.８Ｖ、１.８〜１.９５Ｖ、１.９５〜２.１Ｖ、２.１〜２.３Ｖのいずれかの間にしても良い。
“Ｃ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば３.０Ｖ〜４.０Ｖの間である。これに限定されることなく、３.０〜３.２Ｖ、３.２〜３.４Ｖ、３.４〜３.５Ｖ、３.５〜３.６Ｖ、３.６〜４.０Ｖのいずれかの間にしても良い。
読み出し動作の時間（ｔRead）としては、例えば２５〜３８μs、３８〜７０μs、７０〜８０μsの間にしても良い。
（２）書き込み動作は、上述した通りプログラム動作とベリファイ動作とを含む。プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３.７〜１４.３Ｖの間である。これに限定されることなく、例えば１３.７〜１４.０Ｖ、１４.０〜１４.６Ｖのいずれかの間にしても良い。プログラム動作時に非選択のワード線に印加される電圧としては、例えば６.０〜７.３Ｖの間としても良い。この場合に限定されることなく、例えば７.３〜８.４Ｖの間としても良く、６.０Ｖ以下としても良い。
書き込み動作において、奇数番目のワード線を選択した際に、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を選択した際に、選択されたワード線に最初に印加される電圧とは、異なっていても良い。書き込み動作において、非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えても良い。
プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）とした場合における、プログラム電圧のステップアップ幅としては、例えば０.５Ｖ程度が挙げられる。
書き込み動作の時間（ｔProg）としては、例えば１７００〜１８００μs、１８００〜１９００μs、１９００〜２０００μsの間にしても良い。
（３）消去動作では、半導体基板上部に形成され、且つ上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２.０〜１３.６Ｖの間である。この場合に限定されることなく、例えば１３.６〜１４.８Ｖ、１４.８〜１９.０Ｖ、１９.０〜１９.８Ｖ、１９.８〜２１.０Ｖの間であっても良い。
消去動作の時間（ｔErase）としては、例えば３０００〜４０００μs、４０００〜５０００μs、４０００〜９０００μsの間にしても良い。
（４）メモリセルの構造は、半導体基板（シリコン基板）上に、膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は、膜厚が２〜３ｎｍのＳｉＮ又はＳｉＯＮ等の絶縁膜と、膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることが出来る。また、ポリシリコンには、Ｒｕ等の金属が添加されていてもよい。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と、膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた、膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜としては、ＨｆＯ等が挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くすることが出来る。絶縁膜上には、膜厚が３〜１０ｎｍの材料を介して、膜厚が３０〜７０ｎｍの制御電極が形成されている。ここで材料は、ＴａＯ等の金属酸化膜、ＴａＮ等の金属窒化膜である。制御電極には、Ｗ等を用いることができる。また、メモリセル間には、エアギャップを形成することが出来る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…半導体記憶装置、１１…メモリセルアレイ、１２…ロウデコーダモジュール、１３…センスアンプモジュール、１４…入出力回路、１５…レジスタ、１６…ロジックコントローラ、１７…シーケンサ、１８…レディ／ビジー制御回路、１９…電圧生成回路、
ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＴ１，ＳＴ２…選択トランジスタ、ＭＴ…メモリセルトランジスタ。

Claims (5)

  1. 第１メモリセルと、
    前記第１メモリセルに接続された第１ワード線と、
    第１トランジスタを含む第１センスアンプと、
    前記第１メモリセルと前記第１トランジスタとの間を接続する第１ビット線と、
    第１制御信号、及び第２制御信号の比較結果に基づく第３制御信号を生成する第１回路、前記第３制御信号に基づき前記第１制御信号を生成する第１生成部を充放電する第２回路、前記第３制御信号に基づき前記第１生成部を放電すべきか否かを示す第４制御信号を生成する第３回路、並びに前記第４制御信号に基づいて、前記第１生成部を放電する第４回路を備え、前記第１トランジスタのゲートに前記第１制御信号を供給する第１ドライバと、
    を備え、
    読み出し動作において、前記第１センスアンプが前記第１メモリセルに記憶されたデータを判定する際に、
    前記第１ワード線に第１電圧が印加されている第１期間において、
    前記第１ドライバは、前記第１制御信号を、第１電圧よりも高い第２電圧にし、その後前記第２電圧よりも低い第３電圧にする
    半導体記憶装置。
  2. 前記第３回路は、
    前記第３制御信号の電圧が第４電圧よりも高い場合、前記第４回路に、前記第１生成部を放電させ、
    前記第３制御信号の電圧が第４電圧よりも低い場合、前記第４回路に、前記第１生成部を放電させない
    請求項１に記載の半導体記憶装置。
  3. 前記第３回路は、
    前記第３制御信号に基づいて、第５制御信号を生成し、
    前記第５制御信号に基づいて、前記第４制御信号を生成する
    請求項１または２に記載の半導体記憶装置。
  4. 前記第３回路は、
    前記第３制御信号に基づいて、第５制御信号を生成する第２生成部、を充電する第１トランジスタと、
    前記第２生成部を放電する第２トランジスタと、を備えている
    請求項３に記載の半導体記憶装置。
  5. 前記第１トランジスタは、前記第２トランジスタよりも大きな電流を流す
    請求項４に記載の半導体記憶装置。
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