JP2018147530A - 半導体記憶装置 - Google Patents

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Abstract

【課題】高速に動作することが可能な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置１０は、ｎビットデータ（ｎは１以上の整数）を記憶可能な第１及び第２メモリセルと、第１及び第２メモリセルにそれぞれ接続された第１及び第２ワード線と、一端が前記第１ワード線の一端に接続された第１トランジスタと、一端が前記第２ワード線の一端及び他端にそれぞれ接続された第２及び第３トランジスタと、を備える。第１ビットデータの読み出し動作において、第１ワード線が選択された場合、第２ワード線に第１電圧が第１時間印加され、第２ワード線が選択された場合、第１ワード線に第１電圧が第１時間より短い第２時間印加される。【選択図】図６

Description

実施形態は半導体記憶装置に関する。
メモリセルが三次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
特開２０１４−１８７１７６号公報
高速に動作することが可能な半導体記憶装置を提供する。
実施形態の半導体記憶装置は、ｎビットデータ（ｎは１以上の整数）を記憶可能な第１及び第２メモリセルと、第１及び第２メモリセルにそれぞれ接続された第１及び第２ワード線と、一端が前記第１ワード線の一端に接続された第１トランジスタと、一端が前記第２ワード線の一端及び他端にそれぞれ接続された第２及び第３トランジスタと、を備える。第１ビットデータの読み出し動作において、第１ワード線が選択された場合、第２ワード線に第１電圧が第１時間印加され、第２ワード線が選択された場合、第１ワード線に第１電圧が第１時間より短い第２時間印加される。
第１実施形態に係る半導体記憶装置のブロック図 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図。 第１実施形態に係る半導体記憶装置の備えるメモリセルの閾値分布及びデータの割り付けを説明する図。 第１実施形態に係る半導体記憶装置の備えるセンスアンプモジュールのブロック図。 第１実施形態に係る半導体記憶装置の備えるセンスアンプモジュールの回路図。 第１実施形態に係る半導体記憶装置の備えるロウデコーダモジュールの回路図。 第１実施形態に係る半導体記憶装置の備える電圧生成回路のブロック図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウト図。 図８に示すＩＸ−ＩＸに沿ったメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイ及びロウデコーダモジュールの断面図。 第１実施形態に係る半導体記憶装置における第１読み出し動作のタイミングチャート。 第１実施形態に係る半導体記憶装置における第２読み出し動作のタイミングチャート。 第１実施形態に係る半導体記憶装置における第１書き込み動作のタイミングチャート。 第１実施形態に係る半導体記憶装置における第２書き込み動作のタイミングチャート。 半導体記憶装置における読み出し動作速度の層依存性を示す図。 第２実施形態に係る半導体記憶装置における読み出し動作のタイミングチャート。 第２実施形態に係る半導体記憶装置における書き込み動作のタイミングチャート。 第３実施形態に係る半導体記憶装置の備えるロウデコーダモジュールの回路図。 第４実施形態に係る半導体記憶装置における読み出し動作のタイミングチャート。 第４実施形態に係る半導体記憶装置における書き込み動作のタイミングチャート。 第５実施形態に係る半導体記憶装置における第１読み出し動作のタイミングチャート。 第５実施形態に係る半導体記憶装置における第２読み出し動作のタイミングチャート。 第６実施形態に係る半導体記憶装置における第１読み出し動作のタイミングチャート。 第６実施形態に係る半導体記憶装置における第２読み出し動作のタイミングチャート。 第６実施形態の変形例に係る半導体記憶装置における第２読み出し動作のタイミングチャート。 第７実施形態に係る半導体記憶装置の備えるロウデコーダモジュールの回路図。 第７実施形態に係る半導体記憶装置の備えるロウデコーダモジュールの回路図。 第１〜第７実施形態の変形例に係る半導体記憶装置の備えるメモリセルアレイ及びロウデコーダモジュールの断面図。
以下に、実施形態について図面を参照して説明する。図面は模式的なものである。尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字、及び参照符号を構成する数字の後の文字は、同じ文字及び数字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字及び数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字及び数字のみを含んだ参照符号により参照される。
［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置について説明する。
［１−１］構成
［１−１−１］半導体記憶装置１０の全体構成
まず、図１を用いて半導体記憶装置１０の全体構成について説明する。図１には、半導体記憶装置１０のブロック図が示されている。図１に示すように半導体記憶装置１０は、メモリセルアレイ１１、センスアンプモジュール１２、ロウデコーダモジュール１３Ａ及び１３Ｂ、入出力回路１４、レジスタ１５、ロジックコントローラ１６、シーケンサ１７、レディ／ビジー制御回路１８、並びに電圧生成回路１９を備えている。
メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の自然数）を備えている。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルの集合であり、例えばデータの消去単位となる。半導体記憶装置１０は、例えばＭＬＣ（Multi-Level Cell）方式を適用することにより、各メモリセルに２ビット以上のデータを記憶させることが出来る。
センスアンプモジュール１２は、メモリセルアレイ１１から読み出したデータＤＡＴを、入出力回路１４を介して外部のメモリコントローラに出力する。またセンスアンプモジュール１２は、メモリコントローラから入出力回路１４を介して受け取った書き込みデータＤＡＴを、メモリセルアレイ１１に転送する。
ロウデコーダモジュール１３は、アドレスレジスタ１５Ｂに保持されたブロックアドレスＢＡに基づいて、各種動作を実行する対象のブロックＢＬＫを選択する。そしてロウデコーダモジュール１３は、電圧生成回路１９から供給された電圧を、選択したブロックＢＬＫに転送する。例えば、ロウデコーダモジュール１３Ａはワード線の一端から電圧を印加し、ロウデコーダモジュール１３Ｂはワード線の他端から電圧を印加する。
入出力回路１４は、例えば８ビット幅の入出力信号Ｉ／Ｏ（Ｉ／Ｏ１〜Ｉ／Ｏ８）を、メモリコントローラとの間で送受信する。例えば入出力回路１４は、メモリコントローラから受信した入出力信号Ｉ／Ｏに含まれた書き込みデータＤＡＴを、センスアンプモジュール１２に転送する。また入出力回路１４は、センスアンプモジュール１２から転送された読み出しデータＤＡＴを入出力信号Ｉ／Ｏとしてメモリコントローラに送信する。
レジスタ１５は、ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、コマンドレジスタ１５Ｃを含む。ステータスレジスタ１５Ａは、例えばシーケンサ１７のステータス情報ＳＴＳを保持する。アドレスレジスタ１５Ｂは、入出力回路１４から転送されたアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤに含まれたカラムアドレスＣＡ、ブロックアドレスＢＡ、及びページアドレスＰＡは、それぞれセンスアンプモジュール１２、ロウデコーダモジュール１３、及び電圧生成回路１９で使用される。コマンドレジスタ１５Ｃは、入出力回路１４から転送されたコマンドＣＭＤを保持する。
ロジックコントローラ１６は、メモリコントローラから受信した各種制御信号に基づいて、入出力回路１４及びシーケンサ１７を制御する。この制御信号としては、例えばチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、及びライトプロテクト信号／ＷＰが使用される。信号／ＣＥは、半導体記憶装置１０をイネーブルにするための信号である。信号ＣＬＥは、アサートされている信号ＣＬＥと並行して半導体記憶装置１０に入力される信号がコマンドＣＭＤであることを入出力回路１４に通知する信号である。信号ＡＬＥは、アサートされている信号ＡＬＥと並行して半導体記憶装置１０に入力される信号がアドレス情報ＡＤＤであることを入出力回路１４に通知する信号である。信号／ＷＥ及び／ＲＥはそれぞれ、例えば入出力信号Ｉ／Ｏの入力及び出力を入出力回路１４に対して指示する信号である。信号/ＷＰは、例えば電源のオンオフ時に半導体記憶装置１０を保護状態にするための信号である。
シーケンサ１７は、コマンドレジスタ１５Ｃに保持されたコマンドＣＭＤに基づいて、半導体記憶装置１０全体の動作を制御する。具体的には、シーケンサ１７は、センスアンプモジュール１２、ロウデコーダモジュール１３、電圧生成回路１９等を制御して、書き込み動作や読み出し動作等の各種動作を実行する。
レディ／ビジー制御回路１８は、シーケンサ１７の動作状態に基づいてレディ／ビジー信号ＲＢｎを生成する。信号ＲＢｎは、半導体記憶装置１０がメモリコントローラからの命令を受け付けるレディ状態であるか、命令を受け付けないビジー状態であるかを、メモリコントローラに通知する信号である。
電圧生成回路１９は、シーケンサ１７の制御に基づいて所望の電圧を生成し、生成した電圧をメモリセルアレイ１１、センスアンプモジュール１２、ロウデコーダモジュール１３等に供給する。例えば、電圧生成回路１９は、アドレスレジスタ１５Ｂに保持されたページアドレスＰＡに基づいて、選択ワード線に対応する信号線、及び非選択ワード線に対応する信号線に対してそれぞれ所望の電圧を印加する。
［１−１−２］メモリセルアレイ１１の構成
次に、図２を用いてメモリセルアレイ１１の回路構成について説明する。図２はメモリセルアレイ１１の回路図であり、メモリセルアレイ１１内の１つのブロックＢＬＫについての詳細な回路構成を示している。図２に示すようにブロックＢＬＫは、例えばストリングユニットＳＵ０〜ＳＵ３を備えている。尚、ブロックＢＬＫが含むストリングユニットＳＵの個数はこれに限定されず、任意の個数に設計することが出来る。
ストリングユニットＳＵの各々は、複数のＮＡＮＤストリングＮＳを含んでいる。各ストリングユニットＳＵに含まれた複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０〜ＢＬｍ（ｍは１以上の自然数）に対応して設けられている。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。尚、ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴの個数はこれに限定されず、任意の個数に設計することが出来る。
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を備え、データを不揮発に保持する。メモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。同一ブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７に共通接続されている。
ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートはそれぞれ、セレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通接続されている。同一ブロックＢＬＫ内で同一列にある選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに共通接続され、さらに、同一列にある選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬによって複数のブロックＢＬＫ間で共通接続されている。同一ブロック内の選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに共通接続されている。同一ブロック内の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続されている。さらに、選択トランジスタＳＴ２のソースは、ソース線ＳＬによって複数のブロックＢＬＫ間で共通接続されている。
以下の説明では、共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの保持する１ビットデータの集合のことを“ページ”と呼ぶ。従って、１つのメモリセルトランジスタＭＴに２ビットデータが記憶される場合、１本のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合には、２ページデータが記憶される。
尚、メモリセルトランジスタＭＴの閾値分布は、例えば図３に示すものとなる。図３には、ＭＬＣ方式を適用した場合におけるメモリセルトランジスタＭＴの閾値分布、割り当てられたデータ、及び読み出し動作で使用される電圧が示されている。図３の縦軸及び横軸は、それぞれメモリセルトランジスタＭＴの数及び閾値電圧に対応している。
図３に示すように、ＭＬＣ方式を適用した場合、メモリセルトランジスタＭＴの閾値分布は４個に分けられる。この４個の閾値分布を、閾値電圧の低いものから順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベルと呼ぶ。“ＥＲ”レベルは、メモリセルトランジスタＭＴの消去状態に相当し、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルは、メモリセルトランジスタＭＴの書き込み状態に相当する。
これらの閾値分布には、それぞれ２ビットデータが割り当てられる。具体的には、“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルの閾値分布にはそれぞれ、例えば“０１”（“Upperビット／Lowerビット”）データ、“１１”データ、“０１”データ、及び“００”データが割り当てられる。
そして、読み出し動作で使用される読み出し電圧は、隣り合う閾値分布の間にそれぞれ設定される。具体的には、あるメモリセルトランジスタＭＴの閾値電圧が“ＥＲ”レベルであるか“Ａ”レベル以上であるかを判定するための読み出し電圧ＡＲは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。あるメモリセルトランジスタＭＴが“Ａ”レベル以下であるか“Ｂ”レベル以上であるかを判定するための読み出し電圧ＢＲは、“Ａ”レベルにおける最大の閾値電圧と“Ｂ”レベルにおける最小の閾値電圧との間に設定される。読み出し電圧ＣＲも、読み出し電圧ＡＲ及びＢＲと同様に設定される。そして、読み出し動作時において非選択ワード線に印加される電圧である読み出しパス電圧Ｖreadは、“Ｃ”レベルの閾値分布における最大の閾値電圧よりも高い電圧に設定される。つまり、制御ゲートに電圧Ｖreadが印加されたメモリセルトランジスタＭＴは、保持するデータに依らずにオン状態になる。
以上で説明したデータの割り当てを適用した場合、Lowerページデータは電圧ＢＲを用いた読み出し結果によって確定し、Upperページデータは電圧ＡＲ及びＣＲを用いた読み出し結果によって確定する。つまり、Lowerページデータは１回の読み出しで確定し、Upperページデータは２回の読み出しで確定する。
［１−１−３］センスアンプモジュール１２の構成
次に、図４及び図５を用いてセンスアンプモジュール１２の構成について説明する。図４にはセンスアンプモジュール１２のブロック図が示され、図５にはセンスアンプモジュール１２の詳細な回路構成が示されている。図４に示すようにセンスアンプモジュール１２は、センスアンプユニットＳＡＵ０〜ＳＡＵｍを備えている。
センスアンプユニットＳＡＵ０〜ＳＡＵｍは、それぞれビット線ＢＬ０〜ＢＬｍに対応して設けられている。各センスアンプユニットＳＡＵは、センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＬＤＬ、ＵＤＬ、及びＸＤＬを含んでいる。各センスアンプユニットＳＡＵにおいてセンスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＬＤＬ、ＵＤＬ、及びＸＤＬは、互いにデータを送受信可能なように接続されている。
センスアンプ部ＳＡは、読み出し動作では、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが“０”であるか“１”であるかを判定し、書き込み動作では、書き込みデータに基づいて対応するビット線ＢＬに電圧を印加する。図５に示すようにセンスアンプ部ＳＡは、ｐチャネルＭＯＳトランジスタ２０、ｎチャネルＭＯＳトランジスタ２１〜２７、及びキャパシタ２８を備えている。
トランジスタ２０は、一端が電源線に接続され、ゲートがノードＩＮＶに接続されている。トランジスタ２１は、一端がトランジスタ２０の他端に接続され、他端がノードＣＯＭに接続され、ゲートに制御信号ＢＬＸが入力される。トランジスタ２２は、一端がノードＣＯＭに接続され、他端が対応するビット線ＢＬに接続され、ゲートに制御信号ＢＬＣが入力される。トランジスタ２３は、一端がノードＣＯＭに接続され、他端がノードＳＲＣに接続され、ゲートがノードＩＮＶに接続されている。トランジスタ２４は、一端がトランジスタ２０の他端に接続され、他端がノードＳＥＮに接続され、ゲートに制御信号ＨＬＬが入力される。トランジスタ２５は、一端がノードＳＥＮに接続され、他端がノードＣＯＭに接続され、ゲートに制御信号ＸＸＬが入力される。トランジスタ２６は、一端が接地され、ゲートがノードＳＥＮに接続されている。トランジスタ２７は、一端がトランジスタ２６の他端に接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＳＴＢが入力される。キャパシタ２８は、一端がノードＳＥＮに接続され、他端にクロックＣＬＫが入力される。
ラッチ回路ＳＤＬ、ＬＤＬ、及びＵＤＬは、読み出しデータ及び書き込みデータを一時的に保持する。図５に示すようにラッチ回路ＳＤＬは、インバータ３０及び３１、並びにｎチャネルＭＯＳトランジスタ３２及び３３を備えている。
インバータ３０は、入力端子がノードＬＡＴに接続され、出力端子がノードＩＮＶに接続されている。インバータ３１は、入力端子がノードＩＮＶに接続され、出力端子がノードＬＡＴに接続されている。トランジスタ３２は、一端がノードＩＮＶに接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＳＴＩが入力される。トランジスタ３３は、一端がノードＬＡＴに接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＳＴＬが入力される。尚、ラッチ回路ＬＤＬ及びＵＤＬの回路構成は、以上で説明したラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。
ラッチ回路ＸＤＬは、センスアンプユニットＳＡＵと入出力回路１４との間のデータの入出力に用いられる。例えば、入出力回路１４から受信した書き込みデータは、ラッチ回路ＸＤＬを介してラッチ回路ＳＤＬ、ＬＤＬ、又はＵＤＬに転送され、メモリセルトランジスタＭＴから読み出した読み出しデータは、ラッチ回路ＸＤＬを介して入出力回路１４に転送される。
以上で説明したセンスアンプユニットＳＡＵの構成において、トランジスタ２０の一端に接続された電源線には、例えば半導体記憶装置１０の電源電圧である電圧Ｖddが印加され、ノードＳＲＣには、例えば半導体記憶装置１０の接地電圧である電圧Ｖssが印加される。また、以上で説明した各種制御信号は、例えばシーケンサ１７によって生成される。例えば、読み出し動作においてシーケンサ１７が信号ＳＴＢをアサートすると、センスアンプ部ＳＡがノードＳＥＮの電圧に基づいて読み出しデータを確定する。
尚、以上で説明したセンスアンプモジュール１２の構成は、これに限定されない。例えば、センスアンプユニットＳＡＵが備えるラッチ回路の個数は、１つのメモリセルトランジスタＭＴが保持するデータのビット数に基づいて変更しても良い。
また、以上の説明では、センスアンプユニットＳＡＵ及びビット線ＢＬが１対１で対応する場合を例に挙げたが、これに限定されない。例えば、複数のビット線ＢＬが、セレクタを介して１つのセンスアンプユニットＳＡＵに接続されても良い。
［１−１−４］ロウデコーダモジュール１３の構成
次に、図６を用いてロウデコーダモジュール１３の構成について説明する。図６には、ロウデコーダモジュール１３の回路図が示されている。図６に示すようにロウデコーダモジュール１３ＡはロウデコーダＲＤＡ０〜ＲＤＡｎを含み、ロウデコーダモジュール１３ＢはロウデコーダＲＤＢ０〜ＲＤＢｎを含んでいる。
ロウデコーダＲＤＡ０及びＲＤＢ０は、ブロックＢＬＫ０に関連付けられ、ロウデコーダＲＤＡｎ及びＲＤＢｎは、ブロックＢＬＫｎに関連付けられている。つまり、１つのブロックＢＬＫに、ロウデコーダＲＤＡ及びＲＤＢの組が関連付けられている。以下に、ブロックＢＬＫ０に対応するロウデコーダＲＤＡ０及びＲＤＢ０に着目して、ロウデコーダＲＤＡ及びＲＤＢの詳細な構成について説明する。
ロウデコーダＲＤＡは、ブロックデコーダＢＤ並びに高耐圧ｎチャネルＭＯＳトランジスタＴＲ１〜ＴＲ１３を含み、ロウデコーダＲＤＢは、高耐圧ｎチャネルＭＯＳトランジスタＴＲ１４及びＴＲ１５を含んでいる。
ブロックデコーダＢＤは、ブロックアドレスＢＡをデコードして、このデコード結果に基づいて転送ゲート線ＴＧに所定の電圧を印加する。転送ゲート線ＴＧは、トランジスタＴＲ１〜ＴＲ１５のゲートに共通接続されている。
トランジスタＴＲ１〜ＴＲ１５は、電圧生成回路１９から配線された各種信号線と、関連付けられたブロックＢＬＫの各種配線との間に接続されている。具体的には、トランジスタＴＲ１の一端は、信号線ＳＧＳＤに接続され、トランジスタＴＲ１の他端は、セレクトゲート線ＳＧＳに接続されている。トランジスタＴＲ２〜ＴＲ９の一端は、それぞれ信号線ＣＧ０〜ＣＧ７に接続され、トランジスタＴＲ２〜ＴＲ９の他端は、それぞれワード線ＷＬ０〜ＷＬ７の一端に接続されている。トランジスタＴＲ１０〜１３の一端は、信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続され、トランジスタＴＲ１０〜１３の他端は、セレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続されている。トランジスタＴＲ１４及びＴＲ１５の一端は、それぞれ信号線ＣＧ６及びＣＧ７に接続され、トランジスタＴＲ１４及びＴＲ１５の他端は、それぞれワード線ＷＬ６及びＷＬ７の他端に接続されている。
このように、ワード線ＷＬ０〜ＷＬ５は、ロウデコーダＲＤＡによりワード線ＷＬの片側から駆動され、ワード線ＷＬ６及びＷＬ７は、ロウデコーダＲＤＢによりワード線ＷＬの両側から駆動される。以下の説明では、片側駆動に対応するワード線ＷＬ及び信号線ＣＧのことを第１グループ（Ｇｒ.１）のワード線ＷＬ及び信号線ＣＧと呼び、両側駆動に対応するワード線ＷＬ及び信号線ＣＧのことを第２グループ（Ｇｒ.２）のワード線ＷＬ及び信号線ＣＧと呼ぶ。
以上の構成によりロウデコーダモジュール１３は、各種動作を実行するブロックＢＬＫを選択することが出来る。具体的には、各種動作時において選択及び非選択ブロックＢＬＫに対応するブロックデコーダＢＤは、それぞれ“Ｈ”レベル及び“Ｌ”レベルの電圧を転送ゲート線ＴＧに印加する。“Ｈ”レベル及び“Ｌ”レベルの電圧は、ｎチャネルＭＯＳトランジスタのゲートに印加されると、トランジスタがそれぞれオン状態及びオフ状態になる電圧である。例えば、ブロックＢＬＫ０が選択された場合、ロウデコーダＲＤＡ０及びＲＤＢ０に含まれたトランジスタＴＲ１〜ＴＲ１５がオン状態になり、その他のロウデコーダＲＤＡ及びＲＤＢに含まれたトランジスタＴＲ１〜ＴＲ１５がオフ状態になる。その結果、ブロックＢＬＫ０のワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳと各種信号線との電流経路が形成され、他のブロックＢＬＫのワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳと各種信号線との電流経路が遮断される。
［１−１−５］電圧生成回路１９の構成
次に、図７を用いて電圧生成回路１９の構成について説明する。図７には、電圧生成回路１９のブロック図が示されている。図７に示すように電圧生成回路１９は、チャージポンプ４０、並びにＣＧドライバ４１Ａ、４１Ｂ、及び４１Ｃを備えている。
チャージポンプ４０は、シーケンサ１７の制御に基づいて所望の電圧を生成する回路である。また、チャージポンプ４０は、ＣＧドライバ４１Ａ、４１Ｂ、及び４１Ｃに対してそれぞれ異なる電圧を供給することが出来、さらにＣＧドライバ４１毎に供給する電圧のRamp Rateを変更することが出来る。
ＣＧドライバ４１は、チャージポンプ４０から供給された電圧からワード線ＷＬに印加する電圧を生成するドライバである。ＣＧドライバ４１Ａ、４１Ｂ、及び４１Ｃはそれぞれ、例えば選択ワード線、第１グループの非選択ワード線、及び第２グループの非選択ワード線に対応している。各ＣＧドライバ４１は、高耐圧ｎチャネルトランジスタ４２及びレベルシフタ４３を含んでいる。
トランジスタ４２は、チャージポンプ４０とロウデコーダモジュール１３との間に接続され、ゲートがレベルシフタ４３に接続されている。レベルシフタ４３は、シーケンサ１７の制御に基づいて、トランジスタ４２のゲートに印加する電圧を制御する。つまりレベルシフタ４３は、シーケンサ１７の制御に基づいてトランジスタ４２をオン状態にすることにより、チャージポンプ４０から供給された電圧をロウデコーダモジュール１３に転送する。
具体的には、ＣＧドライバ４１Ａ、４１Ｂ、及び４１Ｃが転送した電圧は、図示せぬセレクタを介して所望の信号線ＣＧに印加される。このセレクタは、ページアドレスＰＡに基づいてシーケンサ１７により制御される。また、シーケンサ１７は、ページアドレスＰＡに基づいて、ＣＧドライバ４１毎に異なるイネーブルタイミングを適用することが出来る。このイネーブルタイミングは、ＣＧドライバ４１が信号線に対して電圧の供給を開始するタイミングのことを示している。
尚、以上で説明した電圧生成回路１９の構成は、これに限定されない。例えば、電圧生成回路１９は、セレクトゲート線ＳＧＤ及びＳＧＳに印加する電圧を生成するＳＧドライバや、ソース線ＳＬに印加する電圧を生成するＳＬドライバ等、その他のドライバを含んでいても良い。
［１−１−６］半導体記憶装置１０の構造
次に、半導体記憶装置１０の構造について説明する。第１実施形態に係る半導体記憶装置１０は、ロウデコーダモジュール１３がメモリセルアレイ１１下部に設けられた構造を有している。第１実施形態におけるメモリセルアレイ１１の平面レイアウトは、例えば図８に示すものとなる。図８には、１つのストリングユニットＳＵを抽出したメモリセルアレイ１１の平面レイアウトの一例と、それぞれが互いに交差するＸ軸、Ｙ軸、及びＺ軸とが示されている。尚、Ｚ方向は、半導体基板表面に対する鉛直方向に対応している。
図８に示すようにストリングユニットＳＵは、Ｙ方向に延伸して設けられ、Ｙ方向に沿って３つの領域（ＣＲ、ＨＲ１、ＨＲ２）に分類される。以下に、メモリセルアレイ１１の領域ＣＲにおける詳細な構造と、メモリセルアレイ１１及びロウデコーダモジュール１３の領域ＨＲ１及びＨＲ２における詳細な構造について説明する。
まず、メモリセルアレイ１１の領域ＣＲにおける詳細な構造について説明する。領域ＣＲは、複数のメモリセルが設けられる領域であり、領域ＨＲ１と領域ＨＲ２との間に配置される。具体的には、領域ＣＲには複数の半導体ピラーＭＨが設けられ、１つの半導体ピラーＭＨが、例えば１つのＮＡＮＤストリングＮＳに対応する。つまり領域ＣＲは、実質的なデータ保持領域として機能する。
メモリセルアレイ１１の領域ＣＲにおける断面構造の一例が、図９に示されている。図９は、図８のＩＸ−ＩＸ線に沿ったメモリセルアレイ１１の断面図である。尚、以下の説明に用いる図面は、層間絶縁膜を省略して示している。
図９に示すようにメモリセルアレイ１１には、Ｚ方向に沿って且つ下層から上層に向かって、導電体５０、導電体５１、複数の導電体５２、導電体５３、及び導電体５４が順に設けられている。導電体５０〜５３は、Ｘ方向及びＹ方向に広がった板状に設けられ、それぞれソース線ＳＬ、セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤとして機能する。また、図９に示された８層の導電体５２は、下層から順にワード線ＷＬ０〜ＷＬ７に対応している。導電体５４は、Ｘ方向に延伸して設けられ、ビット線ＢＬとして機能する。このように、領域ＣＲにおいてストリングユニットＳＵは、セレクトゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及びセレクトゲート線ＳＧＤのいずれかに対応する導電体と、絶縁膜とが交互に設けられた積層構造を備えている。
半導体ピラーＭＨは、導電体５３の上面から導電体５０の上面に達するように形成されている。つまり半導体ピラーＭＨは、Ｚ方向に沿って導電体５１〜５３を通過するように設けられている。半導体ピラーＭＨは、ブロック絶縁膜５５、絶縁膜（電荷蓄積層）５６、トンネル酸化膜５７、導電性の半導体材料５８を含んでいる。具体的には、半導体材料５８の周囲にトンネル酸化膜５７が設けられ、トンネル酸化膜５７の周囲に絶縁膜５６が設けられ、絶縁膜５６の周囲にブロック絶縁膜５５が設けられている。尚、半導体材料５８は、複数の材料により構成されていても良い。
このような構造において、導電体５１と半導体ピラーＭＨとの交点部分が選択トランジスタＳＴ２として機能し、導電体５２と半導体ピラーＭＨとの交点部分がメモリセルトランジスタＭＴとして機能し、導電体５３と半導体ピラーＭＨとの交点部分が選択トランジスタＳＴ１として機能する。そして、同一のストリングユニットＳＵにおいて、Ｘ方向に配列する半導体ピラーＭＨは、それぞれ異なるビット線ＢＬに接続される。具体的には、半導体材料５８のＺ方向における一端と、対応する導電体５４（ビット線ＢＬ）との間に、導電性のビアコンタクトＢＬＣが設けられる。
以上で説明したメモリセルアレイ１１の積層構造が１つのストリングユニットＳＵに対応し、Ｘ方向に複数配列している。Ｘ方向に隣り合うストリングユニットＳＵの間には、絶縁体が埋め込まれたスリットが設けられ、隣り合う上記積層構造の導電体５１〜５３が分離されている。そして、このスリット内には、例えばコンタクトプラグＬＩが、導電体５０上からＹ方向及びＺ方向に広がった板状に設けられている。言い換えると、１つのストリングユニットＳＵは、例えばＸ方向に隣り合うコンタクトプラグＬＩの間に設けられている。
尚、以上で説明したメモリセルアレイ１１の構造は、これに限定されない。例えば、上記説明においてセレクトゲート線ＳＧＳ及びＳＧＤは、それぞれ１層の導電体５１及び５３により構成されているが、セレクトゲート線ＳＧＳ及びＳＧＤは、複数層の導電体により構成されていても良い。また、上記説明において１つの半導体ピラーＭＨが通過する導電体５２の個数は、これに限定されない。例えば、１つの半導体ピラーＭＨが通過する導電体５２の個数を９個以上にすることで、１つのＮＡＮＤストリングＮＳに含まれたメモリセルトランジスタＭＴの個数を９個以上にすることが出来る。
次に、メモリセルアレイ１１及びロウデコーダモジュール１３の領域ＨＲ１及びＨＲ２における詳細な構造について説明する。領域ＨＲ１は、ストリングユニットＳＵ毎に設けられた導電体５１〜５３とロウデコーダモジュール１３Ａとの間の配線を接続するための領域であり、領域ＨＲ２は、ストリングユニットＳＵ毎に設けられた導電体５１〜５３とロウデコーダモジュール１３Ｂとの間の配線を接続するための領域である。
図８に示すように、選択ゲート線ＳＧＳに対応する導電体５１、ワード線ＷＬ０〜ＷＬ７に対応する導電体５２、及び選択ゲート線ＳＧＤに対応する導電体５３は、Ｙ方向の一端が領域ＣＲから領域ＨＲ１に向かう方向に引き出され、ワード線ＷＬ６及びＷＬ７に対応する導電体５２は、Ｙ方向の他端が領域ＣＲから領域ＨＲ２に向かう方向に引き出されている。言い換えると、領域ＨＲ１において導電体５１及び５２は、上層の導電体５２及び５３と重ならない配線引き出し部を有し、領域ＨＲ２において導電体５２は、上層の導電体５２及び５３と重ならない配線引き出し部を有している。つまり、領域ＨＲ１における導電体５１〜５３の端部と、領域ＨＲ２における導電体５２及び５３の端部はそれぞれ、例えば階段状に設けられている。そして、領域ＨＲ１におけるワード線ＷＬ０〜ＷＬ７の配線引き出し部と、領域ＨＲ２におけるワード線ＷＬ６及びＷＬ７の配線引き出し部とには、それぞれ導電性のビアコンタクトＶＣが設けられる。
メモリセルアレイ１１及びロウデコーダモジュール１３の領域ＨＲ１及びＨＲ２における断面構造の一例が、図１０に示されている。図１０は、図８のＹ方向に沿ったストリングユニットＳＵの断面図であり、領域ＨＲ１及びＨＲ２におけるビアコンタクトＶＣの断面と、領域ＣＲおける半導体ピラーＭＨの断面とを含んでいる。尚、図１０では、ワード線ＷＬ０及びＷＬ７に関連する構成要素の詳細を示し、他のワード線ＷＬ等に対応する配線が省略して示されている。また、半導体ピラーＭＨの詳細な断面構造は、図９を用いて説明した半導体ピラーＭＨの構造と同様のため、省略して示されている。
図１０に示すように、半導体記憶装置１０の基板上には、ロウデコーダモジュール１３Ａ及び１３Ｂが設けられている。具体的には、半導体記憶装置１０の基板上には、Ｐ型ウェル領域６０が設けられ、Ｐ型ウェル領域６０の表面内には、複数のｎ＋不純物拡散領域６１及び６２が形成されている。１組の拡散領域６１及び６２間、且つＰ型ウェル領域６０上には、図示せぬゲート絶縁膜を介して導電体６３が設けられている。この１組の拡散領域６１及び６２並びに導電体６３が、図６に示されたトランジスタＴＲに対応している。つまり、拡散領域６１及び６２並びに導電体６３は、それぞれトランジスタＴＲのソース、ドレイン、及びゲートに対応している。
領域ＨＲ１及びＨＲ２において、上層の導電体５２及び５３と重ならない各導電体５２の配線引き出し部の上方には、それぞれ導電体６４が設けられている。具体的には、例えば導電体６４は、導電体５３が設けられた配線層と、導電体５４が設けられた配線層との間の配線層に設けられている。尚、導電体６４が設けられる配線層はこれに限定されず、例えば導電体５４と同じ配線層や導電体５４より上層の配線層に設けられても良い。
領域ＨＲ１においてワード線ＷＬ０に対応する導電体５２の配線引き出し部は、導電性のビアコンタクトＨＵを介して導電体６４Ａに接続されている。導電体６４Ａは、ビアコンタクトＶＣを介して拡散領域６１Ａに接続されている。ビアコンタクトＶＣと、導電体５０〜５３との間は、絶縁膜６５によって絶縁されている。尚、以下の説明において、各ビアコンタクトＶＣと、導電体５０〜５３との間は、絶縁膜６５によって絶縁されているものとする。
同様に、領域ＨＲ１においてワード線ＷＬ７に対応する導電体５２の配線引き出し部は、ビアコンタクトＨＵを介して導電体６４Ｂに接続されている。導電体６４Ｂは、ビアコンタクトＶＣを介して拡散領域６１Ｂに接続されている。領域ＨＲ２においてワード線ＷＬ７に対応する導電体５２の配線引き出し部は、ビアコンタクトＨＵを介して導電体６４Ｃに接続されている。導電体６４Ｃは、ビアコンタクトＶＣを介して拡散領域６１Ｃに接続されている。
つまり、ワード線ＷＬ７に対応する導電体５２において、Ｙ方向の一端は、ビアコンタクトＶＣ及びＨＵ並びに導電体６４Ｂを介してトランジスタＴＲ９のソースに接続され、Ｙ方向の他端は、ビアコンタクトＶＣ及びＨＵ並びに導電体６４Ｃを介してトランジスタＴＲ１５のソースに接続されている。これに対して、ワード線ＷＬ０に対応する導電体５２において、Ｙ方向の一端は、ビアコンタクトＶＣ及びＨＵ並びに導電体６４Ａを介してトランジスタＴＲ２のソースに接続され、Ｙ方向の他端は、半導体基板上のトランジスタＴＲに接続されない。すなわち、ワード線ＷＬ０に対応する導電体５２におけるＹ方向の他端には、例えば対応するビアコンタクトＶＣ及びＨＵ並びに導電体６４が設けられず、当該他端が層間絶縁膜に覆われた状態となっている、
以上のように、第１グループのワード線ＷＬに対応する導電体５２は、領域ＨＲ１においてソース線ＳＬより下層に設けられたロウデコーダモジュール１３に接続され、第２グループのワード線ＷＬに対応する導電体５２は、領域ＨＲ１及びＨＲ２においてそれぞれソース線ＳＬより下層に設けられたロウデコーダモジュール１３に接続される。
尚、以上の説明では、各導電体５２が電気的に接続されるビアコンタクトＶＣが、当該導電体５２を通過する場合を例に挙げたが、これに限定されない。例えば、各導電体５２に対応するビアコンタクトＶＣは、異なる配線層の導電体５２から導電体５０を通過して、対応する拡散領域６１に接続されるようにしても良い。
また、以上の説明では、ビアコンタクトＢＬＣ、ＶＣ、及びＨＵが、１段のピラーにより形成されている場合を例に説明したが、これに限定されない。例えば、これらのビアコンタクトは、２段以上のピラーを連結して形成されていても良い。また、このように２段以上のピラーを連結する場合に、異なる導電体を介していても良い。
また、以上で説明した領域ＨＲ１及びＨＲ２では、例えば同一のストリングユニットＳＵ且つ同一のワード線ＷＬに対応する導電体５２が、導電体６４又は導電体６４に接続された他の導電体を介してショートされていても良い。
［１−２］動作
［１−２−１］読み出し動作
次に、半導体記憶装置１０の読み出し動作について説明する。第１実施形態に係る半導体記憶装置１０の読み出し動作では、第１グループ（片側駆動）のワード線ＷＬを選択した場合における読み出し動作の時間と、第２グループ（両側駆動）のワード線ＷＬを選択した場合における読み出し動作の時間とが異なっている。以下では、第１グループのワード線ＷＬを選択した読み出し動作のことを第１読み出し動作と呼び、第２グループのワード線ＷＬを選択した読み出し動作のことを第２読み出し動作と呼ぶ。
まず、図１１を用いて半導体記憶装置１０における第１読み出し動作について説明する。図１１には、ＭＬＣ方式でデータが記憶されたメモリセルからUpperビットデータを読み出す場合の波形の一例が示され、第１グループの選択ワード線ＷＬsel（Ｇｒ.１）及び非選択ワード線ＷＬuselに印加される電圧と制御信号ＳＴＢの波形とが示されている。
図１１に示すように、時刻ｔ０以前の初期状態において、ロウデコーダモジュール１３は、第１グループの選択ワード線ＷＬselと非選択ワード線ＷＬuselとに、電圧Ｖssを印加している。
時刻ｔ０において、第１グループの非選択ワード線ＷＬusel（Ｇｒ.１）には、ロウデコーダモジュール１３Ａによって片側から読み出しパス電圧Ｖreadが印加され、第２グループの非選択ワード線ＷＬusel（Ｇｒ.２）には、ロウデコーダモジュール１３Ａ及び１３Ｂによって両側から読み出しパス電圧Ｖreadが印加される。このとき非選択ワード線ＷＬuselは、第１グループの非選択ワード線ＷＬusel（Ｇｒ.１）よりも、第２グループの非選択ワード線ＷＬusel（Ｇｒ.２）の方が早く電圧Ｖreadまで上昇する。
時刻ｔ１において、第１グループの選択ワード線ＷＬsel（Ｇｒ.１）には、ロウデコーダモジュール１３Ａによって片側から読み出し電圧ＡＲが印加される。ここで、第１グループの選択ワード線ＷＬsel（Ｇｒ.１）が、電圧Ｖssから読み出し電圧ＡＲまで上昇する時間のことを時間Ｔ１とする。そしてシーケンサ１７は、選択ワード線ＷＬsel（Ｇｒ.１）の電圧が読み出し電圧ＡＲとなっている間に、制御信号ＳＴＢをアサートする。すると各センスアンプユニットＳＡＵは、制御信号ＳＴＢがアサートされたタイミングで、対応するビット線ＢＬの電圧から読み出しデータを判定し、このデータを内部のいずれかのラッチ回路に保持する。
時刻ｔ２において、第１グループの選択ワード線ＷＬsel（Ｇｒ.１）には、ロウデコーダモジュール１３Ａによって片側から読み出し電圧ＣＲが印加される。そしてシーケンサ１７は、選択ワード線ＷＬsel（Ｇｒ.１）の電圧が読み出し電圧ＣＲとなっている間に、制御信号ＳＴＢをアサートする。すると各センスアンプユニットＳＡＵは、制御信号ＳＴＢがアサートされたタイミングで、対応するビット線ＢＬの電圧から読み出しデータを判定し、このデータを内部のいずれかのラッチ回路に保持する。
時刻ｔ３において、ロウデコーダモジュール１３Ａ及び１３Ｂは、各ワード線ＷＬに電圧Ｖssを印加する。このとき非選択ワード線ＷＬuselは、第１グループの非選択ワード線ＷＬusel（Ｇｒ.１）よりも、第２グループの非選択ワード線ＷＬusel（Ｇｒ.２）の方が早く、電圧Ｖssまで下降する。また、センスアンプユニットＳＡＵは、内部に保持されている電圧ＡＲにおける読み出しデータと、電圧ＣＲにおける読み出しデータとに基づいてUpperビットデータを演算する。そして、このUpperビットデータが、ラッチ回路ＸＤＬを介して外部のコントローラに転送される。
以上の説明が第１読み出し動作に対応している。この第１読み出し動作が実行されている時間のことを時間ｔＲ１とし、以下の説明に用いる。
次に、図１２を用いて、半導体記憶装置１０における第２読み出し動作について、第１読み出し動作と異なる点を説明する。図１２には、ＭＬＣ方式でデータが記憶されたメモリセルからUpperビットデータを読み出す場合の波形の一例が示され、第２グループの選択ワード線ＷＬsel（Ｇｒ.２）及び非選択ワード線ＷＬuselに印加される電圧と制御信号ＳＴＢの波形とが示されている。図１２に示すように、第２読み出し動作は、図１１を用いて説明した第１読み出し動作に対して、各時刻の動作タイミングが早くなっている。
具体的には、時刻ｔ１において、第１グループの選択ワード線ＷＬsel（Ｇｒ.２）には、ロウデコーダモジュール１３Ａ及び１３Ｂによって両側から読み出し電圧ＡＲが印加される。このとき、第２グループの選択ワード線ＷＬsel（Ｇｒ.１）が電圧Ｖssから読み出し電圧ＡＲまで上昇する時間Ｔ２が、第１読み出し動作における時間Ｔ１よりも短くなる。これに伴いシーケンサ１７は、第１読み出し動作よりも早いタイミングで制御信号ＳＴＢをアサートし、続く時刻ｔ２の動作に移行する。そして、時刻ｔ２における動作タイミングも、時刻ｔ１における動作タイミングと同様に、第１読み出し動作よりも早くなっている。つまり、第２読み出し動作が実行される時間ｔＲ２は、第１読み出し動作が実行される時間ｔＲ１よりも短くなる。
尚、以上の説明において、２ビットデータを記憶するメモリセルのUpperページデータを読み出す場合を例に挙げたが、これに限定されない。例えば、Lowerページデータを読み出す場合においても同様に、第２読み出し動作の実行時間が第１読み出し動作の実行時間よりも短くなる。
［１−２−２］書き込み動作
次に、半導体記憶装置１０の書き込み動作について説明する。書き込み動作ではシーケンサ１７が、プログラム動作とベリファイ読み出し動作との組み合わせであるプログラムループを、プログラム電圧Ｖpgmをインクリメントして繰り返し実行する。
プログラム動作は、選択ワード線ＷＬselにプログラム電圧Ｖpgmを印加して、書き込み対象のメモリセルトランジスタＭＴの閾値電圧を上昇させる動作である。書き込み禁止のメモリセルトランジスタＭＴは、プログラム電圧印加時のセルフブースト技術等によって、閾値電圧の変動が抑制される。
ベリファイ読み出し動作は、メモリセルトランジスタＭＴの閾値電圧が所望の閾値電圧に達したかどうかを判定する読み出し動作である。ベリファイ読み出し動作は、［１−２−１］で説明した第１及び第２読み出し動作を適用することが可能であり、選択ワード線ＷＬselが第２グループの場合のベリファイ時間を、選択ワード線ＷＬが第１グループの場合のベリファイ時間よりも短くすることが出来る。
以下に、半導体記憶装置１０のプログラム動作の詳細について説明する。第１実施形態に係る半導体記憶装置１０のプログラム動作では、読み出し動作と同様に、第１グループ（片側駆動）のワード線ＷＬを選択した場合におけるプログラム動作の時間と、第２グループ（両側駆動）のワード線ＷＬを選択した場合におけるプログラム動作の時間とが異なっている。以下では、第１グループのワード線ＷＬを選択したプログラム動作のことを第１プログラム動作と呼び、第２グループのワード線ＷＬを選択したプログラム動作のことを第２プログラム動作と呼ぶ。
まず、図１３を用いて半導体記憶装置１０における第１プログラム動作について説明する。図１３には、プログラム動作時の選択及び非選択のセレクトゲート線ＳＧＤsel及びＳＧＤusel、第１グループの選択ワード線ＷＬsel（Ｇｒ.１）、非選択ワード線ＷＬusel、及び書き込み対象及び書き込み禁止のビット線ＢＬprog及びＢＬinhの波形の一例が示されている。
図１３に示すように、時刻ｔ０以前の初期状態において、ロウデコーダモジュール１３はセレクトゲート線ＳＧＤ及びワード線ＷＬに電圧Ｖssを印加し、センスアンプモジュール１２はビット線ＢＬに電圧Ｖssを印加している。
時刻ｔ０において、ロウデコーダモジュール１３Ａは、セレクトゲート線ＳＧＤ_sel及びＳＧＤ_uselに電圧Ｖsgdhを印加し、センスアンプモジュール１２は、ビット線ＢＬinhに電圧Ｖddを印加する。電圧Ｖsgdhは、選択トランジスタＳＴ１の閾値電圧よりも高い電圧である。セレクトゲート線ＳＧＤ_sel及びＳＧＤ_uselに電圧Ｖsgdhが印加されると、対応する選択トランジスタＳＴ１がオン状態になり、各ビット線ＢＬと対応するＮＡＮＤストリングＮＳとの間に電流経路が形成される。そしてビット線ＢＬinhに電圧Ｖddが印加されることにより、ビット線ＢＬinhに対応するＮＡＮＤストリングＮＳのチャネル電位が上昇する。
時刻ｔ１において、ロウデコーダモジュール１３Ａは、セレクトゲート線ＳＧＤsel及びＳＧＤuselに電圧Ｖssを印加する。セレクトゲート線ＳＧＤsel及びＳＧＤuselに電圧Ｖssが印加されると、選択トランジスタＳＴ１がオフ状態になり、対応するＮＡＮＤストリングＮＳのチャネルがフローティング状態になる。このとき、書き込み禁止のビット線ＢＬinhに対応するＮＡＮＤストリングのチャネル電位は、時刻ｔ０及びｔ１間に印加された電圧により上昇した状態を保っている。つまり、ビット線ＢＬinhに対応するＮＡＮＤストリングＮＳのチャネル電位は、ビット線ＢＬprogに対応するＮＡＮＤストリングＮＳのチャネル電位よりも高くなっている。
時刻ｔ２において、ロウデコーダモジュール１３Ａは、セレクトゲート線ＳＧＤselに電圧Ｖsgdを印加する。電圧Ｖsgdは、選択トランジスタＳＴ１の閾値電圧よりも高く、電圧Ｖsgdhよりも低い電圧である。第１グループの選択及び非選択ワード線ＷＬsel及びＷＬusel（Ｇｒ.１）には、ロウデコーダモジュール１３Ａ及び１３Ｂによって両側から書き込みパス電圧Ｖpassが印加され、第２グループの非選択ワード線ＷＬusel（Ｇｒ.２）には、ロウデコーダモジュール１３Ａによって片側から電圧Ｖpassが印加される。書き込みパス電圧Ｖpassは、電圧Ｖsgdよりも高い電圧である。このとき、第１グループの非選択ワード線ＷＬusel（Ｇｒ.１）よりも、第２グループの非選択ワード線ＷＬusel（Ｇｒ.２）の方が早く、電圧Ｖpassまで上昇する。セレクトゲート線ＳＧＤselに電圧Ｖsgdが印加され、且つビット線ＢＬinhに電圧Ｖddが印加されると、選択トランジスタＳＴ１がオフ状態になり、対応するＮＡＮＤストリングＮＳのチャネルがフローティング状態になる。そして、ワード線ＷＬsel及びＷＬuselに電圧Ｖpassが印加されると、フローティング状態になっているＮＡＮＤストリングＮＳのチャネル電位が、ワード線ＷＬとのカップリングにより上昇する（セルフブースト技術）。一方で、ビット線ＢＬprogに対応するＮＡＮＤストリングのチャネル電位は、センスアンプモジュール１２により印加されている電圧Ｖssを維持する。
時刻ｔ３において、第１グループの選択ワード線ＷＬsel（Ｇｒ.１）には、ロウデコーダモジュール１３Ａによって片側からプログラム電圧Ｖpgmが印加される。ここで、第１グループの選択ワード線ＷＬsel（Ｇｒ.１）が、電圧Ｖssから読み出し電圧ＡＲまで上昇する時間のことを時間Ｔ３とする。ワード線ＷＬselに電圧Ｖpgmが印加されると、ワード線ＷＬselと、ビット線ＢＬprogに対応するＮＡＮＤストリングＮＳのチャネルとの電位差により、書き込み対象のメモリセルの電荷蓄積層に電子が注入され、メモリセルの閾値電圧が上昇する。一方で、ワード線ＷＬselと、ビット線ＢＬinhに対応するＮＡＮＤストリングＮＳのチャネルとの電位差は、セルフブーストにより小さくなっているため、書き込み禁止のメモリセルにおける閾値電圧の変動は抑制される。
時刻ｔ４において、ロウデコーダモジュール１３Ａは、選択ワード線ＷＬselに印加している電圧をＶpassまで下降させる。
時刻ｔ５において、ロウデコーダモジュール１３Ａ及び１３Ｂは、選択ワード線ＷＬsel及び非選択ワード線ＷＬuselに印加している電圧をＶssまで下降させ、センスアンプモジュール１２はビット線ＢＬinhに印加している電圧をＶssまで下降させる。このとき、第１グループの非選択ワード線ＷＬusel（Ｇｒ.１）よりも、第２グループの非選択ワード線ＷＬusel（Ｇｒ.２）の方が早く、電圧Ｖssまで下降する。すると、フローティング状態になっているＮＡＮＤストリングＮＳのチャネル電位が、ワード線ＷＬの電圧の下降に伴い下降する。
時刻ｔ６において、ロウデコーダモジュール１３Ａは、セレクトゲート線ＳＧＤselに印加している電圧をＶssまで下降させる。すると、セレクトゲート線ＳＧＤselに対応する選択トランジスタＳＴ１がオフ状態になり、初期状態に戻る。そしてシーケンサ１７は、第１プログラム動作を終了して、例えばベリファイ動作に移行する。この第１プログラム動作が実行されている時間のことを時間ｔＰ１とし、以下の説明に用いる。
次に、図１４を用いて、半導体記憶装置１０における第２プログラム動作について、第１プログラム動作と異なる点について説明する。図１４には、プログラム動作時の選択及び非選択のセレクトゲート線ＳＧＤsel及びＳＧＤusel、第２グループの選択ワード線ＷＬsel（Ｇｒ.２）、非選択ワード線ＷＬusel、及び書き込み対象及び書き込み禁止のビット線ＢＬprog及びＢＬinhの波形の一例が示されている。図１４に示すように、第２プログラム動作は、図１３を用いて説明した第１プログラム動作に対して、各時刻における動作タイミングが早くなっている。
具体的には、時刻ｔ２において、第１グループの選択ワード線ＷＬsel（Ｇｒ.２）には、ロウデコーダモジュール１３Ａ及び１３Ｂによって両側から読み出し電圧ＡＲが印加される。このとき、第２グループの選択ワード線ＷＬsel（Ｇｒ.２）が電圧Ｖssからプログラム電圧Ｖpgmまで上昇する時間Ｔ４が、第１プログラム動作における時間Ｔ３よりも短くなる。これに伴いシーケンサ１７は、第１読み出し動作よりも早いタイミングで、続く時刻ｔ４の動作に移行する。つまり、第２プログラム動作が実行される時間ｔＰ２は、第１プログラム動作が実行される時間ｔＰ１よりも短くなる。
［１−３］第１実施形態の効果
以上で説明した第１実施形態に係る半導体記憶装置１０によれば、読み出し動作及び書き込み動作を高速化することが出来る。以下に、本効果の詳細について説明する。
メモリセルが三次元に積層された半導体記憶装置では、例えばメモリセルが図９に示すような半導体ピラーＭＨにより形成される。このような半導体ピラーＭＨは、例えば高アスペクト比のエッチングを実行することによって形成されるため、メモリピラーＭＨの径が層毎に異なることがある。半導体ピラーＭＨの径が変化すると、半導体ピラーＭＨとワード線ＷＬとして機能する導電体５２とが接触する面積と、ワード線ＷＬとして機能する導電体５２自体の面積とが変化するため、半導体ピラーＭＨの径に応じてメモリセルの特性が変化する。
例えば、半導体ピラーＭＨの径が図９に示すような上層から下層にかけて細くなる形状の場合、ワード線ＷＬ及び半導体ピラーＭＨ間のカップリング容量が、半導体ピラーＭＨの下層に対応するワード線ＷＬよりも半導体ピラーＭＨの上層に対応するワード線ＷＬの方が大きくなる。さらに半導体ピラーＭＨが上層においてその径が大きいため、上層のワード線ＷＬの抵抗値が下層のワード線ＷＬの抵抗値より高くなる。このため、上層のワード線ＷＬにおけるＲＣ遅延が、下層のワード線ＷＬにおけるＲＣ遅延よりも大きくなる。このようなＲＣ遅延を抑制する方法としては、ワード線ＷＬの両側から駆動する方法や、ワード線ＷＬとして機能する導電体の幅を広げる方法が考えられる。
しかし、全てのワード線ＷＬを両側駆動にする場合、ワード線ＷＬとして機能する配線層を引き出すための領域が大きくなるため、半導体記憶装置の回路面積が大きくなってしまう。また、ワード線ＷＬとして機能する導電体の幅を大きくする場合も同様に、半導体記憶装置の回路面積が大きくなってしまう。
そこで、第１実施形態に係る半導体記憶装置１０は、片側駆動のワード線ＷＬと、両側駆動のワード線ＷＬとを備えている。具体的には、第１実施形態に係る半導体記憶装置１０は、ワード線ＷＬとして機能する導電体５２の一端から電圧を印加するロウデコーダモジュール１３Ａと、他端から電圧を印加するロウデコーダモジュール１３Ｂとを備えている。例えば、下層のワード線ＷＬ０〜ＷＬ５が、ロウデコーダモジュール１３Ａによって片側から駆動され、上層のワード線ＷＬ６及びＷＬ７が、ロウデコーダモジュール１３Ａ及び１３Ｂによって両側から駆動される。
このように、第１実施形態に係る半導体記憶装置１０は、片側駆動にした場合のＲＣ遅延が比較的小さい下層のワード線ＷＬを、ロウデコーダモジュール１３Ａによって片側から駆動し、片側駆動にした場合のＲＣ遅延が比較的大きい上層のワード線ＷＬを、ロウデコーダモジュール１３Ａ及び１３Ｂによって両側から駆動する。
これにより、半導体記憶装置１０は、全てのワード線ＷＬを両側駆動にする場合と比較して、ワード線ＷＬを両側駆動にするための配線引き出し領域を抑制することが出来るため、半導体記憶装置１０の回路面積の増大を抑制することが出来る。さらに、第１実施形態に係る半導体記憶装置１０は、上層のワード線ＷＬを選択した動作を高速化することが出来るため、読み出し動作及び書き込み動作を高速化することが出来る。
また、第１実施形態に係る半導体記憶装置１０では、両側駆動のワード線ＷＬにおけるＲＣ遅延が、片側駆動のワード線ＷＬにおけるＲＣ遅延よりも小さい。この場合、読み出し動作及び書き込み動作において、選択ワードＷＬの電圧が所望の読み出し電圧及びプログラム電圧に到達するまでの時間が、片側駆動のワード線ＷＬよりも、両側駆動のワード線ＷＬの方が短くなる。
そこで、第１実施形態に係る半導体記憶装置では、さらに両側駆動のワード線ＷＬを選択した場合の動作タイミングを、片側駆動のワード線ＷＬを選択した場合の動作タイミングよりも早くする。具体的には、例えば読み出し動作において、ロウデコーダモジュール１３が読み出し電圧を印加してからシーケンサ１７が制御信号ＳＴＢをアサートするまでの期間や、書き込み動作において、ロウデコーダモジュール１３がプログラム電圧を印加する期間等を、選択したワード線ＷＬに応じて短くする。
これにより、第１実施形態に係る半導体記憶装置１０は、両側駆動のワード線ＷＬを選択した読み出し動作及び書き込み動作を、ＲＣ遅延が比較的小さい下層のワード線ＷＬを選択した読み出し動作及び書き込み動作よりも高速化することが出来る。従って、第１実施形態に係る半導体記憶装置１０は、読み出し動作及び書き込み動作の時間をさらに短縮することが出来る。
尚、以上の説明では、半導体ピラーＭＨが、上層から下層にかけて細くなる形状である場合を例に説明したが、これに限定されない。例えば、半導体ピラーＭＨは、中層が膨らんだような形状になることがある。また、メモリセルが三次元に積層された半導体記憶装置１０では、半導体ピラーＭＨが縦に連結された構造とされることもある。このような場合においても半導体記憶装置１０は、片側駆動とした場合のＲＣ遅延が大きくなるワード線ＷＬを選択的に両側駆動にすることによって、回路面積の増大を抑制しつつ、動作速度を向上することが出来る。
尚、以上で説明した半導体記憶装置１０において、ワード線ＷＬが６４層積層された場合における読み出し時間と選択ワード線ＷＬとの関係が図１５に示されている。図１５に示す横軸は、選択したワード線ＷＬが対応する層の番号を示し、図１５に示す縦軸は、当該ワード線ＷＬを選択した場合の最適な読み出し時間（ｔＲ）を示している。
図１５に示すように、メモリセルが三次元に積層された半導体記憶装置では、６４層のうちの上層側１／３以内のワード線ＷＬを選択した場合に、読み出し時間が遅くなる傾向が強くなる。従って半導体記憶装置１０は、積層されたワード線ＷＬのうち上層側１／３以内のワード線ＷＬを両側駆動にすることが好ましい。この場合に半導体記憶装置１０は、両側駆動により動作速度が向上する効果と、回路面積の増加とのバランスが特に優れている。
［２］第２実施形態
次に、第２実施形態に係る半導体記憶装置１０について説明する。第２実施形態に係る半導体記憶装置１０は、第１実施形態で説明した第２読み出し動作及び第２プログラム動作において、片側駆動の非選択ワード線ＷＬuselに対応する信号線ＣＧと、両側駆動の非選択ワード線ＷＬuselに対応する信号線ＣＧとで、Ramp Rateを変更するものである。
［２−１］動作
［２−１−１］読み出し動作
まず、図１６を用いて第２実施形態に係る半導体記憶装置１０の読み出し動作について説明する。図１６は、第２実施形態における第２読み出し動作のタイミングチャートであり、ワード線ＷＬ及び対応する信号線ＣＧの波形が示されている。図１６に示す時刻ｔ０〜ｔ３における動作は、図１２を用いて説明した時刻ｔ０〜ｔ３における動作にそれぞれ対応している。
尚、以下の説明に用いるタイミングチャートは、第１グループ（片側駆動）のワード線ＷＬ及び信号線ＣＧに対応する波形を破線で示し、第２グループ（両側駆動）のワード線ＷＬ及び信号線ＣＧに対応する波形を実線で示している。また、以下の説明において、選択ワード線ＷＬselに対応する信号線ＣＧのことを選択信号線ＣＧselと呼び、非選択ワード線ＷＬuselに対応する信号線のことを非選択信号線ＣＧuselと呼ぶ。また、以下では、説明を簡便にするため、トランジスタＴＲを介して信号線ＣＧからワード線ＷＬに電圧が供給される場合に、トランジスタＴＲによる電圧降下が生じない場合を例に説明する。
図１６に示すように選択信号線ＣＧselの波形は、選択ワード線ＷＬselの波形と同様である。一方で、非選択信号線ＣＧselの波形は、第１グループの非選択信号線ＣＧuselと第２グループの非選択信号線ＣＧuselとで異なっている。
具体的には、時刻ｔ０において非選択信号線ＣＧuselには、読み出しパス電圧Ｖreadが印加される。このときチャージポンプ４０は、第２グループの非選択信号線ＣＧuselに対応するＣＧドライバ４１に電圧を供給するRamp Rateを、第１グループの非選択信号線ＣＧuselに対応するＣＧドライバ４１に電圧を供給するRamp Rateよりも低くする。つまり、第２グループの非選択信号線ＣＧuselは、第１グループの非選択信号線ＣＧuselよりも遅いタイミングで電圧Ｖreadに到達する。そして、これに対応する第１及び第２グループの非選択ワード線ＷＬuselの波形は、例えば図１２に示す第１グループの非選択ワード線ＷＬuselの波形と同様になる。その他の動作は、第１実施形態で図１２を用いて説明した第２読み出し動作と同様のため、説明を省略する。
［２−１−２］書き込み動作
次に、図１７を用いて第２実施形態に係る半導体記憶装置１０の書き込み動作について説明する。図１７は、第２実施形態における第２プログラム動作のタイミングチャートであり、セレクトゲート線ＳＧＤ、ワード線ＷＬ、及び信号線ＣＧの波形が示されている。図１７に示す第２読み出し動作の時刻ｔ０〜ｔ６における動作は、図１４を用いて説明した第２プログラム動作の時刻ｔ０〜ｔ６における動作にそれぞれ対応している。
図１７に示すように選択信号線ＣＧselの波形は、選択ワード線ＷＬselの波形と同様である。一方で、非選択信号線ＣＧselの波形は、第１グループの非選択信号線ＣＧuselと第２グループの非選択信号線ＣＧuselとで異なっている。
具体的には、時刻ｔ２において非選択信号線ＣＧuselには、書き込みパス電圧Ｖpassが印加される。このときチャージポンプ４０は、第２グループの非選択信号線ＣＧuselに対応するＣＧドライバ４１に電圧を供給するRamp Rateを、第１グループの非選択信号線ＣＧuselに対応するＣＧドライバ４１に電圧を供給するRamp Rateよりも低くする。つまり、第２グループの非選択信号線ＣＧuselは、第１グループの非選択信号線ＣＧuselよりも遅いタイミングで電圧Ｖpassに到達する。そして、これに対応する第１及び第２グループの非選択ワード線ＷＬuselの波形は、例えば図１４に示す第１グループの非選択ワード線ＷＬuselの波形と同様になる。
時刻ｔ２における第２グループの選択信号線ＣＧselの動作は、第２グループの非選択信号線ＣＧuselの動作と同様にされる。つまり、第２グループの選択信号線ＣＧselは、第１グループの非選択信号線ＣＧuselよりも遅いタイミングで電圧Ｖpassに到達する。そして、時刻ｔ３における第２グループの選択信号線ＣＧselに印加する電圧のRamp Rateが、第１実施形態で説明した第２書き込み動作のRamp Rateよりも低くされる。その結果、第２実施形態において選択ワード線ＷＬselの電圧がＶpassからＶpgmに上昇する時間は、第１実施形態において選択ワード線ＷＬselの電圧がＶpassからＶpgmに到達する時間よりも長くなる。その他の動作は、第１実施形態で図１４を用いて説明した第２プログラム動作と同様のため、説明を省略する。
［２−２］第２実施形態の効果
以上で説明した第２実施形態に係る半導体記憶装置１０に依れば、メモリセルが記憶するデータの信頼性を向上することが出来る。以下に、本効果の詳細について説明する。
半導体記憶装置１０において両側駆動のワード線ＷＬは、片側駆動のワード線ＷＬよりも早く所定の電圧に到達する。つまり、ロウデコーダモジュール１３が片側駆動のワード線ＷＬと両側駆動のワード線ＷＬとに同じ期間だけ所定の電圧を印加した場合でも、実質的に所定の電圧が印加されている時間が、片側駆動のワード線ＷＬよりも両側駆動のワード線ＷＬの方が長くなる。
具体的には、読み出し動作において、例えば両側駆動の非選択ワード線ＷＬuselに読み出しパス電圧Ｖreadが実質的に印加されている時間が、片側駆動の非選択ワード線ＷＬuselに読み出しパス電圧Ｖreadが実質的に印加されている時間よりも長くなる。この場合、両側駆動の非選択ワード線ＷＬuselの方が、片側駆動の非選択ワード線ＷＬuselよりもリードディスターブの影響が大きくなる可能性がある。
また、書き込み動作において、例えば両側駆動の非選択ワード線ＷＬuselに書き込みパス電圧Ｖpassが実質的に印加されている時間が、片側駆動の非選択ワード線ＷＬuselに書き込みパス電圧Ｖpassが実質的に印加されている時間よりも長くなる。この場合、両側駆動の非選択ワード線ＷＬuselの方が、片側駆動の非選択ワード線ＷＬuselよりもチャネルブーストの効果が低減してしまう可能性がある。
そこで、第２実施形態に係る半導体記憶装置１０は、両側駆動の非選択ワード線ＷＬuselに対応する信号線ＣＧと、片側駆動の非選択ワード線ＷＬuselに対応する信号線ＣＧとで、Ramp Rateを変更する。具体的には、チャージポンプ４０が、両側駆動の非選択ワード線ＷＬuselに対応するＣＧドライバ４１に供給する電圧のRamp Rateを、片側駆動の非選択ワード線ＷＬuselに対応するＣＧドライバ４１に供給する電圧のRamp Rateよりも低くする。
つまり、第２実施形態に係る半導体記憶装置１０は、両側駆動の非選択ワード線ＷＬuselが所望の電圧に到達するタイミングを遅らせることが出来る。また、第２実施形態に係る半導体記憶装置１０では、チャージポンプ４０のRamp Rateを調整することによって、両側駆動の非選択ワード線ＷＬが所望の電圧に到達するタイミングと、片側駆動の非選択ワード線が所望の電圧に到達するタイミングとを揃えることが出来る。
これにより、第２実施形態に係る半導体記憶装置１０は、読み出し動作において、両側駆動の非選択ワード線ＷＬuselに電圧Ｖreadが印加されている時間を短くすることが出来るため、リードディスターブの影響を抑制することが出来る。また、書き込み動作において、両側駆動の非選択ワード線ＷＬuselに電圧Ｖpassが印加されるタイミングを揃えることが出来るため、チャネルブースト効果の低下によるプログラムディスターブの影響を抑制することが出来る。従って、第２実施形態に係る半導体記憶装置１０は、メモリセルが記憶するデータの信頼性を向上することが出来る。
また、第２実施形態に係る半導体記憶装置１０の書き込み動作では、図１７に示すように両側駆動の選択ワード線ＷＬselにプログラム電圧Ｖpgmを印加する際のRamp Rateも低くすることも考えられる。この場合、両側駆動の選択ワード線ＷＬselは、プログラム電圧Ｖpgmが印加された際の電圧の急激な上昇が抑制される。
これにより、半導体記憶装置１０は、時刻ｔ２において非選択ワード線ＷＬuselに書き込みパス電圧Ｖpassが印加された後に、チャネルが十分にブーストする時間を設けることが出来る。つまり、十分にチャネルがブーストされた状態で選択ワード線ＷＬselがプログラム電圧Ｖpgmに到達することが出来るため、チャネルブースト不足によるプログラムディスターブを抑制することが出来る。従って第２実施形態に係る半導体記憶装置１０は、メモリセルが記憶するデータの信頼性を向上することが出来る。
尚、以上の説明において、読み出し動作における電圧Ｖread、並びに書き込み動作における電圧Ｖpass及びＶpgmを印加する場合のRamp Rateを変更する場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１０にこの中のいずれか１つの動作のみを適用しても良く、以上で説明した各動作は自由に組み合わせることが出来る。
［３］第３実施形態
次に、第３実施形態に係る半導体記憶装置１０について説明する。第３実施形態に係る半導体記憶装置１０は、第２実施形態で説明した第２読み出し動作及び第２プログラム動作を、電圧生成回路１９及びロウデコーダモジュール１３間に設けた抵抗素子によって実現するものである。
［３−１］構成
以下に、図１８を用いて第３実施形態に係る半導体記憶装置１０の構成について、第１実施形態と異なる点を説明する。図１８は、第３実施形態におけるロウデコーダモジュール１３の回路図であり、第１グループ（片側駆動）のワード線ＷＬ０と第２グループ（両側駆動）のワード線ＷＬ７とに関連する構成要素を抽出して示している。
図１８に示すように第３実施形態では、第１実施形態で図６を用いて説明したロウデコーダモジュール１３の回路構成に対して、第２グループの信号線ＣＧ（Ｇｒ.２）の途中に抵抗素子７０が設けられている点が異なっている。言い換えると、両側駆動のワード線ＷＬに対応する信号線ＣＧが、抵抗素子７０を介して電圧生成回路１９に接続されている。
具体的には、例えば抵抗素子７０の一端が、第２グループの信号線ＣＧ７（Ｇｒ.２）を介してロウデコーダＲＤＡ０のトランジスタＴＲ９とロウデコーダＲＤＢ０のトランジスタＴＲ１５とに接続され、抵抗素子７０の他端が電圧生成回路１９に接続されている。
抵抗素子７０としては、例えば半導体基板に形成された拡散領域を利用した拡散層抵抗が使用される。抵抗素子７０の構成はこれに限定されず、例えばPolySi抵抗、ＷＳｉ抵抗、配線抵抗等を用いても良い。第１グループの信号線ＣＧ（Ｇｒ.１）については、第１実施形態で図６を用いて説明した構成と同様のため、説明を省略する。
［３−２］第３実施形態の効果
以上のように第３実施形態に係る半導体記憶装置１０は、両側駆動のワード線ＷＬに対応する信号線ＣＧに対して抵抗素子７０を設けている。つまり、第２グループの信号線ＣＧの配線抵抗が、第１グループの信号線ＣＧの配線抵抗よりも大きくなっている。
例えば、ＣＧドライバ４１が信号線ＣＧに同じ電圧を印加したものと仮定すると、第２グループの信号線ＣＧ（Ｇｒ.２）の電圧上昇率は、第１グループの信号線ＣＧ（Ｇｒ.２）の電圧上昇率よりも小さくなる。
このように第３実施形態に係る半導体記憶装置１０は、第２実施形態のようにシーケンサ１７がチャージポンプ４０のRamp Rateを変更すること無く、第２実施形態と同様の動作を実行することが出来る。従って第３実施形態に係る半導体記憶装置１０は、第２実施形態と同様にメモリセルが記憶するデータの信頼性を向上することが出来、さらに第２実施形態よりもシーケンサ１７の制御を簡便にすることが出来る。
［４］第４実施形態
次に、第４実施形態に係る半導体記憶装置１０について説明する。第４実施形態に係る半導体記憶装置１０は、第１実施形態で説明した第２読み出し動作及び第２プログラム動作において、片側駆動の非選択ワード線ＷＬuselに電圧を供給するＣＧドライバ４１と、両側駆動の非選択ワード線ＷＬuselに電圧を供給するＣＧドライバ４１とで、イネーブルタイミングを変更したものである。
［４−１］動作
［４−１−１］読み出し動作
まず、図１９を用いて第４実施形態に係る半導体記憶装置１０の読み出し動作について説明する。図１９は、第４実施形態における第２読み出し動作のタイミングチャートであり、ワード線ＷＬ及び対応する信号線ＣＧの波形が示されている。図１９に示す時刻ｔ０〜ｔ３における動作は、図１２を用いて説明した時刻ｔ０〜ｔ３における動作にそれぞれ対応している。
図１９に示すように選択信号線ＣＧselの波形は、選択ワード線ＷＬselの波形と同様である。一方で、非選択信号線ＣＧuselの波形は、第１グループ（片側駆動）の非選択信号線ＣＧuselと第２グループ（両側駆動）の非選択信号線ＣＧuselとで異なっている。
具体的には、時刻ｔ０において第１グループの非選択信号線ＣＧuselに読み出しパス電圧Ｖreadが印加され、続く時刻ｔ０’において第２グループの非選択信号線ＣＧuselに読み出しパス電圧Ｖreadが印加される。つまりシーケンサ１７は、第１グループに対応するＣＧドライバ４１のイネーブルタイミングに対して、第２グループに対応するＣＧドライバ４１のイネーブルタイミングを遅らせている。
その結果、第２グループの非選択信号線ＣＧuselは、第１グループの非選択信号線ＣＧuselよりも遅いタイミングで電圧Ｖreadに到達する。そして、これに対応する第１グループの非選択ワード線ＷＬuselの波形は、例えば図１２に示す第１グループの非選択ワード線ＷＬuselの波形と同様になり、第２グループの非選択ワード線ＷＬuselの波形は、例えば図１２に示す第２グループの非選択ワード線ＷＬuselの波形が、時刻ｔ０と時刻ｔ０’との差分だけシフトしたものとなる。その他の動作は、第１実施形態で図１２を用いて説明した第２読み出し動作と同様のため、説明を省略する。
［４−１−２］書き込み動作
次に、図２０を用いて第４実施形態に係る半導体記憶装置１０の書き込み動作について、第１実施形態と異なる点を説明する。図２０は、第２実施形態における第２プログラム動作のタイミングチャートであり、セレクトゲート線ＳＧＤ、ワード線ＷＬ、及び信号線ＣＧの波形が示されている。
図１７に示すように選択信号線ＣＧselの波形は、選択ワード線ＷＬselの波形と同様である。一方で、非選択信号線ＣＧselの波形は、第１グループ（片側駆動）の非選択信号線ＣＧuselと第２グループ（両側駆動）の非選択信号線ＣＧuselとで異なっている。
具体的には、時刻ｔ２において第１グループの非選択信号線ＣＧuselに書き込みパス電圧Ｖpassが印加され、続く時刻ｔ２’において第２グループの非選択信号線ＣＧuselに書き込みパス電圧Ｖpassが印加される。つまりシーケンサ１７が、第１グループに対応するＣＧドライバ４１のイネーブルタイミングに対して、第２グループに対応するＣＧドライバ４１のイネーブルタイミングを遅らせている。
その結果、第２グループの非選択信号線ＣＧuselは、第１グループの非選択信号線ＣＧuselよりも遅いタイミングで電圧Ｖpassに到達する。そして、これに対応する第１グループの非選択ワード線ＷＬuselの波形は、例えば図１４に示す第１グループの非選択ワード線ＷＬuselの波形と同様になり、第２グループの非選択ワード線ＷＬuselの波形は、例えば図１４に示す第２グループの非選択ワード線ＷＬuselの波形が、時刻ｔ２と時刻ｔ２’との差分だけシフトしたものとなる。
時刻ｔ２における第２グループの選択信号線ＣＧselの動作は、第２グループの非選択信号線ＣＧuselの動作と同様にされる。つまり、第２グループの選択信号線ＣＧselは、第１グループの非選択信号線ＣＧuselよりも遅いタイミングで電圧Ｖpassに到達する。その他の動作は、第１実施形態で図１４を用いて説明した第２プログラム動作と同様のため、説明を省略する。
［４−２］第４実施形態の効果
以上のように第４実施形態に係る半導体記憶装置１０は、両側駆動のワード線ＷＬに対応する信号線ＣＧと、片側駆動のワード線ＷＬに対応する信号線ＣＧとで、動作タイミングを変更している。
その結果、第４実施形態に係る半導体記憶装置１０における各種動作では、第２グループのワード線ＷＬが所望の電圧に到達するタイミングを、第１グループのワード線ＷＬが所望の電圧に到達するタイミングに揃えることが出来る。
このように第４実施形態に係る半導体記憶装置１０は、第２実施形態と同様に、両側駆動のワード線ＷＬが所望の電圧に到達するタイミングを制御することが出来る。従って第４実施形態に係る半導体記憶装置１０は、第２実施形態と同様に、メモリセルが記憶するデータの信頼性を向上することが出来る。
また、第４実施形態に係る半導体記憶装置１０の書き込み動作では、両側駆動の選択ワード線ＷＬselにプログラム電圧Ｖpgmを印加する際の動作タイミングを、片側駆動の選択ワード線ＷＬselにプログラム電圧Ｖpgmを印加する際の動作タイミングよりも遅くすることも考えられる。この場合、例えば図２０を用いて説明した第２プログラム動作における時刻ｔ３の動作タイミングが、第１実施形態で図１３を用いて説明した第１プログラム動作における時刻ｔ３の動作タイミングよりも遅く設定される。
この場合に半導体記憶装置１０は、時刻ｔ２において非選択ワード線ＷＬuselに書き込みパス電圧Ｖpassが印加された後に、チャネルが十分にブーストする時間を設けることが出来る。つまり、十分にチャネルがブーストされた状態で選択ワード線ＷＬselにプログラム電圧Ｖpgmを印加することが出来るため、チャネルブースト不足によるプログラムディスターブを抑制することが出来る。従って第４実施形態に係る半導体記憶装置１０は、メモリセルが記憶するデータの信頼性を向上することが出来る。
尚、以上の説明において、読み出し動作における電圧Ｖread、並びに書き込み動作における電圧Ｖpass及びＶpgmを印加する場合の動作タイミングを変更する場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１０にこの中のいずれか１つの動作のみを適用しても良く、以上で説明した各動作は自由に組み合わせることが出来る。
［５］第５実施形態
次に、第５実施形態に係る半導体記憶装置１０について説明する。第５実施形態に係る半導体記憶装置１０は、第１実施形態で説明した第１及び第２読み出し動作において、所定の読み出し電圧を印加する前に、Kick電圧を印加するものである。
［５−１］動作
以下に、図２１及び図２２を用いて第５実施形態に係る半導体記憶装置１０の読み出し動作について説明する。図２１及び図２２は、それぞれ第５実施形態における第１及び第２読み出し動作のタイミングチャートであり、ワード線ＷＬの波形と制御信号ＳＴＢの波形とが示されている。図２１及び図２２に示す時刻ｔ０〜ｔ３における動作は、図１１及び図１２を用いて説明した時刻ｔ０〜ｔ３における動作にそれぞれ対応している。
図２１及び図２２に示すように、第５実施形態における第１及び第２読み出し動作は、第１実施形態で図１１及び図１２を用いてそれぞれ説明した第１及び第２読み出し動作に対して、読み出し電圧を印加する前にKick電圧が印加されている点が異なっている。
Kick電圧は、読み出すレベル毎に設定され、対応する読み出し電圧よりも高い電圧に設定される。図２１に示すように、第１読み出し動作においてロウデコーダモジュール１３Ａは、時刻ｔ１に選択ワード線ＷＬsel（Ｇｒ.１）に対して“Ａ”レベルの読み出しに対応するKick電圧ＡＲ＋ΔＡＲ１を印加して、その後時刻ｔ１’において選択ワード線ＷＬselの電圧を読み出し電圧ＡＲまで下降させる。同様に、ロウデコーダモジュール１３Ａは、時刻ｔ２に選択ワード線ＷＬsel（Ｇｒ.１）に対して“Ｃ”レベルの読み出しに対応するKick電圧ＣＲ＋ΔＣＲ１を印加して、その後時刻ｔ２’において選択ワード線ＷＬselの電圧を読み出し電圧ＣＲまで下降させる。
一方で、第２読み出し動作では、図２２に示すようにロウデコーダモジュール１３Ａ及び１３Ｂは、時刻ｔ１において選択ワード線ＷＬsel（Ｇｒ.１）に対してKick電圧ＡＲ＋ΔＡＲ２を印加し、その後時刻ｔ１’において選択ワード線ＷＬselの電圧を読み出し電圧ＡＲまで下降させる。同様に、ロウデコーダモジュール１３Ａ及び１３Ｂは、時刻ｔ２に選択ワード線ＷＬsel（Ｇｒ.１）に対してKick電圧ＣＲ＋ΔＣＲ２を印加し、その後時刻ｔ２’において選択ワード線ＷＬselの電圧を読み出し電圧ＣＲまで下降させる。
以上で説明した第１及び第２読み出し動作において、ΔＡＲ２はΔＡＲ１よりも小さい電圧に設定され、ΔＣＲ２はΔＣＲ１よりも小さい電圧に設定される。その他の動作は、第１実施形態で図１１及び図１２を用いて説明した第１及び第２読み出し動作と同様のため、説明を省略する。
［５−２］第５実施形態の効果
以上で説明した第５実施形態に係る半導体記憶装置１０に依れば、読み出し動作を高速化することが出来る。以下に、本効果の詳細について説明する。
読み出し動作において、所望の読み出し電圧を印加する前に一時的に高い電圧（Kick電圧）を印加することにより、読み出し動作を高速化する方法が知られている。Kick電圧は、選択ワード線ＷＬselにおける電圧の上昇を補助するものであり、Kick電圧を印加することによって、選択ワードＷＬselが所望の電圧に到達するまでの時間を短くすることが出来る。
しかし、両側駆動のワード線ＷＬに対してKick電圧を印加した場合、片側駆動のワード線ＷＬよりも電圧の上昇が早いことから、ワード線ＷＬの電圧が上がりすぎてしまうことがある。その結果、例えばKick電圧が印加されたことにより上昇したワード線ＷＬの電圧が所望の読み出し電圧まで下降する際に、ワード線ＷＬとチャネルとのカップリングによってビット線ＢＬの電圧が変動してしまう。読み出し動作では、ビット線ＢＬの電圧が安定した状態で制御信号ＳＴＢをアサートする必要があるため、このようにKick電圧を印加したことによるノイズがビット線ＢＬに発生してしまった場合には、ビット線ＢＬの電圧が安定するための放置時間を設ける必要がある。
そこで、第５実施形態に係る半導体記憶装置１０では、両側駆動のワード線ＷＬを選択した読み出し動作におけるKick電圧を、片側駆動のワード線ＷＬを選択した読み出し動作におけるKick電圧よりも小さくする。具体的には、例えば“Ａ”レベルを読み出す場合に、両側駆動のワード線ＷＬを選択した場合のKick電圧ＡＲ＋ΔＡＲ２を、片側駆動のワード線ＷＬを選択した場合のKick電圧ＡＲ＋ΔＡＲ１よりも小さくする。
これにより、第５実施形態に係る半導体記憶装置１０は、両側駆動のワード線ＷＬを選択した読み出し動作において、Kick電圧を印加することによりビット線ＢＬに生じるノイズを抑制することが出来る。従って第５実施形態に係る半導体記憶装置１０は、読み出し動作時においてビット線ＢＬの電圧が安定するための放置時間を短縮することが出来るため、読み出し動作を高速化することが出来る。
尚、以上の説明では、第２読み出し動作において、第１読み出し動作よりも小さいKick電圧を利用する場合を例に説明したが、これに限定されない。例えば、第１読み出し動作においてKick電圧を印加し、第２読み出し動作においてKick電圧を印加しないようにしても良い。このような場合においても半導体記憶装置１０は、以上で説明した第５実施形態の効果と同様の効果を得ることが出来る。
［６］第６実施形態
次に、第６実施形態に係る半導体記憶装置１０について説明する。第６実施形態に係る半導体記憶装置１０は、第５実施形態に係る半導体記憶装置１０の変形例であり、第１及び第２読み出し動作における読み出しパス電圧Ｖreadに関する動作が異なる。
［６−１］動作
以下に、図２３及び図２４を用いて、第６実施形態に係る半導体記憶装置１０の読み出し動作について説明する。図２３及び図２４は、それぞれ第６実施形態における第１及び第２読み出し動作のタイミングチャートであり、ワード線ＷＬの波形と制御信号ＳＴＢの波形とが示されている。図２３及び図２４に示す時刻ｔ０〜ｔ３における動作は、図１１及び図１２を用いて説明した時刻ｔ０〜ｔ３における動作にそれぞれ対応している。
図２３及び図２４に示すように、第６実施形態における第１及び第２読み出し動作は、第５実施形態で図２１及び図２２を用いてそれぞれ説明した第１及び第２読み出し動作に対して、読み出しパス電圧Ｖreadを印加するタイミングが異なっている。
具体的には、第１読み出し動作において、図２３に示すようにロウデコーダモジュール１３Ａは、時刻ｔ０において選択ワード線ＷＬsel（Ｇｒ.１）に読み出しパス電圧Ｖreadを印加し、その後時刻ｔ０’において接地電圧Ｖssまで下降させる。その後の動作は、図２１を用いて説明した第１読み出し動作と同様である。
同様に、第２読み出し動作では、図２４に示すようにロウデコーダモジュール１３Ａ及び１３Ｂは、時刻ｔ０において選択ワード線ＷＬsel（Ｇｒ.２）に読み出しパス電圧Ｖreadを印加し、その後時刻ｔ０’において接地電圧Ｖssまで下降させる。その後の動作は、図２２を用いて説明した第２読み出し動作と同様である。
以上で説明した第１及び第２読み出し動作における時刻ｔ０’の期間は、例えば第１読み出し動作よりも、第２読み出し動作の方が短くなるように設定される。その他の動作は、第１実施形態で図１１及び図１２を用いて説明した第１及び第２読み出し動作と同様のため、説明を省略する。
［６−２］第６実施形態の効果
以上のように第６実施形態における第１及び第２読み出し動作では、選択ワード線ＷＬselに対して各種読み出し電圧を印加する前に、非選択ワード線ＷＬuselと同様に読み出しパス電圧Ｖreadを印加している。
半導体記憶装置１０は、このような読み出し動作においても、第５実施形態で説明したように第２読み出し動作におけるKick電圧を、第１読み出し動作におけるKick電圧よりも小さくすることによって、第５実施形態と同様の効果を得ることが出来る。従って第６実施形態に係る半導体記憶装置１０は、第５実施形態と同様に、読み出し動作を高速化することが出来る。
尚、以上で説明した第６実施形態における第２読み出し動作の変形例としては、図２５に示すようなものが考えられる。図２５には、第６実施形態の変形例における第２読み出し動作のタイミングチャートが示されている。図２５に示すように、変形例における第２読み出し動作は、図２４を用いて説明した第２読み出し動作に対して、時刻ｔ０’における動作が異なっている。
具体的には、時刻ｔ０’において、図２４に示すようにロウデコーダモジュール１３Ａ及び１３Ｂが、読み出しパス電圧Ｖreadから直接読み出し電圧ＡＲまで下降させている。つまり、“Ａ”レベルの読み出し時において、Kick電圧の印加を省略している。このような場合においても半導体記憶装置１０は、以上で説明した第６実施形態の効果と同様の効果を得ることが出来る。
［７］第７実施形態
次に、第７実施形態に係る半導体記憶装置１０について説明する。第７実施形態に係る半導体記憶装置１０は、第１〜第６実施形態における両側駆動のワード線ＷＬを、動作に応じて片側駆動で使用するものである。
［７−１］構成
以下に、図２６を用いて第７実施形態に係る半導体記憶装置１０の構成について、第１実施形態と異なる点を説明する。図２６は、第７実施形態におけるロウデコーダモジュール１３の回路図であり、１組のロウデコーダＲＤＡ及びＲＤＢと、第１グループ（片側駆動）のワード線ＷＬ０と第２グループ（両側駆動）のワード線ＷＬ７とに関連する構成要素とを抽出して示している。図２６に示すように第７実施形態におけるロウデコーダＲＤＢは、パスゲートＰＧ及び放電回路ＤＩＳをさらに備えている。
パスゲートＰＧは、対応するブロックデコーダＢＤの転送ゲート線ＴＧと、ロウデコーダＲＤＢ内で信号線ＣＧに接続されたトランジスタＴＲのゲートとの間に接続されている。そしてパスゲートＰＧは、シーケンサ１７の制御に基づいて、転送ゲート線ＴＧと、ロウデコーダＲＤＢ内で信号線ＣＧに接続されたトランジスタＴＲのゲートとの間の電流経路を形成又は遮断することが出来る。
放電回路ＤＩＳは、ロウデコーダＲＤＢ内で信号線ＣＧに接続されたトランジスタＴＲのゲートに接続されている。そして放電回路ＤＩＳは、シーケンサ１７の制御に基づいて当該トランジスタＴＲのゲートを接地させる。例えば放電回路ＤＩＳは、両側から駆動させることが可能なワード線ＷＬを片側駆動で使用する場合に、当該トランジスタＴＲのゲートを接地させる。
以上で説明したパスゲートＰＧ及び放電回路ＤＩＳを含むロウデコーダＲＤＢの詳細な回路構成の一例が、図２７に示されている。図２７は、ロウデコーダＲＤＢの詳細な回路図であり、ワード線ＷＬ７に関連する構成要素を抽出して示している。図２７に示すように、パスゲートＰＧは高耐圧ｎチャネルトランジスタＴＲ１６を含み、放電回路ＤＩＳは高耐圧ｎチャネルトランジスタＴＲ１７、及び低耐圧ｎチャネルトランジスタＴＲ１８を含んでいる。
トランジスタＴＲ１６は、一端が対応する転送ゲート線ＴＧに接続され、他端がトランジスタＴＲ１５のゲートに接続されている。トランジスタＴＲ１７は、一端がトランジスタＴＲ１５のゲートに接続され、他端がトランジスタＴＲ１８の一端に接続されている。トランジスタＴＲ１８は、他端が接地線に接続されている。そして、トランジスタＴＲ１６〜ＴＲ１８のゲートには、それぞれ制御信号ＣＳ１、ＣＳ２、及びＣＳ３が入力される。制御信号ＣＳ１、ＣＳ２、及びＣＳ３は、例えばシーケンサ１７により生成される信号である。
［７−２］第７実施形態の効果
以上のように第６実施形態における半導体記憶装置１０は、ロウデコーダＲＤＢがそれぞれパスゲートＰＧ及び放電回路ＤＩＳを備えている。そしてシーケンサ１７は、各種動作に対応して、パスゲートＰＧ及び放電回路ＤＩＳを制御する。
具体的には、シーケンサ１７は、両側駆動に対応したワード線ＷＬを両側駆動で使用する場合に、パスゲートＰＧ内のトランジスタＴＲ１６をオン状態にして、放電回路ＤＩＳ内のトランジスタＴＲ１７及びＴＲ１８をオフ状態にする。すると、転送ゲートＴＧの電圧が、パスゲートＰＧを介して例えばトランジスタＴＲ１４及びＴＲ１５のゲートに入力される。その結果、対応するワード線ＷＬは、当該ブロックＢＬＫが選択された場合に両側から駆動することが出来る。
一方で、シーケンサ１７は、両側駆動に対応したワード線ＷＬを片側駆動で使用する場合に、パスゲートＰＧ内のトランジスタＴＲ１６をオフ状態にして、放電回路ＤＩＳ内のトランジスタＴＲ１７及びＴＲ１８をオン状態にする。すると、パスゲートＰＧが転送ゲートＴＧとトランジスタＴＲとの電流経路を遮断し、放電回路ＤＩＳが例えばトランジスタＴＲ１４及びＴＲ１５のゲート電圧を接地電圧Ｖssまで下降させる。その結果、例えばトランジスタＴＲ１４及びＴＲ１５がオフ状態になり、両側駆動に対応したワード線ＷＬに、ロウデコーダモジュール１３Ｂを介した電圧が供給されなくなる。つまり、両側駆動に対応したワード線ＷＬが、ロウデコーダモジュール１３Ａにより片側から駆動される状態となる。
以上のように、第７実施形態に係る半導体記憶装置１０は、シーケンサ１７の制御によって、両側駆動に対応したワード線ＷＬを片側駆動で使用することが出来る。これにより半導体記憶装置１０は、例えば両側駆動による効果の大きい動作に対して両側駆動を適用し、両側駆動による効果の小さい動作に対して片側駆動を適用することが出来る。ワード線ＷＬの駆動方法の使い分け方としては、例えば読み出し動作に対して両側駆動を適用し、書き込み動作に対して片側駆動を適用することが考えられる。
尚、以上の説明では、パスゲートＰＧ及び放電回路ＤＩＳが図２７に示すような回路構成である場合を例に挙げたが、これに限定されない。例えば、図２７に示す放電回路ＤＩＳの回路構成において、トランジスタＴＲ１８が設けられなくても良い。この場合、トランジスタＴＲ１７の他端が、直接接地線に接続される。
また、以上の説明では、パスゲートＰＧ及び放電回路ＤＩＳをロウデコーダＲＤＢが備えている場合を例に説明したが、これに限定されない。例えば、パスゲートＰＧ及び放電回路ＤＩＳは、ロウデコーダＲＤＡに設けられていても良く、ロウデコーダＲＤＡ及びＲＤＢのいずれかに設けられていれば良い。
［８］変形例等
実施形態の半導体記憶装置１０は、ｎビットデータ（ｎは１以上の整数）を記憶可能な第１及び第２メモリセル＜MT0,MT7、図６＞と、第１及び第２メモリセルにそれぞれ接続された第１及び第２ワード線＜WL0,WL7、図６＞と、一端が前記第１ワード線の一端に接続された第１トランジスタ＜RDA:TR2、図６＞と、一端が前記第２ワード線の一端及び他端にそれぞれ接続された第２及び第３トランジスタ＜RDA:TR9, RDB:TR15、図６＞と、を備える。第１ビットデータ＜Upperビット、図３＞の読み出し動作において、第１ワード線が選択された場合＜図１１＞、第２ワード線に第１電圧＜Vread＞が第１時間＜t0〜t3、図１１＞印加され、第２ワード線が選択された場合＜図１２＞、第１ワード線に第１電圧が第１時間より短い第２時間＜t0〜t3、図１２＞印加される。
これにより、高速に動作することが可能な半導体記憶装置を提供することが出来る。
尚、上記実施形態で説明した半導体記憶装置１０の構造としては、例えば図２８に示すような構造にしても良い。図２８は、第１〜第７実施形態の変形例に係る半導体記憶装置１０の備えるメモリセルアレイ１１及びロウデコーダモジュール１３の断面図であり、ストリングユニットＳＵＡ及びＳＵＢの領域ＨＲ１における断面構造が示されている。尚、図２８において、領域ＣＲ及びＨＲ２の詳細な構造は省略して示されている。また、図２８では模式的に、ストリングユニットＳＵＡ及びＳＵＢが隣り合うように表示されている。
図２８に示すようにストリングユニットＳＵＡは、図１０を用いて説明したストリングユニットＳＵの領域ＨＲ１における断面構造と同様である。一方でストリングユニットＳＵＢは、図１０を用いて説明したストリングユニットＳＵの領域ＨＲ１における断面構造を反転させ、ロウデコーダモジュール１３Ａに対応する構成を省略したものと同様である。具体的には、ストリングユニットＳＵＢの領域ＨＲ１では、ストリングユニットＳＵＡに対して、拡散領域６１及び６２、導電体６３、ビアコンタクトＶＣ、並びに絶縁膜６５が省略されている。そして、ストリングユニットＳＵＡ及びＳＵＢの導電体６４Ａ上にそれぞれビアコンタクトＨＵ１が設けられ、各ビアコンタクトＨＵ１上には導電体６６が設けられている。同様に、ストリングユニットＳＵＡ及びＳＵＢの導電体６４Ｂ上にそれぞれビアコンタクトＨＵ２が設けられ、各ビアコンタクトＨＵ２上には導電体６７が設けられている。尚、導電体６６及び６７が設けられる層は、同じであっても良いし、異なっていても良い。また、図２８を用いて説明した半導体記憶装置１０の構成はこれに限定されず、ストリングユニットＳＵＡ及びＳＵＢ間において、対応するワード線ＷＬ間が電気的に接続されていれば良い。
以上のように、第１〜第７実施形態の変形例に係る半導体記憶装置１０では、ストリングユニットＳＵ間でロウデコーダモジュール１３Ａが共有されている。このように、ロウデコーダモジュール１３ＡがストリングユニットＳＵ間で共有されている場合においても、第１〜第７実施形態で説明した構成及び動作を適用することが可能であり、同様の効果を得ることが出来る。
尚、上記実施形態において、ワード線ＷＬに対応するトランジスタＴＲと、選択ゲート線ＳＧＤ及びＳＧＳに対応するトランジスタＴＲとは、異なる構造であっても良い。例えば、セレクトゲート線ＳＧＤに対応するトランジスタＴＲのゲート長と、ワード線ＷＬに対応するトランジスタＴＲのゲート長とが、異なっていても良い。このように半導体記憶装置１０の備えるロウデコーダモジュール１３は、トランジスタＴＲの耐圧が、対応する配線毎に異なるように設計しても良い。
尚、上記実施形態では、ロウデコーダモジュール１３Ａが片側駆動及び両側駆動のワード線ＷＬに接続され、ロウデコーダモジュール１３Ｂが両側駆動のワード線ＷＬに接続されている。つまり、図１０に示す領域ＨＲ１及びＨＲ２では、導電体５２を通過して半導体基板上の拡散領域６１に接続されるビアコンタクトＶＣの数が、領域ＨＲ１よりも領域ＨＲ２の方が少なくなる。
尚、上記第１〜第６実施形態において、ロウデコーダＲＤＡ及びＲＤＢにおけるトランジスタＴＲの割り当ては、これに限定されない。例えば、両側駆動のワード線ＷＬに対応するトランジスタＴＲがロウデコーダＲＤＡ及びＲＤＢにそれぞれ設けられ、片側駆動のワード線ＷＬに対応するトランジスタＴＲがロウデコーダＲＤＡ及びＲＤＢのいずれか一方に設けられていれば良い。
尚、上記実施形態において、ロウデコーダモジュール１３がメモリセルアレイ１１下部に設けられている場合を例に説明したが、これに限定されない。例えば、メモリセルアレイ１１が半導体基板上に形成され、メモリセルアレイ１１を挟むようにロウデコーダモジュール１３Ａ及び１３Ｂを配置しても良い。このような場合においても、上記実施形態で説明した動作を実行することが可能である。
尚、上記実施形態では、半導体記憶装置１０がページ毎にデータを読み出す場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１０がメモリセルに記憶された複数ビットのデータを一括で読み出すようにしても良い。
尚、上記実施形態において、各種動作における動作タイミングは、例えばクロックＣＬＫに基づいて決定される。例えば、上記実施形態において両側駆動のワード線ＷＬを選択した場合における各種動作は、各時刻の動作を実行するクロックＣＬＫのタイミングを早めることによって高速化される。
尚、第１、第５、及び第６実施形態において、各読み出し動作及び書き込み動作についてワード線ＷＬの波形を示したタイミングチャートを用いて説明したが、このときの信号線ＣＧの波形は、対応するワード線ＷＬの波形と同様の波形となる。具体的には、第１、第５、及び第６実施形態で説明した各読み出し動作及び書き込み動作では、例えば片側駆動の非選択ワード線ＷＬuselに対応する信号線ＣＧと、両側駆動の非選択ワード線ＷＬuselに対応する信号線ＣＧとに対して、同じ電圧が印加されているものと仮定されている。また、第１、第５、及び第６実施形態で説明した各読み出し動作及び書き込み動作において、片側駆動及び両側駆動のワード線ＷＬに対応する信号線ＣＧに同じ電圧を印加した場合には、ＲＣ遅延が比較的小さい両側駆動のワード線ＷＬの波形に近くなる。このように、第１、第５、及び第６実施形態においてワード線ＷＬに印加される電圧及びワード線ＷＬに電圧が印加されている期間は、対応する信号線ＣＧの電圧を調べることにより大まかに知ることが出来る。
尚、上記実施形態において、トランジスタＴＲを介して信号線ＣＧからワード線ＷＬに電圧が供給される場合に、トランジスタＴＲによる電圧降下が生じない場合を例に説明したが、これに限定されない。例えば、トランジスタＴＲを介して信号線ＣＧからワード線ＷＬに電圧が供給される場合に、トランジスタＴＲによる電圧降下が生じていても良い。この場合、信号線ＣＧに印加される電圧は、対応するワード線ＷＬに印加される電圧よりも高くなる。
尚、上記実施形態で説明した書き込み動作において、１つのメモリセルに対して２ビットのデータを記憶させる場合を例に説明したが、これに限定されない。例えば、１つのメモリセルに対して１ビット又は３ビット以上のデータを記憶させても良い。このような場合においても、第１〜第７実施形態で説明した各種動作を適用することが出来る。
尚、上記実施形態において、メモリセルにＭＯＮＯＳ膜を使用した場合を例に説明したが、これに限定されない。例えば、フローティングゲートを利用したメモリセルを使用した場合においても、上記実施形態で説明した読み出し動作及び書き込み動作を実行することで、同様の効果を得ることが出来る。
尚、上記実施形態において、メモリセルアレイ１１の構成はその他の構成であってもよい。その他のメモリセルアレイ１１の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
尚、上記実施形態では、ブロックＢＬＫがデータの消去単位である場合を例に説明したが、これに限定されない。その他の消去動作については、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
尚、本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、本明細書において“遮断”とは、当該スイッチがオフ状態になっていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。
尚、上記各実施形態において、
（１）読み出し動作では、“Ａ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば０〜０.５５Ｖの間である。これに限定されることなく、０.１〜０.２４Ｖ、０.２１〜０.３１Ｖ、０.３１〜０.４Ｖ、０.４〜０.５Ｖ、０.５〜０.５５Ｖのいずれかの間にしても良い。
“Ｂ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば１.５〜２.３Ｖの間である。これに限定されることなく、１.６５〜１.８Ｖ、１.８〜１.９５Ｖ、１.９５〜２.１Ｖ、２.１〜２.３Ｖのいずれかの間にしても良い。
“Ｃ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば３.０Ｖ〜４.０Ｖの間である。これに限定されることなく、３.０〜３.２Ｖ、３.２〜３.４Ｖ、３.４〜３.５Ｖ、３.５〜３.６Ｖ、３.６〜４.０Ｖのいずれかの間にしても良い。
読み出し動作の時間（ｔRead）としては、例えば２５〜３８μs、３８〜７０μs、７０〜８０μsの間にしても良い。
（２）書き込み動作は、上述した通りプログラム動作とベリファイ動作とを含む。プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３.７〜１４.３Ｖの間である。これに限定されることなく、例えば１３.７〜１４.０Ｖ、１４.０〜１４.６Ｖのいずれかの間にしても良い。プログラム動作時に非選択のワード線に印加される電圧としては、例えば６.０〜７.３Ｖの間としても良い。この場合に限定されることなく、例えば７.３〜８.４Ｖの間としても良く、６.０Ｖ以下としても良い。
書き込み動作において、奇数番目のワード線を選択した際に、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を選択した際に、選択されたワード線に最初に印加される電圧とは、異なっていても良い。書き込み動作において、非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えても良い。
プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）とした場合における、プログラム電圧のステップアップ幅としては、例えば０.５Ｖ程度が挙げられる。
書き込み動作の時間（ｔProg）としては、例えば１７００〜１８００μs、１８００〜１９００μs、１９００〜２０００μsの間にしても良い。
（３）消去動作では、半導体基板上部に形成され、且つ上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２.０〜１３.６Ｖの間である。この場合に限定されることなく、例えば１３.６〜１４.８Ｖ、１４.８〜１９.０Ｖ、１９.０〜１９.８Ｖ、１９.８〜２１.０Ｖの間であっても良い。
消去動作の時間（ｔErase）としては、例えば３０００〜４０００μs、４０００〜５０００μs、４０００〜９０００μsの間にしても良い。
（４）メモリセルの構造は、半導体基板（シリコン基板）上に、膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は、膜厚が２〜３ｎｍのＳｉＮ又はＳｉＯＮ等の絶縁膜と、膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることが出来る。また、ポリシリコンには、Ｒｕ等の金属が添加されていてもよい。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と、膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた、膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜としては、ＨｆＯ等が挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くすることが出来る。絶縁膜上には、膜厚が３〜１０ｎｍの材料を介して、膜厚が３０〜７０ｎｍの制御電極が形成されている。ここで材料は、ＴａＯ等の金属酸化膜、ＴａＮ等の金属窒化膜である。制御電極には、Ｗ等を用いることができる。また、メモリセル間には、エアギャップを形成することが出来る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…半導体記憶装置、１１…メモリセルアレイ、１２…センスアンプモジュール、１３…ロウデコーダモジュール、１４…入出力回路、１５…レジスタ、１６…ロジックコントローラ、１７…シーケンサ、１８…レディ／ビジー制御回路、１９…電圧生成回路、ＳＧＳＤ,ＣＧ,ＳＧＤＤ…信号線、ＲＤＡ,ＲＤＢ…ロウデコーダ、ＳＡＵ…センスアンプユニット、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ…セレクトゲート線、ＭＴ…メモリセルトランジスタ、ＳＴ１,ＳＴ２…選択トランジスタ

Claims (16)

  1. ｎビットデータ（ｎは１以上の整数）を記憶可能な第１及び第２メモリセルと、
    前記第１及び第２メモリセルにそれぞれ接続された第１及び第２ワード線と、
    前記第１ワード線の一端に接続された第１トランジスタと、
    前記第２ワード線の一端及び他端にそれぞれ接続された第２及び第３トランジスタと、
    を備え、
    第１ビットデータの読み出し動作において、
    前記第１ワード線が選択された場合、前記第２ワード線に第１電圧が第１時間印加され、
    前記第２ワード線が選択された場合、前記第１ワード線に前記第１電圧が第２時間印加され、
    前記第２時間は前記第１時間より短い、半導体記憶装置。
  2. 前記第１及び第２メモリセルに接続されたセンスアンプをさらに備え、
    前記読み出し動作において、
    前記第２ワード線が選択された場合に前記第２ワード線に読み出し電圧が印加されてから前記センスアンプがデータをセンスするタイミングは、前記第１ワード線が選択された場合に前記第１ワード線に前記読み出し電圧が印加されてから前記センスアンプがデータをセンスするタイミングよりも早い、
    請求項１に記載の半導体記憶装置。
  3. 前記第１トランジスタに接続された第１信号線と、
    前記第２及び第３トランジスタに接続された第２信号線と、を備え、
    前記第１ワード線には、前記第１信号線の電圧が前記第１トランジスタを介して供給され、前記第２ワード線には、前記第２信号線の電圧が前記第２及び第３トランジスタを介して供給される、
    請求項１又は請求項２に記載の半導体記憶装置。
  4. 前記読み出し動作において、
    前記第１ワード線が選択された場合、前記第２信号線に第２電圧が印加され、
    前記第２ワード線が選択された場合、前記第１信号線に前記第２電圧が印加され、
    前記第１ワード線が選択された場合に前記第２信号線に前記第２電圧が印加される際の電圧上昇率は、前記第２ワード線が選択された場合に前記第１信号線に前記第２電圧が印加される際の電圧上昇率よりも低い、
    請求項３に記載の半導体記憶装置。
  5. 前記第１信号線に電圧を供給する第１ドライバと、
    前記第２信号線に電圧を供給する第２ドライバと、
    前記第２信号線と前記第２ドライバとの間に接続された抵抗素子と、をさらに備える、
    請求項４に記載の半導体記憶装置。
  6. 前記読み出し動作において、
    前記第１ワード線が選択された場合、前記第２信号線に第２電圧が印加され、
    前記第２ワード線が選択された場合、前記第１信号線に前記第２電圧が印加され、
    前記第１ワード線が選択された場合に前記第２信号線に前記第２電圧が印加されるタイミングは、前記第２ワード線が選択された場合に前記第１信号線に前記第２電圧が印加されるタイミングよりも遅い、
    請求項３に記載の半導体記憶装置。
  7. 前記読み出し動作において、
    前記第１ワード線が選択された場合、前記第１ワード線に前記読み出し電圧が印加される前に第２電圧が印加され、
    前記第２ワード線が選択された場合、前記第２ワード線に前記読み出し電圧が印加される前に第３電圧が印加され、
    前記第２電圧は前記読み出し電圧よりも高く、
    前記第３電圧は前記読み出し電圧以上前記第２電圧未満である、
    請求項２に記載の半導体記憶装置。
  8. データを記憶可能な第１及び第２メモリセルと、
    前記第１及び第２メモリセルにそれぞれ接続された第１及び第２ワード線と、
    前記第１ワード線の一端に接続された第１トランジスタと、
    前記第２ワード線の一端及び他端にそれぞれ接続された第２及び第３トランジスタと、
    を備え、
    書き込み動作は、選択されたワード線にプログラムパルスを印加するプログラム動作とベリファイ動作とを含むプログラムループを含み、
    前記書き込み動作における前記プログラム動作では、
    前記第１ワード線が選択された場合、前記プログラムパルスが第１時間印加され、
    前記第２ワード線が選択された場合、前記プログラムパルスが第２時間印加され、
    前記第２時間は前記第１時間よりも短い、半導体記憶装置。
  9. 前記第１トランジスタに接続された第１信号線と、
    前記第２及び第３トランジスタに接続された第２信号線と、を備え、
    前記第１ワード線には、前記第１信号線の電圧が前記第１トランジスタを介して供給され、前記第２ワード線には、前記第２信号線の電圧が前記第２及び第３トランジスタを介して供給される、
    請求項８に記載の半導体記憶装置。
  10. 前記プログラム動作において、
    前記第1ワード線が選択された場合、前記プログラムパルスが前記第１ワード線に印加される前に前記第２信号線に第１電圧が印加され、
    前記第２ワード線が選択された場合、前記プログラムパルスが前記第２ワード線に印加される前に前記第１信号線に前記第１電圧が印加され、
    前記第1ワード線が選択された場合に前記第２信号線に前記第１電圧が印加される際の電圧上昇率は、前記第２ワード線が選択された場合に前記第１信号線に前記第１電圧が印加される際の電圧上昇率よりも低い、
    請求項９に記載の半導体記憶装置。
  11. 前記第１信号線に電圧を供給する第１ドライバと、
    前記第２信号線に電圧を供給する第２ドライバと、
    前記第２信号線と前記第２ドライバとの間に接続された抵抗素子と、をさらに備える、
    請求項１０に記載の半導体記憶装置。
  12. 前記プログラム動作において、
    前記第1ワード線が選択された場合、前記プログラムパルスが前記第１ワード線に印加される前に前記第２信号線に第１電圧が印加され、
    前記第２ワード線が選択された場合、前記プログラムパルスが前記第２ワード線に印加される前に前記第１信号線に前記第１電圧が印加され、
    前記第1ワード線が選択された場合に前記第２信号線に前記第１電圧が印加されるタイミングは、前記第２ワード線が選択された場合に前記第１信号線に前記第１電圧が印加されるタイミングよりも遅い、
    請求項９に記載の半導体記憶装置。
  13. 直列接続された複数の前記第１メモリセルと、
    直列接続された複数の前記第２メモリセルと、
    ビット線と、をさらに備え、
    複数の前記第１メモリセルと、複数の前記第２メモリセルと、前記ビット線とは順に接続され、
    前記第２メモリセルの個数は、前記第１メモリセルの個数の１／３以下である、
    請求項１乃至請求項１２のいずれかに記載の半導体記憶装置。
  14. 半導体基板の上方に順に積層された第１及び第２導電体と、前記第１及び第２導電体の一端を含む第１領域と、前記第２導電体の他端を含む第２領域と、前記第１領域と前記第２領域との間に設けられ、複数のメモリセルを含む第３領域と、を含むメモリセルアレイと、
    前記半導体基板に形成された第１及び第２拡散領域を含む第１ロウデコーダと、
    前記半導体基板に形成された第３拡散領域を含む第２ロウデコーダと、を備え、
    前記第１領域において、
    前記第１導電体の一端は、第１プラグを介して前記第１拡散領域に接続され、
    前記第２導電体の一端は、第２プラグを介して前記第２拡散領域に接続され、
    前記第２領域において、
    前記第２導電体の他端は、第３プラグを介して記第３拡散領域に接続され、
    前記第１導電体の他端は、前記半導体基板の拡散領域に接続されない、半導体記憶装置。
  15. 前記第１領域において前記第１及び第２導電体上にそれぞれ設けられた第４及び第５プラグと、
    前記第２領域において前記第２導電体上に設けられた第６プラグと、
    前記第１及び第４プラグ上に設けられた第３導電体と、
    前記第２及び第５プラグ上に設けられた第４導電体と、
    前記第３及び第６プラグ上に設けられた第５導電体と、を備え、
    前記第１乃至第３プラグが前記第１導電体を通過している、
    請求項１４に記載の半導体記憶装置。
  16. 前記メモリセルアレイは、前記第３領域において前記第１及び第２導電体を通過する複数の半導体ピラーを備え、
    前記第１及び第２導電体はそれぞれ第１及び第２ワード線として機能し、
    前記第１ワード線は前記第１ロウデコーダによって片側から電圧が印加され、
    前記第２ワード線は前記第１及び第２ロウデコーダによって両側から電圧が印加される、
    請求項１４又は請求項１５に記載の半導体記憶装置。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017122302A1 (ja) * 2016-01-13 2017-07-20 東芝メモリ株式会社 半導体記憶装置
JP2019212350A (ja) * 2018-06-01 2019-12-12 東芝メモリ株式会社 半導体メモリ
US11081185B2 (en) 2019-06-18 2021-08-03 Sandisk Technologies Llc Non-volatile memory array driven from both sides for performance improvement
JP2021034089A (ja) * 2019-08-28 2021-03-01 キオクシア株式会社 半導体記憶装置
JP2021034090A (ja) * 2019-08-28 2021-03-01 キオクシア株式会社 不揮発性半導体記憶装置
US10867684B1 (en) 2019-08-29 2020-12-15 Micron Technology, Inc. Driving access lines to target voltage levels
JP7282665B2 (ja) * 2019-12-19 2023-05-29 キオクシア株式会社 半導体記憶装置
JP2021136042A (ja) * 2020-02-25 2021-09-13 キオクシア株式会社 半導体記憶装置
JP2021140844A (ja) * 2020-03-04 2021-09-16 キオクシア株式会社 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の駆動方法
US11205480B1 (en) 2020-09-11 2021-12-21 Micron Technology, Inc. Ramp-based biasing in a memory device
KR20220054493A (ko) * 2020-10-23 2022-05-03 삼성전자주식회사 비휘발성 메모리 장치, 그것을 갖는 저장 장치, 및 그것의 리드 방법
KR20230075014A (ko) 2021-11-22 2023-05-31 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
JP2023093187A (ja) * 2021-12-22 2023-07-04 キオクシア株式会社 半導体記憶装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4157269B2 (ja) * 2000-06-09 2008-10-01 株式会社東芝 半導体記憶装置
JP4262954B2 (ja) * 2001-12-26 2009-05-13 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
JP3795875B2 (ja) * 2003-05-22 2006-07-12 東芝マイクロエレクトロニクス株式会社 磁気ランダムアクセスメモリ及びそのデータ読み出し方法
US7196930B2 (en) * 2005-04-27 2007-03-27 Micron Technology, Inc. Flash memory programming to reduce program disturb
US7733705B2 (en) * 2008-03-13 2010-06-08 Micron Technology, Inc. Reduction of punch-through disturb during programming of a memory device
WO2009154799A1 (en) * 2008-06-20 2009-12-23 Aplus Flash Technology, Inc. An apparatus and method for inhibiting excess leakage current in unselected nonvolatile memory cells in an array
JP5259505B2 (ja) * 2009-06-26 2013-08-07 株式会社東芝 半導体記憶装置
US8218354B2 (en) * 2009-12-30 2012-07-10 Taiwan Semicondcutor Manufacturing Co., Ltd. SRAM word-line coupling noise restriction
KR20110111809A (ko) 2010-04-05 2011-10-12 삼성전자주식회사 계단형 구조를 구현할 수 있는 패터닝 방법 및 이를 이용한 불휘발성 메모리 소자의 제조 방법
US8933502B2 (en) 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
US8951859B2 (en) 2011-11-21 2015-02-10 Sandisk Technologies Inc. Method for fabricating passive devices for 3D non-volatile memory
KR20130068145A (ko) * 2011-12-15 2013-06-25 에스케이하이닉스 주식회사 서브 워드 라인 드라이버 및 이를 포함하는 반도체 집적 회로 장치
CN103177758B (zh) * 2011-12-22 2016-01-20 华邦电子股份有限公司 半导体存储装置
US20140050031A1 (en) * 2012-08-15 2014-02-20 Go SHIKATA Semiconductor memory device capable of reducing read time
CN102917178A (zh) * 2012-10-22 2013-02-06 清华大学 一种浮栅型图像传感器的字线译码电路布局结构
US8995195B2 (en) * 2013-02-12 2015-03-31 Sandisk Technologies Inc. Fast-reading NAND flash memory
US9269446B1 (en) * 2015-04-08 2016-02-23 Sandisk Technologies Inc. Methods to improve programming of slow cells

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