JP2022134271A - 半導体記憶装置 - Google Patents

Abstract

【課題】コントローラへの負荷を抑制することが可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置２は、複数のメモリセルトランジスタＭＴを有するメモリセルアレイ１１０と、それぞれのメモリセルアレイ１１０のゲートに接続される複数のワード線ＷＬと、それぞれのワード線ＷＬに印加される電圧を生成する電圧生成回路４３と、メモリセルアレイ１１０の動作を制御するシーケンサ４１と、を備える。シーケンサ４１は、書き込み動作において、プログラム動作とベリファイ動作と、を含むループを複数回繰り返す。シーケンサ４１は、最後のループのベリファイ動作において、非選択ワード線に印加される電圧の増加速度が、最初のループのベリファイ動作において、非選択ワード線に印加される電圧の増加速度よりも小さくなるように、電圧生成回路４３の動作を制御する。【選択図】図１０

Description

本発明の実施形態は、半導体記憶装置に関する。

例えばＮＡＮＤ型フラッシュメモリのような半導体記憶装置では、メモリセルアレイにデータが記憶される。このような半導体記憶装置では、メモリセルアレイにデータを書き込む際において、プログラム動作及びベリファイ動作が繰り返し行われる。

特開２０２０－１０２２８６号公報 特開２０２０－０４７３２９号公報

開示された実施形態によれば、コントローラへの負荷を抑制することが可能な半導体記憶装置が提供される。

実施形態に係る半導体記憶装置は、複数のメモリセルトランジスタを有するメモリセルアレイと、それぞれのメモリセルトランジスタのゲートに接続される複数のワード線と、それぞれのワード線に印加される電圧を生成する電圧生成回路と、メモリセルアレイの動作を制御する制御回路と、を備える。制御回路は、メモリセルアレイにデータを書き込むための書き込み動作において、一部のメモリセルトランジスタの閾値電圧を変化させるプログラム動作と、プログラム動作の後に、メモリセルトランジスタの閾値電圧を検証するベリファイ動作と、を含むループを複数回繰り返すものである。複数のワード線のうち、書き込み動作の対象ではないメモリセルトランジスタに繋がるもの、のことを非選択ワード線としたときに、制御回路は、最後のループのベリファイ動作において、非選択ワード線に印加される電圧の増加速度が、最初のループのベリファイ動作において、非選択ワード線に印加される電圧の増加速度よりも小さくなるように、電圧生成回路の動作を制御する。

図１は、実施形態に係るメモリシステムの構成例を示すブロック図である。 図２は、実施形態に係る半導体記憶装置の構成を示すブロック図である。 図３は、メモリセルアレイの構成を示す等価回路図である。 図４は、メモリセルアレイの構成を示す断面図である。 図５は、メモリセルトランジスタの閾値分布の一例を示す図である。 図６は、書き込み動作時における各配線の電位変化等を示す図である。 図７は、書き込み動作時におけるＮＡＮＤストリングの様子を示す等価回路図である。 図８は、書き込み動作時における選択ワード線の電位変化を示す図である。 図９Ａは、書き込み動作時における、ループ回数とベリファイ動作との関係を示す図である。 図９Ｂは、書き込み動作時における、ループ回数とプログラム動作との関係を示す図である 図１０は、書き込み動作時における、非選択ワード線の電位変化等を示す図である。 図１１は、書き込み動作時における、各配線の電位変化を示す図である。 図１２は、読み出し動作時における、各配線の電位変化を示す図である。

以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。

第１実施形態について説明する。本実施形態に係る半導体記憶装置２は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。図１には、半導体記憶装置２を含むメモリシステムの構成例がブロック図として示されている。このメモリシステムは、メモリコントローラ１と、半導体記憶装置２とを備える。尚、半導体記憶装置２は、図１のメモリシステムにおいて実際には複数設けられているのであるが、図１においてはそのうちの１つのみが図示されている。半導体記憶装置２の具体的な構成については後に説明する。このメモリシステムは、不図示のホストと接続可能である。ホストは、例えば、パーソナルコンピュータや携帯端末等の電子機器である。

メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体記憶装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体記憶装置２からのデータの読み出しを制御する。

メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。

チップイネーブル信号／ＣＥは、半導体記憶装置２をイネーブルにするための信号である。レディービジー信号／ＲＢは、半導体記憶装置２がレディ状態であるか、ビジー状態であるかを示すための信号である。「レディ状態」とは、外部からの命令を受け付ける状態である。「ビジー状態」とは、外部からの命令を受け付けない状態である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を半導体記憶装置２に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。メモリコントローラ１は、信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に信号ＤＱ＜７：０＞を取り込むよう半導体記憶装置２に指示する。

リードイネーブル信号ＲＥ、／ＲＥは、メモリコントローラ１が、半導体記憶装置２からデータを読み出すための信号である。これらは例えば、信号ＤＱ＜７：０＞を出力する際の半導体記憶装置２の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を半導体記憶装置２に指示するための信号である。信号ＤＱ＜７：０＞は、半導体記憶装置２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳ、／ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。

メモリコントローラ１は、ＲＡＭ１１と、プロセッサ１２と、ホストインターフェイス１３と、ＥＣＣ回路１４と、メモリインターフェイス１５と、を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４、及びメモリインターフェイス１５は、互いに内部バス１６で接続されている。

ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）等を内部バス１６に出力する。また、ホストインターフェイス１３は、半導体記憶装置２から読み出されたユーザデータ、プロセッサ１２からの応答等をホストへ送信する。

メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を半導体記憶装置２へ書き込む処理、及び、半導体記憶装置２から読み出す処理を制御する。

プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えばＣＰＵやＭＰＵ等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２へのユーザデータ及びパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２からのユーザデータ及びパリティの読み出しをメモリインターフェイス１５へ指示する。

プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、半導体記憶装置２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。半導体記憶装置２の１ページに格納されるユーザデータのことを、以下では「ユニットデータ」とも称する。ユニットデータは、一般的には符号化されて、符号語として半導体記憶装置２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを半導体記憶装置２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。

プロセッサ１２は、ユニットデータごとに書き込み先の半導体記憶装置２のメモリ領域を決定する。半導体記憶装置２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを半導体記憶装置２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。

ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、半導体記憶装置２から読み出された符号語を復号する。

ＲＡＭ１１は、ホストから受信したユーザデータを半導体記憶装置２へ記憶するまでに一時格納したり、半導体記憶装置２から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭやＤＲＡＭ等の汎用メモリである。

図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例が示されている。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、半導体記憶装置２に内蔵されていてもよい。図１に示される各要素の具体的な構成や配置は、特に限定されない。

ホストから書き込みリクエストを受信した場合、図１のメモリシステムは次のように動作する。プロセッサ１２は、書き込み動作の対象となるデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を半導体記憶装置２に書き込む。

ホストから読み出しリクエストを受信した場合、図１のメモリシステムは次のように動作する。メモリインターフェイス１５は、半導体記憶装置２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス１３を介してホストに送信する。

半導体記憶装置２の構成について説明する。図２に示されるように、半導体記憶装置２は、メモリセルアレイ１１０と、センスアンプ１２０と、ロウデコーダ１３０と、入出力回路２１と、ロジック制御回路２２と、シーケンサ４１と、レジスタ４２と、電圧生成回路４３と、入出力用パッド群３１と、ロジック制御用パッド群３２と、電源入力用端子群３３と、を備えている。

メモリセルアレイ１１０は、データを記憶する部分である。図３には、メモリセルアレイ１１０の構成が等価回路図として示されている。メモリセルアレイ１１０は複数のブロックＢＬＫにより構成されているのであるが、図３においては、これらのうちの１つのブロックＢＬＫのみが図示されている。メモリセルアレイ１１０が有する他のブロックＢＬＫの構成も、図３に示されるものと同じである。

図３に示されるように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２とを含む。

尚、メモリセルトランジスタＭＴの個数は８個に限られず、例えば、３２個、４８個、６４個、９６個でもよい。例えばカットオフ特性を高めるために、選択トランジスタＳＴ１、ＳＴ２のそれぞれが、単一ではなく複数のトランジスタにより構成されていてもよい。さらに、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。

メモリセルトランジスタＭＴは、選択トランジスタＳＴ１と選択トランジスタＳＴ２との間において、直列接続されるようにして配置されている。一端側のメモリセルトランジスタＭＴ７が、選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ０が、選択トランジスタＳＴ２のドレインに接続されている。

ストリングユニットＳＵ０～ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。選択トランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一のセレクトゲート線ＳＧＳに共通接続されている。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及びセレクトゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通となっているのに対し、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に個別に設けられている。

メモリセルアレイ１１０には、ｍ本のビット線ＢＬ（ＢＬ０、ＢＬ１、・・・、ＢＬ（ｍ－１））が設けられている。上記の「ｍ」は、１つのストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの本数を表す整数である。それぞれのＮＡＮＤストリングＮＳのうち、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続されている。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続されている。ソース線ＳＬは、ブロックＢＬＫが有する複数の選択トランジスタＳＴ２のソースに対し、共通接続されている。

同一のブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴに記憶されているデータは、一括して消去される。一方、データの読み出し及び書き込みは、１つのワード線ＷＬに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴに対して一括して行われる。それぞれのメモリセルは、上位ビット、中位ビット、及び下位ビットからなる３ビットのデータを保持することができる。

つまり、本実施形態に係る半導体記憶装置２は、メモリセルトランジスタＭＴへのデータの書き込み方式として、１つのメモリセルトランジスタＭＴに３ビットデータを記憶させるＴＬＣ方式を採用している。このような態様に替えて、メモリセルトランジスタＭＴへのデータの書き込み方式としては、１つのメモリセルトランジスタＭＴに２ビットデータを記憶させるＭＬＣ方式や、１つのメモリセルトランジスタＭＴに１ビットデータを記憶させるＳＬＣ方式等を採用してもよい。

尚、以下の説明では、１つのワード線ＷＬに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴが記憶する１ビットデータの集合のことを「ページ」と称する。図３では、上記のような複数のメモリセルトランジスタＭＴからなる集合の一つに、符号「ＭＧ」が付してある。

本実施形態のように、１つのメモリセルトランジスタＭＴに３ビットのデータが記憶される場合、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、３ページ分のデータを記憶することができる。

図４には、メモリセルアレイ１１０の構成が、模式的な断面図として示されている。同図に示されるように、メモリセルアレイ１１０では、シリコン基板のｐ型ウェル領域（Ｐ－ｗｅｌｌ）上に複数のＮＡＮＤストリングＮＳが形成されている。ｐ型ウェル領域の上方には、セレクトゲート線ＳＧＳとして機能する複数の配線層３３３、ワード線ＷＬとして機能する複数の配線層３３２、及びセレクトゲート線ＳＧＤとして機能する複数の配線層３３１が積層されている。積層された配線層３３３、３３２、３３１のそれぞれの間には、不図示の絶縁層が配置されている。

メモリセルアレイ１１０には複数のメモリホール３３４が形成されている。メモリホール３３４は、上記の配線層３３３，３３２，３３１、及びこれらの間にある不図示の絶縁層を上下方向に貫通しており、且つｐ型ウェル領域に達するように形成された穴である。メモリホール３３４の側面には、ブロック絶縁膜３３５、電荷蓄積層３３６、及びゲート絶縁膜３３７が順次形成され、更にその内側に導電体柱３３８が埋め込まれている。導電体柱３３８は、例えばポリシリコンからなり、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の動作時にチャネルが形成される領域として機能する。このように、メモリホール３３４の内側には、ブロック絶縁膜３３５、電荷蓄積層３３６、ゲート絶縁膜３３７、及び導電体柱３３８からなる柱状体が形成されている。

メモリホール３３４の内側に形成された柱状体のうち、積層された配線層３３３、３３２、３３１のそれぞれと交差している各部分は、トランジスタとして機能する。これら複数のトランジスタのうち、配線層３３１と交差している部分にあるものは、選択トランジスタＳＴ１として機能する。複数のトランジスタのうち、配線層３３２と交差している部分にあるものは、メモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）として機能する。複数のトランジスタのうち、配線層３３３と交差している部分にあるものは、選択トランジスタＳＴ２として機能する。このような構成により、各メモリホール３３４の内側に形成された柱状体のそれぞれは、図３を参照しながら説明したＮＡＮＤストリングＮＳとして機能する。柱状体の内側にある導電体柱３３８は、メモリセルトランジスタＭＴや選択トランジスタＳＴ１、ＳＴ２のチャンネルとして機能する部分である。

導電体柱３３８よりも上側には、ビット線ＢＬとして機能する配線層が形成される。導電体柱３３８の上端には、導電体柱３３８とビット線ＢＬとを接続するコンタクトプラグ３３９が形成されている。

更に、ｐ型ウェル領域の表面内には、ｎ＋型不純物拡散層及び不図示のｐ＋型不純物拡散層が形成されている。ｎ＋型不純物拡散層上にはコンタクトプラグ３４０が形成され、コンタクトプラグ３４０上には、ソース線ＳＬとして機能する配線層が形成されている。

図４に示される構成と同様の構成が、図４の紙面の奥行き方向に沿って複数配列されている。図４の紙面の奥行き方向に沿って一列に並ぶ複数のＮＡＮＤストリングＮＳの集合によって、１つのストリングユニットＳＵが形成されている。

図２に戻って説明を続ける。センスアンプ１２０は、ビット線ＢＬに印加される電圧を調整したり、ビット線ＢＬの電圧を読み出してデータに変換したりするための回路である。センスアンプ１２０は、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出された読み出しデータを取得し、取得した読み出しデータを入出力回路２１に転送する。センスアンプ１２０は、データの書き込み時には、ビット線ＢＬを介して書き込まれる書き込みデータをメモリセルトランジスタＭＴに転送する。センスアンプ１２０の動作は、後述のシーケンサ４１により制御される。

ロウデコーダ１３０は、ワード線ＷＬのそれぞれに電圧を印加するための、不図示のスイッチ群として構成された回路である。ロウデコーダ１３０は、レジスタ４２からブロックアドレス及びロウアドレスを受け取り、当該ブロックアドレスに基づいて対応するブロックＢＬＫを選択するとともに、当該ロウアドレスに基づいて対応するワード線ＷＬを選択する。ロウデコーダ１３０は、選択されたワード線ＷＬに対して電圧生成回路４３からの電圧が印加されるよう、上記のスイッチ群の開閉を切り換える。ロウデコーダ１３０の動作はシーケンサ４１により制御される。

入出力回路２１は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２１は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ４２に転送する。また、入出力回路２１は、書き込みデータ及び読み出しデータを、センスアンプ１２０との間で送受信する。

ロジック制御回路２２は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路２２は、レディービジー信号／ＲＢをメモリコントローラ１に転送して、半導体記憶装置２の状態を外部に通知する。

シーケンサ４１は、メモリコントローラ１からインターフェイス回路２０へと入力された制御信号に基づいて、メモリセルアレイ１１０を含む各部の動作を制御する。シーケンサ４１は、本実施形態における「制御回路」に該当する。シーケンサ４１とロジック制御回路２２の両方を、本実施形態における「制御回路」と見なすこともできる。

レジスタ４２は、コマンドやアドレスを一時的に保持する部分である。レジスタ４２には、書き込み動作や読み出し動作、及び消去動作等を指示するコマンドが保持される。当該コマンドは、メモリコントローラ１から入出力回路２１に入力された後、入出力回路２１からレジスタ４２に転送され保持される。

また、レジスタ４２は、上記のコマンドに対応するアドレスも保持される。当該アドレスは、メモリコントローラ１から入出力回路２１に入力された後、入出力回路２１からレジスタ４２に転送され保持される。

更に、レジスタ４２は、半導体記憶装置２の動作状態を示すステータス情報も保持される。ステータス情報は、メモリセルアレイ１１０等の動作状態に応じて、シーケンサ４１によって都度更新される。ステータス情報は、メモリコントローラ１からの要求に応じて、状態信号として入出力回路２１からメモリコントローラ１へと出力される。

電圧生成回路４３は、メモリセルアレイ１１０におけるデータの書き込み動作、読み出し動作、及び、消去動作のそれぞれに必要な電圧を生成する部分である。このような電圧には、例えば、それぞれのワード線ＷＬに印加される電圧や、それぞれのビット線ＢＬに印加される電圧等が含まれる。電圧生成回路４３の動作はシーケンサ４１によって制御される。

入出力用パッド群３１は、メモリコントローラ１と入出力回路２１との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳのそれぞれに対応して個別に設けられている。

ロジック制御用パッド群３２は、メモリコントローラ１とロジック制御回路２２との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、及び、レディービジー信号／ＲＢのそれぞれに対応して個別に設けられている。

電源入力用端子群３３は、半導体記憶装置２の動作に必要な各電圧の印加を受けるための、複数の端子が設けられた部分である。それぞれの端子に印加される電圧には、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐ、及び接地電圧Ｖｓｓが含まれる。

電源電圧Ｖｃｃは、動作電源として外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と半導体記憶装置２との間で信号を送受信する際に用いられる電圧である。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。

メモリセルアレイ１１０へデータを書き込んだり、データを消去したりする際には、２０Ｖ程度の高い電圧（ＶＰＧＭ）が必要となる。この際に、約３．３Ｖの電源電圧Ｖｃｃを電圧生成回路４３の昇圧回路で昇圧するよりも、約１２Ｖの電源電圧Ｖｐｐを昇圧するほうが、高速かつ低消費電力で所望の電圧を生成することができる。一方で、例えば、高電圧を供給することができない環境において半導体記憶装置２が用いられる場合、電源電圧Ｖｐｐには電圧が供給されなくともよい。電源電圧Ｖｐｐが供給されない場合であっても、半導体記憶装置２は、電源電圧Ｖｃｃが供給されていれば、各種の動作を実行することができる。すなわち、電源電圧Ｖｃｃは、半導体記憶装置２に標準的に供給される電源であり、電源電圧Ｖｐｐは、例えば使用環境に応じて追加的・任意的に供給される電源である。

図５は、メモリセルトランジスタＭＴの閾値分布等を模式的に示す図である。図５の中段にある図は、メモリセルトランジスタＭＴの閾値電圧（横軸）と、メモリセルトランジスタＭＴの個数（縦軸）との対応関係を表している。

本実施形態のようにＴＬＣ方式を採用した場合においては、複数のメモリセルトランジスタＭＴは、図５の中段に示されるように、８つの閾値分布を形成する。この８個の閾値分布（書き込みレベル）のことを、閾値電圧の低い方から順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、“Ｇ”レベルと称する。

図５の上段にある表は、閾値電圧の上記各レベルのそれぞれに対応して、割り当てられるデータの例を表している。同表に示されるように、“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルには、例えば以下に示すような、それぞれ異なる３ビットデータが割り当てられる。
“ＥＲ”レベル：“１１１”（“下位ビット／中位ビット／上位ビット”）
“Ａ”レベル：“０１１”
“Ｂ”レベル：“００１”
“Ｃ”レベル：“０００”
“Ｄ”レベル：“０１０”
“Ｅ”レベル：“１１０”
“Ｆ”レベル：“１００”
“Ｇ”レベル：“１０１”

互いに隣り合う一対の閾値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルにそれぞれ対応して、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧが設定される。

ベリファイ電圧ＶｆｙＡは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。メモリセルトランジスタＭＴにベリファイ電圧ＶｆｙＡが印加されると、閾値電圧が“ＥＲ”レベルに含まれるメモリセルトランジスタＭＴがオン状態になり、閾値電圧が“Ａ”レベル以上の閾値分布に含まれるメモリセルトランジスタＭＴがオフ状態になる。

その他のベリファイ電圧ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧも、上記のベリファイ電圧ＶｆｙＡと同様に設定される。ベリファイ電圧ＶｆｙＢは、“Ａ”レベルと“Ｂ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＣは、“Ｂ”レベルと“Ｃ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＤは、“Ｃ”レベルと“Ｄ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＥは、“Ｄ”レベルと“Ｅ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＦは、“Ｅ”レベルと“Ｆ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＧは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。

例えば、ベリファイ電圧ＶｆｙＡは０．８Ｖに、ベリファイ電圧ＶｆｙＢは１．６Ｖに、ベリファイ電圧ＶｆｙＣは２．４Ｖに、ベリファイ電圧ＶｆｙＤは３．１Ｖに、ベリファイ電圧ＶｆｙＥは３．８Ｖに、ベリファイ電圧ＶｆｙＦは４．６Ｖに、ベリファイ電圧ＶｆｙＧは５．６Ｖに、それぞれ設定してもよい。しかし、これに限定されることなく、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、例えば、０Ｖ～７.０Ｖの範囲で、適宜、段階的に設定してもよい。

また、隣り合う閾値分布の間には、それぞれ読み出し動作で使用される読み出し電圧が設定される。「読み出し電圧」とは、読み出し動作時において、読み出し対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬ、すなわち選択ワード線に対し印加される電圧である。読み出し動作では、読み出し対象となるメモリセルトランジスタＭＴの閾値電圧が、印加された読み出し電圧よりも高いか否かの判定結果に基づいてデータが決定される。

図５の下段の図において模式的に示されるように、具体的には、メモリセルトランジスタＭＴの閾値電圧が“ＥＲ”レベルに含まれるのか“Ａ”レベル以上に含まれるのかを判定する読み出し電圧ＶｒＡは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。

その他の読み出し電圧ＶｒＢ、ＶｒＣ、ＶｒＤ、ＶｒＥ、ＶｒＦ、及びＶｒＧも、上記の読み出し電圧ＶｒＡと同様に設定される。読み出し電圧ＶｒＢは、“Ａ”レベルと“Ｂ”レベルとの間に設定され、読み出し電圧ＶｒＣは、“Ｂ”レベルと“Ｃ”レベルとの間に設定され、読み出し電圧ＶｒＤは、“Ｃ”レベルと“Ｄ”レベルとの間に設定され、読み出し電圧ＶｒＥは、“Ｄ”レベルと“Ｅ”レベルとの間に設定され、読み出し電圧ＶｒＦは、“Ｅ”レベルと“Ｆ”レベルとの間に設定され、読み出し電圧ＶｒＧは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。

そして、最も高い閾値分布（例えば“Ｇ”レベル）の最大の閾値電圧よりも高い電圧に、読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが設定される。読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。

尚、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、例えば、読み出し電圧ＶｒＡ、ＶｒＢ、ＶｒＣ、ＶｒＤ、ＶｒＥ、ＶｒＦ、及びＶｒＧよりもそれぞれ高い電圧に設定される。つまり、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、それぞれ“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルの閾値分布の下裾近傍に設定される。

以上に説明したようなデータの割り付けが適用された場合、読み出し動作において下位ビットの１ページデータ（下位ページデータ）は、読み出し電圧ＶｒＡ及びＶｒＥを用いた読み出し結果によって確定させることができる。中位ビットの１ページデータ（中位ページデータ）は、読み出し電圧ＶｒＢ、ＶｒＤ、及びＶｒＦを用いた読み出し結果によって確定させることができる。上位ビットの１ページデータ（上位ページデータ）は、読み出し電圧ＶｒＣ及びＶｒＧを用いた読み出し結果によって確定させることができる。このように、下位ページデータ、中位ページデータ、及び上位ページデータがそれぞれ、２回、３回、及び２回の読み出し動作によって確定するため、以上のようなデータの割り付けは“２－３－２コード”と称される。

尚、以上で説明したようなデータの割り付けはあくまで一例であり、実際のデータの割り付けはこれに限定されない。例えば、２ビット又は４ビット以上のデータが１つのメモリセルトランジスタＭＴに記憶されてもよい。また、データが割り付けられる閾値分布の数は７以下であってもよく、９以上であってもよい。

半導体記憶装置２において行われる書き込み動作について説明する。書き込み動作では、プログラム動作及びベリファイ動作が行われる。「プログラム動作」とは、一部のメモリセルトランジスタＭＴの電荷蓄積層３３６に電子を注入することにより、当該メモリセルトランジスタＭＴの閾値電圧を変化させる動作のことである。「ベリファイ動作」とは、上記のプログラム動作の後、データを読み出すことで、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで達したか否かを検証する動作である。閾値電圧がターゲットレベルまで達したメモリセルトランジスタＭＴは、その後、書き込み禁止とされる。

書き込み動作では、以上のプログラム動作及びベリファイ動作が繰り返し実行される。これにより、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで上昇される。

複数のワード線ＷＬのうち、書き込み動作の対象（つまり、閾値電圧を変化させる対象）であるメモリセルトランジスタＭＴに繋がっているワード線ＷＬのことを、以下では「選択ワード線」とも称する。また、書き込み動作の対象ではないメモリセルトランジスタＭＴに繋がっているワード線ＷＬのことを、以下では「非選択ワード線」とも称する。書き込み対象であるメモリセルトランジスタＭＴのことを、以下では「選択メモリトランジスタ」とも称する。

複数のストリングユニットＳＵのうち、書き込み動作の対象となるストリングユニットＳＵのことを、以下では「選択ストリングユニット」とも称する。また、書き込み動作の対象とはならないストリングユニットＳＵのことを、以下では「非選択ストリングユニット」とも称する。

選択ストリングユニットに含まれる各ＮＡＮＤストリングＮＳの導電体柱３３８、すなわち、選択ストリングユニットにおける各チャンネルのことを、以下では「選択チャンネル」とも称する。また、非選択ストリングユニットに含まれる各ＮＡＮＤストリングＮＳの導電体柱３３８、すなわち、非選択ストリングユニットにおける各チャンネルのことを、以下では「非選択チャンネル」とも称する。

複数のビット線ＢＬのうち、選択メモリトランジスタに繋がっているビット線ＢＬのことを、以下では「選択ビット線」とも称する。また、選択メモリトランジスタに繋がっていないビット線ＢＬのことを、以下では「非選択ビット線」とも称する。

プログラム動作について説明する。図１１は、プログラム動作時における各配線の電位変化を示している。プログラム動作では、センスアンプ１２０が、プログラムデータに対応して各ビット線ＢＬの電位を変化させる。プログラム対象の（閾値電圧を上昇させるべき）メモリセルトランジスタＭＴに繋がるビット線ＢＬには、“Ｌ”レベルとして接地電圧Ｖｓｓ（例えば０Ｖ）が印加される。プログラム対象ではない（閾値電圧を維持させるべき）メモリセルトランジスタＭＴに繋がるビット線ＢＬには、“Ｈ”レベルとして、例えば２．５Ｖが印加される。前者のビット線ＢＬは、図１１においては「ＢＬ（０）」と表記されている。後者のビット線ＢＬは、図１１においては「ＢＬ（１）」と表記されている。

ロウデコーダ１３０は、書き込み動作の対象としていずれかのブロックＢＬＫを選択し、更にいずれかのストリングユニットＳＵを選択する。より具体的には、選択されたストリングユニットＳＵにおけるセレクトゲート線ＳＧＤ（選択セレクトゲート線ＳＧＤｓｅｌ）には、電圧生成回路４３からロウデコーダ１３０を介して例えば５Ｖが印加される。これにより、選択トランジスタＳＴ１はオン状態となる。他方で、セレクトゲート線ＳＧＳには、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧Ｖｓｓが印加される。これにより、選択トランジスタＳＴ２はオフ状態となる。

また、選択ブロックＢＬＫにおける非選択ストリングユニットＳＵのセレクトゲート線ＳＧＤ（非選択セレクトゲート線ＳＧＤｕｓｅｌ）には、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧５Ｖが印加される。これにより、選択トランジスタＳＴ１がオン状態となる。なお、各ブロックＢＬＫに含まれるストリングユニットＳＵにおいて、セレクトゲート線ＳＧＳは共通に接続されている。従って、非選択ストリングユニットＳＵにおいても、選択トランジスタＳＴ２はオフ状態となる。

更に、非選択ブロックＢＬＫにおけるセレクトゲート線ＳＧＤ及びセレクトゲート線ＳＧＳには、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧Ｖｓｓが印加される。これにより、選択トランジスタＳＴ１及び選択トランジスタＳＴ２はオフ状態となる。

ソース線ＳＬは、セレクトゲート線ＳＧＳの電位よりも高い電位とされる。当該電位は、例えば１Ｖである。

その後、選択ブロックＢＬＫにおける選択セレクトゲート線ＳＧＤｓｅｌの電位を、例えば２．５Ｖとする。この電位は、上記の例で０Ｖが与えられたビット線ＢＬ（０）に対応する選択トランジスタＳＴ１はオンさせるが、２．５Ｖが与えられたビット線ＢＬ（１）に対応する選択トランジスタＳＴ１はカットオフさせる電圧である。これにより、選択ストリングユニットＳＵにおいては、ビット線ＢＬ（０）に対応する選択トランジスタＳＴ１はオンされ、２．５Ｖが与えられたビット線ＢＬ（１）に対応する選択トランジスタＳＴ１はカットオフされる。一方で、非選択セレクトゲート線ＳＧＤｕｓｅｌの電位を、例えば電圧Ｖｓｓとする。これにより、非選択ストリングユニットＳＵにおいては、ビット線ＢＬ（０）及びビット線ＢＬ（１）の電位に関わらず、選択トランジスタＳＴ１はカットオフされる。

そしてロウデコーダ１３０は、選択ブロックＢＬＫにおいて、書き込み動作の対象としていずれかのワード線ＷＬを選択する。書き込み動作の対象となるワード線ＷＬ（選択ワード線ＷＬｓｅｌ）に、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧ＶＰＧＭが印加される。一方で、その他のワード線ＷＬ（非選択ワード線ＷＬｕｓｅｌ）に、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧ＶＰＡＳＳ＿ＰＧＭが印加される。電圧ＶＰＧＭは、トンネル現象により電子を電荷蓄積層３３６に注入するための高電圧である。電圧ＶＰＡＳＳ＿ＰＧＭは、ワード線ＷＬに繋がるメモリセルトランジスタＭＴをＯＮとする一方で、閾定電圧は変化させない程度の電圧である。ＶＰＧＭはＶＰＡＳＳ＿ＰＧＭよりも高い電圧である。

プログラム対象のビット線ＢＬ（０）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１がオン状態となる。そのため、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネル電位は０Ｖとなる。制御ゲートとチャネルとの間の電位差が大きくなり、その結果、電子が電荷蓄積層３３６に注入されるので、メモリセルトランジスタＭＴの閾値電圧が上昇される。

プログラム対象ではないビット線ＢＬ（１）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１がカットオフ状態となる。そのため、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネルは電気的にフローティングとなり、ワード線ＷＬ等との容量カップリングによりチャネル電位は電圧ＶＰＧＭ近くまで上昇される。制御ゲートとチャネルとの間の電位差が小さくなり、その結果、電子は電荷蓄積層３３６に注入されないので、メモリセルトランジスタＭＴの閾値電圧は維持される。正確にいうと、閾値分布レベルがより高い分布に遷移するほどには、閾値電圧は変動しない。

読み出し動作（ベリファイ動作）について説明する。図１２は、読み出し動作時における各配線の電位変化を示している。読み出し動作では、読み出し動作の対象となるメモリセルトランジスタＭＴ、を含むＮＡＮＤストリングＮＳが選択される。あるいは、読み出し動作の対象となるページを含むストリングユニットＳＵが選択される。

まず、選択セレクトゲート線ＳＧＤｓｅｌ、非選択セレクトゲート線ＳＧＤｕｓｅｌ及びセレクトゲート線ＳＧＳには、電圧生成回路４３からロウデコーダ１３０を介して例えば５Ｖが印加される。これにより、選択ブロックＢＬＫに含まれる選択トランジスタＳＴ１及び選択トランジスタＳＴ２はオン状態となる。また、選択ワード線ＷＬｓｅｌ及び非選択ワード線には、電圧生成回路４３からロウデコーダ１３０を介して例えば読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが印加される。読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤは、メモリセルトランジスタＭＴの閾値電圧にかかわらず、メモリセルトランジスタＭＴをＯＮとすることができ、かつ、閾定電圧は変化させない程度の電圧である。これにより、選択ストリングユニットＳＵであるか非選択ストリングユニットＳＵであるかにかかわらず、選択ブロックＢＬＫに含まれる全てのＮＡＮＤストリングＮＳにおいて、電流が導通する。

次に、読み出し動作の対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬ（選択ワード線ＷＬｓｅｌ）に対し、電圧生成回路４３からロウデコーダ１３０を介して例えばＶｒＡのような読み出し電圧Ｖｒが印加される。それ以外のワード線（非選択ワード線ＷＬｕｓｅｌ）に対しては、読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが印加される。

また、選択セレクトゲート線ＳＧＤｓｅｌ及びセレクトゲート線ＳＧＳに印加する電圧は維持しつつ、非選択セレクトゲート線ＳＧＤｕｓｅｌには、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧Ｖｓｓが印加される。これにより、選択ストリングユニットＳＵに含まれる選択トランジスタＳＴ１はオン状態を維持するが、非選択ストリングユニットＳＵに含まれる選択トランジスタＳＴ１はオフ状態となる。なお、選択ストリングユニットＳＵであるか非選択ストリングユニットＳＵであるかにかかわらず、選択ブロックＢＬＫに含まれる選択トランジスタＳＴ２はオン状態となる。

これにより、非選択ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳは、少なくとも選択トランジスタＳＴ１がオフ状態となるため、電流パスを形成しない。一方で、選択ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳは、選択ワード線ＷＬｓｅｌに印加される読み出し電圧ＶｒとメモリセルトランジスタＭＴの閾値電圧との関係に応じて、電流パスが形成され、または、形成されない。

センスアンプ１２０は、選択されたＮＡＮＤストリングＮＳに繋がるビット線ＢＬに対して電圧を印加する。この状態で、センスアンプ１２０は、当該ビット線ＢＬを流れる電流の値に基づいてデータの読み出しを行う。具体的には、読み出し動作の対象となるメモリセルトランジスタＭＴの閾値電圧が、当該メモリセルトランジスタＭＴに印加された読み出し電圧よりも高いか否かを判定する。尚、データの読み出しは、ビット線ＢＬを流れる電流の値に基づくのではなく、ビット線ＢＬにおける電位の時間変化に基づいて行われてもよい。後者の場合、ビット線ＢＬは、予め所定の電位となるようにプリチャージされる。

先に述べたベリファイ動作も、上記のような読み出し動作と同様に行われる。ベリファイ動作では、ベリファイの対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬに対し、例えばＶｆｙＡのようなベリファイ電圧が電圧生成回路４３からロウデコーダ１３０を介して印加されることとなる。

なお、先に述べたプログラム動作の初期段階における選択セレクトゲート線ＳＧＤｓｅｌ及び非選択セレクトゲート線ＳＧＤｕｓｅｌに５Ｖの電圧を印加する動作は、省略される場合がある。同様に、先に述べた読み出し動作（ベリファイ動作）の初期段階における非選択セレクトゲート線ＳＧＤｕｓｅｌに５Ｖの電圧を印加し選択ワード線ＷＬｓｅｌに読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤを印加する動作は、省略される場合がある。

図６には、実施形態における書き込み動作時における各配線の電位変化等が模式的に表されている。図６（Ａ）に示されるのは、各ワード線ＷＬの電位を変化させるために、電圧生成回路４３からメモリセルアレイ１１０へと供給される電流の時間変化の例である。当該電流のことを、以下では「Ｉｃｃ」とも称する。

図６（Ｂ）の線Ｌ０１に示されるのは、選択セレクトゲート線ＳＧＤｓｅｌにおける電位の時間変化の例である。当該電位のことを、以下では「Ｖ＿ＳＧＤ＿ｓｅｌ」とも称する。また、図６（Ｂ）の線Ｌ０２に示されるのは、非選択セレクトゲート線ＳＧＤｕｓｅｌにおける電位の時間変化の例である。当該電位のことを、以下では「Ｖ＿ＳＧＤ＿ｕｓｅｌ」とも称する。

図６（Ｃ）に示されるのは、選択ワード線ＷＬｓｅｌにおける電位の時間変化の例である。当該電位のことを、以下では「Ｖ＿ＷＬ＿ｓｅｌ」とも称する。図６（Ｄ）に示されるのは、非選択ワード線ＷＬｕｓｅｌにおける電位の時間変化の例である。当該電位のことを、以下では「Ｖ＿ＷＬ＿ｕｓｅｌ」とも称する。

図６（Ｅ）に示されるのは、選択セレクトゲート線ＳＧＤｓｅｌに対応する選択ストリングユニットに属する選択チャンネルにおける電位の時間変化の例である。当該電位のことを、以下では「Ｖ＿Ｃｈ＿ｓｅｌ」とも称する。このうち、線Ｌ１１に示されるのは、選択チャンネルのうち、選択メモリトランジスタに繋がっていないもの（換言すれば、非選択ビット線に繋がっているもの）における電位の時間変化の例である。線Ｌ１２に示されるのは、選択チャンネルのうち、選択メモリトランジスタに繋がるもの（換言すれば、選択ビット線に繋がっているもの）における電位の時間変化の例である。

図６（Ｆ）に示されるのは、ビット線ＢＬにおける電位の時間変化の例である。当該電位のことを、以下では「Ｖ＿ＢＬ」とも称する。このうち、線Ｌ２１に示されるのは、複数のビット線ＢＬのうち非選択ビット線における電位の時間変化の例である。線Ｌ２２に示されるのは、複数のビット線ＢＬのうち選択ビット線における電位の時間変化の例である。

図６（Ｇ）に示されるのは、非選択セレクトゲート線ＳＧＤｕｓｅｌに対応する非選択ストリングユニットに属する非選択チャンネルにおける電位の時間変化の例である。当該電位のことを、以下では「Ｖ＿Ｃｈ＿ｕｓｅｌ」とも称する。このうち、線Ｌ３１に示されるのは、非選択ビット線に繋がっている非選択チャンネルの電位の時間変化の例である。線Ｌ３２に示されるのは、選択ビット線に繋がっている非選択チャンネルの電位の時間変化の例である。

図６の例では、時刻ｔ１においてプログラム動作が開始される。シーケンサ４１は、時刻ｔ１から時刻ｔ２までの期間において、Ｖ＿ＳＧＤ＿ｓｅｌ（線Ｌ０１）及びＶ＿ＳＧＤ＿ｕｓｅｌ（線Ｌ０２）を例えば０Ｖから５Ｖまで上昇させる。これにより、選択ストリングユニットの各選択トランジスタＳＴ１と非選択ストリングユニットの各選択トランジスタＳＴ１は、それぞれ、オン状態となる。

時刻ｔ２において、シーケンサ４１は、非選択ビット線の電位を、図６（Ｆ）の線Ｌ２１のように２．５Ｖまで上昇させる。これにより、非選択ビット線に繋がっている選択チャンネルにおける電位は、図６（Ｅ）の線Ｌ１１に示されるように２．５Ｖまで上昇する。尚、図示は省略するが、プログラム動作が行われている期間においては、選択トランジスタＳＴ２はオフ状態とされている。

その後、シーケンサ４１は、Ｖ＿ＳＧＤ＿ｓｅｌ（線Ｌ０１）を一旦低下させた後、時刻ｔ３から時刻ｔ４までの期間においてＶ＿ＳＧＤ＿ｓｅｌを２．５Ｖに変化させるとともに、Ｖ＿ＳＧＤ＿ｕｓｅｌ（線Ｌ０２）を０Ｖに変化させる（図６（Ｂ））。

図６（Ｂ）及び図６（Ｆ）に示されるように、時刻ｔ４以降においては、Ｖ＿ＳＧＤ＿ｓｅｌは非選択ビット線における電位（２．５Ｖ）と同電位となっている。このため、選択ストリングユニットにおいて非選択ビット線に繋がる選択トランジスタＳＴ１は、カットオフされてオフ状態となる。一方、Ｖ＿ＳＧＤ＿ｓｅｌ（線Ｌ０１）は選択ビット線における電位（０Ｖ）よりも高くなっている。このため、選択ストリングユニットにおいて選択ビット線に繋がる選択トランジスタＳＴ１はオン状態となる。なお、Ｖ＿ＳＧＤ＿ｕｓｅｌ（線Ｌ０２）は非選択ビット線における電位（２．５Ｖ）より低く、選択ビット線における電位（０Ｖ）と同電位であるため、非選択ストリングユニットにおける選択トランジスタＳＴ１は全てオフ状態となる。

その結果、非選択ビット線に繋がっている選択チャンネルは、選択トランジスタＳＴ１がオフ状態となることにより、時刻ｔ４以降においてフローティングの状態となる。一方、選択ビット線に繋がっている選択チャンネルは、選択トランジスタＳＴ１がオン状態となることにより、時刻ｔ４以降において選択ビット線と導通した状態となる。

その後、時刻ｔ５から時刻ｔ６までの期間において、シーケンサは、ワード線ＷＬのそれぞれの電位をＶＰＡＳＳ＿ＰＧＭまで上昇させる。ＶＰＡＳＳ＿ＰＧＭは、メモリセルトランジスタＭＴの閾値電圧によることなく、メモリセルトランジスタＭＴをオン状態とするような大きさの電位であって、例えば１０Ｖである。図６（Ｃ）及び図６（Ｄ）に示されるように、時刻ｔ６においては、Ｖ＿ＷＬ＿ｓｅｌ及びＶ＿ＷＬ＿ｕｓｅｌの両方がＶＰＡＳＳ＿ＰＧＭまで上昇した状態となる。図６（Ａ）に示されるように、時刻ｔ５以降においては、ワード線ＷＬの電位を上昇させることに伴い、一時的にＩｃｃが上昇する。

非選択ビット線に繋がっている選択チャンネルは、先に述べたようにフローティングの状態となっている。この状態で、それぞれのワード線ＷＬの電位がＶＰＡＳＳ＿ＰＧＭまで上昇すると、ワード線ＷＬと当該選択チャンネルとの間の容量カップリングにより、当該選択チャンネルの電位も上昇する。非選択ビット線に繋がっている選択チャンネルの電位Ｖ＿Ｃｈ＿ｓｅｌは、例えば、図６（Ｅ）の線Ｌ１１に示されるように、Ｖ＿ＩＨ１まで上昇している。Ｖ＿ＩＨ１は、概ねＶＰＡＳＳ＿ＰＧＭと同程度の電位である。非選択ビット線に繋がっている非選択チャンネルの電位Ｖ＿Ｃｈ＿ｕｓｅｌも、図６（Ｇ）の線Ｌ３１に示されるように、Ｖ＿ＩＨ１まで上昇している。すなわち、図６（Ｇ）の線Ｌ３１に示される非選択ビット線に繋がっている非選択チャンネルの電位Ｖ＿Ｃｈ＿ｕｓｅｌは、図６（Ｅ）の線Ｌ１１に示される非選択ビット線に繋がっている選択チャンネルの電位Ｖ＿Ｃｈ＿ｓｅｌと概ね同様に変化する。

なお、選択ビット線に繋がっている非選択チャンネルも、非選択ビット線に繋がっている非選択チャンネルと同様に、フローティングの状態となっている。この状態で、それぞれのワード線ＷＬの電位がＶＰＡＳＳ＿ＰＧＭまで上昇すると、ワード線ＷＬと当該非選択チャンネルとの間の容量カップリングにより、当該非選択チャンネルの電位も上昇する。選択ビット線に繋がっている非選択チャンネルの電位Ｖ＿Ｃｈ＿ｕｓｅｌは、図６（Ｇ）の線Ｌ３２に示されるように、Ｖ＿ＩＨ２まで上昇している。Ｖ＿ＩＨ２は、概ねＶＰＡＳＳ＿ＰＧＭと同程度の電位であるが、Ｖ＿ＩＨ１より低い電位である。

選択ビット線に繋がっている選択チャンネルは、先に述べたように選択ビット線ＢＬと導通した状態となっている。このため、それぞれのワード線ＷＬの電位がＶＰＡＳＳ＿ＰＧＭまで上昇しても、当該選択チャンネルの電位は上昇せず、図６（Ｅ）の線Ｌ１２に示されるように０Ｖのままとなる。

時刻ｔ６において、各ワード線ＷＬの電位がＶＰＡＳＳ＿ＰＧＭまで上昇すると、シーケンサ４１は、選択ワード線の電位であるＶ＿ＷＬ＿ｓｅｌを更にＶＰＧＭまで上昇させる。ＶＰＧＭは、メモリセルトランジスタＭＴの閾値電圧を上昇させるような大きさの電位であって、例えば２０Ｖである。非選択ワード線の電位はＶＰＡＳＳ＿ＰＧＭのまま維持される。

図７には、このときにおけるＮＡＮＤストリングＮＳの様子が等価回路図として示されている。図７に示される一対のＮＡＮＤストリングＮＳ１、ＮＳ２は、同一の選択ストリングユニットに属している。このうち、ＮＡＮＤストリングＮＳ１は選択ビット線に繋がっており、ＮＡＮＤストリングＮＳ２は非選択ビット線に繋がっている。図７の例では、ＮＡＮＤストリングＮＳ１のメモリセルトランジスタＭＴ３が、書き込み動作の対象となっている。

時刻ｔ７以降において、ＮＡＮＤストリングＮＳ１では、選択トランジスタＳＴ１と、メモリセルトランジスタＭＴがオン状態となっており、選択トランジスタＳＴ２がオフ状態となっている。このため、選択ビット線に繋がっている選択チャンネルの電位Ｖ＿Ｃｈ＿ｓｅｌは０Ｖとなっている。

ＮＡＮＤストリングＮＳ１のうち、書き込みの対象とはなっていないメモリセルトランジスタＭＴ０～ＭＴ２、ＭＴ４～ＭＴ７においては、ゲートに接続された非選択ワード線（ＶＰＡＳＳ＿ＰＧＭ）と、その内側の選択チャンネル（０Ｖ）の間の電位差は１０Ｖ程度である。このため、これらのメモリセルトランジスタＭＴは、オン状態となるだけであり、その閾値電圧は変化しない。

一方、ＮＡＮＤストリングＮＳ１のうち、書き込みの対象となっているメモリセルトランジスタＭＴ３においては、ゲートに接続された選択ワード線（ＶＰＧＭ）と、その内側の選択チャンネル（０Ｖ）との間の電位差は、比較的高い２０Ｖとなっている。このため、メモリセルトランジスタＭＴ３の閾値電圧は変化し、データが書き込まれる。

非選択ビット線に繋がるＮＡＮＤストリングＮＳ２では、先に述べたように、選択トランジスタＳＴ１、ＳＴ２のいずれもがオフ状態となっている。このため、非選択ビット線に繋がっている選択チャンネルはフローティング状態となっている。各メモリセルトランジスタＭＴのゲートに繋がるワード線ＷＬ（ＶＰＡＳＳ＿ＰＧＭ又はＶＰＧＭ）と、その内側にある選択チャンネル（Ｖ＿ＩＨ１）との間の電位差は、概ね０Ｖ～１０Ｖ程度の範囲に収まる。このため、これらのメモリセルトランジスタＭＴは、オン状態となるだけであり、その閾値電圧は変化しない。非選択ストリングユニットに属するＮＡＮＤストリングＮＳにおいてもこれと同様であり、当該ＮＡＮＤストリングＮＳに含まれる各メモリセルトランジスタＭＴの閾値電圧は変化しない。

以上のように、プログラム動作が実行される際においては、選択ストリングユニットに含まれる複数の選択チャンネルは、０Ｖに維持されるものとＶ＿ＩＨ１まで上昇するものとに分かれることとなる。０Ｖに維持されるチャンネル、すなわち、データが書き込まれるメモリセルトランジスタＭＴに繋がるチャンネルのことを、以下では「チャンネルＰＧ」とも称する。また、Ｖ＿ＩＨ１まで上昇するチャンネル、すなわち、データが書き込まれるメモリセルトランジスタＭＴに繋がっていないチャンネルのことを、以下では「チャンネルＩＨ」とも称する。選択ストリングユニットに属するチャンネルＰＧ及びチャンネルＩＨのそれぞれの数は、ページに書き込まれるデータや、後述のループ回数に応じて都度変化する。

尚、非選択ストリングユニットに含まれる複数の非選択チャンネルは、プログラム動作において、その全てが少なくともＶ＿ＩＨ２まで上昇する。すなわち、プログラム動作において、選択ビット線に繋がっている非選択チャンネルの電位Ｖ＿Ｃｈ＿ｕｓｅｌはＶ＿ＩＨ２まで上昇し、非選択ビット線に繋がっている非選択チャンネルの電位Ｖ＿Ｃｈ＿ｕｓｅｌは、Ｖ＿ＩＨ２より高いＶ＿ＩＨ１まで上昇する。非選択ストリングユニットに属するＶ＿ＩＨ２まで電位が上昇する非選択チャンネル及びＶ＿ＩＨ１まで電位が上昇する非選択チャンネルのそれぞれの数も、ページに書き込まれるデータや、ループ回数に応じて都度変化する。

図６に戻って説明を続ける。時刻ｔ７において、選択ワード線の電位Ｖ＿ＷＬ＿ｓｅｌがＶＰＧＭとされると、上記のようにデータの書き込みが行われる。当該状態は、時刻ｔ８までの一定期間継続される。時刻ｔ８においてプログラム動作は終了し、以降はベリファイ動作が行われる。

ベリファイ動作において、シーケンサ４１は、セレクトゲート線ＳＧＤにおける電位Ｖ＿ＳＧＤを、例えば５Ｖまで上昇させる（図６（Ｂ））。また、ビット線ＢＬの電位Ｖ＿ＢＬを、例えば１Ｖに変化させる（図６（Ｆ））。尚、このようなＶ＿ＢＬの切り換えは、選択ビット線及び非選択ビット線の両方に対して行われる。

上記と同時に、シーケンサ４１は、選択ワード線における電位Ｖ＿ＷＬ＿ｓｅｌを、ＶＰＧＭからＶｃｇｒｖまで変化させる（図６（Ｃ））。Ｖｃｇｒｖは、ベリファイの対象となるレベルに応じて、図５のＶｆｙＡやＶｆｙＢ等の中から選択される大きさの電位である。ベリファイの対象となるレベルがどのように設定されるかについては後に説明する。

また、シーケンサ４１は、非選択ワード線における電位Ｖ＿ＷＬ＿ｕｓｅｌを、ＶＰＡＳＳ＿ＰＧＭからＶＰＡＳＳ＿ＲＥＡＤまで変化させる（図６（Ｄ））。ＶＰＡＳＳ＿ＲＥＡＤは、メモリセルトランジスタＭＴの閾値電圧によることなく、メモリセルトランジスタＭＴをオン状態とするような大きさの電位であって、例えば５Ｖである。

以上のような各配線の電位の変更は、ベリファイ動作が開始された時刻ｔ８から時刻ｔ９までの期間において、シーケンサ４１によって概ね同時に行われる。

時刻ｔ９以降は、Ｖ＿ＳＧＤが５Ｖに上昇したことに伴って選択トランジスタがＯＮ状態となり、それぞれのビット線ＢＬと選択チャンネルとの間が導通した状態となる。このため、Ｖ＿Ｃｈ＿ｓｅｌ及びＶ＿Ｃｈ＿ｕｓｅｌは、いずれも、ビット線ＢＬの電位と同じ１Ｖとなるように変化する。

時刻ｔ９の状態においては、ベリファイの対象となるメモリセルトランジスタＭＴの閾値電圧が、Ｖｃｇｒｖよりも高い場合には、当該メモリセルトランジスタＭＴはオフ状態となり、当該メモリセルトランジスタＳＴを含むチャンネルＰＧには電流が流れない。一方、ベリファイの対象となるメモリセルトランジスタＭＴの閾値電圧が、Ｖｃｇｒｖよりも低い場合には、当該メモリセルトランジスタＳＴはオン状態となり、当該メモリセルトランジスタＭＴを含むチャンネルＰＧには電流が流れる。それぞれの電流値は、センスアンプ１２０によって検知することができる。シーケンサ４１は、チャンネルＰＧを流れる電流に基づいて、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルに到達したかどうかを判定することができる。

尚、図６の例は、ベリファイ動作が単一のレベルを対象として行われる例となっている。つまり、図６（Ｃ）に示されるＶ＿ＷＬ＿ｓｅｌは、時刻ｔ９においてＶｃｇｒｖに設定された後、当該電圧に対応した単一のレベルについてのみベリファイ動作が行われている。後に説明するように、時刻ｔ９以降においては、Ｖｃｇｒｖが段階的に変化するように調整され、それぞれの段階に応じた複数のレベルについてベリファイ動作が行われることもある。

書き込み動作の全体における具体的な流れについて説明する。書き込み動作では、データが正しく書き込まれたことが確認されるまで、上記のようなプログラム動作とベリファイ動作とが繰り返される。図８では、プログラム動作とベリファイ動作との組み合わせが１９回繰り返されることによって、データが書き込まれる場合を例に示している。このように繰り返される各動作のことを、以下では「ループ」とも称する。

図８には、書き込み動作時における選択ワード線の電位変化の例が示されている。同図に示されるように、上記のループは最大で１９回実行される。尚、図８に示される「ＶＰＧＭ１」とは、１回目のループにおいて選択ワード線に印加されるＶＰＧＭのことである。「ＶＰＧＭ２」とは、２回目のループにおいて選択ワード線に印加されるＶＰＧＭのことである。以下同様に、各回のループにおいて選択ワード線に印加されるＶＰＧＭが、図８においては「ＶＰＧＭ３」、「ＶＰＧＭ４」、・・・、「ＶＰＧＭ１９」と表記されている。同図に示されるように、ループが繰り返される毎に、ＶＰＧＭの値は次第に大きくなるようにステップアップされる。

図９（Ａ）には、各ループにおいて行われるベリファイ動作のターゲットレベルが示されている。また、図９（Ｂ）には、各ループにおいて行われるプログラム動作のターゲットレベルが示されている。尚、図９（Ｂ）に示される「１」は、当該レベルにおける書き込み動作が行われないことを意味しており、「０」は、当該レベルにおける書き込み動作が行わることを意味している。また、「０／１」は、当該レベルにおける書き込み動作が基本的には行われるが、前回の書き込み動作時においてベリファイをパスしていた場合には、書き込み動作が行われないことを意味している。

図８及び図９に示されるように、１回目のループでは、プログラム動作において選択ワード線にＶＰＧＭ１が印加された後、ベリファイ動作は“Ａ”レベルのみを対象にして行われる。つまり、ベリファイ動作時において選択ワード線にはベリファイ電圧ＶｆｙＡが印加され、ベリファイ電圧ＶｆｙＢ～ＶｆｙＧは印加されない。

尚、１回目のループにおいてプログラム対象となるメモリセルトランジスタＭＴは、閾値電圧が最終的に“Ａ”レベル以上となるべき全てのメモリセルトランジスタＭＴである。一方、１回目のループにおいて“Ａ”レベルのベリファイ対象となるメモリセルトランジスタＭＴは、閾値電圧が最終的に“Ａ”レベルとなるメモリセルトランジスタＭＴである。閾値電圧が最終的に“Ｂ”レベル以上となるメモリセルトランジスタＭＴは、“Ａ”レベルのベリファイ対象からは外される。

２回目のループでは、選択ワード線にＶＰＧＭ２が印加された後、１回目のループと同様のプログラム動作及びベリファイ動作が行われる。ただし、閾値電圧が最終的に“Ａ”レベルとなるメモリセルトランジスタＭＴのうち、１回目のループにおいて“Ａ”レベルのベリファイにパスしたものは、２回目のループにおけるプログラム動作及びベリファイ動作の対象からは外される。つまり、２回目のループでは、閾値電圧が最終的に“Ｂ”レベル以上となるメモリセルトランジスタＭＴと、前回のループにおいてベリファイにフェイルしたメモリセルトランジスタＭＴとが、プログラム動作の対象とされる。

３回目のループでは、選択ワード線にＶＰＧＭ３が印加されプログラム動作が行われた後、ベリファイ動作は“Ａ”レベルと“Ｂ”レベルとを対象にして行われる。つまり、ベリファイ動作時において選択ワード線にはベリファイ電圧ＶｆｙＡ及びＶｆｙＢが順次印加され、ベリファイ電圧ＶｆｙＣ～ＶｆｙＧは印加されない。

尚、３回目のループにおいてプログラム対象となるメモリセルトランジスタＭＴは、閾値電圧が最終的に“Ｂ”レベル以上となるべき全てのメモリセルトランジスタＭＴと、これまでのループにおいてベリファイにフェイルしたメモリセルトランジスタＭＴである。また、３回目のループにおいて“Ａ”レベルのベリファイ対象となるメモリセルトランジスタＭＴは、閾値電圧が最終的に“Ａ”レベルとなるメモリセルトランジスタＭＴのうち、これまでのループにおいてベリファイにフェイルしたメモリセルトランジスタＭＴである。３回目のループにおいて“Ｂ”レベルのベリファイ対象となるメモリセルトランジスタＭＴは、閾値電圧が最終的に“Ｂ”レベルとなるメモリセルトランジスタＭＴである。

４回目のループでは、選択ワード線にＶＰＧＭ４が印加された後、３回目のループと同様のプログラム動作及びベリファイ動作が行われる。ただし、閾値電圧が最終的に“Ａ”レベルとなるメモリセルトランジスタＭＴのうち、３回目のループにおいて“Ａ”レベルのベリファイにパスしたものは、２回目のループにおけるプログラム動作及びベリファイ動作の対象からは外される。同様に、３回目のループにおいて“Ｂ”レベルのベリファイにパスしたものは、４回目のループにおけるプログラム動作及びベリファイ動作の対象からは外される。つまり、４回目のループでは、閾値電圧が最終的に“Ｃ”レベル以上となるメモリセルトランジスタＭＴと、前回のループにおいてベリファイにフェイルしたメモリセルトランジスタＭＴとが、プログラム動作の対象とされる。

以降のループにおいても同様に、プログラム動作の後、図７に示されるような各所定レベルのベリファイ動作が行われる。閾値電圧が最終的なターゲットレベルに到達したメモリセルトランジスタＭＴは、次回以降のループにおいて、プログラム動作及びベリファイ動作の対象からは外される。

ループが繰り返されて行くに従って、閾値電圧が最終的なターゲットレベルに到達したメモリセルトランジスタＭＴは増加して行くので、プログラム動作及びベリファイ動作の対象から外されるメモリセルトランジスタＭＴは次第に増加して行く。この点は、図９（Ｂ）において、ループ回数の増加に伴って「１」と表記されたレベルの数が増加して行き、「０」と表記されたレベルの数が増加して行くことにも表れている。

メモリセルアレイ１１０が有する複数のＮＡＮＤストリングＮＳのうち、プログラム動作において閾値を変化させるメモリセルトランジスタＭＴを含むもの、すなわち、先に述べた「チャンネルＰＧ」に対応するＮＡＮＤストリングＮＳのことを、以下では「プログラム対象ストリング」とも称する。ループが繰り返されて行くに従って、プログラム対象ストリングの数は次第に減少して行くこととなる。換言すれば、ループが繰り返されて行くに従って、先に述べた「チャンネルＩＨ」に対応するＮＡＮＤストリングＮＳの数は次第に増加して行くこととなる。

このように、本実施形態のシーケンサ４１によって実行される書き込み動作においては、最後のループのプログラム動作におけるプログラム対象ストリングの数が、最初のループのプログラム動作におけるプログラム対象ストリングの数よりも少なくなる。

尚、図９に示されるように、“Ａ”レベルを対象としたベリファイ動作は６回目のループで完了する。これは、例えば６回のループ回数で“Ａ”レベルへのプログラムはほぼ完了するということが経験的に求められるからである。同様に、“Ｂ”レベルを対象としたベリファイ動作は８回目のループで完了し、“Ｃ”レベルを対象としたベリファイ動作は１０回目のループで完了し、“Ｄ”レベルを対象としたベリファイ動作は１２回目のループで完了し、“Ｅ”レベルを対象としたベリファイ動作は１４回目のループで完了し、“Ｆ”レベルを対象としたベリファイ動作は１６回目のループで完了し、“Ｇ”レベルを対象としたベリファイ動作は１９回目のループで完了する。各レベルを対象として実行されるベリファイ動作の回数は、この例とは異なっていてもよい。

以上のような書き込み動作において生じ得る問題点について、図６を再び参照しながら説明する。先に述べたように、ベリファイ動作が開始された時刻ｔ８以降において、シーケンサ４１は、非選択ワード線における電位Ｖ＿ＷＬ＿ｕｓｅｌを、ＶＰＡＳＳ＿ＰＧＭからＶＰＡＳＳ＿ＲＥＡＤまで変化させる（図６（Ｄ））。

ワード線ＷＬと導電体柱３３８（つまりチャンネル）とは、間にゲート絶縁膜３３７等を介して互いに離間しているので、これらはコンデンサを構成している。つまり、それぞれのワード線ＷＬとメモリセルトランジスタＭＴの間には容量成分が存在している。上記のように、Ｖ＿ＷＬ＿ｕｓｅｌをＶＰＡＳＳ＿ＰＧＭからＶＰＡＳＳ＿ＲＥＡＤまで変化させるに当たっては、プログラム動作中において非選択ワード線に蓄えられていた電荷の一部が、ベリファイ動作のために利用されることとなる。

時刻ｔ８以降におけるＶ＿ＷＬ＿ｕｓｅｌの変化は、図６（Ｄ）に示されるように、ＶＰＡＳＳ＿ＰＧＭからＶＰＡＳＳ＿ＲＥＡＤまで滑らかに変化するのが理想的である。Ｖ＿ＷＬ＿ｕｓｅｌがこのように変化する場合には、電圧生成回路４３から非選択ワード線に供給される電流、すなわち図６（Ａ）のＩｃｃを小さく抑えることができる。

しかしながら、実際のＶ＿ＷＬ＿ｕｓｅｌの変化は、図６（Ｄ）の点線ＤＬ１で示されるように、ＶＰＡＳＳ＿ＲＥＡＤよりも低い電圧まで一旦低下した後に、ＶＰＡＳＳ＿ＲＥＡＤまで上昇するように変化することがある。これは、非選択ビット線に繋がっている選択チャンネルの電位Ｖ＿Ｃｈ＿ｓｅｌが、図６（Ｅ）の線Ｌ１１で示されるように急激に低下する際に、ワード線ＷＬと導電体柱３３８との容量カップリングによって、Ｖ＿ＷＬ＿ｕｓｅｌも同時に低下してしまうためである。また、これは、非選択チャンネルの電位Ｖ＿Ｃｈ＿ｕｓｅｌが、図６（Ｇ）の線Ｌ３１および線Ｌ３２で示されるように急激に低下する際に、ワード線ＷＬと導電体柱３３８との容量カップリングによって、Ｖ＿ＷＬ＿ｕｓｅｌも同時に低下してしまうためでもある。特に、非選択ビット線に繋がっている非選択チャンネルの電位Ｖ＿Ｃｈ＿ｕｓｅｌは、選択ビット線に繋がっている非選択チャンネルの電位Ｖ＿Ｃｈ＿ｕｓｅｌと比べて、より急激に低下する。

選択ブロックＢＬＫに含まれる全てのＮＡＮＤストリングＮＳのチャンネルのうち、ベリファイ処理が開始された時刻ｔ８以降において急激に電位が低下するのは、図６（Ｅ）の線Ｌ１１に示す非選択ビット線に繋がっている選択チャンネルの電位Ｖ＿Ｃｈ＿ｓｅｌと、図６（Ｇ）の線Ｌ３１に示す非選択ビット線に繋がっている非選択チャンネルの電位Ｖ＿Ｃｈ＿ｕｓｅｌである。つまり、ベリファイ処理が開始された時刻ｔ８以降において急激に電位が低下するのは、選択ブロックＢＬＫに含まれる全てのＮＡＮＤストリングＮＳのうち、プログラム対象である選択メモリトランジスタに対応する選択ビット線に繋がっていないものである。従って、プログラム対象である選択メモリトランジスタの数が少なくなることによって選択ビット線の数が少なくなり、非選択ビット線の数が多くなると、図６（Ｄ）の点線ＤＬ１で示されるようなＶ＿ＷＬ＿ｕｓｅｌの低下量は大きくなる。この場合、非選択ワード線の電圧低下を補うために電圧生成回路４３から供給すべき電流が大きくなる。このため、図６（Ａ）に示されるように、時刻ｔ８以降においてＩｃｃは一時的に増加し、その最大値であるＩｃｃ＿Ｐｅａｋが大きくなってしまう。

図１に示されるメモリコントローラ１は、複数設けられた半導体記憶装置２のそれぞれに対して、動作用電力の供給を行っている。このため、一部の半導体記憶装置２においてＩｃｃ＿Ｐｅａｋが急増すると、他の半導体記憶装置２に対する動作用電力の供給を正常には行うことができなくなってしまう可能性がある。また、メモリコントローラ１が、大電流によりダメージを受けてしまう可能性がある。従って、ベリファイ動作が開始された直後におけるＩｃｃ＿Ｐｅａｋは、可能な限り小さく抑えることが好ましい。

そこで、本実施形態に係るシーケンサ４１は、Ｖ＿ＷＬ＿ｕｓｅｌがＶＰＡＳＳ＿ＲＥＡＤまで変化する際の増加速度を調整することで、Ｉｃｃ＿Ｐｅａｋを押さえることとしている。

図１０を参照しながら、Ｖ＿ＷＬ＿ｕｓｅｌの増加速度を調整する具体的な方法について説明する。図１０（Ａ）に示されるのは、１回目のループが実行される際における、Ｉｃｃ及びＶ＿ＷＬ＿ｕｓｅｌのそれぞれの時間変化の例である。この例においても図６の例と同様に、時刻ｔ８までの期間においてプログラム動作が行われ、時刻ｔ８以降の期間においてベリファイ動作が行われている。後に説明する図１０（Ｂ）及び図１０（Ｃ）の例においても同様である。

図１０（Ａ）の例でも、時刻ｔ８以降においてＶ＿ＷＬ＿ｕｓｅｌが一時的に低下している。具体的には、時刻ｔ８から時刻ｔ２１までの期間においてＶ＿ＷＬ＿ｕｓｅｌが低下しており、時刻ｔ２１から時刻ｔ９までの期間においてＶ＿ＷＬ＿ｕｓｅｌが増加している。時刻ｔ９以降は、Ｖ＿ＷＬ＿ｕｓｅｌはＶＰＡＳＳ＿ＲＥＡＤとなっている。

図８等を参照しながら説明したように、ループが繰り返されて行くに従って、閾値電圧が最終的なターゲットレベルに到達したメモリセルトランジスタＭＴは増加して行くので、プログラム動作及びベリファイ動作の対象から外されるメモリセルトランジスタＭＴは次第に増加して行く。つまり、図６（Ｅ）の線Ｌ１１のように急激に低下する選択チャンネルの数及び図６（Ｇ）の線Ｌ３１のように急激に低下する非選択チャンネルの数は、ループが繰り返されるに従って次第に増加して行く。

換言すれば、１回目のループにおいては、図６（Ｅ）の線Ｌ１１のように急激に低下する選択チャンネルの数及び図６（Ｇ）の線Ｌ３１のように急激に低下する非選択チャンネルの数は最も少ない。このため、図１０（Ａ）の例においては、時刻ｔ８から時刻ｔ２１までの期間におけるＶ＿ＷＬ＿ｕｓｅｌの低下量は最も小さくなっている。この場合、時刻ｔ２１以降におけるＶ＿ＷＬ＿ｕｓｅｌの増加速度が大きくても、Ｉｃｃ＿Ｐｅａｋが大きくなり過ぎてしまうことは無い。

そこで、１回目のループにおいては、シーケンサ４１は、時刻ｔ２１以降におけるＶ＿ＷＬ＿ｕｓｅｌの増加速度が比較的大きくなるように、電圧生成回路４３の動作を制御する。具体的には、シーケンサ４１は、電圧生成回路４３が有する不図示のＤＡコンバータの動作を制御することで、所定の制御周期が経過する毎にＶ＿ＷＬ＿ｕｓｅｌを微小量だけ増加させて行きながら、Ｖ＿ＷＬ＿ｕｓｅｌの値をＶＰＡＳＳ＿ＲＥＡＤに近づけていく。シーケンサ４１は、時刻ｔ２１以降におけるＶ＿ＷＬ＿ｕｓｅｌの平均的な傾き（つまり増加速度）がＡ１となるように、上記の「微小量」を調整する。

図１０（Ｂ）に示されるのは、例えば１０回目のループが実行される際における、Ｉｃｃ及びＶ＿ＷＬ＿ｕｓｅｌのそれぞれの時間変化の例である。この例でも、時刻ｔ８以降においてＶ＿ＷＬ＿ｕｓｅｌが一時的に低下している。

この例のように、書き込み動作が半分程度まで完了した時点においては、図６（Ｅ）の線Ｌ１１のように急激に低下する選択チャンネルの数及び図６（Ｇ）の線Ｌ３１のように急激に低下する非選択チャンネルの数は、図１０（Ａ）の１回目のループよりも増加している。その結果、時刻ｔ８以降におけるＶ＿ＷＬ＿ｕｓｅｌの低下量は、図１０（Ａ）の場合に比べて大きくなっている。この例では、時刻ｔ８から時刻ｔ２２までの期間においてＶ＿ＷＬ＿ｕｓｅｌが低下している。

時刻ｔ２２以降において、仮に、図１０（Ａ）と同様の傾きＡ１でＶ＿ＷＬ＿ｕｓｅｌを増加させた場合には、Ｉｃｃ＿Ｐｅａｋは、図１０（Ａ）の場合よりも大きくなってしまう。

そこで、１０回目のループにおいては、シーケンサ４１は、時刻ｔ２２以降におけるＶ＿ＷＬ＿ｕｓｅｌの増加速度が、図１０（Ａ）の場合よりも小さくなるように、電圧生成回路４３の動作を制御する。具体的には、シーケンサ４１は、時刻ｔ２３以降におけるＶ＿ＷＬ＿ｕｓｅｌの平均的な傾き（つまり増加速度）がＡ２となるように調整する。Ａ２はＡ１よりも小さな傾きである。このような調整が行われる結果、図１０（Ｂ）の例におけるＩｃｃ＿Ｐｅａｋの値は、図１０（Ａ）の例におけるＩｃｃ＿Ｐｅａｋの値と概ね同程度に抑制されている。尚、図１０（Ｂ）においては、図１０（Ａ）の例におけるＩｃｃ及びＶ＿ＷＬ＿ｕｓｅｌの変化が一点鎖線で示されている。

図１０（Ｂ）の例においては、Ｖ＿ＷＬ＿ｕｓｅｌの値がＶＰＡＳＳ＿ＲＥＡＤに到達する時刻が時刻ｔ１１となっている。時刻ｔ８から時刻ｔ１１までの期間は、図１０（Ａ）の例における時刻ｔ８から時刻ｔ９までの期間よりも長い。

図１０（Ｃ）に示されるのは、例えば１９回目のループが実行される際における、Ｉｃｃ及びＶ＿ＷＬ＿ｕｓｅｌのそれぞれの時間変化の例である。この例でも、時刻ｔ８以降においてＶ＿ＷＬ＿ｕｓｅｌが一時的に低下している。

この例のように、書き込み動作の最後のループにおいては、図６（Ｅ）の線Ｌ１１のように急激に低下する選択チャンネルの数及び図６（Ｇ）の線Ｌ３１のように急激に低下する非選択チャンネルの数は、図１０（Ｂ）の１０回目のループよりも更に増加している。その結果、時刻ｔ８以降におけるＶ＿ＷＬ＿ｕｓｅｌの低下量は、図１０（Ｂ）の場合に比べて更に大きくなっている。この例では、時刻ｔ８から時刻ｔ２３までの期間においてＶ＿ＷＬ＿ｕｓｅｌが低下している。

時刻ｔ２３以降において、仮に、図１０（Ｂ）と同様の傾きＡ２でＶ＿ＷＬ＿ｕｓｅｌを増加させた場合には、Ｉｃｃ＿Ｐｅａｋは、図１０（Ｂ）の場合よりも大きくなってしまう。

そこで、１９回目のループにおいては、シーケンサ４１は、時刻ｔ２３以降におけるＶ＿ＷＬ＿ｕｓｅｌの増加速度が、図１０（Ｂ）の場合よりも更に小さくなるように、電圧生成回路４３の動作を制御する。具体的には、シーケンサ４１は、時刻ｔ２３以降におけるＶ＿ＷＬ＿ｕｓｅｌの平均的な傾き（つまり増加速度）がＡ３となるように調整する。Ａ３はＡ２よりも小さな傾きである。このような調整が行われる結果、図１０（Ｃ）の例におけるＩｃｃ＿Ｐｅａｋの値は、図１０（Ａ）や図１０（Ｂ）の例におけるＩｃｃ＿Ｐｅａｋの値と概ね同程度に抑制されている。尚、図１０（Ｃ）においては、図１０（Ｂ）の例におけるＩｃｃ及びＶ＿ＷＬ＿ｕｓｅｌの変化が一点鎖線で示されている。

図１０（Ｃ）の例においては、Ｖ＿ＷＬ＿ｕｓｅｌの値がＶＰＡＳＳ＿ＲＥＡＤに到達する時刻が時刻ｔ１２となっている。時刻ｔ８から時刻ｔ１２までの期間は、図１０（Ｂ）の例における時刻ｔ８から時刻ｔ１１までの期間よりも長い。

以上のように、本実施形態に係る半導体記憶装置１０では、制御回路であるシーケンサ４１は、最後のループのベリファイ動作において、非選択ワード線に印加される電圧の増加速度（Ａ３）が、最初のループのベリファイ動作において、非選択ワード線に印加される電圧の増加速度（Ａ１）よりも小さくなるように、電圧生成回路４３の動作を制御する。

このような制御が行われることにより、図６（Ｅ）の線Ｌ１１のように急激に低下する選択チャンネルの数及び図６（Ｇ）の線Ｌ３１のように急激に低下する非選択チャンネルの数が、ループが繰り返されることにより増加した場合であっても、ワード線ＷＬの充電に伴うＩｃｃ＿Ｐｅａｋを抑制することができる。これにより、メモリコントローラ１への負荷を抑制することが可能となっている。

尚、非選択ワード線に印加される電圧の増加速度が変更されるタイミング、すなわち、図１０（Ａ）の傾きＡ１から図１０（Ｂ）の傾きＡ２に切り替わるタイミングや、図１０（Ｂ）の傾きＡ２から図１０（Ｃ）の傾きＡ３に切り替わるタイミングは、任意のタイミングに設定することができる。

また、非選択ワード線に印加される電圧の増加速度が変更される回数も、任意に設定することができる。例えば、全１９回のループを、前半と後半の２つに分けた上で、前半のループでは、図１０（Ａ）の傾きＡ１となるように電圧の増加速度が調整され、後半のループでは、図１０（Ｃ）の傾きＡ３となるように電圧の増加速度が調整されることとしてもよい。

非選択ワード線に印加される電圧の増加速度は、ループが実行される毎に、都度変更されることとしてもよい。この場合、シーケンサ４１は、ベリファイ動作において、非選択ワード線に印加される電圧の増加速度が、ループが繰り返される毎に次第に小さくなるように、電圧生成回路４３の動作を制御することとなる。

ベリファイ動作時における、非選択ワード線に印加される電圧の増加速度は、その直前に実行されたプログラム動作時における、プログラム対象ストリングの数に応じて、都度設定されることとしてもよい。つまり、プログラム動作時におけるプログラム対象ストリングの数が、前回のループにおける数よりも減少した場合に、続くベリファイ動作時における電圧の増加速度を、前回のループにおける増加速度よりも小さくすることとしてもよい。このように、シーケンサ４１が、プログラム動作におけるプログラム対象ストリングの数が減少すると、続くベリファイ動作において、非選択ワード線に印加される電圧の増加速度を小さくすることとしてもよい。

以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。

２：半導体記憶装置、４１：シーケンサ、４３：電圧生成回路、１１０：メモリセルアレイ、ＭＴ：メモリセルトランジスタ、ＮＳ：ＮＡＮＤストリング、ＷＬ：ワード線。

Claims (4)

1. 複数のメモリセルトランジスタを有するメモリセルアレイと、
   それぞれの前記メモリセルトランジスタのゲートに接続される複数のワード線と、
   それぞれの前記ワード線に印加される電圧を生成する電圧生成回路と、
   前記メモリセルアレイの動作を制御する制御回路と、を備え、
   前記制御回路は、
   前記メモリセルアレイにデータを書き込むための書き込み動作において、一部の前記メモリセルトランジスタの閾値電圧を変化させるプログラム動作と、前記プログラム動作の後に、前記メモリセルトランジスタの閾値電圧を検証するベリファイ動作と、を含むループを複数回繰り返すものであり、
   複数の前記ワード線のうち、書き込み動作の対象ではない前記メモリセルトランジスタに繋がるもの、のことを非選択ワード線としたときに、
   前記制御回路は、
   最後の前記ループの前記ベリファイ動作において、前記非選択ワード線に印加される電圧の増加速度が、
   最初の前記ループの前記ベリファイ動作において、前記非選択ワード線に印加される電圧の増加速度よりも小さくなるように、前記電圧生成回路の動作を制御する、半導体記憶装置。
2. 前記制御回路は、
   前記ベリファイ動作において、前記非選択ワード線に印加される電圧の増加速度が、前記ループが繰り返される毎に次第に小さくなるように、前記電圧生成回路の動作を制御する、請求項１に記載の半導体記憶装置。
3. 前記メモリセルアレイは、複数の前記メモリセルトランジスタが直列に並ぶストリング、を複数有しており、
   複数の前記ストリングのうち、前記プログラム動作において閾値電圧を変化させる前記メモリセルトランジスタを含むもの、のことをプログラム対象ストリングとしたときに、
   前記制御回路は、
   最後の前記ループの前記プログラム動作における前記プログラム対象ストリングの数が、
   最初の前記ループの前記プログラム動作における前記プログラム対象ストリングの数よりも少なくなるように、前記書き込み動作を行う、請求項１又は２に記載の半導体記憶装置。
4. 前記制御回路は、
   前記プログラム動作における前記プログラム対象ストリングの数が減少すると、続く前記ベリファイ動作において、前記非選択ワード線に印加される電圧の増加速度を小さくする、請求項３に記載の半導体記憶装置。

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