JP2023137230A - 半導体記憶装置 - Google Patents

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Abstract

【課題】読み出しデータの出力を安定して行うことのできる半導体記憶装置を提供する。【解決手段】半導体記憶装置２のシーケンサ４１は、最初に所定回数だけ受信されたそれぞれの読み出し信号に対応するデータとして、メモリコントローラ１が要求するデータとは異なる非正規データを、第２保持部５２０から出力部へと送信させ、その後に受信された読み出し信号に対応するデータとして、メモリコントローラ１が要求するデータである正規データを、第２保持部５２０から前記出力部へと送信させるものである。シーケンサ４１は、第２保持部５２０に保持されている複数のデータのうち、出力部に向けて次に送信されるデータ、の保持位置を示すリードポインタＲｐｔｒを、上記の所定回数に応じて予め調整しておくことで、第２保持部５２０から非正規データを送信させる。【選択図】図１３

Description

本発明の実施形態は、半導体記憶装置に関する。
例えばＮＡＮＤ型フラッシュメモリのような半導体記憶装置は、メモリコントローラから送信される信号に応じて読み出しデータを出力する。
国際公開第２０２１／０４９０３３号
開示された実施形態によれば、読み出しデータの出力を安定して行うことのできる半導体記憶装置が提供される。
実施形態に係る半導体記憶装置は、データを記憶するメモリセルアレイと、メモリセルアレイから読み出されたデータを一時的に複数保持する保持部と、保持部から繰り返し送信されるデータを外部のメモリコントローラに出力する出力部と、メモリコントローラから、データを読み出すための読み出し信号を繰り返し受信する受信部と、それぞれの読み出し信号に対応して、保持部から出力部へとデータを送信させる制御部と、を備える。制御部は、受信部によって最初に所定回数だけ受信されたそれぞれの読み出し信号に対応するデータとして、メモリコントローラが要求するデータとは異なる非正規データを、保持部から出力部へと送信させ、受信部によってその後に受信された読み出し信号に対応するデータとして、メモリコントローラが要求するデータである正規データを、保持部から出力部へと送信させるものである。制御部は、保持部に保持されている複数のデータのうち、出力部に向けて次に送信されるデータ、の保持位置を示すリードポインタを、所定回数に応じて予め調整しておくことで、保持部から非正規データを送信させる。
実施形態に係るメモリシステムの構成例を示すブロック図である。 実施形態に係るメモリシステムの構成例を示すブロック図である。 実施形態に係る半導体記憶装置の構成を示すブロック図である。 メモリセルアレイの構成を示す等価回路図である。 メモリセルアレイの構成を示す断面図である。 センスアンプユニットの回路構成を示す図である。 メモリセルトランジスタの閾値分布の一例を示す図である。 書き込み動作時における、各配線の電位変化を示す図である。 読み出し動作時における、各配線の電位変化を示す図である。 比較例に係る半導体記憶装置とメモリコントローラとの間で送受信される信号等の、時間変化の一例を示す図である。 他の比較例に係る半導体記憶装置とメモリコントローラとの間で送受信される信号等の、時間変化の一例を示す図である。 実施形態に係る半導体記憶装置とメモリコントローラとの間で送受信される信号等の、時間変化の一例を示す図である。 実施形態に係るメモリシステムの、メモリセルアレイからメモリコントローラに向けてデータを出力するための回路、の構成を示す図である。 保持部の構成を示す図である。 リードポインタの調整について説明するための図である。 実施形態に係る半導体記憶装置とメモリコントローラとの間で送受信される信号等の、時間変化の一例を示す図である。 比較例に係るメモリシステムの、メモリセルアレイからメモリコントローラに向けてデータを出力するための回路、の構成を示す図である。 レイテンシ期間において、第２保持部のフリップフロップ回路が保持するデータと、第２保持部から出力されるデータとの関係を示す図である。 レイテンシ期間終了後のデータ出力期間において、第２保持部のフリップフロップ回路が保持するデータと、第２保持部から出力されるデータとの関係を示す図である。 レイテンシ期間終了後のデータ出力期間において、第２保持部のフリップフロップ回路が保持するデータと、第２保持部から出力されるデータとの関係を示す図である。 変形例に係るメモリシステムの、メモリセルアレイからメモリコントローラに向けてデータを出力するための回路、の構成を示す図である。
以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
本実施形態に係る半導体記憶装置２は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。図１には、半導体記憶装置２を含むメモリシステムの構成例がブロック図として示されている。このメモリシステムは、メモリコントローラ１と、半導体記憶装置２とを備える。
尚、実際のメモリシステムにおいては、図２に示されるように、１つのメモリコントローラ１に対し複数の半導体記憶装置２が設けられている。図１においては、複数ある半導体記憶装置２のうちの１つのみが図示されている。半導体記憶装置２の具体的な構成については後に説明する。
このメモリシステムは、不図示のホストと接続可能である。ホストは、例えば、パーソナルコンピュータや携帯端末等の電子機器である。メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体記憶装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体記憶装置２からのデータの読み出しを制御する。
メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号Ｒ／Ｂ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。
チップイネーブル信号／ＣＥは、半導体記憶装置２をイネーブルにするための信号である。レディービジー信号Ｒ／Ｂは、半導体記憶装置２がレディ状態であるか、ビジー状態であるかを示すための信号である。「レディ状態」とは、外部からの命令を受け付ける状態である。「ビジー状態」とは、外部からの命令を受け付けない状態である。
図２に示されるように、複数の半導体記憶装置２のそれぞれには、チップイネーブル信号／ＣＥが個別に送信される。図２においては、それぞれのチップイネーブル信号／ＣＥを互いに区別し得るよう、、例えば「／ＣＥ０」のように末尾に番号が付してある。
同様に、複数の半導体記憶装置２のそれぞれからは、レディービジー信号Ｒ／Ｂが個別に送信される。図２においては、それぞれのレディービジー信号Ｒ／Ｂを互いに区別し得るよう、例えば「Ｒ／Ｂ０」のように末尾に番号が付してある。
チップイネーブル信号／ＣＥやレディービジー信号Ｒ／Ｂ以外の信号（コマンドラッチイネーブル信号ＣＬＥ等）については、複数の半導体記憶装置２で共通となっている信号線を介して、メモリコントローラ１と半導体記憶装置２との間で送受信される。メモリコントローラ１は、個別のチップイネーブル信号／ＣＥを用いて、通信の対象となる半導体記憶装置２を特定する。
コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を半導体記憶装置２に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。メモリコントローラ１は、信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に信号ＤＱ＜７：０＞を取り込むよう半導体記憶装置２に指示する。
リードイネーブル信号／ＲＥは、メモリコントローラ１が、半導体記憶装置２からデータを読み出すための信号である。信号ＲＥは信号／ＲＥの相補信号である。これらは例えば、信号ＤＱ＜７：０＞を出力する際の半導体記憶装置２の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を半導体記憶装置２に指示するための信号である。信号ＤＱ＜７：０＞は、半導体記憶装置２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。信号／ＤＱＳは信号ＤＱＳの相補信号である。
メモリコントローラ１は、ＲＡＭ１１と、プロセッサ１２と、ホストインターフェイス１３と、ＥＣＣ回路１４と、メモリインターフェイス１５と、を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４、及びメモリインターフェイス１５は、互いに内部バス１６で接続されている。
ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）等を内部バス１６に出力する。また、ホストインターフェイス１３は、半導体記憶装置２から読み出されたユーザデータ、プロセッサ１２からの応答等をホストへ送信する。
メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を半導体記憶装置２へ書き込む処理、及び、半導体記憶装置２から読み出す処理を制御する。
プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えばＣＰＵやＭＰＵ等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２へのユーザデータ及びパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２からのユーザデータ及びパリティの読み出しをメモリインターフェイス１５へ指示する。
プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、半導体記憶装置２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。半導体記憶装置２の１ページに格納されるユーザデータのことを、以下では「ユニットデータ」とも称する。ユニットデータは、一般的には符号化されて、符号語として半導体記憶装置２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを半導体記憶装置２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。
プロセッサ１２は、ユニットデータごとに書き込み先の半導体記憶装置２のメモリ領域を決定する。半導体記憶装置２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを半導体記憶装置２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、半導体記憶装置２から読み出された符号語を復号する。ＥＣＣ回路１４は、例えばユーザデータに付与されたチェックサム等を利用することで、データにおけるエラーの検出、及び当該エラーの訂正を行う。
ＲＡＭ１１は、ホストから受信したユーザデータを半導体記憶装置２へ記憶するまでに一時格納したり、半導体記憶装置２から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭやＤＲＡＭ等の汎用メモリである。
図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例が示されている。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、半導体記憶装置２に内蔵されていてもよい。図１に示される各要素の具体的な構成や配置は、特に限定されない。
ホストから書き込みリクエストを受信した場合、図１のメモリシステムは次のように動作する。プロセッサ１２は、書き込み動作の対象となるデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を半導体記憶装置２に書き込む。
ホストから読み出しリクエストを受信した場合、図１のメモリシステムは次のように動作する。メモリインターフェイス１５は、半導体記憶装置２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス１３を介してホストに送信する。
半導体記憶装置２の構成について説明する。図３に示されるように、半導体記憶装置２は、２つのプレーンＰＬ１、ＰＬ２と、入出力回路２１と、ロジック制御回路２２と、シーケンサ４１と、レジスタ４２と、電圧生成回路４３と、入出力用パッド群３１と、ロジック制御用パッド群３２と、電源入力用端子群３３と、を備えている。
プレーンＰＬ１は、メモリセルアレイ１１０と、センスアンプ１２０と、ロウデコーダ１３０と、を備えている。また、プレーンＰＬ２は、メモリセルアレイ２１０と、センスアンプ２２０と、ロウデコーダ２３０と、を備えている。プレーンＰＬ１の構成とプレーンＰＬ２の構成とは互いに同一である。つまり、メモリセルアレイ１１０の構成とメモリセルアレイ２１０の構成とは互いに同一であり、センスアンプ１２０の構成とセンスアンプ２２０の構成とは互いに同一であり、ロウデコーダ１３０の構成とロウデコーダ２３０の構成とは互いに同一である。半導体記憶装置２に設けられているプレーンの数は、本実施形態のように２つであってもよいが、１つでもよく、３つ以上であってもよい。
メモリセルアレイ１１０及びメモリセルアレイ２１０は、データを記憶する部分である。メモリセルアレイ１１０及びメモリセルアレイ２１０のそれぞれは、ワード線及びビット線に関連付けられた複数のメモリセルトランジスタを含んでいる。これらの具体的な構成については後に説明する。
入出力回路２１は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２１は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ４２に転送する。また、入出力回路２１は、書き込みデータ及び読み出しデータを、センスアンプ１２０やセンスアンプ２２０との間で送受信する。入出力回路２１は、メモリコントローラ１からのコマンド等を受信する「入力回路」としての機能と、メモリコントローラ１にデータを出力する「出力回路」としての機能と、の両方を有している。このような態様に換えて、入力回路と出力回路とが互いに別の回路として構成されている態様としてもよい。
ロジック制御回路２２は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路２２は、レディービジー信号Ｒ／Ｂをメモリコントローラ１に転送して、半導体記憶装置２の状態を外部に通知する。
入出力回路２１及びロジック制御回路２２は、いずれも、メモリコントローラ１との間で信号が入出力される部分として構成された回路である。つまり、入出力回路２１及びロジック制御回路２２は、半導体記憶装置２のインターフェイス回路として設けられている。
シーケンサ４１は、メモリコントローラ１から半導体記憶装置２へと入力された制御信号に基づいて、プレーンＰＬ１、ＰＬ２や電圧生成回路４３等の各部の動作を制御する。シーケンサ４１は、メモリセルアレイ１１０、２１０等の動作を制御する部分であり、半導体記憶装置２の「制御部」に該当する。シーケンサ４１とロジック制御回路２２の両方を上記の「制御部」と見なすこともできる。
レジスタ４２は、コマンドやアドレスを一時的に保持する部分である。レジスタ４２は、プレーンＰＬ１、ＰＬ２のそれぞれの状態を示すステータス情報をも保持する部分となっている。ステータス情報は、メモリコントローラ１からの要求に応じて、状態信号として入出力回路２１からメモリコントローラ１へと出力される。
電圧生成回路４３は、シーケンサ４１からの指示に基づき、メモリセルアレイ１１０、２１０におけるデータの書き込み動作、読み出し動作、及び、消去動作のそれぞれに必要な電圧を生成する部分である。このような電圧には、例えば、後述のワード線ＷＬに対し印加されるＶＰＧＭやＶＰＡＳＳ＿ＰＧＭ、ＶＰＡＳＳ＿ＲＥＡＤのような電圧や、後述のビット線ＢＬに印加される電圧等が含まれる。電圧生成回路４３は、プレーンＰＬ１及びプレーンＰＬ２が互いに並列動作し得るように、各ワード線ＷＬやビット線ＢＬ等のそれぞれに対し個別に電圧を印加することが可能となっている。
入出力用パッド群３１は、メモリコントローラ１と入出力回路２１との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳのそれぞれに対応して個別に設けられている。
ロジック制御用パッド群３２は、メモリコントローラ１とロジック制御回路２２との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、及び、レディービジー信号Ｒ／Ｂのそれぞれに対応して個別に設けられている。
電源入力用端子群３３は、半導体記憶装置２の動作に必要な各電圧の印加を受けるための、複数の端子が設けられた部分である。それぞれの端子に印加される電圧には、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐ、及び接地電圧Ｖｓｓが含まれる。
電源電圧Ｖｃｃは、動作電源として外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と半導体記憶装置２との間で信号を送受信する際に用いられる電圧である。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。
メモリセルアレイ１１０、２１０へデータを書き込んだり、データを消去したりする際には、２０Ｖ程度の高い電圧（ＶＰＧＭ）が必要となる。この際に、約３．３Ｖの電源電圧Ｖｃｃを電圧生成回路４３の昇圧回路で昇圧するよりも、約１２Ｖの電源電圧Ｖｐｐを昇圧するほうが、高速かつ低消費電力で所望の電圧を生成することができる。一方で、例えば、高電圧を供給することができない環境において半導体記憶装置２が用いられる場合、電源電圧Ｖｐｐには電圧が供給されなくともよい。電源電圧Ｖｐｐが供給されない場合であっても、半導体記憶装置２は、電源電圧Ｖｃｃが供給されていれば、各種の動作を実行することができる。すなわち、電源電圧Ｖｃｃは、半導体記憶装置２に標準的に供給される電源であり、電源電圧Ｖｐｐは、例えば使用環境に応じて追加的・任意的に供給される電源である。
プレーンＰＬ１、ＰＬ２の構成について説明する。尚、先に述べたように、プレーンＰＬ１の構成とプレーンＰＬ２の構成とは互いに同一である。このため、以下ではプレーンＰＬ１の構成についてのみ説明し、プレーンＰＬ２の構成については図示及び説明を省略する。
図４には、プレーンＰＬ１に設けられたメモリセルアレイ１１０の構成が、等価回路図として示されている。メモリセルアレイ１１０は複数のブロックＢＬＫにより構成されているのであるが、図４においては、これらのうちの１つのブロックＢＬＫのみが図示されている。メモリセルアレイ１１０が有する他のブロックＢＬＫの構成も、図４に示されるものと同じである。
図４に示されるように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２とを含む。
尚、メモリセルトランジスタＭＴの個数は８個に限られず、例えば、３２個、４８個、６４個、９６個でもよい。例えばカットオフ特性を高めるために、選択トランジスタＳＴ１、ＳＴ２のそれぞれが、単一ではなく複数のトランジスタにより構成されていてもよい。さらに、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。
メモリセルトランジスタＭＴは、選択トランジスタＳＴ１と選択トランジスタＳＴ２との間において、直列接続されるようにして配置されている。一端側のメモリセルトランジスタＭＴ７が、選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ０が、選択トランジスタＳＴ２のドレインに接続されている。
ストリングユニットＳＵ０～ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。選択トランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一のセレクトゲート線ＳＧＳに共通接続されている。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７のゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及びセレクトゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通となっているのに対し、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に個別に設けられている。
メモリセルアレイ１１０には、ｍ本のビット線ＢＬ（ＢＬ０、ＢＬ１、・・・、ＢＬ（ｍ－１））が設けられている。上記の「ｍ」は、１つのストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの本数を表す整数である。それぞれのＮＡＮＤストリングＮＳのうち、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続されている。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続されている。ソース線ＳＬは、ブロックＢＬＫが有する複数の選択トランジスタＳＴ２のソースに対し、共通接続されている。
同一のブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴに記憶されているデータは、一括して消去される。一方、データの読み出し及び書き込みは、１つのワード線ＷＬに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴに対して一括して行われる。それぞれのメモリセルは、上位ビット、中位ビット、及び下位ビットからなる３ビットのデータを保持することができる。
つまり、本実施形態に係る半導体記憶装置２は、メモリセルトランジスタＭＴへのデータの書き込み方式として、１つのメモリセルトランジスタＭＴに３ビットデータを記憶させるＴＬＣ方式を採用している。このような態様に換えて、メモリセルトランジスタＭＴへのデータの書き込み方式としては、１つのメモリセルトランジスタＭＴに２ビットデータを記憶させるＭＬＣ方式等を採用してもよい。１つのメモリセルトランジスタＭＴに記憶されるデータのビット数は特に限定されない。
尚、以下の説明では、１つのワード線ＷＬに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴが記憶する１ビットデータの集合のことを「ページ」と称する。図４では、上記のような複数のメモリセルトランジスタＭＴからなる集合の一つに、符号「ＭＧ」が付してある。
本実施形態のように、１つのメモリセルトランジスタＭＴに３ビットのデータが記憶される場合、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、３ページ分のデータを記憶することができる。これらのうち、下位ビットデータの集合からなるページのことを以下では「下位ページ」とも称し、下位ページのデータのことを以下では「下位ページデータ」とも称する。同様に、中位ビットデータの集合からなるページのことを以下では「中位ページ」とも称し、中位ページのデータのことを以下では「中位ページデータ」とも称する。上位ビットデータの集合からなるページのことを以下では「上位ページ」とも称し、上位ページのデータのことを以下では「上位ページデータ」とも称する。
図５には、メモリセルアレイ１１０及びその周辺の構成が、模式的な断面図として示されている。同図に示されるように、メモリセルアレイ１１０では、導電体層３２０の上に複数のＮＡＮＤストリングＮＳが形成されている。導電体層３２０は、埋め込みソース線（ＢＳＬ）とも称されるものであり、図４のソース線ＳＬに該当するものである。
導電体層３２０の上方には、セレクトゲート線ＳＧＳとして機能する複数の配線層３３３、ワード線ＷＬとして機能する複数の配線層３３２、及びセレクトゲート線ＳＧＤとして機能する複数の配線層３３１が積層されている。積層された配線層３３３、３３２、３３１のそれぞれの間には、不図示の絶縁層が配置されている。
メモリセルアレイ１１０には複数のメモリホール３３４が形成されている。メモリホール３３４は、上記の配線層３３３、３３２、３３１、及びこれらの間にある不図示の絶縁層を上下方向に貫通しており、且つ導電体層３２０に達する穴である。メモリホール３３４の側面には、ブロック絶縁膜３３５、電荷蓄積層３３６、及びゲート絶縁膜３３７が順次形成され、更にその内側に導電体柱３３８が埋め込まれている。導電体柱３３８は、例えばポリシリコンからなり、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の動作時にチャネルが形成される領域として機能する。このように、メモリホール３３４の内側には、ブロック絶縁膜３３５、電荷蓄積層３３６、ゲート絶縁膜３３７、及び導電体柱３３８からなる柱状体が形成されている。
メモリホール３３４の内側に形成された柱状体のうち、積層された配線層３３３、３３２、３３１のそれぞれと交差している各部分は、トランジスタとして機能する。これら複数のトランジスタのうち、配線層３３１と交差している部分にあるものは、選択トランジスタＳＴ１として機能する。複数のトランジスタのうち、配線層３３２と交差している部分にあるものは、メモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）として機能する。複数のトランジスタのうち、配線層３３３と交差している部分にあるものは、選択トランジスタＳＴ２として機能する。このような構成により、各メモリホール３３４の内側に形成された柱状体のそれぞれは、図４を参照しながら説明したＮＡＮＤストリングＮＳとして機能する。柱状体の内側にある導電体柱３３８は、メモリセルトランジスタＭＴや選択トランジスタＳＴ１、ＳＴ２のチャンネルとして機能する部分である。
導電体柱３３８よりも上側には、ビット線ＢＬとして機能する配線層が形成される。導電体柱３３８の上端には、導電体柱３３８とビット線ＢＬとを接続するコンタクトプラグ３３９が形成されている。
図５に示される構成と同様の構成が、図５の紙面の奥行き方向に沿って複数配列されている。図５の紙面の奥行き方向に沿って一列に並ぶ複数のＮＡＮＤストリングＮＳの集合によって、１つのストリングユニットＳＵが形成されている。
本実施形態に係る半導体記憶装置２では、メモリセルアレイ１１０の下方側、すなわち、メモリセルアレイ１１０と半導体基板３００との間となる位置に、周辺回路ＰＥＲが設けられている。周辺回路ＰＥＲは、メモリセルアレイ１１０におけるデータの書き込み動作や読み出し動作、及び消去動作等を実現するために設けられた回路である。図３に示されるセンスアンプ１２０、ロウデコーダ１３０、及び電圧生成回路４３等は、周辺回路ＰＥＲの一部となっている。周辺回路ＰＥＲは、各種のトランジスタやＲＣ回路等を含んでいる。図５に示される例では、半導体基板３００上に形成されたトランジスタＴＲと、メモリセルアレイ１１０の上方側にあるビット線ＢＬとの間が、コンタクト９２４を介して電気的に接続されている。
尚、このような構成に換えて、半導体基板３００の上に直接メモリセルアレイ１１０が設けられている構成としてもよい。この場合、半導体基板３００のｐ型ウェル領域が、ソース線ＳＬとして機能することとなる。また、周辺回路ＰＥＲは、半導体基板３００の表面に沿ってメモリセルアレイ１１０と隣り合う位置に設けられることとなる。
図３に戻って説明を続ける。先に述べたように、プレーンＰＬ１には、上記のメモリセルアレイ１１０に加えて、センスアンプ１２０とロウデコーダ１３０とが設けられている。
センスアンプ１２０は、ビット線ＢＬに印加される電圧を調整したり、ビット線ＢＬの電圧を読み出してデータに変換したりするための回路である。センスアンプ１２０は、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出された読み出しデータを取得し、取得した読み出しデータを入出力回路２１に転送する。センスアンプ１２０は、データの書き込み時には、ビット線ＢＬを介して書き込まれる書き込みデータをメモリセルトランジスタＭＴに転送する。
ロウデコーダ１３０は、ワード線ＷＬのそれぞれに電圧を印加するための、不図示のスイッチ群として構成された回路である。ロウデコーダ１３０は、レジスタ４２からブロックアドレス及びロウアドレスを受け取り、当該ブロックアドレスに基づいて対応するブロックＢＬＫを選択するとともに、当該ロウアドレスに基づいて対応するワード線ＷＬを選択する。ロウデコーダ１３０は、選択されたワード線ＷＬに対して電圧生成回路４３からの電圧が印加されるよう、上記のスイッチ群の開閉を切り換える。
図６には、センスアンプ１２０の構成例が示されている。センスアンプ１２０は、複数のビット線ＢＬのそれぞれに関連付けられた複数のセンスアンプユニットＳＡＵを含む。図６には、これらのうちの１つのセンスアンプユニットＳＡＵの詳細な回路構成が抽出して示されている。
図６に示されるように、センスアンプユニットＳＡＵは、センスアンプ部ＳＡと、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬとを含んでいる。センスアンプ部ＳＡ、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬは、互いにデータを送受信可能なように、バスＬＢＵＳによって接続されている。
センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが“０”であるか“１”であるかを判定する。センスアンプ部ＳＡは、例えば、ｐチャネルＭＯＳトランジスタであるトランジスタＴＲ１と、ｎチャネルＭＯＳトランジスタであるトランジスタＴＲ２～ＴＲ９と、キャパシタＣ１０とを含んでいる。
トランジスタＴＲ１の一端は電源線に接続されており、トランジスタＴＲ１の他端はトランジスタＴＲ２に接続されている。トランジスタＴＲ１のゲートは、ラッチ回路ＳＤＬ内のノードＩＮＶに接続されている。トランジスタＴＲ２の一端はトランジスタＴＲ１に接続されており、トランジスタＴＲ２の他端はノードＣＯＭに接続されている。トランジスタＴＲ２のゲートには信号ＢＬＸが入力される。トランジスタＴＲ３の一端はノードＣＯＭに接続されており、トランジスタＴＲ３の他端はトランジスタＴＲ４に接続されている。トランジスタＴＲ３のゲートには信号ＢＬＣが入力される。トランジスタＴＲ４は、高耐圧のＭＯＳトランジスタである。トランジスタＴＲ４の一端はトランジスタＴＲ３に接続されている。トランジスタＴＲ４の他端は対応するビット線ＢＬに接続されている。トランジスタＴＲ４のゲートには信号ＢＬＳが入力される。
トランジスタＴＲ５の一端はノードＣＯＭに接続されており、トランジスタＴＲ５の他端はノードＳＲＣに接続されている。トランジスタＴＲ５のゲートはノードＩＮＶに接続されている。トランジスタＴＲ６の一端は、トランジスタＴＲ１とトランジスタＴＲ２との間に接続されており、トランジスタＴＲ６の他端はノードＳＥＮに接続されている。トランジスタＴＲ６のゲートには信号ＨＬＬが入力される。トランジスタＴＲ７の一端はノードＳＥＮに接続されており、トランジスタＴＲ７の他端はノードＣＯＭに接続されている。トランジスタＴＲ７のゲートには信号ＸＸＬが入力される。
トランジスタＴＲ８の一端は接地されており、トランジスタＴＲ８の他端はトランジスタＴＲ９に接続されている。トランジスタＴＲ８のゲートはノードＳＥＮに接続されている。トランジスタＴＲ９の一端はトランジスタＴＲ８に接続されており、トランジスタＴＲ９の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ９のゲートには信号ＳＴＢが入力される。キャパシタＣ１０の一端はノードＳＥＮに接続されている。キャパシタＣ１０の他端にはクロックＣＬＫが入力される。
信号ＢＬＸ、ＢＬＣ、ＢＬＳ、ＨＬＬ、ＸＸＬ、及びＳＴＢは、例えばシーケンサ４１によって生成される。また、トランジスタＴＲ１の一端に接続された電源線には、例えば半導体記憶装置２の内部電源電圧である電圧Ｖｄｄが印加され、ノードＳＲＣには、例えば半導体記憶装置２の接地電圧である電圧Ｖｓｓが印加される。
ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬは、読み出しデータを一時的に保持する。ラッチ回路ＸＤＬは入出力回路２１に接続され、センスアンプユニットＳＡＵと入出力回路２１との間のデータの入出力に使用される。読み出しデータは、ラッチ回路ＸＤＬに保持されることで、入出力回路２１からメモリコントローラ１へと出力可能な状態となる。例えば、センスアンプユニットＳＡＵによって読み出されたデータは、ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかに格納された後、ラッチ回路ＸＤＬへ転送され、ラッチ回路ＸＤＬから入出力回路２１に出力される。また、例えば、メモリコントローラ１から入出力回路２１に入力されたデータは、入出力回路２１からラッチ回路ＸＤＬへ転送され、ラッチ回路ＸＤＬからラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかに転送される。
ラッチ回路ＳＤＬは、例えば、インバータＩＶ１１、ＩＶ１２と、ｎチャネルＭＯＳトランジスタであるトランジスタＴＲ１３、ＴＲ１４とを含んでいる。インバータＩＶ１１の入力ノードはノードＬＡＴに接続されている。インバータＩＶ１１の出力ノードはノードＩＮＶに接続されている。インバータＩＶ１２の入力ノードはノードＩＮＶに接続されている。インバータＩＶ１２の出力ノードはノードＬＡＴに接続されている。トランジスタＴＲ１３の一端はノードＩＮＶに接続されており、トランジスタＴＲ１３の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ１３のゲートには信号ＳＴＩが入力される。トランジスタＴＲ１３の一端はノードＬＡＴに接続されており、トランジスタＴＲ１４の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ１４のゲートには信号ＳＴＬが入力される。例えば、ノードＬＡＴにおいて保持されるデータがラッチ回路ＳＤＬに保持されるデータに相当する。また、ノードＩＮＶにおいて保持されるデータは、ノードＬＡＴに保持されるデータの反転データに相当する。ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬの回路構成は、例えば、ラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。
図７は、メモリセルトランジスタＭＴの閾値分布等を模式的に示す図である。図７の中段にある図は、メモリセルトランジスタＭＴの閾値電圧（横軸）と、メモリセルトランジスタＭＴの個数（縦軸）との対応関係を表している。
本実施形態のようにＴＬＣ方式を採用した場合においては、複数のメモリセルトランジスタＭＴは、図７の中段に示されるように、８つの閾値分布を形成する。この８個の閾値分布（書き込みレベル）のことを、閾値電圧の低い方から順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、“Ｇ”レベルと称する。
図７の上段にある表は、閾値電圧の上記各レベルのそれぞれに対応して、割り当てられるデータの例を表している。同表に示されるように、“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルには、例えば以下に示すような、それぞれ異なる３ビットデータが割り当てられている。
“ＥＲ”レベル：“１１１”（“下位ビット／中位ビット／上位ビット”）
“Ａ”レベル：“０１１”
“Ｂ”レベル：“００１”
“Ｃ”レベル：“０００”
“Ｄ”レベル：“０１０”
“Ｅ”レベル：“１１０”
“Ｆ”レベル：“１００”
“Ｇ”レベル：“１０１”
このように、本実施形態におけるメモリセルトランジスタＭＴの閾値電圧は、予め設定された８つの候補レベルのうちの１つをとり得るものとなっており、それぞれの候補レベルに対応して、上記のようにデータが割り当てられている。
互いに隣り合う一対の閾値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルにそれぞれ対応して、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧが設定される。
ベリファイ電圧ＶｆｙＡは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。ワード線ＷＬにベリファイ電圧ＶｆｙＡが印加されると、当該ワード線ＷＬに繋がるメモリセルトランジスタＭＴのうち、閾値電圧が“ＥＲ”レベルに含まれるメモリセルトランジスタＭＴがオン状態になり、閾値電圧が“Ａ”レベル以上の閾値分布に含まれるメモリセルトランジスタＭＴがオフ状態になる。
その他のベリファイ電圧ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧも、上記のベリファイ電圧ＶｆｙＡと同様に設定される。ベリファイ電圧ＶｆｙＢは、“Ａ”レベルと“Ｂ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＣは、“Ｂ”レベルと“Ｃ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＤは、“Ｃ”レベルと“Ｄ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＥは、“Ｄ”レベルと“Ｅ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＦは、“Ｅ”レベルと“Ｆ”レベルとの間に設定され、ベリファイ電圧ＶｆｙＧは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。
例えば、ベリファイ電圧ＶｆｙＡは０．８Ｖに、ベリファイ電圧ＶｆｙＢは１．６Ｖに、ベリファイ電圧ＶｆｙＣは２．４Ｖに、ベリファイ電圧ＶｆｙＤは３．１Ｖに、ベリファイ電圧ＶｆｙＥは３．８Ｖに、ベリファイ電圧ＶｆｙＦは４．６Ｖに、ベリファイ電圧ＶｆｙＧは５．６Ｖに、それぞれ設定してもよい。しかし、これに限定されることなく、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、例えば、０Ｖ～７.０Ｖの範囲で、適宜、段階的に設定してもよい。
また、隣り合う閾値分布の間には、それぞれ読み出し動作で使用される読み出し電圧が設定される。「読み出し電圧」とは、読み出し動作時において、読み出し対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬ、すなわち選択ワード線に対し印加される電圧である。読み出し動作では、読み出し対象となるメモリセルトランジスタＭＴの閾値電圧が、印加された読み出し電圧よりも高いか否かの判定結果に基づいてデータが決定される。
図７の下段の図において模式的に示されるように、具体的には、メモリセルトランジスタＭＴの閾値電圧が“ＥＲ”レベルに含まれるのか“Ａ”レベル以上に含まれるのかを判定する読み出し電圧ＶｒＡは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。
その他の読み出し電圧ＶｒＢ、ＶｒＣ、ＶｒＤ、ＶｒＥ、ＶｒＦ、及びＶｒＧも、上記の読み出し電圧ＶｒＡと同様に設定される。読み出し電圧ＶｒＢは、“Ａ”レベルと“Ｂ”レベルとの間に設定され、読み出し電圧ＶｒＣは、“Ｂ”レベルと“Ｃ”レベルとの間に設定され、読み出し電圧ＶｒＤは、“Ｃ”レベルと“Ｄ”レベルとの間に設定され、読み出し電圧ＶｒＥは、“Ｄ”レベルと“Ｅ”レベルとの間に設定され、読み出し電圧ＶｒＦは、“Ｅ”レベルと“Ｆ”レベルとの間に設定され、読み出し電圧ＶｒＧは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。
そして、最も高い閾値分布（例えば“Ｇ”レベル）の最大の閾値電圧よりも高い電圧に、読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが設定される。読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。
尚、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、例えば、読み出し電圧ＶｒＡ、ＶｒＢ、ＶｒＣ、ＶｒＤ、ＶｒＥ、ＶｒＦ、及びＶｒＧよりもそれぞれ高い電圧に設定される。つまり、ベリファイ電圧ＶｆｙＡ、ＶｆｙＢ、ＶｆｙＣ、ＶｆｙＤ、ＶｆｙＥ、ＶｆｙＦ、及びＶｆｙＧは、それぞれ“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルの閾値分布の下裾近傍に設定される。
以上に説明したようなデータの割り付けが適用された場合、読み出し動作において下位ビットの１ページデータ（下位ページデータ）は、読み出し電圧ＶｒＡ及びＶｒＥを用いた読み出し結果によって確定させることができる。中位ビットの１ページデータ（中位ページデータ）は、読み出し電圧ＶｒＢ、ＶｒＤ、及びＶｒＦを用いた読み出し結果によって確定させることができる。上位ビットの１ページデータ（上位ページデータ）は、読み出し電圧ＶｒＣ及びＶｒＧを用いた読み出し結果によって確定させることができる。このように、下位ページデータ、中位ページデータ、及び上位ページデータがそれぞれ、２回、３回、及び２回の読み出し動作によって確定するため、以上のようなデータの割り付けは“２－３－２コード”と称される。
尚、以上で説明したようなデータの割り付けはあくまで一例であり、実際のデータの割り付けはこれに限定されない。例えば、２ビット又は４ビット以上のデータが１つのメモリセルトランジスタＭＴに記憶されてもよい。また、データが割り付けられる閾値分布の数（つまり、上記の「候補レベル」の数）は７以下であってもよく、９以上であってもよい。例えば、“２－３－２コード”に代えて、“１－３－３コード”又は“１－２－４コード”を用いてもよい。また、例えば、下位ビット／中位ビット／上位ビットの割り当てを変更してもよい。より具体的には、例えば、“２－３－２コード”において、下位ページデータを読み出し電圧ＶｒＣ及びＶｒＢを用いた読み出し結果によって確定させ、中位ページデータを読み出し電圧ＶｒＢ、ＶｒＤ、及びＶｒＦを用いた読み出し結果によって確定させ、上位ページデータを読み出し電圧ＶｒＡ及びＶｒＥを用いた読み出し結果によって確定させるようにデータを割り当ててもよい。すなわち、例えば、下位ビットと上位ビットの割り当てを入れ換えてもよい。この場合、閾値電圧の各レベルのそれぞれに対応して、以下のようにデータが割り当てられる。
“ＥＲ”レベル：“１１１”（“下位ビット／中位ビット／上位ビット”）
“Ａ”レベル：“１１０”
“Ｂ”レベル：“１００”
“Ｃ”レベル：“０００”
“Ｄ”レベル：“０１０”
“Ｅ”レベル：“０１１”
“Ｆ”レベル：“００１”
“Ｇ”レベル：“１０１”
半導体記憶装置２において行われる書き込み動作について説明する。書き込み動作では、プログラム動作及びベリファイ動作が行われる。「プログラム動作」とは、一部のメモリセルトランジスタＭＴの電荷蓄積層３３６に電子を注入することにより、当該メモリセルトランジスタＭＴの閾値電圧を変化させる動作のことである。「ベリファイ動作」とは、上記のプログラム動作の後、データを読み出すことで、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで達したか否かを判定し検証する動作である。閾値電圧がターゲットレベルまで達したメモリセルトランジスタＭＴは、その後、書き込み禁止とされる。ここでいう「ターゲットレベル」とは、先に述べた８つの候補レベルの中から、目標のレベルとして設定された特定の候補レベルのことである。
書き込み動作では、以上のプログラム動作及びベリファイ動作が繰り返し実行される。これにより、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで上昇する。
複数のワード線ＷＬのうち、書き込み動作の対象（つまり、閾値電圧を変化させる対象）であるメモリセルトランジスタＭＴに繋がっているワード線ＷＬのことを、以下では「選択ワード線」とも称する。また、書き込み動作の対象ではないメモリセルトランジスタＭＴに繋がっているワード線ＷＬのことを、以下では「非選択ワード線」とも称する。書き込み対象であるメモリセルトランジスタＭＴのことを、以下では「選択メモリトランジスタ」とも称する。
複数のストリングユニットＳＵのうち、書き込み動作の対象となるストリングユニットＳＵのことを、以下では「選択ストリングユニット」とも称する。また、書き込み動作の対象とはならないストリングユニットＳＵのことを、以下では「非選択ストリングユニット」とも称する。
選択ストリングユニットに含まれる各ＮＡＮＤストリングＮＳの導電体柱３３８、すなわち、選択ストリングユニットにおける各チャンネルのことを、以下では「選択チャンネル」とも称する。また、非選択ストリングユニットに含まれる各ＮＡＮＤストリングＮＳの導電体柱３３８、すなわち、非選択ストリングユニットにおける各チャンネルのことを、以下では「非選択チャンネル」とも称する。
複数のビット線ＢＬのうち、選択メモリトランジスタに繋がっているビット線ＢＬのことを、以下では「選択ビット線」とも称する。また、選択メモリトランジスタに繋がっていないビット線ＢＬのことを、以下では「非選択ビット線」とも称する。
プログラム動作について説明する。以下では、プログラム動作の対象がプレーンＰＬ１である場合の例について説明するが、プレーンＰＬ２の場合も以下と同様である。図８は、プログラム動作時における各配線の電位変化を示している。プログラム動作では、センスアンプ１２０が、プログラムデータに対応して各ビット線ＢＬの電位を変化させる。プログラム対象の（閾値電圧を上昇させるべき）メモリセルトランジスタＭＴに繋がるビット線ＢＬには、“Ｌ”レベルとして例えば接地電圧Ｖｓｓ（０Ｖ）が印加される。プログラム対象ではない（閾値電圧を維持させるべき）メモリセルトランジスタＭＴに繋がるビット線ＢＬには、“Ｈ”レベルとして、例えば２．５Ｖが印加される。前者のビット線ＢＬは、図８においては「ＢＬ（０）」と表記されている。後者のビット線ＢＬは、図８においては「ＢＬ（１）」と表記されている。
ロウデコーダ１３０は、書き込み動作の対象としていずれかのブロックＢＬＫを選択し、更にいずれかのストリングユニットＳＵを選択する。より具体的には、選択されたストリングユニットＳＵにおけるセレクトゲート線ＳＧＤ（選択セレクトゲート線ＳＧＤｓｅｌ）には、電圧生成回路４３からロウデコーダ１３０を介して例えば５Ｖが印加される。これにより、選択トランジスタＳＴ１はオン状態となる。他方で、セレクトゲート線ＳＧＳには、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧Ｖｓｓが印加される。これにより、選択トランジスタＳＴ２はオフ状態となる。
また、選択ブロックＢＬＫにおける非選択ストリングユニットＳＵのセレクトゲート線ＳＧＤ（非選択セレクトゲート線ＳＧＤｕｓｅｌ）には、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧５Ｖが印加される。これにより、選択トランジスタＳＴ１がオン状態となる。なお、各ブロックＢＬＫに含まれるストリングユニットＳＵにおいて、セレクトゲート線ＳＧＳは共通に接続されている。従って、非選択ストリングユニットＳＵにおいても、選択トランジスタＳＴ２はオフ状態となる。
更に、非選択ブロックＢＬＫにおけるセレクトゲート線ＳＧＤ及びセレクトゲート線ＳＧＳには、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧Ｖｓｓが印加される。これにより、選択トランジスタＳＴ１及び選択トランジスタＳＴ２はオフ状態となる。
ソース線ＳＬは、セレクトゲート線ＳＧＳの電位よりも高い電位とされる。当該電位は、例えば１Ｖである。
その後、選択ブロックＢＬＫにおける選択セレクトゲート線ＳＧＤｓｅｌの電位を、例えば２．５Ｖとする。この電位は、上記の例で０Ｖが与えられたビット線ＢＬ（０）に対応する選択トランジスタＳＴ１はオンさせるが、２．５Ｖが与えられたビット線ＢＬ（１）に対応する選択トランジスタＳＴ１はカットオフさせる電圧である。これにより、選択ストリングユニットＳＵにおいては、ビット線ＢＬ（０）に対応する選択トランジスタＳＴ１はオンされ、２．５Ｖが与えられたビット線ＢＬ（１）に対応する選択トランジスタＳＴ１はカットオフされる。一方で、非選択セレクトゲート線ＳＧＤｕｓｅｌの電位を、例えば電圧Ｖｓｓとする。これにより、非選択ストリングユニットＳＵにおいては、ビット線ＢＬ（０）及びビット線ＢＬ（１）の電位に関わらず、選択トランジスタＳＴ１はカットオフされる。
そしてロウデコーダ１３０は、選択ブロックＢＬＫにおいて、書き込み動作の対象としていずれかのワード線ＷＬを選択する。書き込み動作の対象となるワード線ＷＬ（選択ワード線ＷＬｓｅｌ）に、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧ＶＰＧＭが印加される。一方で、その他のワード線ＷＬ（非選択ワード線ＷＬｕｓｅｌ）に、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧ＶＰＡＳＳ＿ＰＧＭが印加される。電圧ＶＰＧＭは、トンネル現象により電子を電荷蓄積層３３６に注入するための高電圧である。電圧ＶＰＡＳＳ＿ＰＧＭは、ワード線ＷＬに繋がるメモリセルトランジスタＭＴをＯＮとする一方で、閾定電圧は変化させない程度の電圧である。ＶＰＧＭはＶＰＡＳＳ＿ＰＧＭよりも高い電圧である。
プログラム対象のビット線ＢＬ（０）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１がオン状態となる。そのため、選択ワード線ＷＬｓｅｌに接続されたメモリセルトランジスタＭＴのチャネル電位は０Ｖとなる。制御ゲートとチャネルとの間の電位差が大きくなり、その結果、電子が電荷蓄積層３３６に注入されるので、メモリセルトランジスタＭＴの閾値電圧が上昇される。
プログラム対象ではないビット線ＢＬ（１）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１がカットオフ状態となる。そのため、選択ワード線ＷＬｓｅｌに接続されたメモリセルトランジスタＭＴのチャネルは電気的にフローティングとなり、ワード線ＷＬ等との容量カップリングによりチャネル電位は電圧ＶＰＧＭ近くまで上昇される。制御ゲートとチャネルとの間の電位差が小さくなり、その結果、電子は電荷蓄積層３３６に注入されないので、メモリセルトランジスタＭＴの閾値電圧は維持される。正確にいうと、閾値分布レベルがより高い分布に遷移するほどには、閾値電圧は変動しない。
読み出し動作について説明する。以下では、読み出し動作の対象がプレーンＰＬ１である場合の例について説明するが、プレーンＰＬ２の場合も以下と同様である。プログラム動作に続いて行われるベリファイ動作は、以下に説明する読み出し動作と同じである。図９は、読み出し動作時における各配線の電位変化を示している。読み出し動作では、読み出し動作の対象となるメモリセルトランジスタＭＴ、を含むＮＡＮＤストリングＮＳが選択される。あるいは、読み出し動作の対象となるページを含むストリングユニットＳＵが選択される。
まず、選択セレクトゲート線ＳＧＤｓｅｌ、非選択セレクトゲート線ＳＧＤｕｓｅｌ及びセレクトゲート線ＳＧＳには、電圧生成回路４３からロウデコーダ１３０を介して例えば５Ｖが印加される。これにより、選択ブロックＢＬＫに含まれる選択トランジスタＳＴ１及び選択トランジスタＳＴ２はオン状態となる。また、選択ワード線ＷＬｓｅｌ及び非選択ワード線には、電圧生成回路４３からロウデコーダ１３０を介して例えば読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが印加される。読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤは、メモリセルトランジスタＭＴの閾値電圧にかかわらず、メモリセルトランジスタＭＴをＯＮとすることができ、かつ、閾定電圧は変化させない程度の電圧である。これにより、選択ストリングユニットＳＵであるか非選択ストリングユニットＳＵであるかにかかわらず、選択ブロックＢＬＫに含まれる全てのＮＡＮＤストリングＮＳにおいて、電流が導通する。
次に、読み出し動作の対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬ（選択ワード線ＷＬｓｅｌ）に対し、電圧生成回路４３からロウデコーダ１３０を介して例えばＶｒＡのような読み出し電圧Ｖｒが印加される。それ以外のワード線（非選択ワード線ＷＬｕｓｅｌ）に対しては、読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが印加される。
また、選択セレクトゲート線ＳＧＤｓｅｌ及びセレクトゲート線ＳＧＳに印加する電圧は維持しつつ、非選択セレクトゲート線ＳＧＤｕｓｅｌには、電圧生成回路４３からロウデコーダ１３０を介して例えば電圧Ｖｓｓが印加される。これにより、選択ストリングユニットＳＵに含まれる選択トランジスタＳＴ１はオン状態を維持するが、非選択ストリングユニットＳＵに含まれる選択トランジスタＳＴ１はオフ状態となる。なお、選択ストリングユニットＳＵであるか非選択ストリングユニットＳＵであるかにかかわらず、選択ブロックＢＬＫに含まれる選択トランジスタＳＴ２はオン状態となる。
これにより、非選択ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳは、少なくとも選択トランジスタＳＴ１がオフ状態となるため、電流パスを形成しない。一方で、選択ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳは、選択ワード線ＷＬｓｅｌに印加される読み出し電圧ＶｒとメモリセルトランジスタＭＴの閾値電圧との関係に応じて、電流パスが形成され、または、形成されない。
センスアンプ１２０は、選択されたＮＡＮＤストリングＮＳに繋がるビット線ＢＬに対して電圧を印加する。この状態で、センスアンプ１２０は、当該ビット線ＢＬを流れる電流の値に基づいてデータの読み出しを行う。具体的には、読み出し動作の対象となるメモリセルトランジスタＭＴの閾値電圧が、当該メモリセルトランジスタＭＴに印加された読み出し電圧よりも高いか否かを判定する。尚、データの読み出しは、ビット線ＢＬを流れる電流の値に基づくのではなく、ビット線ＢＬにおける電位の時間変化に基づいて行われてもよい。後者の場合、ビット線ＢＬは、予め所定の電位となるようにプリチャージされる。
先に述べたベリファイ動作も、上記のような読み出し動作と同様に行われる。ベリファイ動作では、ベリファイの対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬに対し、例えばＶｆｙＡのようなベリファイ電圧が電圧生成回路４３からロウデコーダ１３０を介して印加されることとなる。
なお、先に述べたプログラム動作の初期段階における選択セレクトゲート線ＳＧＤｓｅｌ及び非選択セレクトゲート線ＳＧＤｕｓｅｌに５Ｖの電圧を印加する動作は、省略される場合がある。同様に、先に述べた読み出し動作（ベリファイ動作）の初期段階における非選択セレクトゲート線ＳＧＤｕｓｅｌに５Ｖの電圧を印加し選択ワード線ＷＬｓｅｌに読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤを印加する動作は、省略される場合がある。
読み出し動作時において、半導体記憶装置２とメモリコントローラ１との間で送受信される具体的な信号の流れ等について説明する。以下では、読み出し動作の対象がプレーンＰＬ１である場合の例について説明するが、プレーンＰＬ２の場合も以下と同様である。
先ず、本実施形態の比較例について説明する。図１０には、比較例に係る構成において、半導体記憶装置２とメモリコントローラ１との間で送受信される各種の信号等の例が示されている。
読み出し動作時においては、メモリコントローラ１から半導体記憶装置２に向けて、信号ＤＱ＜７：０＞として、「０５ｈ」、複数の「ＡＤＤ」、及び「Ｅ０ｈ」からなる信号が順に入力される。「０５ｈ」は、メモリセルアレイ１１０からのデータの読み出し動作を実行させるためのコマンドである。「ＡＤＤ」は、データの読み出し元となるアドレスを指定する信号である。「Ｅ０ｈ」は、読み出し動作を開始させるためのコマンドである。
図１０では、「Ｅ０ｈ」が半導体記憶装置２に入力されたタイミングが時刻ｔ０として示されている。時刻ｔ０から所定期間が経過した時刻ｔ１において、メモリコントローラ１は、リードイネーブル信号／ＲＥのトグルを開始させる。先に述べたように、リードイネーブル信号／ＲＥは、メモリコントローラ１が、半導体記憶装置２からデータを読み出すための信号であり、半導体記憶装置２の入出力用パッド群３１に入力される。時刻ｔ１以降は、リードイネーブル信号／ＲＥが、ＨレベルとＬレベルとの間において交互に切り換えられる（トグルされる）。このように切り換えられるリードイネーブル信号／ＲＥのそれぞれが、データを読み出すための「読み出し信号」として用いられる。入出力用パッド群３１は、メモリコントローラ１から「読み出し信号」を繰り返し受信する「受信部」に該当する。
半導体記憶装置２は、リードイネーブル信号／ＲＥが切り換わる毎に（すなわち、それぞれの読み出し信号が入力される毎に）、信号ＤＱ＜７：０＞としてデータを出力すると共に、データストローブ信号ＤＱＳをＨレベルとＬレベルとの間で切り換える。図１０においては、信号ＤＱ＜７：０＞として出力されるデータのそれぞれが「Ｄ」として示されている。また、最初のデータが出力され、データストローブ信号ＤＱＳが切り換わるタイミングが、時刻ｔ２として示されている。メモリコントローラ１から入力されるリードイネーブル信号／ＲＥの切り換えと、半導体記憶装置２から出力されるデータストローブ信号ＤＱＳの切り換えと、の対応関係が、図１０では点線の矢印で示されている。
尚、半導体記憶装置２からの読み出しデータの出力は、１つのデータを、偶数ビットからなるイーブンデータと、奇数ビットからなるオッドデータと、に分けた上で、それぞれを交互に出力することで行われる。図１０において「Ｄ」と示されるそれぞれのデータは、イーブンデータ及びオッドデータのいずれかとして出力されるものである。
ところで、読み出し動作時において、プレーンＰＬ１では、メモリセルトランジスタＭＴを含む多数のトランジスタを開閉動作させる必要がある。このとき、電圧生成回路４３から各部へと出力される電流が増加するため、電源電圧が一時的に低下してしまうことがある。より具体的には、電源転圧をフィードバック制御によって制御している場合、電圧生成回路４３から各部へと出力される電流が増加することにより、電源電圧が一時的に低下してしまうことがある。図１０の最上段には、このように変動する電源電圧の変化の一例が示されている。この例において、電源電圧は、リードイネーブル信号／ＲＥのトグルが開始される時刻ｔ０もしくはその近くから低下し始め、時刻ｔ２以降においてもしばらくの間は目標電圧よりも低下してしまっている。このような電源電圧の低下が生じると、半導体記憶装置２におけるＩ／Ｏ出力特性が悪化し、読み出しデータの出力が不安定になってしまうことが懸念される。
電源電圧の低下に対する対策としては、例えば、半導体記憶装置２を図１１のように動作させることが考えられる。図１１には、図１０の比較例とは別の比較例において送受信される各種の信号等の例が示されている。
図１１の比較例において、半導体記憶装置２は、図１０の比較例と同様のタイミング（時刻ｔ２）においてデータストローブ信号ＤＱＳのトグルを開始する。ただし、データストローブ信号ＤＱＳのトグルを開始してからしばらくの間は、半導体記憶装置２はメモリコントローラ１に向けてデータを出力しない。半導体記憶装置２からのデータの出力が開始されるのは、時刻ｔ２よりも後の時刻ｔ３からとなっている。この例における時刻ｔ２から時刻ｔ３までの期間の長さは、イーブンデータ又はオッドデータが計４つ出力され得る期間の長さ（換言すれば、２つのイーブンデータと２つのオッドデータが出力され得る期間の長さ）となっている。データストローブ信号ＤＱＳのトグルが開始されてから、メモリコントローラ１が要求するデータの出力が開始されるまでの期間のことを、以下では「レイテンシ期間」とも称する。
図１１の比較例のようにレイテンシ期間を設けると、データの出力タイミングが時刻ｔ２よりも遅くなるので、データ出力開始時点における電源電圧の一時的な低下を抑制できる。違う言い方をすると、図１１の比較例のようにレイテンシ期間を設けると、データストローブ信号ＤＱＳのトグルが開始することによる電流の増加に起因する電源電圧の一時的な低下が抑制された状態で、データの出力を開始することができる。しかしながら、時刻ｔ３においてデータの出力が開始されると、これによる電流の増加が生じることとなる。違う言い方をすると、図１１の比較例のようにデータの出力開始をデータストローブ信号ＤＱＳのトグル開始から遅れさせたとしても、データの出願が開始することによる電流の増加に起因する電源電圧の一時的な低下による影響は避けることができない。
そこで、本実施形態に係る半導体記憶装置２では、読み出し動作時において以下のように動作する。図１２には、本実施形態に係る半導体記憶装置２で送受信される各種の信号等の例が、図１０や図１１と同様の方法により示されている。
本実施形態においても、図１１の例と同様のレイテンシ期間が設けられており、メモリコントローラ１が要求するデータの出力は時刻ｔ３から開始される。ただし、本実施形態では、レイテンシ期間においても、半導体記憶装置２からメモリコントローラ１に向けてデータが出力される。この時出力されるデータは、メモリコントローラ１が要求するデータとは異なるダミーデータである。このようなダミーデータのことを、以下では「非正規データ」とも称する。また、メモリコントローラ１が要求する読み出しデータのことを、非正規データとは区別して以下では「正規データ」とも称する。図１２では、信号ＤＱ＜７：０＞として出力されるデータのうち、正規データを図１０等と同様に「Ｄ」と表記しており、非正規データを「ｄ」と表記している。尚、「ｄ」として示されるそれぞれのデータは、イーブンデータ又はオッドデータのいずれかとして出力される個々のデータのことである。
本実施形態に係る半導体記憶装置２において、レイテンシ期間の開始時である時刻ｔ２においては電圧生成回路４３からの出力電流が増加するが、レイテンシ期間の終了時である時刻ｔ３においては電圧生成回路４３からの出力電流が増加しない。このため、図１２に示すように、時刻ｔ２の直後においては電源電圧が大きく低下するものの、時刻ｔ３よりも前の時点では電源電圧がある程度回復している。本実施形態に係る半導体記憶装置２においては、図１２に示すように、電源電圧が安定した後に、半導体記憶装置２からメモリコントローラ１に向けて正規データが送信されるので、Ｉ／Ｏ出力特性が悪化するという上記の問題を解消することができる。尚、メモリコントローラ１において、レイテンシ期間において入力される非正規データを無視する（例えば、受信後に破棄する）ように予め取り決めておけば、非正規データが読み出し動作に悪影響を及ぼしてしまうことは無い。
レイテンシ期間における非正規データ（ｄ）の送信を可能とするための、半導体記憶装置２の具体的な構成について、図１３を主に参照しながら説明する。同図においては、メモリセルアレイ１１０から入出力用パッド群３１に至るまでの経路、すなわち、読み出しデータの流れる経路に沿った構成が模式的に描かれている。
センスアンプ１２０には、先に述べた複数のセンスアンプユニットＳＡＵと、複数のラッチ回路ＸＤＬと、マルチプレクサ１２１と、が含まれる。メモリセルアレイ１１０から読み出されたデータは、センスアンプユニットＳＡＵからラッチ回路ＸＤＬへと送信され一旦保持された後、マルチプレクサ１２１を介して第１保持部５１０へと転送される。マルチプレクサ１２１と第１保持部５１０との間は、例えば１２８本の配線からなる第１データバス５０１により接続されている。なお、第１データバス５０１に含まれる配線の数は１２８本に限られない。第１データバス５０１に含まれる配線の数は、複数のラッチ回路ＸＤＬとマルチプレクサ１２１との間を繋いでいる配線の数よりも少ない。マルチプレクサ１２１は、複数のラッチ回路ＸＤＬから送信されるそれぞれのデータを、第１データバス５０１を介して、後段の第１保持部５１０へと順次転送する。
第１保持部５１０は、メモリセルアレイ１１０から読み出されたデータを複数保持するものであり、所謂「先入れ先出し」（ＦＩＦＯ：First In First Out）の動作を行うように構成された記憶装置である。第１保持部５１０は、マルチプレクサ１２１から転送されてきたデータを一時的複数保持し、当該データを、先に入力されていたものから順に入出力回路２１に向けて出力する。第１保持部５１０と入出力回路２１との間は、例えば１６本の信号線からなる第２データバス５０２を介して接続されている。なお、第２データバス５０２に含まれる配線の数は１６本に限られない。第１保持部５１０から入出力回路２１へと入力されたデータは、次に述べる第２保持部５２０によって一時的に保持された後、入出力用パッド群３１から信号ＤＱ＜７：０＞として外部に出力される。
入出力回路２１は、第２保持部５２０と、ライトポインタ生成回路５４１と、リードポインタ生成回路５４２と、マルチプレクサ５３１と、ドライバ５３２と、を有しており、これらを組み合わせてなる回路が、入出力用パッド群３１が有する８つのパッド、すなわち、ＤＱ＜７：０＞に対応する８つパッドのそれぞれに対応して個別に設けられている。つまり、入出力回路２１においては、第２保持部５２０やマルチプレクサ５３１等のそれぞれが８つずつ設けられている。図１３においては、これらのうちＤＱ＜０＞のパッドに接続されるもののみが図示されており、その他については図示が省略されている。
第２保持部５２０は、第１保持部５１０から送信されるデータを受け入れて、当該データを複数保持するものである。本実施形態の第２保持部５２０には、イーブンデータを保持する部分と、オッドデータを保持する部分とに分けられている。前者のことを、以下では「第２保持部５２１」とも表記する。後者のことを、以下では「第２保持部５２２」とも表記する。
第２保持部５２０は、先に述べた第１保持部５１０と同様に、所謂「先入れ先出し」（ＦＩＦＯ：First In First Out）の動作を行うように構成された記憶装置である。第２保持部５２０は、第１保持部５１０から入力されるデータを上記のように一時的に受け入れた後、当該データを、入力されたものから順にＤＱ＜０＞のパッドへと出力する。このようなデータの出力は、マルチプレクサ５３１及びドライバ５３２を介して、第２保持部５２１及び第２保持部５２２のそれぞれから交互に行われる。
ライトポインタ生成回路５４１は、ライトポインタＷｐｔｒを生成する回路である。「ライトポインタＷｐｔｒ」とは、第１保持部５１０から送信されるデータを第２保持部５２０に保持させる際において、その保持位置（つまり書き込み位置）を指示するポインタのことである。
リードポインタ生成回路５４２は、リードポインタＲｐｔｒを生成する回路である。「リードポインタＲｐｔｒ」とは、第２保持部５２０からドライバ５３２に向けてデータを送信させる際において、第２保持部５２０における当該データの保持位置（つまり読み出し位置）を指示するポインタのことである。
ライトポインタ生成回路５４１及びリードポインタ生成回路５４２からなる一対の回路は、第２保持部５２１及び第２保持部５２２のそれぞれについて設けられている。ただし、図１３においては、第２保持部５２２について設けられたライトポインタ生成回路５４１及びリードポインタ生成回路５４２のみが図示されており、第２保持部５２１について設けられたライトポインタ生成回路５４１及びリードポインタ生成回路５４２の図示が省略されている。
第１保持部５１０から第２保持部５２０へのデータの送信、及び、第２保持部５２０からマルチプレクサ５３１へのデータの送信、のそれぞれは、シーケンサ４１によって制御される。
第２保持部５２０の構成、及びライトポインタ生成回路５４１やリードポインタ生成回路５４２の機能について説明する。図１４には、第２保持部５２２の構成が模式的に描かれている。尚、第２保持部５２１の構成は、第２保持部５２２の構成と同じであるから、その説明を省略する。
図１４に示されるように、第２保持部５２２は、マルチプレクサＭ１と、複数のフリップフロップＦＦと、マルチプレクサＭ２と、を有している。尚、フリップフロップＦＦは第２保持部５２２において複数設けられているが、図１４においては、これらのうちの３つのみが「ＦＦ１」、「ＦＦ２」、「ＦＦ３」として描かれている。
マルチプレクサＭ１は、ライトポインタ生成回路５４１から入力されるライトポインタＷｐｔｒに基づいて、いずれかのフリップフロップＦＦをデータの書き込み対象として選択し、当該フリップフロップＦＦにデータを送信する。
それぞれのフリップフロップＦＦは、第２保持部５２２における１ビットデータの記憶場所として機能する。フリップフロップＦＦは、入力されるクロック信号ＣＬＫ１がＬレベルからＨレベルに立ち上がるタイミングで、それまで保持していたデータをマルチプレクサＭ２側へと出力すると共に、マルチプレクサＭ１側から入力される新たなデータを保持する。
クロック信号ＣＬＫ１は、それぞれのフリップフロップＦＦがデータを取り込むタイミング、を規定する信号である。クロック信号ＣＬＫ１はシーケンサ４１により生成される。クロック信号ＣＬＫ１は、後述のレイテンシ回路４１０及びライトポインタ生成回路５４１を介して、シーケンサ４１からそれぞれのフリップフロップＦＦへと入力される。
ライトポインタ生成回路５４１は、入力されるクロック信号ＣＬＫ１に基づいて、ライトポインタＷｐｔｒを生成する。ライトポインタＷｐｔｒは、クロック信号ＣＬＫ１がＬレベルからＨレベルに立ち上がるタイミングで、ライトポインタ生成回路５４１によりインクリメントされる。ライトポインタＷｐｔｒは、第１保持部５１０から入力されるデータを、どのフリップフロップＦＦに取り込むべきかを指定する信号である。ライトポインタＷｐｔｒがインクリメントされて行くことで、データの書き込み対象となるフリップフロップＦＦが順次切り換えられて行くこととなる。
マルチプレクサＭ２は、リードポインタ生成回路５４２から入力されるリードポインタＲｐｔｒに基づいて、いずれかのフリップフロップＦＦをデータの読み出し対象として選択し、当該フリップフロップＦＦからデータを受信する。マルチプレクサＭ２は、リードポインタＲｐｔｒがインクリメントされるタイミングで、当該データをマルチプレクサ５３１側へと出力する。
リードポインタＲｐｔｒは、どのフリップフロップＦＦからのデータをマルチプレクサ５３１側へと出力するか、を指定すると共に、データの出力タイミングを指定する信号である。リードポインタＲｐｔｒは、リードポインタ生成回路５４２によって生成され、リードポインタ生成回路５４２からマルチプレクサＭ２へと入力される。
リードポインタ生成回路５４２は、入力されるクロック信号ＣＬＫ２に基づいて、リードポインタＲｐｔｒを生成する。リードポインタＲｐｔｒは、クロック信号ＣＬＫ２がＬレベルからＨレベルに立ち上がるタイミングで、リードポインタ生成回路５４２によりインクリメントされ、マルチプレクサＭ２へと入力される。リードポインタＲｐｔｒがインクリメントされて行くことで、データの読み出し対象となるフリップフロップＦＦが順次切り換えられて行くこととなる。データの読み出し対象となるフリップフロップＦＦが切り換えられて行く順序は、データの書き込み対象となるフリップフロップＦＦが切り換えられて行く順序と同じである。これにより、第２保持部５２２による「先入れ先出し」の動作が実現される。
クロック信号ＣＬＫ２は、上記のようにリードポインタＲｐｔｒの元となる信号である。クロック信号ＣＬＫ２は、メモリコントローラ１から入力されるリードイネーブル信号／ＲＥに基づいて、シーケンサ４１により生成される。図１３に示されるように、クロック信号ＣＬＫ２は、シーケンサ４１からリードポインタ生成回路５４２に入力されると共に、マルチプレクサ５３１にも入力される。
マルチプレクサ５３１は、第２保持部５２１から入力されるイーブンデータと、第２保持部５２２から入力されるオッドデータと、を交互に受け入れて、これをドライバ５３２へと出力するものである。
尚、マルチプレクサＭ１からマルチプレクサＭ２に向かって、複数のフリップフロップＦＦが多段に並んでいるような構成であってもよい。また、先に述べた第１保持部５１０も、以上のような第２保持部５２２と同様の構成とすることができる。
「先入れ先出し」の動作を行う第２保持部５２０は、複数のデータの記憶場所を所定順序に沿って並べたもの、であると理解することができる。図１５には、このような第２保持部５２０の構成が模式的に描かれている。図１５において横一列に並ぶよう描かれたそれぞれの矩形が、データの記憶場所（具体的にはフリップフロップＦＦ）を表している。それぞれの記憶場所は、データの書き込み順序（及び読み込み順序）に沿って、図１５では左から右へと一列に並ぶように描かれている。ライトポインタＷｐｔｒ及びリードポインタＲｐｔｒのそれぞれは、矢印に沿って図１５の右方向へとインクリメントされて行く。
図１５（Ａ）は、レイテンシ期間が設定されない場合において（レイテンシ期間の長さが０である場合において）、メモリコントローラ１からデータの読み出しコマンドが入力され、半導体記憶装置２においてデータの出力準備が完了した時点、における第２保持部５２０の状態を示している。図１２の例においては、時刻ｔ１の直前の状態である。半導体記憶装置２では、プリフェッチ動作（先読み動作）を行うことで、これから出力すべき一連のデータの一部を第２保持部５２０に保持した状態となっている。
図１５（Ａ）の例では、メモリコントローラ１の要求に応じて、正規データＤ０、Ｄ１、Ｄ２、Ｄ３・・・が出力される例が示されている。
図１５（Ｂ）は、レイテンシ期間が設定される場合において、メモリコントローラ１からデータの読み出しコマンドが入力され、半導体記憶装置２においてデータの出力準備が完了した時点、における第２保持部５２０の状態を示している。この場合、正規データＤ０、Ｄ１、Ｄ２、Ｄ３・・・が出力される前に、レイテンシ期間の長さに対応して、非正規データ・・・ｄ３、ｄ２、ｄ１、ｄ０が出力される。より具体的には、レイテンシ期間の長さが８である場合には、オッドデータに対応する第２保持部５２２からは、正規データＤ０、Ｄ１、Ｄ２、Ｄ３・・・（Ｄ０ｏ、Ｄ１ｏ、Ｄ２ｏ、Ｄ３ｏ・・・）が出力される前に、非正規データｄ３、ｄ２、ｄ１、ｄ０（ｄ３ｏ、ｄ２ｏ、ｄ１ｏ、ｄ０ｏ）が出力される。同様に、イーブンデータに対応する第２保持部５２１からも、正規データＤ０、Ｄ１、Ｄ２、Ｄ３・・・（Ｄ０ｅ、Ｄ１ｅ、Ｄ２ｅ、Ｄ３ｅ・・・）が出力される前に、非正規データｄ３、ｄ２、ｄ１、ｄ０（ｄ３ｅ、ｄ２ｅ、ｄ１ｅ、ｄ０ｅ）が出力される。
レイテンシ期間が設定されない場合（レイテンシ期間の長さが０である場合）、図１５（Ａ）のように、リードポインタＲｐｔｒは最初に出力されるＤ０の記憶場所を示す。しかしながら、本実施形態では、レイテンシ期間が設定された場合、その長さに応じてリードポインタＲｐｔｒを予めマイナス側（図１５では左側）の位置を示すように調整しておくことで、最初にＤ０とは異なるデータが出力されるようにする。当該処理は、例えば、シーケンサ４１の制御によって行われる。
例えば、図１５（Ｂ）の例のように、レイテンシ期間が設定されその長さが８である場合、オッドデータに対応する第２保持部５２２とイーブンデータに対応する第２保持部５２１とのそれぞれにおいて、最初の正規データ（Ｄ０）の保持位置から４回分だけマイナス側の位置となるようにリードポインタＲｐｔｒを調整する。このようにリードポインタＲｐｔｒをマイナス側の位置となるように調整することで、メモリコントローラ１には、正規データとしてＤ０ｅ、Ｄ０ｏ、Ｄ１ｅ、Ｄ１ｏ、Ｄ２ｏ、Ｄ２ｅ、Ｄ３ｏ、Ｄ３ｅ・・・が順に出力される前に、非正規データとしてｄ３ｅ、ｄ３ｏ、ｄ２ｅ、ｄ２ｏ、ｄ１ｅ、ｄ１ｏ、ｄ０ｅ、ｄ０ｏが順に出力される。
図１５（Ｂ）のようにリードポインタＲｐｔｒが調整された後に、データが出力される場合の信号の例が、図１６に示されている。同図に示される「ｄ３ｅ」とは、第２保持部５２１からイーブンデータとして出力されるｄ３のデータを表しており、「ｄ３ｏ」とは、第２保持部５２２からオッドデータとして出力されるｄ３のデータを表している。「ｄ２ｅ」、「ｄ２ｏ」、「ｄ１ｅ」、「ｄ１ｏ」、「ｄ０ｅ」、「ｄ０ｏ」、や「Ｄ０ｅ」、「Ｄ０ｏ」、「Ｄ１ｅ」、「Ｄ１ｏ」、「Ｄ２ｅ」、「Ｄ２ｏ」、「Ｄ３ｅ」、「Ｄ３ｏ」、等のその他のデータについても同様である。
レイテンシ期間における、第２保持部５２０のフリップフロップ回路ＦＦ１、ＦＦ２、ＦＦ３が保持するデータと、第２保持部５２０から出力されるデータとの関係を図１８に示す。
レイテンシ期間が終了すると、第２保持部５２０は正規データの出力を開始する。レイテンシ期間終了後のデータ出力期間における、第２保持部５２０のフリップフロップ回路ＦＦ１、ＦＦ２、ＦＦ３が保持するデータと、第２保持部５２０から出力されるデータとの関係を図１９及び図２０に示す。
この例では、時刻ｔ２から時刻ｔ３までのレイテンシ期間の長さが、イーブンデータ又はオッドデータが計８つ出力され得る期間の長さ（換言すれば、４つのイーブンデータと４つのオッドデータが出力され得る期間の長さ）として設定されている。このため、第２保持部５２１、５２２のそれぞれで、上位のようにリードポインタＲｐｔｒをマイナス側に４回分移動させておくことで、レイテンシ期間においては非正規データを出力し、レイテンシ期間の後においては正規データを出力するような動作を実現することができる。
ところで、第２保持部５２０から非正規データが出力されているレイテンシ期間において、仮に、ライトポインタＷｐｔｒがインクリメントされてしまうと、今後出力されるべきデータの一部が、出力されないまま上書きされてしまう可能性がある。そこで、本実施形態に係る半導体記憶装置２では、第２保持部５２０から非正規データを送信させているレイテンシ期間において、シーケンサ４１が、第１保持部５１０から第２保持部５２０へのデータの送信を一時的に停止させておくこととしている。
図１３に示されるレイテンシ回路４１０は、シーケンサ４１から出力されるクロック信号ＣＬＫ１を、後段の第１保持部５１０やライトポインタ生成回路５４１へと送信するものである。レイテンシ期間において、レイテンシ回路４１０は、クロック信号ＣＬＫ１の送信を一時的に停止する。具体的には、シーケンサ４１から入力されるクロック信号ＣＬＫ１をカウントし、レイテンシ期間においてデータの更新を停止させておくべき所定回数だけカウントされた時点で、後段に向けたクロック信号ＣＬＫ１の送出を開始する。
その結果、レイテンシ期間においては、第１保持部５１０から第２保持部５２０へのデータの送信が停止した状態となる。これにより、第２保持部５２０のデータが未送信のまま上書きされてしまうような事態が防止される。レイテンシ回路４１０は、シーケンサ４１の一部として構成されてもよい。
以上のように、本実施形態に係る半導体記憶装置２は、メモリセルアレイ１１０から読み出されたデータを一時的に複数保持する第１保持部５１０及び第２保持部５２０と、第２保持部５２０から繰り返し送信されるデータを外部のメモリコントローラ１に出力する出力部（ドライバ５３２や入出力用パッド群３１）と、メモリコントローラ１から、データを読み出すための読み出し信号（リードイネーブル信号／ＲＥ）を繰り返し受信する受信部（ロジック制御用パッド群３２やロジック制御回路２２）と、それぞれの読み出し信号に対応して、第２保持部５２０から出力部へとデータを送信させる制御部（シーケンサ４１）と、を備える。
制御部であるシーケンサ４１は、受信部によって最初に所定回数だけ受信されたそれぞれの読み出し信号に対応するデータとして、メモリコントローラ１が要求するデータとは異なる非正規データを、保持部から出力部へと送信させ、受信部によってその後に受信された読み出し信号に対応するデータとして、メモリコントローラ１が要求するデータである正規データを、保持部から出力部へと送信させる。これにより、正規データの送信開始時までには、低下していた電源電圧を正常値近くまで復帰させておくことができるので、メモリコントローラ１に向けたデータの出力を安定して行うことが可能となる。
制御部であるシーケンサ４１は、第２保持部５２０に保持されている複数のデータのうち、出力部に向けて次に送信されるデータ、の保持位置を示すリードポインタＲｐｔｒを、上記の「所定回数」に応じて予め調整しておくことで、保持部から非正規データを送信させる。具体的には、シーケンサ４１は、リードポインタＲｐｔｒを、正規データの保持位置から上記所定回数に応じた数だけマイナス側となる保持位置を示すように、予め調整しておく。これにより、レイテンシ期間における非正規データの出力を容易に実現することができる。
尚、レイテンシ期間において非正規データを送信するような半導体記憶装置２の構成としては、図１７に示される比較例の構成とすることも考えられる。この比較例では、入出力回路２１にレイテンシ回路５４３が設けられている点において、本実施形態と異なっている。
レイテンシ回路５４３は、シーケンサ４１から出力されるクロック信号ＣＬＫ２を、後段のリードポインタ生成回路５４２へと送信するものである。レイテンシ期間において、レイテンシ回路５４３は、クロック信号ＣＬＫ２の送信を一時的に停止する。具体的には、シーケンサ４１から入力されるクロック信号ＣＬＫ２をカウントし、レイテンシ期間においてデータの更新を停止させておくべき所定回数だけカウントされた時点で、後段に向けたクロック信号ＣＬＫ２の送出を開始する。尚、マルチプレクサ５３１には、レイテンシ期間においてもクロック信号ＣＬＫ２が送信され続ける。
この場合、レイテンシ期間においては、第２保持部５２０から出力されるデータが更新されず、（移動せず止まったままの）リードポインタＲｐｔｒで示された同じデータが、非正規データとして送信され続けることとなる。レイテンシ期間が終了すると、本実施形態と同様に正規データの送信が開始される。
しかしながら、上記のようなレイテンシ回路５４３は、高速で切り換わるクロック信号ＣＬＫ２をカウントする必要があるため、消費電力の比較的大きな高速のトランジスタ等で構成する必要がある。更に、レイテンシ期間が長くなり、カウントすべき回数が多くなると、より多くのトランジスタ等が必要となり、レイテンシ回路５４３は更に大規模なものとなってしまう。その結果、消費電力の増大や、回路の大型化に繋がる可能性がある。また、レイテンシ期間において第２保持部５２０から出力されるデータが更新されず、移動せず止まったままのリードポインタＲｐｔｒで示された同じデータが、非正規データとして送信され続けることから、電圧生成回路に適切な電流負荷をかけることができない。
これに対し、本実施形態では、レイテンシ期間において第２保持部５２０から出力されるデータの更新を一時的に停止する必要が無い。このため、比較例におけるレイテンシ回路５４３を設ける必要が無いため、消費電力の増大や、回路の大型化を回避できる。
実施形態においては、第２保持部５２０が入出力回路２１の中に設けられていた。しかし、第２保持部５２０の構成はこれに限られない。第２保持部５２０は、例えば、図２１に示される変形例のように、第２データバス５０２を跨ぐように設けられてもよい。
この変形例のように、例えば、第２保持部５２０のマルチプレクサＭ１と複数のフリップフロップＦＦを第１保持部５１０の直後に配置し、第２保持部５２０のマルチプレクサＭ２を入出力回路２１の中に配置してもよい。この場合、ライトポインタ生成回路５４１はマルチプレクサＭ１と複数のフリップフロップＦＦの近傍に配置され、リードポインタ生成回路５４２はマルチプレクサＭ２の近傍に配置される。
第２保持部５２０を第２データバス５０２を跨ぐように配置する場合、第１保持部５１０と入出力回路２１とを第２データバス５０２で接続する場合と比べて、配線数が増加する。例えば、第２データバス５０２が１６本の配線で構成されているとすると、第２保持部５２０を第２データバス５０２を跨ぐように配置する場合、オッドデータに対応する第２保持部５２２とイーブンデータに対応する第２保持部５２１とがそれぞれ３つのフリップフロップＦＦを有している場合、第１保持部５１０と入出力回路２１とを接続する配線は４８本必要となる。しかし、配線数が増加したことに伴い、各配線を伝搬する信号の切り替え速度を遅くすることができる。これにより、信号を送受信するためのトランジスタの閾値電圧を低く設定する必要がなくなるため、データ転送に伴う半導体記憶装置２の消費電力を低減することができる。
その一方で、ライトポインタ生成回路５４１を第１保持部５１０の近傍に配置することができる。ライトポインタ生成回路５４１と第１保持部５１０には、高速で遷移するクロック信号ＣＬＫ１が供給される。従って、第２保持部５２０を第２データバス５０２を跨ぐように配置することにより、ライトポインタ生成回路５４１と第１保持部５１０とを近接して配置することができるため、クロック信号ＣＬＫ１を伝搬させるための制御信号線を短くすることができる。これにより、データ転送に伴う半導体記憶装置２の消費電力をさらに低減することができる。
また、実施形態においては、第１保持部５１０および第２保持部５２０のそれぞれが、複数のフリップフロップＦＦを含むものとして説明した。しかし、第１保持部５１０および第２保持部５２０の構成はこれに限られない。第１保持部５１０および第２保持部５２０のそれぞれは、複数のフリップフロップＦＦの代わりに、複数のラッチ回路によって構成されていてもよい。ライトポインタＷｐｔｒに応じてデータを格納可能なデータ保持回路を用いることで、所謂「先入れ先出し」（ＦＩＦＯ：First In First Out）の動作を行うように構成されていればよい。
以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。
１：メモリコントローラ、２：半導体記憶装置、３１：入出力用パッド群、３２：ロジック制御用パッド群、４１：シーケンサ、１１０，２１０：メモリセルアレイ、５１０：第１保持部、５２０：第２保持部。

Claims (5)

  1. データを記憶するメモリセルアレイと、
    前記メモリセルアレイから読み出されたデータを一時的に複数保持する保持部と、
    前記保持部から繰り返し送信されるデータを外部のメモリコントローラに出力する出力部と、
    前記メモリコントローラから、データを読み出すための読み出し信号を繰り返し受信する受信部と、
    それぞれの前記読み出し信号に対応して、前記保持部から前記出力部へとデータを送信させる制御部と、を備え、
    前記制御部は、
    前記受信部によって最初に所定回数だけ受信されたそれぞれの前記読み出し信号に対応するデータとして、前記メモリコントローラが要求するデータとは異なる非正規データを、前記保持部から前記出力部へと送信させ、
    前記受信部によってその後に受信された前記読み出し信号に対応するデータとして、前記メモリコントローラが要求するデータである正規データを、前記保持部から前記出力部へと送信させるものであり、
    前記制御部は、
    前記保持部に保持されている複数のデータのうち、前記出力部に向けて次に送信されるデータ、の保持位置を示すリードポインタを、前記所定回数に応じて予め調整しておくことで、前記保持部から前記非正規データを送信させる、半導体記憶装置。
  2. 前記制御部は、
    前記リードポインタを、前記正規データの保持位置から、前記所定回数に応じた数だけマイナス側となる保持位置を示すように、予め調整しておく、請求項１に記載の半導体記憶装置。
  3. 前記保持部は、
    前記メモリセルアレイから読み出されたデータを複数保持する第１保持部と、
    前記第１保持部から送信されるデータを複数保持する第２保持部と、を含み、
    前記読み出し信号に対応した前記出力部へのデータの送信を、前記第２保持部から行うものであり、
    前記制御部は、
    前記第１保持部から前記第２保持部へのデータの送信、及び、前記第２保持部から前記出力部へのデータの送信、のそれぞれを制御する、請求項１又は２に記載の半導体記憶装置。
  4. 前記制御部は、
    前記第２保持部から前記出力部へと前記非正規データを送信させている期間において、
    前記第１保持部から前記第２保持部へのデータの送信を停止させる、請求項３に記載の半導体記憶装置。
  5. 前記第２保持部は複数設けられている、請求項３又は４に記載の半導体記憶装置。
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