TWI828162B - 半導體記憶裝置 - Google Patents

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Abstract

本發明之實施方式提供一種能穩定地輸出讀出資料之半導體記憶裝置。 本發明之半導體記憶裝置2之定序器41將與記憶體控制器1所請求之資料不同之非正規資料作為與最初以特定次數接收到之各讀出信號對應之資料，使其自第2保持部520向輸出部發送，將記憶體控制器1所請求之資料即正規資料作為與後來所接收到之讀出信號對應之資料，使其自第2保持部520向上述輸出部發送。定序器41藉由根據上述特定次數預先調整讀取指標Rptr，而使非正規資料自第2保持部520發送，上述讀取指標Rptr指示第2保持部520內保持之複數個資料中後續要向輸出部發送之資料之保持位置。

Description

半導體記憶裝置
本發明之實施方式係關於一種半導體記憶裝置。
例如NAND(Not And，反及)型快閃記憶體等半導體記憶裝置根據自記憶體控制器發送之信號而輸出讀出資料。
根據所揭示之實施方式，提供一種能穩定地輸出讀出資料之半導體記憶裝置。
實施方式之半導體記憶裝置包含：記憶單元陣列，其記憶資料；保持部，其暫時保持複數個自記憶單元陣列讀出之資料；輸出部，其將自保持部反覆發送之資料輸出至外部之記憶體控制器；接收部，其自記憶體控制器反覆接收用以讀出資料之讀出信號；及控制部，其響應於各讀出信號，使資料自保持部向輸出部發送。控制部將與記憶體控制器所請求之資料不同之非正規資料作為與被接收部最初以特定次數接收到之各讀出信號對應之資料，使其自保持部向輸出部發送，將記憶體控制器所請求之資料即正規資料作為與被接收部後來接收到之讀出信號對應之資料，使其自保持部向輸出部發送。控制部藉由根據特定次數預先調整讀取指標，而使非正規資料自保持部發送，上述讀取指標指示保持部內保持之複數個資料中後續要向輸出部發送之資料之保持位置。
以下，參照圖式，對本實施方式進行說明。為了使說明容易理解，各圖式中對同一構成要素儘量標註相同符號，並省略重複說明。
本實施方式之半導體記憶裝置2係作為NAND型快閃記憶體而構成之非揮發性記憶裝置。圖1中以方塊圖之形式示出了包含半導體記憶裝置2之記憶系統之構成例。該記憶系統具備記憶體控制器1與半導體記憶裝置2。
再者，於實際之記憶系統中，如圖2所示，對1個記憶體控制器1設置有複數個半導體記憶裝置2。於圖1中，僅圖示出了複數個半導體記憶裝置2中之1個。關於半導體記憶裝置2之具體構成將於下文進行說明。
該記憶系統可與未圖示之主機連接。主機例如為個人電腦或移動終端等電子機器。記憶體控制器1按照來自主機之寫入請求，控制向半導體記憶裝置2之資料寫入。又，記憶體控制器1按照來自主機之讀出請求，控制自半導體記憶裝置2之資料讀出。
記憶體控制器1與半導體記憶裝置2之間收發晶片賦能信號/CE、就緒-忙碌信號R/B、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫賦能信號/WE、讀賦能信號/RE、RE、寫保護信號/WP、作為資料之信號DQ＜7：0＞、資料選通信號DQS、/DQS各種信號。
晶片賦能信號/CE係用以啟動半導體記憶裝置2之信號。就緒-忙碌信號R/B係用以表示半導體記憶裝置2是就緒狀態還是忙碌狀態之信號。所謂「就緒狀態」係指能受理來自外部之命令之狀態。所謂「忙碌狀態」係指不能受理來自外部之命令之狀態。
如圖2所示，向複數個半導體記憶裝置2各者個別地發送晶片賦能信號/CE。於圖2中，為了能將各晶片賦能信號/CE相互區分開來，例如，如「/CE0」般於末尾標註了編號。
同樣地，自複數個半導體記憶裝置2各者個別地發送就緒忙碌信號R/B。於圖2中，為了將各就緒忙碌信號R/B相互區分開來，例如，如「R/B0」般於末尾標註了編號。
除了晶片賦能信號/CE及就緒忙碌信號R/B以外之信號(指令鎖存賦能信號CLE等)經由複數個半導體記憶裝置2之間共通之信號線，於記憶體控制器1與半導體記憶裝置2之間收發。記憶體控制器1使用個別之晶片賦能信號/CE，特定出作為通信對象之半導體記憶裝置2。
指令鎖存賦能信號CLE係表示信號DQ＜7：0＞為指令之信號。位址鎖存賦能信號ALE係表示信號DQ＜7：0＞為位址之信號。寫賦能信號/WE係用以將所接收到之信號向半導體記憶裝置2取入之信號，每當接收到指令、位址及資料時，便會由記憶體控制器1斷言(assert)。記憶體控制器1指示半導體記憶裝置2於信號/WE為“L(Low，低)”位準之期間內取入信號DQ＜7：0＞。
讀賦能信號/RE係用以讓記憶體控制器1自半導體記憶裝置2讀出資料之信號。信號RE係信號/RE之互補信號。其等例如用以控制輸出信號DQ＜7：0＞時半導體記憶裝置2之動作時序。寫保護信號/WP係用以指示半導體記憶裝置2禁止資料之寫入及抹除之信號。信號DQ＜7：0＞係半導體記憶裝置2與記憶體控制器1之間收發之資料之實體，包括指令、位址及資料。資料選通信號DQS係用以控制信號DQ＜7：0＞之輸入輸出時序之信號。信號/DQS係信號DQS之互補信號。
記憶體控制器1具備RAM(Random Access Memory，隨機存取記憶體)11、處理器12、主機介面13、ECC(Error Check and Correction，錯誤檢測與校正)電路14、記憶體介面15。RAM11、處理器12、主機介面13、ECC電路14及記憶體介面15藉由內部匯流排16而相互連接。
主機介面13將自主機接收到之請求、用戶資料(寫入資料)等輸出至內部匯流排16。又，主機介面13將自半導體記憶裝置2讀出之用戶資料、來自處理器12之應答等發送至主機。
記憶體介面15基於處理器12之指示，控制向半導體記憶裝置2寫入用戶資料等之處理、及自半導體記憶裝置2讀出用戶資料等之處理。
處理器12統籌控制記憶體控制器1。處理器12例如為CPU(Central Processing Unit，中央處理單元)或MPU(Micro Processing Unit，微處理單元)等。處理器12於經由主機介面13自主機接收到請求之情形時，按照該請求進行控制。例如，處理器12按照來自主機之請求，指示記憶體介面15向半導體記憶裝置2寫入用戶資料及奇偶校驗碼。又，處理器12按照來自主機之請求，指示記憶體介面15自半導體記憶裝置2讀出用戶資料及奇偶校驗碼。
處理器12決定RAM11中儲存之用戶資料於半導體記憶裝置2上之儲存區域(記憶區域)。用戶資料經由內部匯流排16儲存至RAM11。處理器12對作為寫入單位之頁單位之資料(頁資料)實施記憶區域之決定。半導體記憶裝置2之1頁中儲存之用戶資料以下亦稱作「單元資料」。單元資料一般會被編碼，而以碼字形式儲存於半導體記憶裝置2。本實施方式中，並非必須編碼。記憶體控制器1亦可將單元資料不經編碼地儲存於半導體記憶裝置2，但圖1中作為一構成例而展出的是進行編碼之構成。於記憶體控制器1不進行編碼之情形時，頁資料與單元資料一致。又，既可基於1個單元資料產生1個碼字，亦可基於由單元資料分割而成之分割資料產生1個碼字。又，還可使用複數個單元資料產生1個碼字。
處理器12逐個單元資料地決定作為寫入目的地之半導體記憶裝置2之記憶區域。半導體記憶裝置2之記憶區域被分配了物理位址。處理器12使用物理位址來管理作為單元資料之寫入目的地之記憶區域。處理器12指定所決定之記憶區域(物理位址)，而指示記憶體介面15向半導體記憶裝置2寫入用戶資料。處理器12管理用戶資料之邏輯位址(主機所管理之邏輯位址)與物理位址之對應情況。處理器12於接收到包含來自主機之邏輯位址之讀出請求之情形時，特定出與邏輯位址對應之物理位址，並指定物理位址而指示記憶體介面15讀出用戶資料。
ECC電路14將RAM11中儲存之用戶資料編碼，而產生碼字。又，ECC電路14將自半導體記憶裝置2讀出之碼字解碼。ECC電路14例如利用對用戶資料賦予之校驗和(checksum)等，而進行資料中之錯誤之檢測及該錯誤之校正。
RAM11暫時儲存自主機接收到之用戶資料，直至要將其記憶至半導體記憶裝置2為止，或暫時儲存自半導體記憶裝置2讀出之資料，直至要將其發送至主機為止。RAM11例如為SRAM(Static Random Access Memory，靜態隨機存取記憶體)或DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等通用記憶體。
圖1中示出了記憶體控制器1分別具備ECC電路14與記憶體介面15之構成例。然而，其實亦可將ECC電路14內置於記憶體介面15。又，還可將ECC電路14內置於半導體記憶裝置2。圖1所示之各要素之具體構成及配置並不特別限定。
於自主機接收到寫入請求之情形時，圖1之記憶系統按照如下所述而動作。處理器12將成為寫入動作對象之資料暫時記憶至RAM11。處理器12將RAM11中儲存之資料讀出，並輸入至ECC電路14。ECC電路14將所輸入之資料編碼，並將碼字輸入至記憶體介面15。記憶體介面15將所輸入之碼字寫入至半導體記憶裝置2。
於自主機接收到讀出請求之情形時，圖1之記憶系統按照如下所述而動作。記憶體介面15將自半導體記憶裝置2讀出之碼字輸入至ECC電路14。ECC電路14將所輸入之碼字解碼，並將解碼所得之資料儲存至RAM11。處理器12將RAM11中儲存之資料經由主機介面13發送至主機。
對半導體記憶裝置2之構成進行說明。如圖3所示，半導體記憶裝置2具備2個記憶體面(plane)PL1、PL2、輸入輸出電路21、邏輯控制電路22、定序器41、暫存器42、電壓產生電路43、輸入輸出用焊墊群31、邏輯控制用焊墊群32、電源輸入用端子群33。
記憶體面PL1具備記憶單元陣列110、感測放大器120、列解碼器130。又，記憶體面PL2具備記憶單元陣列210、感測放大器220、列解碼器230。記憶體面PL1之構成與記憶體面PL2之構成相同。即，記憶單元陣列110之構成與記憶單元陣列210之構成相同，感測放大器120之構成與感測放大器220之構成相同，列解碼器130之構成與列解碼器230之構成相同。半導體記憶裝置2中所設置之記憶體面之數量可如本實施方式所示為2個，亦可為1個，還可為3個以上。
記憶單元陣列110及記憶單元陣列210係記憶資料之部分。記憶單元陣列110及記憶單元陣列210各自包含與字元線及位元線相關聯之複數個記憶單元電晶體。關於其等之具體構成將於下文進行說明。
輸入輸出電路21與記憶體控制器1之間收發信號DQ＜7：0＞及資料選通信號DQS、/DQS。輸入輸出電路21將信號DQ＜7：0＞內之指令及位址傳輸至暫存器42。又，輸入輸出電路21與感測放大器120或感測放大器220之間收發寫入資料及讀出資料。輸入輸出電路21具有作為「輸入電路」而接收來自記憶體控制器1之指令等之功能、及作為「輸出電路」而向記憶體控制器1輸出資料之功能此等兩個功能。亦可採用以不同之電路構成輸入電路與輸出電路之形態，以此取代上文所述之形態。
邏輯控制電路22自記憶體控制器1接收晶片賦能信號/CE、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫賦能信號/WE、讀賦能信號RE、/RE及寫保護信號/WP。又，邏輯控制電路22將就緒-忙碌信號R/B傳輸至記憶體控制器1，而向外部通知半導體記憶裝置2之狀態。
輸入輸出電路21及邏輯控制電路22皆係作為可與記憶體控制器1之間輸入輸出信號之部分而構成之電路。即，輸入輸出電路21及邏輯控制電路22皆係作為半導體記憶裝置2之介面電路而設置。
定序器41基於自記憶體控制器1輸入至半導體記憶裝置2之控制信號，控制記憶體面PL1、PL2及電壓產生電路43等各部之動作。定序器41係控制記憶單元陣列110、210等之動作之部分，相當於半導體記憶裝置2之「控制部」。亦可將定序器41與邏輯控制電路22兩者皆視為上述「控制部」。
暫存器42係暫時保持指令及位址之部分。暫存器42為亦保持表示記憶體面PL1、PL2各自之狀態之狀態資訊之部分。狀態資訊按照來自記憶體控制器1之請求，作為狀態信號自輸入輸出電路21輸出至記憶體控制器1。
電壓產生電路43係基於來自定序器41之指示，產生記憶單元陣列110、210中之資料之寫入動作、讀出動作及抹除動作各自所需之電壓之部分。此種電壓例如包含下述對字元線WL施加之VPGM、VPASS_PGM、VPASS_READ等電壓、及下述對位元線BL施加之電壓等。電壓產生電路43可對各字元線WL及位元線BL等個別地施加電壓，以使記憶體面PL1及記憶體面PL2能並行地動作。
輸入輸出用焊墊群31係設置有用以於記憶體控制器1與輸入輸出電路21之間收發各信號之複數個端子(焊墊)之部分。各端子係與信號DQ＜7：0＞及資料選通信號DQS、/DQS分別對應而個別地設置。
邏輯控制用焊墊群32係設置有用以於記憶體控制器1與邏輯控制電路22之間收發各信號之複數個端子(焊墊)之部分。各端子係與晶片賦能信號/CE、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫賦能信號/WE、讀賦能信號RE、/RE、寫保護信號/WP及就緒-忙碌信號R/B分別對應而個別地設置。
電源輸入用端子群33係設置有用以接受半導體記憶裝置2之動作所需之各電壓之施加之複數個端子之部分。對各端子施加之電壓包含電源電壓Vcc、VccQ、Vpp及接地電壓Vss。
電源電壓Vcc係作為動作電源而自外部提供之電路電源電壓，例如為3.3 V左右之電壓。電源電壓VccQ例如為1.2 V之電壓。電源電壓VccQ係於記憶體控制器1與半導體記憶裝置2之間收發信號時所使用之電壓。電源電壓Vpp係較電源電壓Vcc高壓之電源電壓，例如為12 V之電壓。
向記憶單元陣列110、210寫入資料，或自中抹除資料時，需高達20 V左右之電壓(VPGM)。此時，相較於藉由電壓產生電路43之升壓電路將約3.3 V之電源電壓Vcc升壓，若將約12 V之電源電壓Vpp升壓，則能更高速且更低耗電地產生所希望之電壓。另一方面，例如若於無法供給高電壓之環境下使用半導體記憶裝置2，則亦可不向電源電壓Vpp供給電壓。即使於不供給電源電壓Vpp之情形時，只要半導體記憶裝置2被供給電源電壓Vcc，亦能執行各種動作。即，電源電壓Vcc係自標準上而言要向半導體記憶裝置2供給之電源，而電源電壓Vpp係根據例如使用環境而追加性地、任意地供給之電源。
對記憶體面PL1、PL2之構成進行說明。再者，如上文所述，記憶體面PL1之構成與記憶體面PL2之構成相同。因此，以下僅對記憶體面PL1之構成進行說明，關於記憶體面PL2之構成則省略圖示及說明。
圖4中以等效電路圖之形式示出了設置於記憶體面PL1之記憶單元陣列110之構成。記憶單元陣列110包含複數個塊BLK，但圖4中僅圖示出了其中1個塊BLK。記憶單元陣列110所具有之其他塊BLK之構成與圖4所示之構成相同。
如圖4所示，塊BLK例如包含4個串單元SU(SU0～SU3)。又，各串單元SU包含複數個NAND串NS。NAND串NS各自包含例如8個記憶單元電晶體MT(MT0～MT7)、選擇電晶體ST1、ST2。
再者，記憶單元電晶體MT之個數並不限於8個，例如亦可為32個、48個、64個、96個。例如，為了提高關斷(cut off)特性，選擇電晶體ST1、ST2各自亦可由複數個電晶體而非單個電晶體構成。進而，亦可於記憶單元電晶體MT與選擇電晶體ST1、ST2之間設置虛設單元電晶體。
記憶單元電晶體MT串聯連接地配置於選擇電晶體ST1與選擇電晶體ST2之間。一端側之記憶單元電晶體MT7連接於選擇電晶體ST1之源極，另一端側之記憶單元電晶體MT0連接於選擇電晶體ST2之汲極。
串單元SU0～SU3各自之選擇電晶體ST1之閘極分別共通連接於可選閘極線SGD0～SGD3。選擇電晶體ST2之閘極在位於同一塊BLK內之複數個串單元SU間共通連接於同一可選閘極線SGS。位於同一塊BLK內之記憶單元電晶體MT0～MT7之閘極分別共通連接於字元線WL0～WL7。即，字元線WL0～WL7及可選閘極線SGS於同一塊BLK內之複數個串單元SU0～SU3間共通，而可選閘極線SGD即使於同一塊BLK內亦針對串單元SU0～SU3逐一個別地設置。
於記憶單元陣列110設置有m個位元線BL(BL0、BL1、…、BL(m-1))。上述「m」係表示1個串單元SU中包含之NAND串NS之個數之整數。各NAND串NS中，選擇電晶體ST1之汲極連接於對應之位元線BL。選擇電晶體ST2之源極連接於源極線SL。源極線SL相對於塊BLK所具有之複數個選擇電晶體ST2之源極共通連接。
位於同一塊BLK內之複數個記憶單元電晶體MT中記憶之資料會被一次性抹除。另一方面，資料之讀出及寫入係對連接於1個字元線WL且屬於1個串單元SU之複數個記憶單元電晶體MT一次性進行。各記憶單元能保持由上位位元、中位位元及下位位元構成之3位元資料。
即，本實施方式之半導體記憶裝置2採用了將3位元資料記憶於1個記憶單元電晶體MT之TLC(Triple Level Cell，三層單元)方式來作為向記憶單元電晶體MT寫入資料之方式。亦可採用將2位元資料記憶於1個記憶單元電晶體MT之MLC(Multi Level Cell，多層單元)方式等來作為向記憶單元電晶體MT寫入資料之方式，以此取代上文所述之形態。1個記憶單元電晶體MT中記憶之資料之位元數並不特別限定。
再者，於以下說明中，將連接於1個字元線WL且屬於1個串單元SU之複數個記憶單元電晶體MT所記憶之1位元資料之集合稱作「頁」。於圖4中，對由如上所述之複數個記憶單元電晶體MT構成之集合之一標註了符號「MG」。
如本實施方式所示，1個記憶單元電晶體MT中記憶3位元資料之情形時，於1個串單元SU內連接於共通之字元線WL之複數個記憶單元電晶體MT之集合能記憶3頁資料。其中，由下位位元資料之集合構成之頁以下亦稱作「下位頁」，下位頁之資料以下亦稱作「下位頁資料」。同樣地，由中位位元資料之集合構成之頁以下亦稱作「中位頁」，中位頁之資料以下亦稱作「中位頁資料」。由上位位元資料之集合構成之頁以下亦稱作「上位頁」，上位頁之資料以下亦稱作「上位頁資料」。
圖5中以模式性剖視圖之形式示出了記憶單元陣列110及其周邊之構成。如該圖所示，記憶單元陣列110中，於導電體層320之上形成有複數個NAND串NS。導電體層320亦稱作嵌入式源極線(BSL)，相當於圖4之源極線SL。
於導電體層320之上方，積層有作為可選閘極線SGS發揮功能之複數個配線層333、作為字元線WL發揮功能之複數個配線層332、及作為可選閘極線SGD發揮功能之複數個配線層331。積層之配線層333、332、331之間配置有未圖示之絕緣層。
於記憶單元陣列110形成有複數個記憶孔334。記憶孔334係沿著上下方向貫通上述配線層333、332、331及位於其等之間之未圖示之絕緣層，且到達導電體層320之孔。於記憶孔334之側面依序形成有阻擋絕緣膜335、電荷儲存層336及閘極絕緣膜337，進而於其內側嵌入有導電體柱338。導電體柱338例如由多晶矽形成，NAND串NS中包含之記憶單元電晶體MT以及選擇電晶體ST1及ST2動作時作為供形成通道之區域發揮功能。如此，於記憶孔334之內側，形成有由阻擋絕緣膜335、電荷儲存層336、閘極絕緣膜337及導電體柱338構成之柱狀體。
記憶孔334之內側所形成之柱狀體中，與積層之配線層333、332、331分別交叉之各部分作為電晶體發揮功能。上述複數個電晶體中，位於與配線層331交叉之部分之電晶體作為選擇電晶體ST1發揮功能。複數個電晶體中，位於與配線層332交叉之部分之電晶體作為記憶單元電晶體MT(MT0～MT7)發揮功能。複數個電晶體中，位於與配線層333交叉之部分之電晶體作為選擇電晶體ST2發揮功能。藉由此種構成，各記憶孔334之內側所形成之柱狀體各自作為參照圖4而說明之NAND串NS發揮功能。位於柱狀體內側之導電體柱338係作為記憶單元電晶體MT及選擇電晶體ST1、ST2之通道發揮功能之部分。
於較導電體柱338靠上側之位置，形成有作為位元線BL發揮功能之配線層。於導電體柱338之上端，形成有將導電體柱338與位元線BL連接之接觸插塞339。
沿著圖5之紙面之進深方向排列有複數個與圖5所示之構成相同之構成。沿著圖5之紙面之進深方向排成一行之複數個NAND串NS之集合形成1個串單元SU。
本實施方式之半導體記憶裝置2中，於記憶單元陣列110之下方側，即記憶單元陣列110與半導體基板300之間之位置，設置有周邊電路PER。周邊電路PER係為了實現記憶單元陣列110中之資料之寫入動作、讀出動作及抹除動作等而設置之電路。圖3所示之感測放大器120、列解碼器130及電壓產生電路43等係周邊電路PER之一部分。周邊電路PER包含各種電晶體及RC(Resistance Capacitance，電阻電容)電路等。於圖5所示之例中，形成於半導體基板300上之電晶體TR與位於記憶單元陣列110之上方側之位元線BL之間經由接點924而電性連接。
再者，亦可採用於半導體基板300之上直接設置有記憶單元陣列110之構成，以此取代上文所述之構成。該情形時，半導體基板300之p型井區域作為源極線SL發揮功能。又，周邊電路PER設置於沿著半導體基板300之表面與記憶單元陣列110相鄰之位置。
返回圖3繼續進行說明。如上文所述，記憶體面PL1中除了上述記憶單元陣列110以外，進而設置有感測放大器120與列解碼器130。
感測放大器120係用以調整對位元線BL施加之電壓，或讀出位元線BL之電壓並將其轉換成資料之電路。感測放大器120於讀出資料時，取得自記憶單元電晶體MT讀出至位元線BL之讀出資料，並將所取得之讀出資料傳輸至輸入輸出電路21。感測放大器120於寫入資料時，將經由位元線BL而寫入之寫入資料傳輸至記憶單元電晶體MT。
列解碼器130係用以對字元線WL分別施加電壓、作為未圖示之開關群而構成之電路。列解碼器130自暫存器42接收塊位址及列位址，基於該塊位址選擇對應之塊BLK，並且基於該列位址選擇對應之字元線WL。列解碼器130切換上述開關群之打開與關閉，以對所選擇之字元線WL施加來自電壓產生電路43之電壓。
圖6中示出了感測放大器120之構成例。感測放大器120包含與複數個位元線BL分別相關聯之複數個感測放大單元SAU。圖6係將其中1個感測放大單元SAU之詳細電路構成抽出而加以圖示。
如圖6所示，感測放大單元SAU包含感測放大部SA、鎖存電路SDL、ADL、BDL、CDL、XDL。感測放大部SA、鎖存電路SDL、ADL、BDL、CDL、XDL藉由匯流排LBUS而連接，以能相互收發資料。
感測放大部SA例如於讀出動作中，感測讀出至對應之位元線BL之資料，判定所讀出之資料是“0”還是“1”。感測放大部SA例如包含為p通道MOS(Metal Oxide Semiconductor，金氧半導體)電晶體之電晶體TR1、為n通道MOS電晶體之電晶體TR2～TR9、電容器C10。
電晶體TR1之一端連接於電源線，電晶體TR1之另一端連接於電晶體TR2。電晶體TR1之閘極連接於鎖存電路SDL內之節點INV。電晶體TR2之一端連接於電晶體TR1，電晶體TR2之另一端連接於節點COM。電晶體TR2之閘極被輸入信號BLX。電晶體TR3之一端連接於節點COM，電晶體TR3之另一端連接於電晶體TR4。電晶體TR3之閘極被輸入信號BLC。電晶體TR4係高耐壓之MOS電晶體。電晶體TR4之一端連接於電晶體TR3。電晶體TR4之另一端連接於對應之位元線BL。電晶體TR4之閘極被輸入信號BLS。
電晶體TR5之一端連接於節點COM，電晶體TR5之另一端連接於節點SRC。電晶體TR5之閘極連接於節點INV。電晶體TR6之一端連接於電晶體TR1與電晶體TR2之間，電晶體TR6之另一端連接於節點SEN。電晶體TR6之閘極被輸入信號HLL。電晶體TR7之一端連接於節點SEN，電晶體TR7之另一端連接於節點COM。電晶體TR7之閘極被輸入信號XXL。
電晶體TR8之一端接地，電晶體TR8之另一端連接於電晶體TR9。電晶體TR8之閘極連接於節點SEN。電晶體TR9之一端連接於電晶體TR8，電晶體TR9之另一端連接於匯流排LBUS。電晶體TR9之閘極被輸入信號STB。電容器C10之一端連接於節點SEN。電容器C10之另一端被輸入時脈CLK。
信號BLX、BLC、BLS、HLL、XXL及STB例如由定序器41產生。又，對連接於電晶體TR1之一端之電源線施加例如作為半導體記憶裝置2之內部電源電壓之電壓Vdd，對節點SRC施加例如作為半導體記憶裝置2之接地電壓之電壓Vss。
鎖存電路SDL、ADL、BDL、CDL、XDL暫時保持讀出資料。鎖存電路XDL連接於輸入輸出電路21，用於感測放大單元SAU與輸入輸出電路21之間之資料之輸入輸出。讀出資料藉由保持於鎖存電路XDL，而成為可自輸入輸出電路21向記憶體控制器1輸出之狀態。例如，藉由感測放大單元SAU而讀出之資料儲存至鎖存電路ADL、BDL、CDL任一者後，傳輸至鎖存電路XDL，再自鎖存電路XDL輸出至輸入輸出電路21。又，例如自記憶體控制器1輸入至輸入輸出電路21之資料自輸入輸出電路21傳輸至鎖存電路XDL，再自鎖存電路XDL傳輸至鎖存電路ADL、BDL、CDL任一者。
鎖存電路SDL例如包含反相器IV11、IV12、為n通道MOS電晶體之電晶體TR13、TR14。反相器IV11之輸入節點連接於節點LAT。反相器IV11之輸出節點連接於節點INV。反相器IV12之輸入節點連接於節點INV。反相器IV12之輸出節點連接於節點LAT。電晶體TR13之一端連接於節點INV，電晶體TR13之另一端連接於匯流排LBUS。電晶體TR13之閘極被輸入信號STI。電晶體TR13之一端連接於節點LAT，電晶體TR14之另一端連接於匯流排LBUS。電晶體TR14之閘極被輸入信號STL。例如，節點LAT中保持之資料相當於鎖存電路SDL中保持之資料。又，節點INV中保持之資料相當於節點LAT中保持之資料之反轉資料。鎖存電路ADL、BDL、CDL、XDL之電路構成例如與鎖存電路SDL之電路構成相同，因此省略說明。
圖7係模式性地表示記憶單元電晶體MT之閾值分佈等之圖。位於圖7中段之圖表示記憶單元電晶體MT之閾值電壓(橫軸)與記憶單元電晶體MT之個數(縱軸)之對應關係。
如本實施方式所示，採用了TLC方式之情形時，複數個記憶單元電晶體MT如圖7之中段所示，形成8個閾值分佈。將此等8個閾值分佈(寫入位準)按照閾值電壓由低至高之順序依序稱作“ER”位準、“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準、“G”位準。
位於圖7上段之表中與閾值電壓之上述各位準分別對應地表示出了被分配之資料之例。如該表所示，“ER”位準、“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準及“G”位準例如被分配了如下所示之各不相同之3位元資料。“ER”位準：“111”(“下位位元/中位位元/上位位元”)；“A”位準：“011”；“B”位準：“001”；“C”位準：“000”；“D”位準：“010”；“E”位準：“110”；“F”位準：“100”；“G”位準：“101”
如此，本實施方式中之記憶單元電晶體MT之閾值電壓可自預先設定之8個候補位準中選取1個，而對應於各候補位準，如上所述地分配資料。
彼此相鄰之一對閾值分佈之間分別被設定寫入動作中所使用之驗證電壓。具體而言，與“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準及“G”位準分別對應地，設定驗證電壓VfyA、VfyB、VfyC、VfyD、VfyE、VfyF及VfyG。
驗證電壓VfyA設定為“ER”位準之最大閾值電壓與“A”位準之最小閾值電壓之間。若對字元線WL施加驗證電壓VfyA，則與該字元線WL相連之記憶單元電晶體MT中，閾值電壓包含於“ER”位準之記憶單元電晶體MT成為接通狀態，閾值電壓包含於“A”位準以上之閾值分佈之記憶單元電晶體MT成為斷開狀態。
其他驗證電壓VfyB、VfyC、VfyD、VfyE、VfyF及VfyG亦與上述驗證電壓VfyA同樣地設定。驗證電壓VfyB設定為“A”位準與“B”位準之間，驗證電壓VfyC設定為“B”位準與“C”位準之間，驗證電壓VfyD設定為“C”位準與“D”位準之間，驗證電壓VfyE設定為“D”位準與“E”位準之間，驗證電壓VfyF設定為“E”位準與“F”位準之間，驗證電壓VfyG設定為“F”位準與“G”位準之間。
例如，亦可分別將驗證電壓VfyA設定為0.8 V，將驗證電壓VfyB設定為1.6 V，將驗證電壓VfyC設定為2.4 V，將驗證電壓VfyD設定為3.1 V，將驗證電壓VfyE設定為3.8 V，將驗證電壓VfyF設定為4.6 V，將驗證電壓VfyG設定為5.6 V。但並不限定於此，驗證電壓VfyA、VfyB、VfyC、VfyD、VfyE、VfyF及VfyG例如亦可於0 V～7.0 V之範圍內，適當分階段地加以設定。
又，相鄰之閾值分佈之間分別被設定讀出動作中所使用之讀出電壓。所謂「讀出電壓」係指，讀出動作時對與作為讀出對象之記憶單元電晶體MT相連之字元線WL即選擇字元線施加之電壓。於讀出動作中，基於作為讀出對象之記憶單元電晶體MT之閾值電壓是否較所施加之讀出電壓高之判定結果而決定資料。
如圖7下段之圖中模式性所示，具體而言，判定記憶單元電晶體MT之閾值電壓是包含於“ER”位準還是包含於“A”位準以上之讀出電壓VrA設定為“ER”位準之最大閾值電壓與“A”位準之最小閾值電壓之間。
其他讀出電壓VrB、VrC、VrD、VrE、VrF及VrG亦與上述讀出電壓VrA同樣地設定。讀出電壓VrB設定為“A”位準與“B”位準之間，讀出電壓VrC設定為“B”位準與“C”位準之間，讀出電壓VrD設定為“C”位準與“D”位準之間，讀出電壓VrE設定為“D”位準與“E”位準之間，讀出電壓VrF設定為“E”位準與“F”位準之間，讀出電壓VrG設定為“F”位準與“G”位準之間。
而且，讀出路徑電壓VPASS_READ設定為較最高之閾值分佈(例如“G”位準)之最大閾值電壓高之電壓。閘極被施加了讀出路徑電壓VPASS_READ之記憶單元電晶體MT無論所記憶之資料如何，均成為接通狀態。
再者，驗證電壓VfyA、VfyB、VfyC、VfyD、VfyE、VfyF及VfyG例如設定為分別較讀出電壓VrA、VrB、VrC、VrD、VrE、VrF及VrG高之電壓。即，驗證電壓VfyA、VfyB、VfyC、VfyD、VfyE、VfyF及VfyG分別設定為“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準及“G”位準之閾值分佈之下緣附近。
應用了如以上所說明之資料分配之情形時，於讀出動作中，下位位元之1頁資料(下位頁資料)可藉由使用讀出電壓VrA及VrE之讀出結果而確定。中位位元之1頁資料(中位頁資料)可藉由使用讀出電壓VrB、VrD及VrF之讀出結果而確定。上位位元之1頁資料(上位頁資料)可藉由使用讀出電壓VrC及VrG之讀出結果而確定。如此，下位頁資料、中位頁資料及上位頁資料分別藉由2次、3次及2次讀出動作而確定，因此如上所述之資料分配稱作“2-3-2碼”。
再者，如上所說明之資料分配終歸僅為一例，實際之資料分配並不限定於此。例如，亦可將2位元或4位元以上之資料記憶於1個記憶單元電晶體MT。又，被分配資料之閾值分佈之數量(即，上述「候補位準」之數量)亦可為7以下，還可為9以上。例如，亦可使用“1-3-3碼”或“1-2-4碼”來取代“2-3-2碼”。又，例如亦可變更下位位元/中位位元/上位位元之分配。更具體而言，例如於“2-3-2碼”中，亦可按照藉由使用讀出電壓VrC及VrB之讀出結果而使下位頁資料確定，藉由使用讀出電壓VrB、VrD及VrF之讀出結果而使中位頁資料確定，藉由使用讀出電壓VrA及VrE之讀出結果而使上位頁資料確定之方式來分配資料。即，例如亦可將下位位元與上位位元之分配互換。該情形時，與閾值電壓之各位準分別對應地，按照以下所述分配資料。“ER”位準：“111”(“下位位元/中位位元/上位位元”)；“A”位準：“110”；“B”位準：“100”；“C”位準：“000”；“D”位準：“010”；“E”位準：“011”；“F”位準：“001”；“G”位準：“101”
對在半導體記憶裝置2中進行之寫入動作進行說明。於寫入動作中，進行編程動作及驗證動作。所謂「編程動作」係指，藉由向一部分記憶單元電晶體MT之電荷儲存層336注入電子，而使該記憶單元電晶體MT之閾值電壓變化之動作。所謂「驗證動作」係指，於上述編程動作之後讀出資料，藉此判定並驗證記憶單元電晶體MT之閾值電壓是否已達目標位準之動作。閾值電壓已達目標位準之記憶單元電晶體MT之後將被禁止寫入。此處所謂之「目標位準」係指，自上文所述之8個候補位準當中選出、作為目標之位準而設定之特定之候補位準。
於寫入動作中，反覆執行以上所述之編程動作及驗證動作。藉此，記憶單元電晶體MT之閾值電壓上升至目標位準。
複數個字元線WL中，與成為寫入動作對象(即，使閾值電壓變化之對象)之記憶單元電晶體MT相連之字元線WL以下亦稱作「選擇字元線」。又，與非寫入動作對象之記憶單元電晶體MT相連之字元線WL以下亦稱作「非選擇字元線」。成為寫入對象之記憶單元電晶體MT以下亦稱作「選擇記憶體電晶體」。
複數個串單元SU中，成為寫入動作對象之串單元SU以下亦稱作「選擇串單元」。又，不成為寫入動作對象之串單元SU以下亦稱作「非選擇串單元」。
選擇串單元中包含之各NAND串NS之導電體柱338，即選擇串單元中之各通道以下亦稱作「選擇通道」。又，非選擇串單元中包含之各NAND串NS之導電體柱338，即非選擇串單元中之各通道以下亦稱作「非選擇通道」。
複數個位元線BL中，與選擇記憶體電晶體相連之位元線BL以下亦稱作「選擇位元線」。又，未與選擇記憶體電晶體相連之位元線BL以下亦稱作「非選擇位元線」。
對編程動作進行說明。以下，對編程動作之對象為記憶體面PL1時之例進行說明，但其實記憶體面PL2之情形時亦與以下所述相同。圖8表示編程動作時各配線之電位變化。於編程動作中，感測放大器120使各位元線BL之電位對應於編程資料而變化。對與作為編程對象(應使閾值電壓上升)之記憶單元電晶體MT相連之位元線BL例如施加接地電壓Vss(0 V)作為“L”位準。對與非編程對象(應維持閾值電壓)之記憶單元電晶體MT相連之位元線BL施加例如2.5 V作為“H”位準。前者所述之位元線BL於圖8中標記為「BL(0)」。後者所述之位元線BL於圖8中標記為「BL(1)」。
列解碼器130選擇任一塊BLK作為寫入動作對象，進而選擇任一串單元SU。更具體而言，自電壓產生電路43經由列解碼器130對所選擇之串單元SU中之可選閘極線SGD(選擇可選閘極線SGDsel)施加例如5 V。藉此，選擇電晶體ST1成為接通狀態。另一方面，自電壓產生電路43經由列解碼器130對可選閘極線SGS施加例如電壓Vss。藉此，選擇電晶體ST2成為斷開狀態。
又，自電壓產生電路43經由列解碼器130對選擇塊BLK中之非選擇串單元SU之可選閘極線SGD(非選擇可選閘極線SGDusel)施加例如電壓5 V。藉此，選擇電晶體ST1成為接通狀態。再者，於各塊BLK所包含之串單元SU中，可選閘極線SGS共通連接。因此，於非選擇串單元SU中，選擇電晶體ST2亦成為斷開狀態。
進而，自電壓產生電路43經由列解碼器130對非選擇塊BLK中之可選閘極線SGD及可選閘極線SGS施加例如電壓Vss。藉此，選擇電晶體ST1及選擇電晶體ST2成為斷開狀態。
源極線SL成為較可選閘極線SGS之電位高之電位。該電位例如為1 V。
然後，使選擇塊BLK中之選擇可選閘極線SGDsel之電位為例如2.5 V。該電位係使與於上述例中被賦予了0 V之位元線BL(0)對應之選擇電晶體ST1接通，使與被賦予了2.5 V之位元線BL(1)對應之選擇電晶體ST1關斷之電壓。藉此，於選擇串單元SU中，與位元線BL(0)對應之選擇電晶體ST1接通，與被賦予了2.5 V之位元線BL(1)對應之選擇電晶體ST1關斷。另一方面，使非選擇可選閘極線SGDusel之電位例如為電壓Vss。藉此，於非選擇串單元SU中，無論位元線BL(0)及位元線BL(1)之電位如何，選擇電晶體ST1均關斷。
然後，列解碼器130於選擇塊BLK中，選擇任一字元線WL作為寫入動作對象。自電壓產生電路43經由列解碼器130對成為寫入動作對象之字元線WL(選擇字元線WLsel)施加例如電壓VPGM。另一方面，自電壓產生電路43經由列解碼器130對其他字元線WL(非選擇字元線WLusel)施加例如電壓VPASS_PGM。電壓VPGM係用以藉由穿隧現象將電子注入至電荷儲存層336之高電壓。電壓VPASS_PGM係使與字元線WL相連之記憶單元電晶體MT接通，但不使閾定電壓發生變化之程度之電壓。VPGM係較VPASS_PGM高之電壓。
於與作為編程對象之位元線BL(0)對應之NAND串NS中，選擇電晶體ST1成為接通狀態。因此，連接於選擇字元線WLsel之記憶單元電晶體MT之通道電位成為0 V。控制閘極與通道之間之電位差變大，結果電子注入至電荷儲存層336，因此記憶單元電晶體MT之閾值電壓上升。
於與非編程對象之位元線BL(1)對應之NAND串NS中，選擇電晶體ST1成為關斷狀態。因此，連接於選擇字元線WLsel之記憶單元電晶體MT之通道電性浮動，藉由與字元線WL等之電容耦合，通道電位上升至電壓VPGM附近。控制閘極與通道之間之電位差變小，結果電子不向電荷儲存層336注入，因此記憶單元電晶體MT之閾值電壓維持不變。準確而言，閾值電壓不會如閾值分佈位準向更高之分佈遷移般地變動。
對讀出動作進行說明。以下，對讀出動作之對象為記憶體面PL1時之例進行說明，但其實記憶體面PL2之情形時亦與以下所述相同。繼編程動作之後進行之驗證動作與以下所說明之讀出動作相同。圖9表示讀出動作時各配線之電位變化。於讀出動作中，選擇包含成為讀出動作對象之記憶單元電晶體MT之NAND串NS。或選擇包含成為讀出動作對象之頁之串單元SU。
首先，自電壓產生電路43經由列解碼器130對選擇可選閘極線SGDsel、非選擇可選閘極線SGDusel及可選閘極線SGS施加例如5 V。藉此，選擇塊BLK中包含之選擇電晶體ST1及選擇電晶體ST2成為接通狀態。又，自電壓產生電路43經由列解碼器130對選擇字元線WLsel及非選擇字元線施加例如讀出路徑電壓VPASS_READ。讀出路徑電壓VPASS_READ係無論記憶單元電晶體MT之閾值電壓如何，均能使記憶單元電晶體MT接通，且不使閾定電壓發生變化之程度之電壓。藉此，無論是選擇串單元SU還是非選擇串單元SU，於選擇塊BLK所包含之全部NAND串NS中，電流均導通。
其次，自電壓產生電路43經由列解碼器130對與成為讀出動作對象之記憶單元電晶體MT相連之字元線WL(選擇字元線WLsel)施加例如VrA等讀出電壓Vr。對除此以外之字元線(非選擇字元線WLusel)施加讀出路徑電壓VPASS_READ。
又，一面維持對選擇可選閘極線SGDsel及可選閘極線SGS施加之電壓，一面自電壓產生電路43經由列解碼器130對非選擇可選閘極線SGDusel施加例如電壓Vss。藉此，選擇串單元SU中包含之選擇電晶體ST1維持接通狀態，而非選擇串單元SU中包含之選擇電晶體ST1成為斷開狀態。再者，無論是選擇串單元SU還是非選擇串單元SU，選擇塊BLK中包含之選擇電晶體ST2均成為接通狀態。
藉此，於非選擇串單元SU所包含之NAND串NS中，至少選擇電晶體ST1成為斷開狀態，因此並不形成電流路徑。另一方面，選擇串單元SU中包含之NAND串NS根據對選擇字元線WLsel施加之讀出電壓Vr與記憶單元電晶體MT之閾值電壓之關係，形成或不形成電流路徑。
感測放大器120對與所選擇之NAND串NS相連之位元線BL施加電壓。該狀態下，感測放大器120基於流經該位元線BL之電流之值而進行資料之讀出。具體而言，對成為讀出動作對象之記憶單元電晶體MT之閾值電壓是否高於對該記憶單元電晶體MT施加之讀出電壓進行判定。再者，資料之讀出亦可基於位元線BL中之電位之時間變化來進行，而非基於流經位元線BL之電流之值。於後者之情形時，位元線BL會以成為預先特定之電位之方式被預充電。
上文所述之驗證動作亦係與如上所述之讀出動作同樣地進行。於驗證動作中，自電壓產生電路43經由列解碼器130對與成為驗證對象之記憶單元電晶體MT相連之字元線WL施加例如VfyA等驗證電壓。
再者，於上文所述之編程動作之初期階段對選擇可選閘極線SGDsel及非選擇可選閘極線SGDusel施加5 V電壓之動作有時會被省略。同樣地，於上文所述之讀出動作(驗證動作)之初期階段對非選擇可選閘極線SGDusel施加5 V電壓並對選擇字元線WLsel施加讀出路徑電壓VPASS_READ之動作有時會被省略。
對讀出動作時於半導體記憶裝置2與記憶體控制器1之間收發之具體信號之流通等進行說明。以下，對讀出動作之對象為記憶體面PL1時之例進行說明，但其實記憶體面PL2之情形時亦與以下所述相同。
首先，對本實施方式之比較例進行說明。圖10示出了比較例之構成中，於半導體記憶裝置2與記憶體控制器1之間收發之各種信號等之例。
於讀出動作時，自記憶體控制器1向半導體記憶裝置2依序輸入包含「05h」、複數個「ADD」、及「E0h」之信號作為信號DQ＜7：0＞。「05h」係用以使來自記憶單元陣列110之資料之讀出動作執行之指令。「ADD」係指定成為資料讀出源之位址之信號。「E0h」係用以使讀出動作開始之指令。
於圖10中，「E0h」輸入至半導體記憶裝置2之時序標記為時刻t0。於自時刻t0起經過特定期間之時刻t1，記憶體控制器1使讀賦能信號/RE開始觸發(toggle)。如上所述，讀賦能信號/RE係用以供記憶體控制器1自半導體記憶裝置2讀出資料之信號，向半導體記憶裝置2之輸入輸出用焊墊群31輸入。於時刻t1以後，讀賦能信號/RE於H位準與L位準之間交替地切換(觸發)。如此切換之讀賦能信號/RE分別被作為用以讀出資料之「讀出信號」使用。輸入輸出用焊墊群31相當於自記憶體控制器1反覆接收「讀出信號」之「接收部」。
每當切換讀賦能信號/RE(即，每當輸入各讀出信號)，半導體記憶裝置2便會輸出資料作為信號DQ＜7：0＞，並且使資料選通信號DQS於H位準與L位準之間切換。於圖10中，作為信號DQ＜7：0＞而輸出之資料分別標記為「D」。又，輸出最初之資料並切換資料選通信號DQS之時序標記為時刻t2。自記憶體控制器1輸入之讀賦能信號/RE之切換與自半導體記憶裝置2輸出之資料選通信號DQS之切換之對應關係如圖10中之虛線箭頭所示。
再者，讀出資料自半導體記憶裝置2之輸出係將1個資料分成由偶數位元構成之偶數資料與由奇數位元構成之奇數資料，然後分別交替地輸出而進行。圖10中標記為「D」之各資料會作為偶數資料及奇數資料中之任一者而輸出。
且說於讀出動作時，記憶體面PL1中需使包含記憶單元電晶體MT之複數個電晶體進行打開與關閉動作。此時，自電壓產生電路43向各部輸出之電流增加，因此電源電壓會暫時降低。更具體而言，於藉由反饋控制而控制了電源電壓之情形時，自電壓產生電路43向各部輸出之電流增加，藉此電源電壓會暫時降低。圖10之最上段示出了如此變動之電源電壓之變化之一例。於該例中，電源電壓自讀賦能信號/RE開始觸發之時刻t0或時刻t0前後開始降低，於時刻t2以後，亦會短暫地低於目標電壓。若發生此種電源電壓之降低，則半導體記憶裝置2中之I/O輸出特性變差，而有讀出資料之輸出變得不穩定之虞。
作為應對電源電壓降低之措施，例如可考慮使半導體記憶裝置2如圖11所示般動作。圖11中示出了與圖10之比較例不同之比較例中被收發之各種信號等之例。
圖11之比較例中，半導體記憶裝置2於與圖10之比較例相同之時序(時刻t2)，開始資料選通信號DQS之觸發。但於資料選通信號DQS開始觸發後，短時間內半導體記憶裝置2不會向記憶體控制器1輸出資料。開始自半導體記憶裝置2輸出資料係於較時刻t2晚之時刻t3。該例中，時刻t2至時刻t3之期間之長度係可輸出共計4個偶數資料或奇數資料之期間之長度(換言之，可輸出2個偶數資料與2個奇數資料之期間之長度)。自資料選通信號DQS開始觸發起截至開始輸出記憶體控制器1所請求之資料為止之期間以下亦稱作「延遲期間」。
若如圖11之比較例般設置延遲期間，則資料之輸出時序較時刻t2晚，因此能抑制於資料輸出開始之時間點電源電壓暫時降低之現象。換言之，若如圖11之比較例般設置延遲期間，則能於資料選通信號DQS開始觸發導致電流增加從而使電源電壓暫時降低之現象得到抑制之狀態下，開始資料之輸出。然而，若於時刻t3開始資料之輸出，則會因此而導致電流增加。換言之，即使如圖11之比較例般使資料之輸出開始晚於資料選通信號DQS之觸發開始，亦無法避免開始請求資料導致電流增加從而使電源電壓暫時降低所造成之影響。
因此，本實施方式之半導體記憶裝置2中，於讀出動作時按照如下所述而動作。圖12中藉由與圖10及圖11相同之方法示出了本實施方式之半導體記憶裝置2中被收發之各種信號等之例。
本實施方式中，亦設置有與圖11之例相同之延遲期間，記憶體控制器1所請求之資料之輸出自時刻t3開始。但本實施方式中，於延遲期間內亦會自半導體記憶裝置2向記憶體控制器1輸出資料。此時輸出之資料係與記憶體控制器1所請求之資料不同之虛設資料。此種虛設資料以下亦稱作「非正規資料」。又，記憶體控制器1所請求之讀出資料以下亦稱作「正規資料」，以便與非正規資料區分開來。於圖12中，與圖10等同樣地，對於作為信號DQ＜7：0＞而輸出之資料，將其中之正規資料標記為「D」，將非正規資料標記為「d」。再者，標記為「d」之各資料係指作為偶數資料或奇數資料中之任一者而輸出之資料。
本實施方式之半導體記憶裝置2中，於延遲期間開始時即時刻t2，來自電壓產生電路43之輸出電流增加，但於延遲期間結束時即時刻t3，來自電壓產生電路43之輸出電流不增加。因此，如圖12所示，儘管於時刻t2之後電源電壓會大幅降低，但於較時刻t3早之時間點，電源電壓會一定程度地恢復。本實施方式之半導體記憶裝置2中，如圖12所示，電源電壓穩定後，會自半導體記憶裝置2向記憶體控制器1發送正規資料，因此能解決I/O輸出特性變差之上述問題。再者，記憶體控制器1中，只要預先約定無視於延遲期間內輸入之非正規資料(例如，接收後即廢棄)，非正規資料便不會對讀出動作造成不良影響。
主要參照圖13，對用以實現於延遲期間內發送非正規資料(d)之半導體記憶裝置2之具體構成進行說明。該圖中模式性地繪製出了沿著自記憶單元陣列110至輸入輸出用焊墊群31之路徑，即讀出資料之流通路徑之構成。
感測放大器120包含上文所述之複數個感測放大單元SAU、複數個鎖存電路XDL、及多工器121。自記憶單元陣列110讀出之資料自感測放大單元SAU發送至鎖存電路XDL並被暫時保持後，經由多工器121向第1保持部510傳輸。多工器121與第1保持部510之間例如藉由包含128根配線之第1資料匯流排501而連接。再者，第1資料匯流排501中包含之配線之根數並不限於128根。第1資料匯流排501中包含之配線之根數少於將複數個鎖存電路XDL與多工器121之間相連之配線之根數。多工器121將自複數個鎖存電路XDL發送之各資料依序經由第1資料匯流排501向後段之第1保持部510傳輸。
第1保持部510係保持複數個自記憶單元陣列110讀出之資料，構成為執行所謂之「先進先出」(FIFO：First In First Out)動作之記憶裝置。第1保持部510暫時保持複數個自多工器121傳輸過來之資料，並將該等資料自先輸入之資料開始依序向輸入輸出電路21輸出。第1保持部510與輸入輸出電路21之間例如經由包含16根信號線之第2資料匯流排502而連接。再者，第2資料匯流排502中包含之配線之根數並不限於16根。自第1保持部510輸入至輸入輸出電路21之資料被下文所述之第2保持部520暫時保持後，作為信號DQ＜7：0＞自輸入輸出用焊墊群31向外部輸出。
輸入輸出電路21具有第2保持部520、寫入指標產生電路541、讀取指標產生電路542、多工器531及驅動器532，由其等組合而成之電路係對應於輸入輸出用焊墊群31所具有之8個焊墊，即與DQ＜7：0＞對應之8個焊墊而逐一個別設置。即，於輸入輸出電路21中，第2保持部520及多工器531等各設置有8個。圖13中僅圖示出了其中連接於DQ＜0＞之焊墊之幾者，其他之圖示則被省略了。
第2保持部520係接收自第1保持部510發送之資料，並保持複數個該資料之元件。本實施方式之第2保持部520分成保持偶數資料之部分與保持奇數資料之部分。前者以下亦記作「第2保持部521」。後者以下亦記作「第2保持部522」。
第2保持部520與上文所述之第1保持部510同樣地，係構成為執行所謂之「先進先出」(FIFO：First In First Out)動作之記憶裝置。第2保持部520如上所述暫時接收自第1保持部510輸入之資料後，將該資料自所輸入之資料開始依序向DQ＜0＞之焊墊輸出。此種資料之輸出係經由多工器531及驅動器532自第2保持部521及第2保持部522分別交替地進行。
寫入指標產生電路541係產生寫入指標Wptr之電路。所謂「寫入指標Wptr」係指，於使自第1保持部510發送之資料保持至第2保持部520時，指示其保持位置(即寫入位置)之指標。
讀取指標產生電路542係產生讀取指標Rptr之電路。所謂「讀取指標Rptr」係指，於使資料自第2保持部520向驅動器532發送時，指示該資料於第2保持部520中之保持位置(即讀出位置)之指標。
由寫入指標產生電路541與讀取指標產生電路542構成之一對電路係針對第2保持部521及第2保持部522分別設置。但圖13中僅圖示出了針對第2保持部522而設置之寫入指標產生電路541及讀取指標產生電路542，省略了針對第2保持部521而設置之寫入指標產生電路541及讀取指標產生電路542之圖示。
自第1保持部510向第2保持部520之資料發送、及自第2保持部520向多工器531之資料發送分別由定序器41控制。
對第2保持部520之構成、及寫入指標產生電路541與讀取指標產生電路542之功能進行說明。圖14中模式性地繪製出了第2保持部522之構成。再者，第2保持部521之構成與第2保持部522之構成相同，因此省略其說明。
如圖14所示，第2保持部522具有多工器M1、複數個正反器FF、及多工器M2。再者，雖然正反器FF於第2保持部522中設置有複數個，但圖14中僅繪製出了其中3個並標記為「FF1」、「FF2」、「FF3」。
多工器M1基於自寫入指標產生電路541輸入之寫入指標Wptr，選擇任一正反器FF作為資料之寫入對象，而向該正反器FF發送資料。
各正反器FF作為1位元資料於第2保持部522中之記憶位置發揮功能。正反器FF於所輸入之時脈信號CLK1自L位準上升至H位準之時序，將此前一直保持之資料向多工器M2側輸出，並且保持自多工器M1側輸入之新資料。
時脈信號CLK1係規定各正反器FF取入資料之時序之信號。時脈信號CLK1由定序器41產生。時脈信號CLK1經由下述延遲電路410及寫入指標產生電路541自定序器41向各正反器FF輸入。
寫入指標產生電路541基於所輸入之時脈信號CLK1，產生寫入指標Wptr。寫入指標Wptr於時脈信號CLK1自L位準上升至H位準之時序，藉由寫入指標產生電路541而進位。寫入指標Wptr係指定應將自第1保持部510輸入之資料取入至哪個正反器FF之信號。藉由寫入指標Wptr進位，成為資料寫入對象之正反器FF依序切換。
多工器M2基於自讀取指標產生電路542輸入之讀取指標Rptr，選擇任一正反器FF作為資料之讀出對象，而自該正反器FF接收資料。多工器M2於讀取指標Rptr進位之時序，將該資料向多工器531側輸出。
讀取指標Rptr係指定將來自哪個正反器FF之資料向多工器531側輸出，並且指定資料之輸出時序之信號。讀取指標Rptr由讀取指標產生電路542產生，自讀取指標產生電路542向多工器M2輸入。
讀取指標產生電路542基於所輸入之時脈信號CLK2，產生讀取指標Rptr。讀取指標Rptr於時脈信號CLK2自L位準上升至H位準之時序，藉由讀取指標產生電路542而進位，並向多工器M2輸入。藉由讀取指標Rptr進位，成為資料讀出對象之正反器FF依序切換。成為資料讀出對象之正反器FF切換之順序與成為資料寫入對象之正反器FF切換之順序相同。藉此，得以利用第2保持部522實現「先進先出」動作。
時脈信號CLK2如上所述，係作為讀取指標Rptr之信源之信號。時脈信號CLK2基於自記憶體控制器1輸入之讀賦能信號/RE，由定序器41產生。如圖13所示，時脈信號CLK2自定序器41向讀取指標產生電路542輸入，並且亦向多工器531輸入。
多工器531係交替地接收自第2保持部521輸入之偶數資料與自第2保持部522輸入之奇數資料，並將其等向驅動器532輸出之元件。
再者，亦可為複數個正反器FF自多工器M1向多工器M2呈多段排列之構成。又，上文所述之第1保持部510亦可採用與如上所述之第2保持部522相同之構成。
執行「先進先出」動作之第2保持部520可理解為按照特定順序排列有複數個資料記憶位置之元件。圖15中模式性地繪製出了此種第2保持部520之構成。圖15中橫向排成一行而繪製之各矩形表示資料之記憶位置(具體為正反器FF)。各記憶位置按照資料之寫入順序(及讀入順序)，於圖15中自左向右排成一行而繪製。寫入指標Wptr及讀取指標Rptr分別沿著箭頭向圖15之右方進位。
圖15(A)示出了於未設定延遲期間之情形時(於延遲期間之長度為0之情形時)，自記憶體控制器1輸入資料之讀出指令，並於半導體記憶裝置2中完成資料之輸出準備之時間點，第2保持部520之狀態。於圖12之例中，為時刻t1之前之狀態。於半導體記憶裝置2中，藉由進行預取動作(先讀動作)，而形成為將應藉此輸出之一系列資料之一部分保持於第2保持部520之狀態。
於圖15(A)之例中，示出了根據記憶體控制器1之請求而輸出正規資料D0、D1、D2、D3…之例。
圖15(B)示出了於設定延遲期間之情形時，自記憶體控制器1輸入資料之讀出指令，並於半導體記憶裝置2中完成資料之輸出準備之時間點，第2保持部520之狀態。該情形時，輸出正規資料D0、D1、D2、D3…前，會根據延遲期間之長度而輸出非正規資料…d3、d2、d1、d0。更具體而言，於延遲期間之長度為8之情形時，自與奇數資料對應之第2保持部522輸出正規資料D0、D1、D2、D3…(D0o、D1o、D2o、D3o…)前，會輸出非正規資料d3、d2、d1、d0(d3o、d2o、d1o、d0o)。同樣地，自與偶數資料對應之第2保持部521輸出正規資料D0、D1、D2、D3…(D0e、D1e、D2e、D3e…)前，亦會輸出非正規資料d3、d2、d1、d0(d3e、d2e、d1e、d0e)。
於未設定延遲期間之情形時(於延遲期間之長度為0之情形時)，如圖15(A)所示，讀取指標Rptr指示最初輸出之D0之記憶位置。然而，本實施方式中，於設定了延遲期間之情形時，會根據其長度預先調整讀取指標Rptr，使其指示負側(圖15中為左側)之位置，藉此最初輸出與D0不同之資料。該處理例如藉由定序器41之控制來進行。
例如，如圖15(B)之例般，設定了延遲期間且其長度為8之情形時，於與奇數資料對應之第2保持部522及與偶數資料對應之第2保持部521中，分別調整讀取指標Rptr，使其自最初之正規資料(D0)之保持位置變成向負側移動4次所抵達之位置。藉由如此將讀取指標Rptr向負側之位置調整，向記憶體控制器1依序輸出D0e、D0o、D1e、D1o、D2o、D2e、D3o、D3e…作為正規資料前，會依序輸出d3e、d3o、d2e、d2o、d1e、d1o、d0e、d0o作為非正規資料。
圖16中示出了如圖15(B)般調整讀取指標Rptr後輸出資料時之信號之例。該圖所示之「d3e」表示作為偶數資料自第2保持部521輸出之d3之資料，「d3o」表示作為奇數資料自第2保持部522輸出之d3之資料。「d2e」、「d2o」、「d1e」、「d1o」、「d0e」、「d0o」、及「D0e」、「D0o」、「D1e」、「D1o」、「D2e」、「D2o」、「D3e」、「D3o」等其他資料亦同樣如此。
圖18中示出了延遲期間內第2保持部520之正反器電路FF1、FF2、FF3所保持之資料與自第2保持部520輸出之資料之關係。
延遲期間結束後，第2保持部520開始正規資料之輸出。圖19及圖20中示出了延遲期間結束後之資料輸出期間內第2保持部520之正反器電路FF1、FF2、FF3所保持之資料與自第2保持部520輸出之資料之關係。
於該例中，將時刻t2至時刻t3之延遲期間之長度設定為可輸出共計8個偶數資料或奇數資料之期間之長度(換言之，可輸出4個偶數資料與4個奇數資料之期間之長度)。因此，藉由在第2保持部521、522中分別使讀取指標Rptr如上位般向負側移動4次，能實現於延遲期間內輸出非正規資料，於延遲期間後輸出正規資料之動作。
但若於自第2保持部520輸出非正規資料之延遲期間內寫入指標Wptr進位了，則今後應輸出之資料之一部分有可能不輸出而被直接覆寫。因此，本實施方式之半導體記憶裝置2中，於自第2保持部520發送非正規資料之延遲期間內，定序器41會使自第1保持部510向第2保持部520之資料發送暫時停止。
圖13所示之延遲電路410係將自定序器41輸出之時脈信號CLK1向後段之第1保持部510或寫入指標產生電路541發送之電路。於延遲期間內，延遲電路410暫時停止時脈信號CLK1之發送。具體而言，計數自定序器41輸入之時脈信號CLK1，於計數至應於延遲期間內使資料更新停止之特定次數之時間點，開始朝向後段送出時脈信號CLK1。
結果，於延遲期間內，成為停止自第1保持部510向第2保持部520發送資料之狀態。藉此，第2保持部520之資料未發送而被直接覆寫之事態得到防止。延遲電路410亦可作為定序器41之一部分而構成。
如上所述，本實施方式之半導體記憶裝置2具備：第1保持部510及第2保持部520，其等暫時保持複數個自記憶單元陣列110讀出之資料；輸出部(驅動器532及輸入輸出用焊墊群31)，其將自第2保持部520反覆發送之資料輸出至外部之記憶體控制器1；接收部(邏輯控制用焊墊群32及邏輯控制電路22)，其自記憶體控制器1反覆接收用以讀出資料之讀出信號(讀賦能信號/RE)；及控制部(定序器41)，其響應於各讀出信號，使資料自第2保持部520向輸出部發送。
作為控制部之定序器41將與記憶體控制器1所請求之資料不同之非正規資料作為與被接收部最初以特定次數接收到之各讀出信號對應之資料，使其自保持部向輸出部發送，將記憶體控制器1所請求之資料即正規資料作為與被接收部後來接收到之讀出信號對應之資料，使其自保持部向輸出部發送。藉此，截至正規資料開始發送時，能使降低之電源電壓恢復至正常值左右，因此能穩定地向記憶體控制器1輸出資料。
作為控制部之定序器41藉由根據上述「特定次數」預先調整讀取指標Rptr，而使非正規資料自保持部發送，上述讀取指標Rptr指示第2保持部520內保持之複數個資料中後續要向輸出部發送之資料之保持位置。具體而言，定序器41將讀取指標Rptr以指示自正規資料之保持位置向負側移動與上述特定次數相應之次數所抵達之保持位置之方式預先進行調整。藉此，能容易地實現延遲期間內之非正規資料之輸出。
再者，作為於延遲期間內發送非正規資料之半導體記憶裝置2之構成，亦可考慮採用圖17所示之比較例之構成。該比較例中，於輸入輸出電路21設置有延遲電路543，該點與本實施方式不同。
延遲電路543係將自定序器41輸出之時脈信號CLK2向後段之讀取指標產生電路542發送之電路。於延遲期間內，延遲電路543暫時停止時脈信號CLK2之發送。具體而言，計數自定序器41輸入之時脈信號CLK2，於計數至應於延遲期間內使資料更新停止之特定次數之時間點，開始朝向後段送出時脈信號CLK2。再者，於延遲期間內亦繼續向多工器531發送時脈信號CLK2。
該情形時，於延遲期間內，不更新自第2保持部520輸出之資料，而是繼續發送(靜止不動之)讀取指標Rptr所指示之相同之資料作為非正規資料。延遲期間結束後，與本實施方式同樣地開始正規資料之發送。
然而，由於上述延遲電路543需計數高速切換之時脈信號CLK2，故而需採用耗電相對較大之高速電晶體等來構成。進而，若延遲期間變長，應計數之次數變多，則需更多之電晶體等，從而延遲電路543之規模會變得更大。結果，有可能導致耗電之增大及電路之大型化。又，由於在延遲期間內不更新自第2保持部520輸出之資料，而是繼續發送靜止不動之讀取指標Rptr所指示之相同之資料作為非正規資料，故而無法對電壓產生電路賦予合適之電流負荷。
與此相對地，本實施方式中，無需於延遲期間內暫時停止自第2保持部520輸出之資料之更新。因此，無需設置比較例中之延遲電路543，從而能避免耗電之增大及電路之大型化。
於實施方式中，第2保持部520設置於輸入輸出電路21之中。但第2保持部520之構成並不限於此。第2保持部520例如亦可如圖21所示之變化例般，以跨越第2資料匯流排502之方式設置。
亦可如該變化例般，例如將第2保持部520之多工器M1與複數個正反器FF配置於第1保持部510之正後方，將第2保持部520之多工器M2配置於輸入輸出電路21之中。該情形時，寫入指標產生電路541配置於多工器M1與複數個正反器FF附近，讀取指標產生電路542配置於多工器M2附近。
於以跨越第2資料匯流排502之方式配置第2保持部520之情形時，相較於利用第2資料匯流排502將第1保持部510與輸入輸出電路21連接之情形，配線數量增加。例如，若由16根配線構成第2資料匯流排502，則於以跨越第2資料匯流排502之方式配置第2保持部520之情形時，與奇數資料對應之第2保持部522及與偶數資料對應之第2保持部521分別具有3個正反器FF時，將第1保持部510與輸入輸出電路21連接之配線需48根。但隨著配線數量之增加，能減慢於各配線中傳輸之信號之切換速度。藉此，無需將用以收發信號之電晶體之閾值電壓設定得較低，從而能降低半導體記憶裝置2隨著資料傳輸而消耗之電力。
另一方面，可將寫入指標產生電路541配置於第1保持部510附近。向寫入指標產生電路541與第1保持部510供給高速遷移之時脈信號CLK1。因此，藉由以跨越第2資料匯流排502之方式配置第2保持部520，能使寫入指標產生電路541與第1保持部510近接地配置，故而能縮短用以傳輸時脈信號CLK1之控制信號線。藉此，能進一步降低半導體記憶裝置2隨著資料傳輸而消耗之電力。
又，於實施方式中，按照第1保持部510及第2保持部520各自包含複數個正反器FF進行了說明。但第1保持部510及第2保持部520之構成並不限於此。第1保持部510及第2保持部520亦可各自包含複數個鎖存電路，以此取代複數個正反器FF。只要構成為藉由使用能根據寫入指標Wptr來儲存資料之資料保持電路，而進行所謂之「先進先出」(FIFO：First In First Out)動作即可。
以上，參照具體例對本實施方式進行了說明。但本發明並不限定於該等具體例。業者對該等具體例適當施加設計變更後所得產物只要具備本發明之特徵，同樣亦包含於本發明之範圍內。上述各具體例所具備之各要素及其配置、條件、形狀等並不限定於例示者，而可適當加以變更。上述各具體例所具備之各要素只要不發生技術矛盾，即可適當改變組合。
[相關申請] 本申請享受以日本專利申請2022-043340號(申請日：2022年3月18日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1:記憶體控制器 2:半導體記憶裝置 11:RAM 12:處理器 13:主機介面 14:ECC電路 15:記憶體介面 16:內部匯流排 21:輸入輸出電路 22:邏輯控制電路 31:輸入輸出用焊墊群 32:邏輯控制用焊墊群 33:電源輸入用端子群 41:定序器 42:暫存器 43:電壓產生電路 110, 210:記憶單元陣列 120, 220:感測放大器 121, 531, M1, M2:多工器 130, 230:列解碼器 320:導電體層 331, 332, 333:配線層 334:記憶孔 335:阻擋絕緣膜 336:電荷儲存層 337:閘極絕緣膜 338:導電體柱 339:接觸插塞 410:延遲電路 501:第1資料匯流排 502:第2資料匯流排 510:第1保持部 520, 521, 522:第2保持部 531:多工器 532:驅動器 541:寫入指標產生電路 542:讀取指標產生電路 ADL, BDL, CDL, SDL, XDL:鎖存電路 BLK:塊 BL(BL0、BL1、…、BL(m-1)):位元線 CLK1, CLK2:時脈信號 FF(FF1~FF3)正反器 MG:記憶單元電晶體集合 MT(MT0~MT7):記憶單元電晶體 NS:NAND串 PL1, PL2:記憶體面 Rptr:讀取指標 SA:感測放大部 SAU:感測放大單元 SGD0~SGD3, SGS:可選閘極線 SL:源極線 ST1, ST2:選擇電晶體 SU(SU0~SU3):串單元 WL:字元線 Wptr:寫入指標
圖1係表示實施方式之記憶系統之構成例之方塊圖。 圖2係表示實施方式之記憶系統之構成例之方塊圖。 圖3係表示實施方式之半導體記憶裝置之構成之方塊圖。 圖4係表示記憶單元陣列之構成之等效電路圖。 圖5係表示記憶單元陣列之構成之剖視圖。 圖6係表示感測放大單元之電路構成之圖。 圖7係表示記憶單元電晶體之閾值分佈之一例之圖。 圖8係表示寫入動作時各配線之電位變化之圖。 圖9係表示讀出動作時各配線之電位變化之圖。 圖10係表示於比較例之半導體記憶裝置與記憶體控制器之間收發之信號等之時間變化之一例之圖。 圖11係表示於另一比較例之半導體記憶裝置與記憶體控制器之間收發之信號等之時間變化之一例之圖。 圖12係表示於實施方式之半導體記憶裝置與記憶體控制器之間收發之信號等之時間變化之一例之圖。 圖13係表示實施方式之記憶系統中，用以自記憶單元陣列向記憶體控制器輸出資料之電路之構成之圖。 圖14係表示保持部之構成之圖。 圖15(A)、(B)係用以說明讀取指標之調整之圖。 圖16係表示於實施方式之半導體記憶裝置與記憶體控制器之間收發之信號等之時間變化之一例之圖。 圖17係表示比較例之記憶系統中，用以自記憶單元陣列向記憶體控制器輸出資料之電路之構成之圖。 圖18係表示於延遲期間內，第2保持部之正反器電路所保持之資料與自第2保持部輸出之資料之關係之圖。 圖19係表示於延遲期間結束後之資料輸出期間內，第2保持部之正反器電路所保持之資料與自第2保持部輸出之資料之關係之圖。 圖20係表示於延遲期間結束後之資料輸出期間內，第2保持部之正反器電路所保持之資料與自第2保持部輸出之資料之關係之圖。 圖21係表示變化例之記憶系統中，用以自記憶單元陣列向記憶體控制器輸出資料之電路之構成之圖。
21:輸入輸出電路 22:邏輯控制電路 31:輸入輸出用焊墊群 32:邏輯控制用焊墊群 41:定序器 110:記憶單元陣列 120:感測放大器 121, 531:多工器 410:延遲電路 501:第1資料匯流排 502:第2資料匯流排 510:第1保持部 520, 521, 522:第2保持部 532:驅動器 541:寫入指標產生電路 542:讀取指標產生電路 CLK1, CLK2:時脈信號

Claims (5)

  1. 一種半導體記憶裝置，其包含：記憶單元陣列，其記憶資料；保持部，其暫時保持複數個自上述記憶單元陣列讀出之資料；輸出部，其將自上述保持部反覆發送之資料輸出至外部之記憶體控制器；接收部，其自上述記憶體控制器反覆接收用以讀出資料之讀出信號；及控制部，其對應於各上述讀出信號，使資料自上述保持部向上述輸出部發送；且上述控制部係：將與上述記憶體控制器所請求之資料不同之非正規資料作為與被上述接收部最初以特定次數接收到之各上述讀出信號對應之資料，使其自上述保持部向上述輸出部發送，將上述記憶體控制器所請求之資料即正規資料作為與被上述接收部後來接收到之上述讀出信號對應之資料，使其自上述保持部向上述輸出部發送，上述控制部係：藉由根據上述特定次數預先調整讀取指標，而使上述非正規資料自上述保持部發送，上述讀取指標指示上述保持部內保持之複數個資料中後續要向上述輸出部發送之資料之保持位置。
  2. 如請求項1之半導體記憶裝置，其中上述保持部構成為：對暫時保持之複數個之上述資料執行先進先出(FIFO：First In First Out)之動作；上述控制部將上述讀取指標以指示自上述正規資料之保持位置向負側移動與上述特定次數相應之次數所抵達之保持位置之方式預先進行調整。
  3. 如請求項1或2之半導體記憶裝置，其中上述保持部包含：第1保持部，其保持複數個自上述記憶單元陣列讀出之資料；及第2保持部，其保持複數個自上述第1保持部發送之資料；且係：自上述第2保持部進行與上述讀出信號對應之向上述輸出部之資料發送；上述控制部分別控制自上述第1保持部向上述第2保持部之資料發送、及自上述第2保持部向上述輸出部之資料發送。
  4. 如請求項3之半導體記憶裝置，其中上述控制部於使上述非正規資料自上述第2保持部向上述輸出部發送之期間，使自上述第1保持部向上述第2保持部之資料發送停止。
  5. 如請求項3之半導體記憶裝置，其設置有複數個上述第2保持部。
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