JP2023027622A - メモリデバイス及びメモリシステム - Google Patents

Abstract

【課題】メモリデバイスの信頼性を向上させる。【解決手段】実施形態のメモリデバイスは、複数のメモリセルトランジスタと、第１ワード線と、コントローラと、記憶回路と、を備える。複数のメモリセルトランジスタの各々は、複数ビットデータを記憶する。第１ワード線は、複数のメモリセルトランジスタのうち複数の第１メモリセルトランジスタに接続される。コントローラは、プログラム動作と第１ベリファイ動作とを含むプログラムループの繰り返しを含むループ処理を実行する。記憶回路は、ステータス情報を記憶する。コントローラは、複数の第１メモリセルトランジスタを対象とした書き込み動作において、ループ処理を実行した後に第２ベリファイ動作を実行し、ループ処理の結果に対応する第１ステータスデータと前記第２ベリファイ動作の結果に対応する第２ステータスデータとを記憶回路に記憶させる。【選択図】図１３

Description

実施形態は、メモリデバイス及びメモリシステムに関する。

データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。

特開２０１８－１４７５３５号公報

データの信頼性を向上させる。

実施形態のメモリデバイスは、複数のメモリセルトランジスタと、第１ワード線と、コントローラと、記憶回路と、を備える。複数のメモリセルトランジスタの各々は、複数ビットデータを記憶する。第１ワード線は、複数のメモリセルトランジスタのうち複数の第１メモリセルトランジスタに接続される。コントローラは、プログラム動作と第１ベリファイ動作とを含むプログラムループの繰り返しを含むループ処理を実行する。記憶回路は、ステータス情報を記憶する。コントローラは、複数の第１メモリセルトランジスタを対象とした書き込み動作において、ループ処理を実行した後に第２ベリファイ動作を実行し、ループ処理の結果に対応する第１ステータスデータと前記第２ステータスベリファイ動作の結果に対応する第２ステータスデータとを記憶回路に記憶させる。

第１実施形態に係るメモリシステムの構成の一例を示すブロック図。 第１実施形態に係るメモリデバイスの構成の一例を示すブロック図。 第１実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。 第１実施形態に係るメモリデバイスが備えるロウデコーダモジュールの回路構成の一例を示す回路図。 第１実施形態に係るメモリデバイスが備えるセンスアンプモジュールの回路構成の一例を示す回路図。 第１実施形態に係るメモリデバイスが備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 第１実施形態に係るメモリデバイスが備えるメモリセルアレイの断面構造の一例を示す、図６のＶＩＩ－ＶＩＩ線に沿った断面図。 第１実施形態に係るメモリデバイスが備えるメモリセルピラーの断面構造の一例を示す、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図。 第１実施形態に係るメモリシステムにおけるメモリセルトランジスタの閾値電圧分布及びデータの割り当ての一例を示す模式図。 第１実施形態に係るメモリシステムの書き込み動作の一例を示すフローチャート。 第１実施形態に係るメモリシステムの書き込み動作におけるコマンドシーケンスの一例を示す模式図。 第１実施形態に係るメモリシステムの書き込み動作においてメモリデバイスから出力されるステータス情報の一例を示すテーブル。 第１実施形態に係るメモリデバイスの書き込み動作の一例を示すフローチャート。 第１実施形態に係るメモリデバイスの書き込み動作において選択ワード線に印加される電圧の一例を示すタイミングチャート。 第１実施形態に係るメモリデバイスにおける書き込み動作の結果に対応するステータスの組み合わせの一例を示すテーブル。 第１実施形態の第１変形例の書き込み動作における第２ベリファイ動作の対象ページと第２ベリファイ動作の対象ステートとの組み合わせの一例を示すテーブル。 第１実施形態の第２変形例の書き込み動作において第１ベリファイ動作及び第２ベリファイ動作で使用されるベリファイ電圧の設定の一例を示す閾値電圧分布図。 第１実施形態の第３変形例の書き込み動作におけるビット無視数の設定の一例を示す閾値電圧分布図。 第２実施形態に係るメモリシステムの書き込み動作の一例を示すフローチャート。 第２実施形態の変形例における書き込み動作の一例を示すフローチャート。 第３実施形態に係るメモリデバイスの書き込み動作の一例を示すフローチャート。 第４実施形態に係るメモリシステムの書き込み動作の一例を示すフローチャート。 第４実施形態に係るメモリシステムの書き込み動作におけるコマンドシーケンスの一例を示す模式図。 第４実施形態に係るメモリシステムの書き込み動作においてメモリデバイスから出力されるステータス情報の一例を示すテーブル。 第５実施形態に係るメモリシステムの書き込み動作の一例を示すフローチャート。 第５実施形態に係るメモリシステムの書き込み動作においてメモリデバイスから出力されるステータス情報の一例を示すテーブル。 第５実施形態に係るメモリデバイスの書き込み動作において選択ワード線に印加される電圧の一例を示すタイミングチャート。

以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術的思想は、構成要素の形状、構造、配置等によって特定されるものではない。

尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同様に、参照符号を構成する数字の後の文字は、同じ数字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。

［１］第１実施形態
以下に、第１実施形態に係るメモリシステム１について説明する。

［１－１］構成
［１－１－１］メモリシステム１の全体構成
図１は、第１実施形態に係るメモリシステム１の構成の一例を示すブロック図である。図１に示すように、メモリシステム１は、例えば、メモリセット１０及びメモリコントローラ２０を備える。メモリシステム１は、外部のホスト機器３０に接続され、ホスト機器３０からの命令に応じた動作を実行し得る。

メモリセット１０は、複数のメモリデバイスＭＤ０～ＭＤ１５を含む。各メモリデバイスＭＤは、データを不揮発に記憶するＮＡＮＤ型フラッシュメモリであり、互い異なる半導体チップに形成される。メモリセット１０に含まれたメモリデバイスＭＤの個数は、任意の個数に設計され得る。メモリデバイスＭＤの詳細な構成については後述する。

メモリコントローラ２０は、例えばＳｏＣ（System on Chip）であり、ホスト機器３０からの命令に応答してメモリデバイスＭＤ０～ＭＤ１５のそれぞれに対して読み出し、書き込み、及び消去等を命令する。メモリコントローラ２０は、例えばＣＰＵ（Central Processing Unit）２１、ＲＯＭ（Read Only Memory）２２、ＲＡＭ（Random Access Memory）２３、ＥＣＣ（Error Correction Code）回路２４、ホストインターフェイス回路２５、及びＮＡＮＤインターフェイス回路２６を含む。

ＣＰＵ２１は、メモリコントローラ２０全体の動作を制御する。ＣＰＵ２１は、例えばホスト機器３０から受信した命令に応じたコマンドを発行して、発行したコマンドをメモリデバイスＭＤに送信する。また、ＣＰＵ２１は、ガベージコレクションやウェアレベリング等、メモリデバイスＭＤの記憶空間を管理するための様々な処理を実行し得る。

ＲＯＭ２２は、データを不揮発に保持する読み出し専用の記憶装置である。ＲＯＭ２２は、例えばメモリコントローラ２０の制御プログラムや制御データ等を記憶する。

ＲＡＭ２３は、ＣＰＵ２１の作業領域として使用される記憶装置である。ＲＡＭ２３は、例えばメモリデバイスＭＤの記憶領域を管理するためのルックアップテーブルＬＵＴを記憶する。ＲＡＭ２３としては、例えばＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）等の揮発性メモリが使用される。また、ＲＡＭ２３は、メモリコントローラ２０の一時的な記憶領域としても使用される。ＲＡＭ２３は、例えばホスト機器３０から受信した書き込みデータや、メモリデバイスＭＤから受信した読み出しデータ等を一時的に記憶する。尚、メモリコントローラ２０には、ＲＡＭ２３のような記憶装置が外部接続されてもよい。

ＥＣＣ回路２４は、データのエラー訂正処理を実行する。例えば、書き込み動作時に、ＥＣＣ回路２４は、ホスト機器３０から受信した書き込みデータに基づいてパリティを生成し、生成したパリティを書き込みデータに付与する。読み出し動作時に、ＥＣＣ回路２４は、メモリデバイスＭＤから受信した読み出しデータに基づいてシンドロームを生成し、生成したシンドロームに基づいて読み出しデータのエラーの検出及び訂正をする。

ホストインターフェイス回路２５は、ホスト機器３０と接続され、メモリコントローラ２０とホスト機器３０との間のデータ、コマンド、及びアドレスの転送を制御する。ホストインターフェイス回路２５は、ＳＡＴＡ（Serial Advanced Technology Attachment）、ＳＡＳ（Serial Attached SCSI）、ＰＣＩｅ（PCI Express）^ＴＭ等の通信インターフェイス規格をサポートし得る。

ＮＡＮＤインターフェイス回路２６は、メモリデバイスＭＤと接続され、メモリデバイスＭＤとメモリコントローラ２０との間におけるデータ、コマンド、及びアドレスの転送を制御する。ＮＡＮＤインターフェイス回路２６とメモリデバイスＭＤとの間の接続は、ＮＡＮＤインターフェイス規格をサポートする。例えば、ＮＡＮＤインターフェイス回路２６は、並列に制御可能であるチャネルＣＨ０～ＣＨ３を備える。チャネルＣＨ０は、メモリデバイスＭＤ０、ＭＤ４、ＭＤ８及びＭＤ１２に接続される。チャネルＣＨ１は、メモリデバイスＭＤ１、ＭＤ５、ＭＤ９及びＭＤ１３に接続される。チャネルＣＨ２は、メモリデバイスＭＤ２、ＭＤ６、ＭＤ１０及びＭＤ１４に接続される。チャネルＣＨ３は、メモリデバイスＭＤ３、ＭＤ７、ＭＤ１１及びＭＤ１５に接続される。

並列に制御される複数のメモリデバイスＭＤの組は、例えば“バンク”と呼ばれる。本例では、メモリセット１０が、４つのバンクＢ０～Ｂ３を含んでいる。バンクＢ０は、メモリデバイスＭＤ０～ＭＤ３を含み、バンクＢ１は、メモリデバイスＭＤ４～ＭＤ７を含み、バンクＢ２は、メモリデバイスＭＤ８～ＭＤ１１を含み、バンクＢ３は、メモリデバイスＭＤ１２～ＭＤ１５を含んでいる。共通のチャネルＣＨに接続された複数のメモリデバイスＭＤは、メモリデバイスＭＤとＮＡＮＤインターフェイス回路２６との間の通信を伴う動作を除き、並列に動作することが出来る。メモリセット１０が備えるメモリデバイスＭＤの数と、バンク及びチャネルの構成とは、任意に設計され得る。

［１－１－２］メモリデバイスＭＤの構成
図２は、第１実施形態に係るメモリデバイスＭＤの構成の一例を示すブロック図である。図２に示すように、メモリデバイスＭＤは、例えば、入出力回路１０１、レジスタセット１０２、ロジック制御回路１０３、シーケンサ１０４、レディビジー制御回路１０５、ドライバ回路１０６、メモリセルアレイ１０７、ロウデコーダモジュール１０８、センスアンプモジュール１０９、及びカウンタ１１０を含む。

入出力回路１０１は、例えば８ビット幅の入出力信号Ｉ／Ｏ０～Ｉ／Ｏ７を、メモリコントローラ２０との間で送受信する。入出力信号Ｉ／Ｏは、データ、ステータス情報、アドレス情報、コマンド等を含み得る。また、入出力回路１０１は、センスアンプモジュール１０９との間でデータＤＡＴを送受信する。

レジスタセット１０２は、ステータスレジスタ（ＳＴＳ Ｒｅｇ）１０２Ａ、アドレスレジスタ（ＡＤＤ Ｒｅｇ）１０２Ｂ、及びコマンドレジスタ（ＣＭＤ Ｒｅｇ）１０２Ｃを含む。ステータスレジスタ１０２Ａ、アドレスレジスタ１０２Ｂ、及びコマンドレジスタ１０２Ｃは、それぞれステータス情報ＳＴＳ、アドレス情報ＡＤＤ、及びコマンドＣＭＤを保持する。ステータス情報ＳＴＳは、メモリコントローラ２０からの指示に基づいてステータスレジスタ１０２Ａから入出力回路１０１に転送され、メモリコントローラ２０に出力される。アドレス情報ＡＤＤは、入出力回路１０１からアドレスレジスタ１０２Ｂに転送され、ブロックアドレス、ページアドレス、カラムアドレス等を含み得る。コマンドＣＭＤは、入出力回路１０１からコマンドレジスタ１０２Ｃに転送され、メモリデバイスＭＤの各種動作に関する命令を含む。

ロジック制御回路１０３は、メモリコントローラ２０から受信した制御信号に基づいて、入出力回路１０１及びシーケンサ１０４のそれぞれを制御する。このような制御信号としては、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎが使用される。チップイネーブル信号ＣＥｎは、メモリデバイスＭＤをイネーブルにする信号である。コマンドラッチイネーブル信号ＣＬＥは、受け取った入出力信号Ｉ／ＯがコマンドＣＭＤであることを入出力回路１０１に通知する信号である。アドレスラッチイネーブル信号ＡＬＥは、受け取った入出力信号Ｉ／Ｏがアドレス情報ＡＤＤであることを入出力回路１０１に通知する信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を入出力回路１０１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を入出力回路１０１に命令する信号である。ライトプロテクト信号ＷＰｎは、電源のオンオフ時にメモリデバイスＭＤを保護状態にする信号である。

シーケンサ１０４は、メモリデバイスＭＤの全体の動作を制御する。例えば、シーケンサ１０４は、コマンドレジスタ１０２Ｃに保持されたコマンドＣＭＤと、アドレスレジスタ１０２Ｂに保持されたアドレス情報ＡＤＤとに基づいて、読み出し動作、書き込み動作、消去動作等を実行する。また、シーケンサ１０４は、メモリデバイスＭＤの動作及び状態に基づいて、ステータスレジスタ１０２Ａ内のステータス情報ＳＴＳを更新する。

レディビジー制御回路１０５は、シーケンサ１０４の動作状態に基づいて、レディビジー信号ＲＢｎを生成する。レディビジー信号ＲＢｎは、メモリデバイスＭＤがレディ状態であるかビジー状態であるかを、メモリコントローラ２０に通知する信号である。本明細書において“レディ状態”は、メモリデバイスＭＤがメモリコントローラ２０からの命令を受け付ける状態であることを示し、“ビジー状態”は、メモリデバイスＭＤがメモリコントローラ２０からの命令を受け付けない状態であることを示している。

ドライバ回路１０６は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバ回路１０６は、生成した電圧を、メモリセルアレイ１０７、ロウデコーダモジュール１０８、及びセンスアンプモジュール１０９に供給する。

メモリセルアレイ１０７は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルトランジスタの集合である。ブロックＢＬＫは、例えばデータの消去単位として使用される。また、メモリセルアレイ１０７には、複数のビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）と、複数のワード線と、ソース線とが設けられる。各メモリセルトランジスタは、１つのビット線ＢＬと１つのワード線とに関連付けられる。

ロウデコーダモジュール１０８は、ブロックアドレスに基づいて、動作対象のブロックＢＬＫを選択する。そして、ロウデコーダモジュール１０８は、ドライバ回路１０６から供給された電圧を、選択したブロックＢＬＫ内の各種配線に転送する。また、ロウデコーダモジュール１０８は、複数のロウデコーダＲＤ０～ＲＤｎを含む。ロウデコーダＲＤ０～ＲＤｎは、それぞれブロックＢＬＫ０～ＢＬＫｎに関連付けられる。

センスアンプモジュール１０９は、読み出し動作時に、メモリセルアレイ１０７からデータを読み出し、読み出したデータを入出力回路１０１に転送する。また、センスアンプモジュール１０９は、書き込み動作時に、入出力回路１０１から受け取ったデータに基づいて、ビット線ＢＬに所望の電圧を印加する。例えば、センスアンプモジュール１０９は、複数のセンスアンプユニットＳＡＵ０～ＳＡＵｍを含む。センスアンプユニットＳＡＵ０～ＳＡＵｍは、それぞれビット線ＢＬ０～ＢＬｍに関連付けられる。

カウンタ１１０は、例えばセンスアンプモジュール１０９から転送された“１”データの数、若しくは“０”データの数をカウントする。そして、カウンタ１１０は、カウント結果をシーケンサ１０４に転送する。カウンタ１１０は、例えば書き込み動作時におけるベリファイパスの判定に使用される。

［１－１－３］メモリデバイスＭＤの回路構成
（メモリセルアレイ１０７の回路構成）
図３は、第１実施形態に係るメモリデバイスＭＤが備えるメモリセルアレイ１０７の回路構成の一例を示す回路図である。図３は、１つのブロックＢＬＫを抽出して示している。図３に示すように、ブロックＢＬＫは、ストリングユニットＳＵ０～ＳＵ４と、ワード線ＷＬ０～ＷＬ１１と、選択ゲート線ＳＧＤ０～ＳＧＤ４と、選択ゲート線ＳＧＳとを含む。各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍにそれぞれ接続された複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、メモリセルトランジスタＭＴ０～ＭＴ１１、並びに選択トランジスタＳＴ１及びＳＴ２を含む。

各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。ビット線ＢＬ０～ＢＬｍのそれぞれには、互いに異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫのそれぞれで、複数のＮＡＮＤストリングＮＳに接続される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。

各ＮＡＮＤストリングＮＳのメモリセルトランジスタＭＴ０～ＭＴ１１は、直列に接続される。直列に接続されたメモリセルトランジスタＭＴ０～ＭＴ１１の一端と他端は、それぞれ選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとに接続される。各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のソースは、ソース線ＳＬに接続される。ワード線ＷＬ０～ＷＬ１１は、各ＮＡＮＤストリングＮＳのメモリセルトランジスタＭＴ０～ＭＴ１１にそれぞれ接続される。選択ゲート線ＳＧＤ０～ＳＧＤ４は、それぞれストリングユニットＳＵ０～ＳＵ４に含まれた複数の選択トランジスタＳＴ１のそれぞれのゲートに接続される。選択ゲート線ＳＧＳは、各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ２のゲートに接続される。

尚、メモリセルアレイ１０７の回路構成は、その他の回路構成であってもよい。各ブロックＢＬＫが含むストリングユニットＳＵの個数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれの個数は、自由に設計され得る。本明細書において、１つのストリングユニットＳＵで共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、“セルユニットＣＵ”と呼ばれる。セルユニットＣＵは、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合に、“１ページデータ”を記憶する。セルユニットＣＵは、各メモリセルトランジスタＭＴが記憶するビット数に応じて、２ページデータ以上の記憶容量を有し得る。

（ロウデコーダモジュール１０８の回路構成）
図４は、第１実施形態に係るメモリデバイスＭＤが備えるロウデコーダモジュール１０８の回路構成の一例を示す回路図である。図４は、ロウデコーダモジュール１０８を介したドライバ回路１０６及びメモリセルアレイ１０７の間の接続を示し、１つのロウデコーダＲＤ０の詳細な回路構成を示している。図４に示すように、ロウデコーダモジュール１０８の各ロウデコーダＲＤとドライバ回路１０６との間は、信号線ＣＧ０～ＣＧ１１、ＳＧＤＤ０～ＳＧＤＤ４、ＳＧＳＤ、ＵＳＧＤ、及びＵＳＧＳを介して接続される。ロウデコーダモジュール１０８の各ロウデコーダＲＤと関連付けられたブロックＢＬＫとの間は、ワード線ＷＬ０～ＷＬ１１並びに選択ゲート線ＳＧＤ０～ＳＧＤ４を介して接続される。各ロウデコーダＲＤは、トランジスタＴＲ０～ＴＲ２３、転送ゲート線ＴＧ及びｂＴＧ、並びにブロックデコーダＢＤを含む。

トランジスタＴＲ０～ＴＲ２３のそれぞれは、高耐圧なＮ型のＭＯＳトランジスタである。トランジスタＴＲ０のドレイン及びソースは、それぞれ信号線ＳＧＳＤ及び選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１～ＴＲ１２のそれぞれのドレインは、それぞれ信号線ＣＧ０～ＣＧ１１に接続される。トランジスタＴＲ１～ＴＲ１２のそれぞれのソースは、それぞれワード線ＷＬ０～ＷＬ１１に接続される。トランジスタＴＲ１３～ＴＲ１７のそれぞれのドレインは、それぞれ信号線ＳＧＤＤ０～ＳＧＤＤ４に接続される。トランジスタＴＲ１３～ＴＲ１７のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ４に接続される。トランジスタＴＲ１８のドレイン及びソースは、それぞれ信号線ＵＳＧＳ及び選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１９～ＴＲ２３のそれぞれのドレインは、信号線ＵＳＧＤに接続される。トランジスタＴＲ１９～ＴＲ２３のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。トランジスタＴＲ０～ＴＲ１７のそれぞれのゲートは、転送ゲート線ＴＧに接続される。トランジスタＴＲ１８～ＴＲ２３のそれぞれのゲートは、転送ゲート線ｂＴＧに接続される。

ブロックデコーダＢＤは、ブロックアドレスＢＡをデコードし、デコード結果に基づいて、転送ゲート線ＴＧ及びｂＴＧのそれぞれに所定の電圧を印加する。言い換えると、ロウデコーダモジュール１０８は、各ロウデコーダＲＤのブロックデコーダＢＤに入力されたブロックアドレスＢＡに基づいて、ブロックＢＬＫを選択する。具体的には、例えば、選択されたブロックＢＬＫに対応するブロックデコーダＢＤは、“Ｈ”レベル及び“Ｌ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加し、非選択のブロックＢＬＫに対応するブロックデコーダＢＤは、“Ｌ”レベル及び“Ｈ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加する。これにより、信号線ＣＧ０～ＣＧ１１の電圧が、選択されたブロックＢＬＫのワード線ＷＬ０～ＷＬ１１にそれぞれ転送され、信号線ＳＧＤＤ０～ＳＧＤＤ４及びＳＧＳＤの電圧が、選択されたブロックＢＬＫの選択ゲート線ＳＧＤ０～ＳＧＤ４及びＳＧＳにそれぞれ転送され、信号線ＵＳＧＤ及びＵＳＧＳが、非選択のブロックＢＬＫの選択ゲート線ＳＧＤ及びＳＧＳにそれぞれ転送される。

尚、ロウデコーダモジュール１０８は、その他の回路構成であってもよい。例えば、ロウデコーダモジュール１０８が含むトランジスタＴＲの個数は、各ブロックＢＬＫに設けられる配線の本数に応じて変更され得る。信号線ＣＧは、複数のブロックＢＬＫ間で共有されることから、“グローバルワード線”と呼ばれてもよい。ワード線ＷＬは、ブロック毎に設けられることから、“ローカルワード線”と呼ばれてもよい。信号線ＳＧＤＤ及びＳＧＳＤのそれぞれは、複数のブロックＢＬＫ間で共有されることから、“グローバル転送ゲート線”と呼ばれてもよい。選択ゲート線ＳＧＤ及びＳＧＳのそれぞれは、ブロック毎に設けられることから、“ローカル転送ゲート線”と呼ばれてもよい。

（センスアンプモジュール１０９の回路構成）
図５は、第１実施形態に係るメモリデバイスＭＤが備えるセンスアンプモジュール１０９の回路構成の一例を示す回路図である。図５は、１つのセンスアンプユニットＳＡＵを抽出して示している。図５に示すように、センスアンプユニットＳＡＵは、センスアンプ部ＳＡ、ビット線接続部ＢＬＨＵ、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ及びＸＤＬ、並びにバスＬＢＵＳを含む。センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ及びＸＤＬは、バスＬＢＵＳを介してデータを送受信可能に構成される。

センスアンプ部ＳＡは、読み出し動作時に制御信号ＳＴＢがアサートされると、関連付けられたビット線ＢＬの電圧に基づいて、選択されたメモリセルトランジスタＭＴから読み出されたデータが“０”であるか“１”であるかを判定する。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬのそれぞれは、読み出しデータや書き込みデータ等を一時的に保持する。ラッチ回路ＸＤＬは、センスアンプユニットＳＡＵと入出力回路１０１との間のデータの入出力に使用される。ラッチ回路ＸＤＬは、キャッシュメモリとしても使用され得る。メモリデバイスＭＤは、少なくともラッチ回路ＸＤＬが空いていれば、レディ状態になり得る。ラッチ回路ＸＤＬは、カウンタ１１０にデータを転送することも出来る。

センスアンプ部ＳＡは、トランジスタＴ０～Ｔ７、キャパシタＣＰ、並びにノードＮＤ１、ＮＤ２、ＳＥＮ及びＳＲＣを含む。ビット線接続部ＢＬＨＵは、トランジスタＴ８を含む。ラッチ回路ＳＤＬは、インバータＩＶ０及びＩＶ１、トランジスタＴ１０及びＴ１１、並びにノードＳＩＮＶ及びＳＬＡＴを含む。ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ及びＸＤＬのそれぞれの回路構成は、ラッチ回路ＳＤＬと類似している。トランジスタＴ０は、Ｐ型のＭＯＳトランジスタである。トランジスタＴ１～Ｔ８、Ｔ１０及びＴ１１のそれぞれは、Ｎ型のＭＯＳトランジスタである。トランジスタＴ８は、センスアンプ部ＳＡ内のＮ型トランジスタよりも高耐圧なＮ型のＭＯＳトランジスタである。

ノードＮＤ１は、トランジスタＴ０のドレインと、トランジスタＴ１及びＴ２のそれぞれのドレインとに接続される。ノードＮＤ２は、トランジスタＴ１及びＴ３のそれぞれのソースと、トランジスタＴ４及びＴ５のそれぞれのドレインとに接続される。ノードＳＥＮは、トランジスタＴ２のソースと、トランジスタＴ３のドレインと、トランジスタＴ６のゲートと、キャパシタＣＰの一方電極とに接続される。トランジスタＴ０のソースは、電源線に接続される。トランジスタＴ５のソースは、ノードＳＲＣに接続される。トランジスタＴ６のソースは、接地される。トランジスタＴ７のドレイン及びソースは、それぞれバスＬＢＵＳとトランジスタＴ６のドレインとに接続される。トランジスタＴ８のドレイン及びソースは、それぞれトランジスタＴ４のソースと、関連付けられたビット線ＢＬとに接続される。トランジスタＴ１０及びＴ１１のそれぞれの一端は、バスＬＢＵＳに接続される。ノードＳＩＮＶは、トランジスタＴ１０の他端と、インバータＩＶ０の出力ノードと、インバータＩＶ１の入力ノードと、トランジスタＴ０及びＴ５のそれぞれのゲートとに接続される。ノードＳＬＡＴは、トランジスタＴ１１の他端と、インバータＩＶ０の入力ノードと、インバータＩＶ１の出力ノードとに接続される。

トランジスタＴ０のソースには、例えば電源電圧ＶＤＤが印加される。ノードＳＲＣには、例えば接地電圧ＶＳＳが印加される。トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４及びＴ７のそれぞれのゲートには、それぞれ制御信号ＢＬＸ、ＨＬＬ、ＸＸＬ、ＢＬＣ及びＳＴＢが入力される。トランジスタＴ８のゲートには、制御信号ＢＬＳが入力される。トランジスタＴ１０及びＴ１１のそれぞれのゲートには、それぞれ制御信号ＳＴＩ及びＳＴＬが入力される。キャパシタＣＰの他方電極には、クロック信号ＣＬＫが入力される。制御信号ＢＬＸ、ＨＬＬ、ＸＸＬ、ＢＬＣ、ＳＴＢ、ＢＬＳ、ＳＴＩ及びＳＴＬ、並びにクロック信号ＣＬＫのそれぞれは、例えばシーケンサ１０４によって生成される。ラッチ回路ＳＤＬのノードＳＬＡＴは、データの保持に使用される。ラッチ回路ＳＤＬのノードＳＩＮＶは、ノードＳＬＡＴの反転データの保持に使用される。シーケンサ１０４は、各ラッチ回路のトランジスタＴ１０及びＴ１１を独立に制御することによって、バスＬＢＵＳとの接続をラッチ回路毎に制御し得る。

尚、センスアンプモジュール１０９は、その他の回路構成であってもよい。例えば、各センスアンプユニットＳＡＵが備えるラッチ回路の個数は、５個以下若しくは７個以上であってもよい。センスアンプユニットＳＡＵは、簡単な論理演算を実行することが可能な演算回路を有していてもよい。本例において、制御信号をアサートすることは、“Ｌ”レベルの電圧を一時的に“Ｈ”レベルの電圧に変化させることに対応する。トランジスタＴ６がＰ型のトランジスタである場合、制御信号ＳＴＢをアサートすることは、“Ｈ”レベルの電圧を一時的に“Ｌ”レベルの電圧に変化させることに対応する。

［１－１－４］メモリデバイスＭＤの構造
以下に、メモリデバイスＭＤの構造の一例について説明する。以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向はメモリデバイスＭＤの形成に使用される半導体基板の表面に対する鉛直方向に対応する。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、関連付けられた構成要素の素材や特性とは必ずしも関連しない。断面図では、図を見易くするために構成の図示が適宜省略されている。

（メモリセルアレイ１０７の平面レイアウト）
図６は、第１実施形態に係るメモリデバイスＭＤが備えるメモリセルアレイ１０７の平面レイアウトの一例を示す平面図である。図６に示すように、メモリセルアレイ１０７は、複数のスリットＳＬＴ、複数のスリットＳＨＥ、複数のメモリピラーＭＰ、複数のビット線ＢＬ、及び複数のコンタクトＣＶを含む。

各スリットＳＬＴは、Ｘ方向に沿って延伸して設けられた部分を有する。複数のスリットＳＬＴは、Ｙ方向に並んでいる。メモリセルアレイ１０７では、スリットＳＬＴによって区切られた領域のそれぞれが、１つのブロックＢＬＫに対応する。各スリットＳＬＴは、当該スリットＳＬＴを介して隣り合う配線（例えば、ワード線ＷＬ０～ＷＬ１１、並びに選択ゲート線ＳＧＤ及びＳＧＳ）を分断している。また、各スリットＳＬＴは、コンタクトＬＣ及びスペーサＳＰを含む。コンタクトＬＩは、Ｘ方向に沿って延伸して設けられた部分を有する導電体である。コンタクトＬＩは、ソース線ＳＬの一部として使用される。スペーサＳＰは、コンタクトＬＩの側面に設けられた絶縁体である。コンタクトＬＩは、スペーサＳＰの組によってＹ方向に挟まれている。コンタクトＬＩと、当該コンタクトＬＩとＹ方向に隣り合う導電体との間は、スペーサＳＰによって離隔及び絶縁される。

各スリットＳＨＥは、Ｘ方向に沿って延伸して設けられた部分を有する。複数のスリットＳＨＥは、Ｙ方向に並んでいる。メモリセルアレイ１０７では、スリットＳＬＴ及びＳＨＥによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。本例では、４つのスリットＳＨＥが、隣り合うスリットＳＬＴの間のそれぞれに配置され、各ブロックＢＬＫに５つのストリングユニットＳＵが設けられている。各スリットＳＨＥは、例えば、絶縁体が埋め込まれた構造を有する。各スリットＳＨＥは、当該スリットＳＨＥを介して隣り合う配線（少なくとも、選択ゲート線ＳＧＤ）を分断している。

各メモリピラーＭＰは、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、隣り合う２つのスリットＳＬＴの間の領域において、例えば２４列の千鳥状に配置される。そして、本例では、紙面の上側から数えて、５列目のメモリピラーＭＰと、１０列目のメモリピラーＭＰと、１５列目のメモリピラーＭＰと、２０列目のメモリピラーＭＰとのそれぞれに、１つのスリットＳＨＥが重なっている。

各ビット線ＢＬは、Ｙ方向に沿って延伸して設けられた部分を有する。複数のビット線は、Ｘ方向に並んでいる。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。本例では、各メモリピラーＭＰに、２本のビット線ＢＬが重なって配置されている。メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１つのビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＣＶが設けられる。各メモリピラーＭＰは、関連付けられたコンタクトＣＶを介して、対応するビット線ＢＬと電気的に接続される。本例では、スリットＳＨＥと接触しているメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＶが、省略されている。

メモリセルアレイ１０７には、以上で説明されたレイアウトが、Ｙ方向に繰り返し配置される。尚、メモリセルアレイ１０７の平面レイアウトは、その他のレイアウトであってもよい。例えば、隣り合うスリットＳＬＴの間に設けられたメモリピラーＭＰやスリットＳＨＥ等の個数及び配置は、適宜変更され得る。隣り合うスリットＳＬＴの間に形成されるストリングユニットＳＵの個数は、隣り合うスリットＳＬＴの間に配置されたスリットＳＨＥの数に基づいて変更され得る。各メモリピラーＭＰと重なるビット線ＢＬの数は、１つ若しくは３つ以上であってもよい。

（メモリセルアレイ１０７の断面構造）
図７は、第１実施形態に係るメモリデバイスＭＤが備えるメモリセルアレイ１０７の断面構造の一例を示す、図６のＶＩＩ－ＶＩＩ線に沿った断面図である。図７に示すように、メモリセルアレイ１０７は、例えば、Ｐ型ウェル領域４０、Ｎ型半導体領域４１、導電体層４２～４６、絶縁体層５０～５８、メモリピラーＭＰ、コンタクトＣＶ、並びにスリットＳＬＴ及びＳＨＥを含む。

Ｐ型ウェル領域４０は、半導体基板の表面近傍に設けられる。Ｐ型ウェル領域４０は、Ｐ型不純物の拡散領域である。Ｎ型半導体領域４１は、Ｐ型ウェル領域４０の表面近傍に設けられる。Ｎ型半導体領域４１は、Ｎ型不純物の拡散領域である。Ｎ型半導体領域４１は、例えばＰ型ウェル領域４０にリンがドープされることにより形成される。

Ｐ型ウェル領域４０の上には、絶縁体層５０が設けられる。絶縁体層５０の上には、導電体層４２と絶縁体層５１とが交互に積層される。最上層の導電体層４２の上には、絶縁体層５２が設けられる。絶縁体層５２の上には、導電体層４３と絶縁体層５３とが交互に積層される。最上層の導電体層４３の上には、絶縁体層５４が設けられる。絶縁体層５４の上には、導電体層４４と絶縁体層５５とが交互に積層される。最上層の導電体層４４の上には、絶縁体層５６が設けられる。絶縁体層５６の上には、導電体層４５と絶縁体層５７とが交互に積層される。最上層の導電体層４５の上には、絶縁体層５８が設けられる。絶縁体層５８上には、導電体層４６が設けられる。

導電体層４２、４３、４４及び４５のそれぞれは、例えばＸＹ平面に沿って広がった板状に形成される。導電体層４６は、例えばＹ方向に延伸したライン状に形成される。積層された複数の導電体層４２は、選択ゲート線ＳＧＳとして使用される。積層された複数の導電体層４３は、下層側から順に、それぞれワード線ＷＬ０～ＷＬ５として使用される。積層された複数の導電体層４４は、下層側から順に、それぞれワード線ＷＬ６～ＷＬ１１として使用される。積層された複数の導電体層４５は、選択ゲート線ＳＧＤとして使用される。導電体層４６は、ビット線ＢＬとして使用される。つまり、図示せぬ領域において、複数の導電体層４６は、Ｘ方向に沿って並んでいる。導電体層４２、４３、４４及び４５のそれぞれは、例えばタングステンを含む。導電体層４６は、例えば銅を含む。

メモリピラーＭＰは、Ｚ方向に沿って延伸し、且つ導電体層４２～４５を貫通して設けられる。各メモリピラーＭＰは、下層のホールＬＭＨ内に形成される第１部分と、上層のホールＵＭＨ内に形成される第２部分とを有する。第１部分は、導電体層４２及び４３を貫通し、底部がＰ型ウェル領域４０に接触している。第２部分は、第１部分の上方に設けられ、導電体層４４及び４５を貫通している。メモリピラーＭＰは、第１部分と第２部分との間（境界部分）で段差を有する。本明細書では、メモリピラーＭＰの第１部分と第２部分との境界部分を含む層、すなわち絶縁体層５４が設けられた層のことを、“接合層ＪＴ”とも呼ぶ。メモリピラーＭＰは、接合層ＪＴにおいて外径が太くなった構造を有していてもよい。絶縁体層５４の厚さは、絶縁体層５３及び５５のそれぞれの厚さよりも厚い。言い換えると、最上層の導電体層４３と最下層の導電体層４４との間隔は、隣り合う導電体層４３の間隔と隣り合う導電体層４４の間隔とのそれぞれよりも広い。

また、各メモリピラーＭＰは、半導体層６０及び積層膜６１を含む。半導体層６０及び積層膜６１のそれぞれは、メモリピラーＭＰの第１部分と第２部分との間で連続的に設けられる。半導体層６０は、Ｚ方向に沿って延伸して設けられる。半導体層６０の上端は、最上層の導電体層４５よりも上層に含まれる。半導体層６０の下端は、Ｐ型ウェル領域４０に接触している。積層膜６１は、半導体層６０の側面を覆っている。メモリピラーＭＰと複数の導電体層４２とが交差した部分は、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと１つの導電体層４３とが交差した部分と、メモリピラーＭＰと１つの導電体層４４とが交差した部分とのそれぞれは、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと複数の導電体層４５とが交差した部分は、選択トランジスタＳＴ１として機能する。メモリピラーＭＰの詳細な断面構造については後述する。

各メモリピラーＭＰ内の半導体層６０の上には、柱状のコンタクトＣＶが設けられる。コンタクトＣＶの上には、１つの導電体層４６、すなわち１つのビット線ＢＬが接触している。上述されたように、１つの導電体層４６には、スリットＳＬＴ及びＳＨＥによって区切られた空間毎に、１つのコンタクトＣＶが接続される。

スリットＳＬＴは、導電体層４２～４５、及び絶縁体層５０～５７を分断している。スリットＳＬＴの上端の位置は、絶縁体層５８が設けられたレベルに含まれる。スリットＳＬＴの下端は、Ｎ型半導体領域４１に接触している。コンタクトＬＩの底部は、Ｎ型半導体領域４１と電気的に接続される。コンタクトＬＩと、導電体層４２～４５との間は、スペーサＳＰによって離隔及び絶縁される。

スリットＳＨＥは、複数の導電体層４５を分断している。スリットＳＨＥの上端の位置は、絶縁体層５８が設けられたレベルに含まれる。スリットＳＨＥの下端の位置は、例えば、絶縁体層５６が設けられたレベルに含まれる。尚、スリットＳＨＥは、１つ以上の導電体層４４を分断していてもよい。

尚、メモリセルアレイ１０７の断面構造は、その他の構造であってもよい。例えば、メモリピラーＭＰは、ソース線ＳＬとして機能する導電体層の上に形成されてもよい。メモリセルアレイ１０７が半導体基板の上方に設けられ、メモリセルアレイ１０７の下方にセンスアンプモジュール１０９等の周辺回路が設けられてもよい。メモリピラーＭＰは、連結された３つ以上のホールを利用して形成された構造を有していてもよいし、１つのホールを利用して形成された構造を有していてもよい。導電体層４２～４５のそれぞれの層数は、メモリセルアレイ１０７が備える配線の数に応じて適宜変更され得る。

（メモリピラーＭＰの断面構造）
図８は、第１実施形態に係るメモリデバイスＭＤが備えるメモリピラーＭＰの断面構造の一例を示す、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図である。図８に示すように、積層膜６１は、例えば、トンネル絶縁膜６２、絶縁膜６３、及びブロック絶縁膜６４を含む。導電体層４４を含む断面において、半導体層６０は、メモリピラーＭＰの中央部分に設けられる。半導体層６０の側面は、トンネル絶縁膜６２によって囲まれている。トンネル絶縁膜６２の側面は、絶縁膜６３によって囲まれている。絶縁膜６３の側面は、ブロック絶縁膜６４によって囲まれている。ブロック絶縁膜６４の側面は、導電体層４４によって囲まれている。

トンネル絶縁膜６２及びブロック絶縁膜６４の各々は、例えば酸化シリコンを含む。絶縁膜６３は、例えば窒化シリコンを含む。半導体層６０は、メモリセルトランジスタＭＴ０～ＭＴ１１並びに選択トランジスタＳＴ１及びＳＴ２のチャネル（電流経路）として機能する。絶縁膜６３は、メモリセルトランジスタＭＴの電荷蓄積層として使用される。メモリデバイスＭＤは、メモリセルトランジスタＭＴ０～ＭＴ１１並びに選択トランジスタＳＴ１及びＳＴ２をオンさせることによって、ビット線ＢＬとコンタクトＬＩ（ソース線ＳＬ）との間でメモリピラーＭＰを介した電流を流すことが出来る。尚、メモリピラーＭＰの断面構造は、その他の構造であってもよい。例えば、メモリピラーＭＰの中央部分には、半導体層６０によって側面が囲まれた絶縁体やボイドが設けられてもよい。

［１－１－５］データの記憶方式
図９は、第１実施形態に係るメモリシステム１におけるメモリセルトランジスタＭＴの閾値電圧分布及びデータの割り当ての一例を示す模式図である。縦軸の“ＮＭＴｓ”は、メモリセルトランジスタＭＴの個数を示している。横軸の“Ｖｔｈ”は、メモリセルトランジスタＭＴの閾値電圧を示している。以下に、図９を参照して、メモリセルトランジスタＭＴの閾値電圧分布及びデータの割り当ての一例について説明する。

各メモリセルトランジスタＭＴが３ビットデータを記憶する場合に、８つのステートが、複数のメモリセルトランジスタＭＴの閾値電圧により形成される。本明細書では、この８つのステートのことを、閾値電圧の低い方から順に、それぞれ“Ｓ０”ステート、“Ｓ１”ステート、“Ｓ２”ステート、“Ｓ３”ステート、“Ｓ４”ステート、“Ｓ５”ステート、“Ｓ６”ステート、“Ｓ７”ステートと呼ぶ。“Ｓ０”～“Ｓ７”ステートのそれぞれには、互いに異なる３ビットデータが割り当てられる。言い換えると、互いに異なる３ビットデータが、メモリセルトランジスタＭＴの閾値電圧の高さに応じて設定された複数のステートのそれぞれに割り当てられる。以下に、８つのステートに対するデータの割り付けの一例を羅列する。
“Ｓ０”ステート：“１１１（上位ビット／中位ビット／下位ビット）”データ
“Ｓ１”ステート：“１１０”データ
“Ｓ２”ステート：“１００”データ
“Ｓ３”ステート：“０００”データ
“Ｓ４”ステート：“０１０”データ
“Ｓ５”ステート：“０１１”データ
“Ｓ６”ステート：“００１”データ
“Ｓ７”ステート：“１０１”データ。

隣り合うステートの間のそれぞれには、読み出し電圧及びベリファイ電圧が設定される。具体的には、読み出し電圧Ｒ１は、“Ｓ０”及び“Ｓ１”ステートの間に設定される。読み出し電圧Ｒ２は、“Ｓ１”及び“Ｓ２”ステートの間に設定される。読み出し電圧Ｒ３は、“Ｓ２”及び“Ｓ３”ステートの間に設定される。読み出し電圧Ｒ４は、“Ｓ３”及び“Ｓ４”ステートの間に設定される。読み出し電圧Ｒ５は、“Ｓ４”及び“Ｓ５”ステートの間に設定される。読み出し電圧Ｒ６は、“Ｓ５”及び“Ｓ６”ステートの間に設定される。読み出し電圧Ｒ７は、“Ｓ６”及び“Ｓ７”ステートの間に設定される。ベリファイ電圧Ｖ１～Ｖ７は、ベリファイ動作において、“Ｓ１”～“Ｓ７”ステートのそれぞれのベリファイ読み出しにそれぞれ使用される。ベリファイ電圧Ｖ１～Ｖ７は、それぞれ読み出し電圧Ｒ１～Ｒ７と同じであってもよいし、異なっていてもよい。また、読み出しパス電圧ＶＲＥＡＤが、最も閾値電圧が高いステート“Ｓ７”よりも高い電圧に設定される。読み出しパス電圧ＶＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。

このようなデータの割り当てが適用された場合、下位ビットで構成される１ページデータ（下位ページデータ）は、読み出し電圧Ｒ１及びＲ５を用いた読み出し動作によって確定する。中位ビットで構成される１ページデータ（中位ページデータ）は、読み出し電圧Ｒ２、Ｒ４及びＲ６を用いた読み出し動作によって確定する。上位ビットで構成される１ページデータ（上位ページデータ）は、読み出し電圧Ｒ３及びＲ７を用いた読み出し動作によって確定する。複数の読み出し電圧が使用されるページの読み出し動作では、演算処理がセンスアンプユニットＳＡＵ内で適宜実行される。尚、３ビットデータの記憶方式として、その他のデータの割り当てが使用されてもよい。各メモリセルトランジスタＭＴには、１ビット、２ビット、又は４ビット以上のデータが記憶されてもよい。

［１－２］動作
次に、第１実施形態に係るメモリシステム１の動作について説明する。以下では、選択されたワード線ＷＬのことを“ＷＬｓｅｌ”と呼ぶ。ワード線ＷＬに電圧が印加されることは、ドライバ回路１０６がロウデコーダモジュール１０８を介して当該ワード線ＷＬに電圧を印加することに対応する。メモリデバイスＭＤが受信したアドレス情報ＡＤＤ及びコマンドＣＭＤは、それぞれアドレスレジスタ１０２Ｂ及びコマンドレジスタ１０２Ｃに転送される。メモリデバイスＭＤが受信した書き込みデータは、センスアンプモジュール１０９に含まれた各センスアンプユニットＳＡＵ内のラッチ回路ＸＤＬに転送される。

［１－２－１］書き込み動作の概要
（書き込み動作の流れ）
図１０は、第１実施形態に係るメモリシステム１の書き込み動作の一例を示すフローチャートである。以下に、図１０を参照して、メモリシステム１の書き込み動作の流れについて説明する。

ホスト機器３０がメモリシステム１に書き込みデータを送信すると、メモリコントローラ２０は、図１０の一連の処理を開始する（開始）。

まず、メモリコントローラ２０は、ホスト機器３０から書き込みデータを受信する（ステップＳ１００）。メモリコントローラ２０により受信された書き込みデータは、例えばＲＡＭ２３に格納される。

次に、メモリコントローラ２０は、書き込みデータの書き込み先を決定する（ステップＳ１０１）。書き込み先の決定には、例えばＲＡＭ２３に展開された記憶領域の管理テーブルが参照される。

次に、メモリコントローラ２０は、メモリデバイスＭＤに書き込み動作を実行させる（ステップＳ１０２）。具体的には、メモリコントローラ２０は、書き込み動作を指示するコマンドや書き込みデータをメモリデバイスＭＤに送信し、これらのコマンドや書き込みデータを受信したメモリデバイスＭＤが、書き込み動作を実行する。

メモリデバイスＭＤの書き込み動作が完了すると、メモリコントローラ２０は、メモリデバイスＭＤからステータス情報ＳＴＳを読み出し、書き込み動作のステータスがパスになっているか否かを確認する(ステップＳ１０３)。すなわち、メモリコントローラ２０は、ステータス情報ＳＴＳに基づいて、データの書き込みに成功したか否かを判定する。以下では、メモリコントローラ２０がメモリデバイスＭＤからステータス情報ＳＴＳを読み出す動作のことを、“ステータスリード”とも呼ぶ。

ステップＳ１０３の処理においてステータスパスが確認されなかった場合(ステップＳ１０３，ＮＯ)、すなわちステータスフェイルが確認された場合、メモリコントローラ２０は、データの書き込みに失敗したブロックＢＬＫをバッドブロックに登録する(ステップＳ１０４)。そして、メモリコントローラ２０は、ステップＳ１０１の処理に進む。すなわち、メモリコントローラ２０は、書き込み先を変更して書き込み動作をリトライする。

ステップＳ１０３の処理においてステータスパスが確認された場合(ステップＳ１０３，ＥＳ)、メモリコントローラ２０は、データの書き込みに成功したアドレスに基づいて、ルックアップテーブルＬＵＴを更新する(ステップＳ１０５)。

ステップＳ１０５の処理の後に、メモリコントローラ２０は、ＲＡＭ２３に保持された書き込みデータを破棄して、図１０の一連の処理を終了する（終了）。

（書き込み動作のコマンドシーケンス）
図１１は、第１実施形態に係るメモリシステム１の書き込み動作におけるコマンドシーケンスの一例を示す模式図である。図１１は、メモリコントローラ２０とメモリデバイスＭＤとの間の入出力信号Ｉ／Ｏのやりとりと、レディビジー状態の変化を示している。以下に、図１１を参照して、書き込み動作のコマンドシーケンスについて説明する。

まず、図１１（１）に示すように、メモリコントローラ２０は、書き込み先のセルユニットＣＵに割り当てられた３ページデータのうち１ページ目のデータ（ＴＬＣモードにおける下位ページデータ）を含むコマンドセットを、メモリデバイスＭＤに転送する。具体的には、メモリコントローラ２０が、コマンド“０１ｈ”、コマンド“８０ｈ”、アドレス情報“ＡＤＤ”、下位ページの書き込みデータ“Ｄｉｎ”、コマンド“１Ａｈ”を、この順番に、メモリデバイスＭＤに送信する。コマンド“０１ｈ”は、１ページ目のデータに対応する動作を指示するコマンドである。コマンド“８０ｈ”は、書き込み動作を指示するコマンドである。アドレス情報“ＡＤＤ”は、書き込み先のセルユニットＣＵに割り当てられたアドレスを含んでいる。コマンド“１Ａｈ”は、ラッチ回路ＸＤＬに保持されたデータの、その他のラッチ回路への転送を指示するコマンドである。メモリデバイスＭＤは、コマンド“１Ａｈ”を受信すると、一時的にビジー状態に遷移して、下位ページデータをラッチ回路ＸＤＬから例えばラッチ回路ＡＤＬに転送させる。

次に、図１１（２）に示すように、メモリコントローラ２０は、書き込み先のセルユニットＣＵに割り当てられた３ページデータのうち２ページ目のデータ（ＴＬＣモードにおける中位ページデータ）を含むコマンドセットを、メモリデバイスＭＤに転送する。具体的には、メモリコントローラ２０は、コマンド“０２ｈ”、コマンド“８０ｈ”、アドレス情報“ＡＤＤ”、中位ページの書き込みデータ“Ｄｉｎ”、コマンド“１Ａｈ”を、この順番に、メモリデバイスＭＤに送信する。コマンド“０２ｈ”は、２ページ目のデータに対応する動作を指示するコマンドである。メモリデバイスＭＤは、コマンド“１Ａｈ”を受信すると、一時的にビジー状態に遷移して、中位ページデータをラッチ回路ＸＤＬから例えばラッチ回路ＢＤＬに転送させる。

次に、図１１（３）に示すように、メモリコントローラ２０は、書き込み先のセルユニットＣＵに割り当てられた３ページデータのうち３ページ目のデータ（ＴＬＣモードにおける上位ページデータ）を含むコマンドセットを、メモリデバイスＭＤに転送する。具体的には、メモリコントローラ２０は、コマンド“０３ｈ”、コマンド“８０ｈ”、アドレス情報ＡＤＤ”、上位ページの書き込みデータ“Ｄｉｎ”、コマンド“１０ｈ”を、この順番に、メモリデバイスＭＤに送信する。コマンド“０３ｈ”は、３ページ目のデータに対応する動作を指示するコマンドである。コマンド“１０ｈ”は、例えばラッチ回路ＸＤＬに格納された上位ページデータをラッチ回路ＣＤＬに転送させた後に書き込み動作を開始することを指示するコマンドである。

メモリデバイスＭＤは、コマンド“１０ｈ”を受信すると、図１１（４）に示すように、レディ状態（ＲＢｎ＝“Ｈ”レベル）からビジー状態（ＲＢｎ＝“Ｌ”レベル）に遷移する。すると、メモリデバイスＭＤは、例えばラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬに格納された３ビットデータを用いて、書き込み動作を実行する。書き込み動作が完了すると、メモリデバイスＭＤは、ビジー状態からレディ状態に遷移して、書き込み動作の完了をメモリコントローラ２０に通知する。図示された“ｔＰｒｏｇ”は、メモリデバイスＭＤが書き込み動作を実行している時間に対応する。

書き込み動作が完了して、メモリデバイスＭＤがビジー状態からレディ状態に遷移すると、図１１（５）に示すように、メモリコントローラ２０は、第１ステータスリードを実行する。具体的には、メモリコントローラ２０は、コマンド“７０ｈ”を、メモリデバイスＭＤに送信する。コマンド“７０ｈ”を受信したメモリデバイスＭＤは、ステータスレジスタ１０２Ａに格納されたステータス情報“Ｓｏｕｔ”を、メモリコントローラ２０に送信する。このステータス情報“Ｓｏｕｔ”は、直前に実行された書き込み動作のステータス情報ＳＴＳを含んでいる。そして、メモリコントローラ２０は、ステータス情報“Ｓｏｕｔ”を参照して、書き込み動作のステータスを確認する（図１０のステップＳ１０３）。

図１２は、第１実施形態に係るメモリシステム１の書き込み動作においてメモリデバイスＭＤから出力されるステータス情報ＳＴＳ（Ｓｏｕｔ）の一例を示すテーブルである。図１２に示すように、第１ステータスリードによって出力されるステータス情報ＳＴＳは、書き込み結果を示すデータを含む。書き込み結果を示すデータは、例えばＩ／Ｏ０を介して送信される。例えば、ステータス情報ＳＴＳのＩ／Ｏ０に格納されたデータ“０”は、書き込み動作が正常に完了したことを示す。ステータス情報ＳＴＳのＩ／Ｏ０に格納されたデータ“１”は、書き込み動作が正常に完了しなかったこと、例えば、所定の回数のプログラムループで書き込みが完了しなかったことを示す。尚、ステータス情報に含まれる各データは、“ステータスデータ”と呼ばれてもよい。

ステータス情報ＳＴＳは、例えば、メモリデバイスＭＤが動作を実行中であるか否かを示すデータ（True busyn）と、キャッシュが空いたか否かを示すデータ（Cache busyn）と、ライトプロテクト信号ＷＰｎとを含んでいてもよい。例えば、True busyn、Cache busyn、及びＷＰｎは、それぞれＩ／Ｏ５、Ｉ／Ｏ６及びＩ／Ｏ７を介して送信される。書き込み動作の後に読み出されるステータス情報ＳＴＳは、少なくとも書き込み結果を示すデータを含んでいればよい。尚、第１ステータスリードにおけるステータス情報ＳＴＳの入出力信号Ｉ／Ｏに対する割り当ては、その他の割り当てであってもよい。

［１－２－２］メモリデバイスＭＤの動作
（メモリデバイスＭＤによる書き込み動作の流れ）
図１３は、第１実施形態に係るメモリデバイスＭＤの書き込み動作の一例を示すフローチャートである。以下に、図１３を参照して、メモリデバイスＭＤの書き込み動作の流れについて説明する。

メモリデバイスＭＤがメモリコントローラ２０から書き込み動作を指示するコマンドと書き込みデータと受信すると、メモリデバイスＭＤのシーケンサ１０４は、図１０の一連の処理を開始する（開始）。

まず、シーケンサ１０４は、プログラム動作を実行する（ステップＳ１１０）。プログラム動作は、書き込み対象のメモリセルトランジスタＭＴにプログラム電圧を印加する動作である。プログラム動作では、選択されたセルユニットＣＵ内のメモリセルトランジスタＭＴが、センスアンプユニットＳＡＵ内に保持された書き込みデータに基づいて、プログラム対象又はプログラム禁止に設定される。プログラム対象のメモリセルトランジスタＭＴでは、プログラム動作によって閾値電圧が上昇する。一方で、プログラム禁止のメモリセルトランジスタＭＴでは、プログラム動作による閾値電圧の上昇が抑制される。

次に、シーケンサ１０４は、第１ベリファイ動作を実行する（ステップＳ１１１）。第１ベリファイ動作は、書き込み対象のメモリセルトランジスタＭＴの閾値電圧が所望のステートに達したかどうかを判定する読み出し動作である。書き込み動作では、プログラム動作と第１ベリファイ動作との組が複数回実行される。以下では、１回のプログラム動作と１回の第１ベリファイ動作との組のことを、“プログラムループ”と呼ぶ。第１ベリファイ動作が完了すると、第１ベリファイ動作の結果が、カウンタ１１０に転送される。カウンタ１１０は、例えば、ステート毎に、第１ベリファイ動作にパスしていないメモリセルトランジスタＭＴの数をカウントする。

次に、シーケンサ１０４が、カウンタ１１０のカウント結果に基づいて、ベリファイ対象のステートの書き込みが完了しているか否か、すなわちプログラムパスであるか否かを判定する（ステップＳ１１２）。

ステップＳ１１２の処理において“プログラムパス”が確認されなかった場合（ステップＳ１１２、ＮＯ）、シーケンサ１０４は、“Ｎｌｏｏｐ＞ＮｌｏｏｐＭＡＸ”が満たされているか否かを確認する（ステップＳ１１３）。すなわち、シーケンサ１０４は、現在のプログラムループの回数Ｎｌｏｏｐが、所定のループ数ＮｌｏｏｐＭＡＸを超えているか否かを判定する。

ステップＳ１１３の処理において“Ｎｌｏｏｐ＞ＮｌｏｏｐＭＡＸ”が満たされていない場合（ステップＳ１１３、ＮＯ）、シーケンサ１０４は、プログラム電圧ＶＰＧＭをステップアップさせる（ステップＳ１１４）。詳細は図１４を参照して後述する。その後、シーケンサ１０４は、ステップＳ１１０の処理に進む。すなわち、シーケンサ１０４は、次のプログラムループを実行する。

ステップＳ１１３の処理において“Ｎｌｏｏｐ＞ＮｌｏｏｐＭＡＸ”が満たされている場合（ステップＳ１１３、ＹＥＳ）、シーケンサ１０４は、ステップＳ１１５の処理に進む。また、ステップＳ１１２の処理において“プログラムパス”が確認された場合（ステップＳ１１２、ＹＥＳ）、すなわち全てのステートのプログラムパスが検知された場合に、シーケンサ１０４は、ステップＳ１１５の処理に進む。

ステップＳ１１５の処理において、シーケンサ１０４は、第２ベリファイ動作を実行する（ステップＳ１１５）。第２ベリファイ動作は、複数回のプログラムループの処理（以下、ループ処理と呼ぶ）が完了した後に実行されるベリファイ動作である。第１実施形態の第２ベリファイ動作では、第１ベリファイ動作と同じベリファイ電圧が使用される。

ステップＳ１１５の処理の後に、シーケンサ１０４は、ステータス情報ＳＴＳを更新する（ステップＳ１１６）。ステップＳ１１６の処理において、シーケンサ１０４は、本書き込み動作において、“ステップＳ１１２，ＹＥＳ”の処理が実行された場合にプログラムステータスパスの情報をステータスレジスタ１０２Ａに格納し、“ステップＳ１１３，ＹＥＳ”の処理が実行された場合にプログラムステータスフェイルの情報をステータスレジスタ１０２Ａに格納する。また、シーケンサ１０４は、第２ベリファイ動作の結果を、ステータスレジスタ１０２Ａに格納する。

ステップＳ１１６の処理の後に、シーケンサ１０４は、図１３の一連の処理を終了する（終了）。

（書き込み動作におけるメモリデバイスＭＤの詳細な動作）
図１４は、第１実施形態に係るメモリデバイスＭＤの書き込み動作において選択ワード線ＷＬｓｅｌに印加される電圧の一例を示すタイミングチャートである。図１４は、書き込み動作における、レディビジー信号ＲＢｎと選択ワード線ＷＬｓｅｌに印加される電圧とのそれぞれの状態を示している。尚、書き込み動作を開始する前の選択ワード線ＷＬｓｅｌの電圧は、例えばＶＳＳである。時刻ｔ０は、メモリデバイスＭＤの書き込み動作の開始時刻に対応し、時刻ｔ１は、第２ベリファイ動作の開始時刻に対応し、時刻ｔ２は、メモリデバイスＭＤの書き込み動作の終了時刻に対応する。図１１に示すように、シーケンサ１０４は、書き込み動作が開始すると、メモリデバイスＭＤをレディ状態からビジー状態に遷移させ、ループ処理を実行する。

プログラム動作では、選択されたワード線ＷＬｓｅｌにプログラム電圧ＶＰＧＭが印加される。プログラム電圧ＶＰＧＭは、メモリセルトランジスタＭＴの閾値電圧を上昇させることが可能な高電圧である。選択されたワード線ＷＬｓｅｌにプログラム電圧ＶＰＧＭが印加されると、プログラム対象のメモリセルトランジスタＭＴの閾値電圧が上昇する。プログラム電圧ＶＰＧＭは、プログラムループが繰り返される度にステップアップされ、実行されたプログラムループの回数に応じて高くなる。

第１ベリファイ動作では、ベリファイ電圧を用いた読み出し動作が実行される。つまり、ベリファイ電圧が印加されている間に、制御信号ＳＴＢがアサートされる。各センスアンプユニットＳＡＵは、保持する書き込みデータに応じたベリファイ電圧を超えたか否かを判定する。ベリファイ動作において、選択されたワード線ＷＬｓｅｌに印加されるベリファイ電圧の種類及び数は、プログラムループの進行に応じて適宜変更される。例えば、初回のプログラムループでは、ベリファイ電圧Ｖ１を用いた読み出し動作が実行される。

シーケンサ１０４は、全てのステートのプログラムパスを検知する（Ｓ１１２，ＹＥＳ）、又はプログラムループの回数が所定の回数を超えたこと（Ｓ１１３，ＹＥＳ）を検知すると、第２ベリファイ動作を開始する。第２ベリファイ動作の開始時に、各センスアンプユニットＳＡＵは、プログラムループで参照した書き込みデータをそのまま保持している。第２ベリファイ動作では、選択されたワード線ＷＬｓｅｌに、例えばベリファイ電圧Ｖ１～Ｖ７が順に印加される。そして、ベリファイ電圧Ｖ１～Ｖ７のそれぞれが印加されている間のそれぞれで制御信号ＳＴＢがアサートされ、各センスアンプユニットＳＡＵは、保持する書き込みデータに応じたベリファイ電圧が印加されている際の読み出し結果を、内部のいずれかのラッチ回路に格納する。

それから、シーケンサ１０４は、ステップＳ１１６の処理を実行する。その後に、シーケンサ１０４は、メモリデバイスＭＤをビジー状態からレディ状態に遷移させる。すなわち、シーケンサ１０４は、ループ処理の結果と第２ベリファイ動作の結果とに基づいてステータス情報ＳＴＳを更新すると、メモリデバイスＭＤをレディ状態に遷移させる。

（メモリデバイスＭＤが出力するステータスリード結果）
図１５は、第１実施形態に係るメモリデバイスＭＤにおける書き込み動作の結果に対応するステータスの組み合わせの一例を示すテーブルである。以下に、図１５を参照して、メモリデバイスＭＤが出力するステータスリード結果について説明する。

本テーブルにおける“パラメータ”は、“プログラムステータス”と、“第２ベリファイステータス”と、“出力情報（書き込み結果）”とを含む。“プログラムステータス”は、書き込み動作において、図１３の“ステップＳ１１２，ＹＥＳ”の処理が実行された場合に“パス（例えば“０”データ）”に設定され、図１３の“ステップＳ１１３，ＹＥＳ”の処理が実行された場合に“フェイル（例えば“１”データ）”に設定される。“第２ベリファイステータス”は、第２ベリファイ動作において、ベリファイ読み出しが実行されたステートのベリファイに全てパスしていた場合に“パス”に設定され、ベリファイ読み出しが実行されたステートのベリファイの少なくとも１つがフェイルしていた場合に“フェイル”に設定される。本例において、“出力情報”は、“プログラムステータス”と“第２ベリファイステータス”の論理和演算の結果に対応する。

本テーブルにおける“ステータス”は、“パラメータ”の組み合わせに対応し、本例では（１）～（４）の４種類の組み合わせを有する。図１５の（１）は、“プログラムステータス”と、“第２ベリファイステータス”とのそれぞれが、“パス”である組み合わせである。図１５の（２）は、“プログラムステータス”が“パス”、“第２ベリファイステータス”が“フェイル”である組み合わせである。図１５の（３）は、“プログラムステータス”と、“第２ベリファイステータス”とのそれぞれが、“フェイル”である組み合わせである。図１５の（４）は、“プログラムステータス”が“フェイル”、“第２ベリファイステータス”が“パス”である組み合わせである。このため、“プログラムステータス”と“第２ベリファイステータス”との論理和演算が実行された場合における（１）、（２）、（３）、及び（４）のそれぞれの出力情報は、それぞれ“パス”、“フェイル”、“フェイル”、及び“フェイル”となる。

メモリコントローラ２０は、第１ステータスリードにより、出力情報（書き込み結果）に対応するステータスデータがステータスフェイルの情報を格納していることを検知すると、直前に書き込み動作を実行したブロックＢＬＫをバッドブロックとして、例えばＲＡＭ２３に記憶された管理テーブル登録する。そして、メモリコントローラ２０は、バッドブロックとして登録されたブロックＢＬＫを、以後の動作で使用しない。

［１－３］第１実施形態の効果
以上で説明された第１実施形態に係るメモリデバイスＭＤに依れば、データの信頼性を向上させることが出来る。以下に、第１実施形態に係るメモリデバイスＭＤの効果の詳細について説明する。

メモリデバイスは、例えば書き込み動作時に、プログラム動作及びベリファイ動作を含むプログラムループを実行することによって、メモリセルの閾値電圧を書き込みデータに応じた高さまで上昇させる。しかしながら、稀に、書き込み動作のベリファイ動作をパスしたにも関わらず、その後の読み出し動作において読み出し不良が発生する場合がある。この要因としては、ベリファイ読み出し動作時の誤判定や、過書き込みや、読み出し動作時にオンオフが不安定なビットが存在すること等が挙げられる。

読み出し不良が発生した場合に、データの損失を防ぐ方法としては、ＲＡＩＤ（Redundant Arrays of Inexpensive Disks）による救済を利用することが考えられる。ＲＡＩＤによるデータの救済能力は、メモリコントローラの性能に依存する。そして、ＲＡＩＤによりデータが救済できない場合に、データの損失が発生し、当該ブロックがバッドブロックとして登録される。一方で、ＲＡＩＤの救済モードが使用されるとレイテンシが低下するため、可能な限りＲＡＩＤの救済モードは使用されないことが好ましい。

読み出し不良の発生自体を抑制するためには、メモリコントローラが、読み出し不良が発生する前、つまりは書き込み動作中に、読み出し不良になり得るビットを予め検知し、不良になり得るブロックをバッドブロックとして登録し、使用しないことが好ましい。書き込み動作中に不良になり得るビットが検知された場合には、書き込みデータがメモリコントローラのＲＡＭに保持されている、若しくはメモリデバイス自体がパリティビットを保持しているため、メモリコントローラは、他のブロックを対象として書き込み動作をリトライすることが出来、直近の読み出し不良の発生を回避することが出来る。

そこで、第１実施形態に係るメモリデバイスＭＤは、書き込み動作中に読み出し不良になり得るビットを予め検知する機能を備えている。簡潔に述べると、第１実施形態に係るメモリデバイスＭＤは、メモリコントローラ２０からの指示に基づいて書き込み動作を開始すると、複数回のプログラムループの処理と、読み出し不良の検知に対応する第２ベリファイ動作とを実行する。言い換えると、第１実施形態に係るメモリデバイスＭＤは、書き込み動作の一貫として、ループ処理の後に読み出し動作（第２ベリファイ動作）を実行し、読み出し不良が発生するか否かを確認する。そして、メモリデバイスＭＤは、ループ処理の結果と第２ベリファイ動作の結果との論理和演算結果に基づいてステータス情報ＳＴＳを更新する。その後、メモリコントローラ２０は、第１ステータスリードの結果に基づいて、データの書き込みに成功したか否かを判定する。この場合、メモリコントローラ２０が確認する第１ステータスリードの結果には、第２ベリファイ動作によって、書き込み動作直後の読み出し不良が発生し得るかどうかの情報が反映される。

その結果、第１実施形態に係るメモリデバイスＭＤは、記憶するデータの信頼性を向上させることが出来、読み出し不良の発生を抑制することが出来る。つまり、第１実施形態に係るメモリシステム１は、ＲＡＩＤの救済モードの使用頻度を下げることが出来、メモリシステム１のレイテンシの低下を抑制することが出来る。また、第１実施形態に係るメモリシステム１は、読み出し不良の検知が、メモリデバイスＭＤによって実行される。つまり、第１実施形態に係るメモリシステム１は、メモリコントローラ２０の負荷を上げることなく書き込み動作中における読み出し不良を検知することが出来るため、メモリコントローラ２０のコストを抑制することが出来る。

［１－４］第１実施形態の変形例
第１実施形態に係るメモリシステム１は、種々の変形が可能である。以下に、第１実施形態の第１変形例、第２変形例、及び第３変形例について順に説明する。

（第１実施形態の第１変形例）
第１実施形態の第１変形例は、第２ベリファイ動作においてベリファイ読み出しを実行する対象のステートを一部のステートに限定する。例えば、第１実施形態の第１変形例に係るメモリデバイスＭＤは、図９に示されたデータの割り当てが利用された場合に、第２ベリファイ動作の対象ステートを、ページ毎に選択可能に構成される。

図１６は、第１実施形態の第１変形例の書き込み動作における第２ベリファイ動作の対象ページと第２ベリファイ動作の対象ステートとの組み合わせの一例を示すテーブルである。図１６に示すように、第１実施形態の第１変形例では、例えば、第２ベリファイ動作の対象ページとして、“上位ページ”、“中位ページ”、及び“下位ページ”が選択され得る。この場合、第２ベリファイ動作の対象ステートとしては、上位ページが選択された場合に“Ｓ３”及び“Ｓ７”ステートが選択され、中位ページが選択された場合に“Ｓ２”、“Ｓ４”及び“Ｓ６”ステートが選択され、下位ページが選択された場合に“Ｓ１”及び“Ｓ５”ステートが選択される。

第１実施形態の第１変形例における“第２ベリファイステータス”は、第２ベリファイ動作において、ベリファイ読み出しが実行されたステートのベリファイに全てパスしていた場合に“パス”に設定され、ベリファイ読み出しが実行されたステートのベリファイの少なくとも１つがフェイルしていた場合に“フェイル”に設定される。第２ベリファイ動作の対象ページの設定は、メモリコントローラ２０の指示に基づいて変更されてもよいし、プリセットされてもよい。これにより、第１実施形態の第１変形例に係るメモリデバイスＭＤは、不良が発生しやすいページを対象として選択的に第２ベリファイ動作を実行し、不良の発生率が低いページを対象とした第２ベリファイ動作を省略することが出来る。その結果、第１実施形態の第１変形例に係るメモリデバイスＭＤは、第２ベリファイ動作による不良検知精度の低下を抑制しつつ、書き込み動作の時間を短縮することが出来る。

尚、以上の説明では、第２ベリファイ動作の対象ステートが、ページを基準として設定された場合について例示されているが、これに限定されない。メモリデバイスＭＤは、ページに依らずに、特定のステートを対象として第２ベリファイ動作を実行してもよい。この場合、第２ベリファイ動作の対象ステートとしては、例えば、不良の発生しやすい最も低いステート（例えば“Ｓ０”ステート）や最も高いステート（例えば“Ｓ７”ステート）を選択することが考えられる。これにより、メモリデバイスＭＤは、最低限のベリファイ読み出しの回数で、複数ページに亘って不良を検知することが出来る。

（第１実施形態の第２変形例）
第１実施形態の第２変形例は、第１ベリファイ動作のベリファイ電圧と、第２ベリファイ動作のベリファイ電圧とを異なる電圧に設定する。以下では、第１ベリファイ動作において“Ｓ（ｘ）（“ｘ”は１以上の整数）”ステートのベリファイ読み出しで使用されるベリファイ電圧のことを“Ｖ（ｘ）ａ”と呼び、第２ベリファイ動作において“Ｓ（ｘ）”ステートのベリファイ読み出しで使用されるベリファイ電圧のことを“Ｖ（ｘ）ｂ”と呼ぶ。

図１７は、第１実施形態の第２変形例の書き込み動作において第１ベリファイ動作及び第２ベリファイ動作で使用されるベリファイ電圧の設定の一例を示す閾値電圧分布図である。縦軸及び横軸は、それぞれ“ＮＭＴｓ”及び“Ｖｔｈ”に対応する。図１７は、“Ｓ（ｘ－１）”及び“Ｓ（ｘ）”ステートを抽出して示している。図１７に示すように、“Ｓ（ｘ）”ステートのベリファイ電圧Ｖ（ｘ）ａは、“Ｓ（ｘ－１）”ステートと“Ｓ（ｘ）”ステートとの間に設定される。そして、第１実施形態の第２変形例では、“Ｓ（ｘ）”ステートのベリファイ電圧Ｖ（ｘ）ｂが、“Ｓ（ｘ－１）”ステートと“Ｓ（ｘ）”ステートとの間、且つベリファイ電圧Ｖ（ｘ）ａ以上の電圧に設定される。

ベリファイ電圧Ｖ（ｘ）ｂの設定は、例えば、ベリファイ電圧Ｖ（ｘ）ａに対する変化量を示すパラメータで与えられる。ベリファイ電圧Ｖ（ｘ）ｂのベリファイ電圧Ｖ（ｘ）ａに対する変化量は、ステート毎に同じであってもよいし、異なっていてもよい。メモリコントローラ２０は、後述される設定変更コマンドによって、ベリファイ電圧Ｖ（ｘ）ｂの設定を変更することが出来る。尚、ベリファイ電圧Ｖ（ｘ）ｂの設定は、メモリデバイスＭＤにプリセットされてもよい。

ベリファイ電圧Ｖ（ｘ）ｂが高く設定されると、第２ベリファイ動作をパスするための条件が厳しくなり、セルユニットＣＵに書き込まれたデータの信頼性が向上する。一方で、メモリデバイスＭＤの劣化に伴う第２ベリファイ動作のフェイル数が増加し、バッドブロックに登録されるブロックＢＬＫが増加し易くなる。つまり、ベリファイ電圧Ｖ（ｘ）ｂが高く設定されると、データの信頼性が向上し、メモリデバイスＭＤの劣化に伴う記憶容量の低下ペースが速くなる。

ベリファイ電圧Ｖ（ｘ）ｂが低く設定されると、第２ベリファイ動作をパスするための条件が緩くなり、セルユニットＣＵに書き込まれたデータの信頼性が、ベリファイ電圧Ｖ（ｘ）ｂが高く設定された場合よりも低下する。一方で、メモリデバイスＭＤの劣化に伴う第２ベリファイ動作のフェイル数が減少し、バッドブロックに登録されるブロックＢＬＫ数の増加がベリファイ電圧Ｖ（ｘ）ｂが高く設定された場合よりも緩やかになる。つまり、ベリファイ電圧Ｖ（ｘ）ｂが低く設定されると、データの信頼性が若干低下し、メモリデバイスＭＤの劣化に伴う記憶容量の低下ペースが遅くなる。

以上のことを踏まえて、ユーザは、ベリファイ電圧Ｖ（ｘ）ｂを、メモリシステム１に望むスペックに応じて変更することが考えられる。つまり、第１実施形態の第２変形例では、ユーザがベリファイ電圧Ｖ（ｘ）ｂを適宜変更することが出来、ユーザの希望に沿った性能のメモリシステム１を実現することが出来る。

（第１実施形態の第３変形例）
第１実施形態の第３変形例は、第１ベリファイ動作におけるビット無視数と、第２ベリファイ動作におけるビット無視数とを異なる数値に設定する。“ビット無視数”は、ステート毎のベリファイパスの判定において、ベリファイパスしていないメモリセルトランジスタＭＴを許容する数に対応する。以下では、第１ベリファイ動作のビット無視数を“Ｎｂｄ１”と呼び、第２ベリファイ動作のビット無視数を“Ｎｂｄ２”と呼ぶ。

図１８は、第１実施形態の第３変形例の書き込み動作におけるビット無視数の設定の一例を示す閾値電圧分布図である。縦軸及び横軸は、それぞれ“ＮＭＴｓ”及び“Ｖｔｈ”に対応する。図１８は、“Ｓ（ｘ－１）”及び“Ｓ（ｘ）”ステートを抽出して示している。図１８に示すように、ベリファイ電圧Ｖ（ｘ）が“Ｓ（ｘ）”ステートと重なっている場合、“Ｓ（ｘ）”ステートでベリファイ電圧Ｖ（ｘ）以下の閾値電圧を有するメモリセルトランジスタＭＴが、フェイルビットＦＢとして検出される。フェイルビットＦＢは、ベリファイフェイルのメモリセルトランジスタＭＴに対応する。そして、第１実施形態の第３変形例では、第２ベリファイ動作のビット無視数Ｎｂｄ２が、第１ベリファイ動作のビット無視数Ｎｂｄ１以下の値に設定される。

ビット無視数Ｎｂｄ２の設定は、例えば、ビット無視数Ｎｂｄ１に対する変化量を示すパラメータで与えられる。ビット無視数Ｎｂｄ２のビット無視数Ｎｂｄ１に対する変化量は、ステート毎に同じであってもよいし、異なっていてもよい。メモリコントローラ２０は、設定変更コマンドによって、ビット無視数Ｎｂｄ２の設定を変更することが出来る。尚、ビット無視数Ｎｂｄ２の設定は、メモリデバイスＭＤにプリセットされてもよい。

ビット無視数Ｎｂｄ２が小さく設定されると、第２ベリファイ動作をパスするための条件が厳しくなり、セルユニットＣＵに書き込まれたデータの信頼性が向上する。一方で、メモリデバイスＭＤの劣化に伴う第２ベリファイ動作のフェイル数が増加し、バッドブロックに登録されるブロックＢＬＫが増加し易くなる。つまり、ビット無視数Ｎｂｄ２が小さく設定されると、データの信頼性が向上し、メモリデバイスＭＤの劣化に伴う記憶容量の低下ペースが速くなる。

ビット無視数Ｎｂｄ２が大きく設定されると、第２ベリファイ動作をパスするための条件が緩くなり、セルユニットＣＵに書き込まれたデータの信頼性が、ビット無視数Ｎｂｄ２が小さく高く設定された場合よりも低下する。一方で、メモリデバイスＭＤの劣化に伴う第２ベリファイ動作のフェイル数が減少し、バッドブロックに登録されるブロックＢＬＫ数の増加がビット無視数Ｎｂｄ２が小さく設定された場合よりも緩やかになる。つまり、ビット無視数Ｎｂｄ２が大きく低く設定されると、データの信頼性が若干低下し、メモリデバイスＭＤの劣化に伴う記憶容量の低下ペースが遅くなる。

以上のことを踏まえて、ユーザは、ビット無視数Ｎｂｄ２を、メモリシステム１に望むスペックに応じて変更することが考えられる。つまり、第１実施形態の第３変形例では、ユーザがビット無視数Ｎｂｄ２を適宜変更することが出来、ユーザの希望に沿った性能のメモリシステム１を実現することが出来る。

［２］第２実施形態
第２実施形態に係るメモリシステム１は、第１実施形態と同様の構成を有する。そして、第２実施形態に係るメモリシステム１は、書き込み対象のストリングユニットＳＵのアドレスに応じて、第２ベリファイ動作を実行するか否かを決定する。以下に、第２実施形態に係るメモリシステム１について、第１実施形態と異なる点を説明する。

［２－１］書き込み動作の流れ
図１９は、第２実施形態に係るメモリシステム１の書き込み動作の一例を示すフローチャートである。図１９に示すように、第２実施形態の書き込み動作は、第１実施形態で図１０を参照して説明された書き込み動作において、ステップＳ１０２の処理がステップＳ２００～Ｓ２０２の処理に置き換えられた構成を有する。

具体的には、メモリコントローラ２０は、第１実施形態と同様に、ホスト機器３０から書き込みデータを受信し（ステップＳ１００）、書き込み先を決定する（ステップＳ１０１）。そして、メモリコントローラ２０は、書き込み先が第２ベリファイ動作対象のストリングユニットＳＵであるか否かを確認する（ステップＳ２００）。第２ベリファイ動作対象のストリングユニットＳＵは、ユーザにより事前に設定される。第２ベリファイ動作対象のストリングユニットＳＵとしては、メモリデバイスＭＤの製造プロセスにおいて、不良が発生しやすいストリングユニットＳＵが選択される。不良が発生しやすいストリングユニットＳＵとしては、スリットＳＬＴと隣り合うストリングユニットＳＵ等が挙げられる。

書き込み先が第２ベリファイ動作対象である場合（ステップＳ２００，ＹＥＳ）、メモリコントローラ２０は、第２ベリファイ動作を含む書き込み動作を実行する（ステップＳ２０１）。ステップＳ２０１の処理を実行した後に、メモリコントローラ２０は、ステップＳ１０３の処理に進む。

書き込み先が第２ベリファイ動作対象でない場合（ステップＳ２００，ＮＯ）、メモリコントローラ２０は、第２ベリファイ動作を含まない書き込み動作を実行する（ステップＳ２０２）。ステップＳ２０２の処理を実行した後に、メモリコントローラ２０は、ステップＳ１０３の処理に進む。

メモリデバイスＭＤは、例えば、メモリデバイスＭＤに対する第２ベリファイ動作を含む書き込み動作の命令と、メモリデバイスＭＤに対する第２ベリファイ動作を含まない書き込み動作の命令とを、プリフィックスコマンドによって区別する。例えば、メモリコントローラ２０は、第２ベリファイ動作を含む書き込み動作をメモリデバイスＭＤに命令する場合に、まずプリフィックスコマンドをメモリデバイスＭＤに送信し、その後に図１１の（１）～（３）のような書き込み動作のコマンドセットをメモリデバイスＭＤに送信する。尚、メモリデバイスＭＤが第２ベリファイ動作を実行するか否かを区別する方法は、その他の方法であってもよい。メモリデバイスＭＤは、第２ベリファイ動作を実行するか否かを、アドレス情報ＡＤＤを参照することによって決定してもよい。

ステップＳ１０３の処理において、メモリコントローラ２０は、第１実施形態と同様に、書き込み動作のステータスがパスになっているか否かを確認する(ステップＳ１０３)。第２実施形態の書き込み動作のその他の動作は、第１実施形態と同様である。

［２－２］第２実施形態の効果
以上で説明されたように、第２実施形態に係るメモリデバイスＭＤは、書き込み動作において、読み出し不良が発生しにくいと推測されるストリングユニットＳＵを対象とした第２ベリファイ動作を省略し、読み出し不良が発生しやすいと推測されるストリングユニットＳＵを対象とした第２ベリファイ動作を実行する。その結果、第２実施形態に係るメモリデバイスＭＤは、データの信頼性の低下を抑制しつつ、第２ベリファイ動作の時間を短縮することが出来る。

［２－３］第２実施形態の変形例
図２０は、第２実施形態の変形例における書き込み動作の一例を示すフローチャートである。図２０に示すように、第２実施形態の変形例における書き込み動作は、第２実施形態で図１９を参照して説明された書き込み動作において、ステップＳ２００の処理がステップＳ２１０の処理に置き換えられた構成を有する。

具体的には、メモリコントローラ２０は、第１実施形態と同様に、ホスト機器３０から書き込みデータを受信し（ステップＳ１００）、書き込み先を決定する（ステップＳ１０１）。そして、メモリコントローラ２０は、書き込み先が第２ベリファイ動作対象のレイヤ（ワード線ＷＬ）であるか否かを確認する（ステップＳ２１０）。第２ベリファイ動作対象のワード線ＷＬは、ユーザにより事前に設定される。第２ベリファイ動作対象のワード線ＷＬとしては、メモリデバイスＭＤの製造プロセスにおいて、不良の発生しやすいワード線ＷＬが選択される。不良が発生しやすいワード線ＷＬとしては、メモリピラーＭＰの底部に近いワード線ＷＬ（例えばワード線ＷＬ０）や、メモリピラーＭＰの接合層ＪＴに近いワード線ＷＬ（例えばワード線ＷＬ６及びＷＬ７）等が挙げられる。

書き込み先が第２ベリファイ動作対象である場合（ステップＳ２１０，ＹＥＳ）、メモリコントローラ２０は、第２実施形態と同様に、第２ベリファイ動作を含む書き込み動作を実行する（ステップＳ２０１）。書き込み先が第２ベリファイ動作対象でない場合（ステップＳ２１０，ＮＯ）、メモリコントローラ２０は、第２実施形態と同様に、第２ベリファイ動作を含まない書き込み動作を実行する（ステップＳ２０２）。第２実施形態の変形例の書き込み動作のその他の動作は、第２実施形態と同様である。

以上で説明されたように、第２実施形態で説明されたステップＳ２００の処理における、書き込み動作において第２ベリファイ動作を実行するか否かを決定するための条件は、その他の条件であってもよい。このような場合においても、第２実施形態の変形例に係るメモリシステム１は、第２実施形態と同様の効果を得ることが出来る。

［３］第３実施形態
第３実施形態に係るメモリシステム１は、第１実施形態と同様の構成を有する。そして、第３実施形態に係るメモリシステム１は、書き込み動作において、第２ベリファイ動作を複数回実行する。以下に、第３実施形態に係るメモリシステム１について、第１実施形態と異なる点を説明する。

［３－１］書き込み動作の流れ
図２１は、第３実施形態に係るメモリデバイスＭＤの書き込み動作の一例を示すフローチャートである。図２１に示すように、第３実施形態の書き込み動作は、第１実施形態で図１３を参照して説明された書き込み動作において、ステップＳ１１５から先の処理がステップＳ３００～Ｓ３０２の処理に置き換えられた構成を有する。

具体的には、シーケンサ１０４は、第１実施形態と同様にループ処理を実行する（ステップＳ１１０～Ｓ１１４）。そして、シーケンサ１０４は、ステップＳ１１２の処理において“プログラムパス”が確認された場合（ステップＳ１１２、ＹＥＳ）、若しくはステップＳ１１３の処理において“Ｎｌｏｏｐ＞ＮｌｏｏｐＭＡＸ”が満たされた場合に（ステップＳ１１２、ＹＥＳ）、ステップＳ３００の処理に進む。

ステップＳ３００の処理において、シーケンサ１０４は、１回目の第２ベリファイ動作を実行する。１回目の第２ベリファイ動作は、第１実施形態で説明された第２ベリファイ動作と同様である。ステップＳ３００の処理が完了すると、シーケンサ１０４は、ステップＳ３０１の処理に進む。

ステップＳ３０１の処理において、シーケンサ１０４は、２回目の第２ベリファイ動作を実行する。２回目の第２ベリファイ動作は、１回目の第２ベリファイ動作と同じベリファイ電圧を使用する。ステップＳ３０１の処理が完了すると、シーケンサ１０４は、ステップＳ３０２の処理に進む。

ステップＳ３０２の処理において、シーケンサ１０４は、ステータス情報ＳＴＳを更新する。ステップＳ３０２の処理において、シーケンサ１０４は、１回目の第２ベリファイ動作の結果と、２回目の第２ベリファイ動作の結果とのそれぞれを、ステータスレジスタ１０２Ａに格納する。ステップＳ３０２の処理においてステータスレジスタ１０２Ａに格納されるその他の情報は、第１実施形態で説明されたステップＳ１１６と同様である。

第３実施形態では、書き込み結果の演算に使用される“第２ベリファイステータス”として、１回目の第２ベリファイ動作の結果と、２回目の第２ベリファイ動作の結果との論理和演算の結果が利用される。すなわち、シーケンサ１０４は、複数回実行された第２ベリファイ動作により、ベリファイパスの結果が少なくとも一回得られた場合に、第２ベリファイステータスを“パス”とする。

ステップＳ３０２の処理の後に、シーケンサ１０４は、図２１の一連の処理を終了する（終了）。第３実施形態の書き込み動作のその他の動作は、第１実施形態と同様である。尚、第３実施形態に係るメモリデバイスＭＤが書き込み動作において第２ベリファイを実行する回数は、２回に限定されず、少なくとも複数回であればよい。第３実施形態において、シーケンサ１０４は、複数回の第２ベリファイ動作の結果に基づいて、第２ベリファイステータスを判定していればよい。

［３－２］第３実施形態の効果
以上で説明されたように、第３実施形態に係るメモリデバイスＭＤは、書き込み動作において、複数回の第２ベリファイ動作を実行し、複数回の第２ベリファイ動作の結果に基づいたステータス情報ＳＴＳをメモリコントローラ２０に通知する。これにより、第３実施形態に係るメモリデバイスＭＤは、ベリファイ対象が不安定なビットである場合に、当該ビットに対応するメモリセルトランジスタＭＴの閾値電圧が所望の閾値電圧を超えていることを検知する可能性を高くすることが出来る。その結果、第３実施形態に係るメモリデバイスＭＤは、過剰にバッドブロックを登録することを抑制することが出来、メモリデバイスＭＤの記憶容量の低下ペースを抑制することが出来る。

［４］第４実施形態
第４実施形態に係るメモリシステム１は、第１実施形態と同様の構成を有する。そして、第４実施形態に係るメモリシステム１は、書き込み動作において、第２ステータスリードの結果に応じて、第２ベリファイ動作をリトライする。以下に、第４実施形態に係るメモリシステム１について、第１実施形態と異なる点を説明する。

［４－１］動作
（書き込み動作の流れ）
図２２は、第４実施形態に係るメモリシステム１の書き込み動作の一例を示すフローチャートである。図２２に示すように、第４実施形態の書き込み動作は、第１実施形態で図１０を参照して説明された書き込み動作に対して、ステップＳ１０３の処理が除外され、ステップＳ４００～Ｓ４０３の処理が追加された構成を有する。

具体的には、メモリコントローラ２０は、第１実施形態と同様に、ホスト機器３０から書き込みデータを受信し（ステップＳ１００）、書き込み先を決定し（ステップＳ１０１）、書き込み動作を実行する（ステップＳ１０２）。そして、メモリコントローラ２０は、第２ステータスリードを実行し、ステータス情報ＳＴＳを確認する（ステップＳ４００）。ステップＳ４００の処理においてメモリコントローラ２０は、第２ステータスリードにより得られたステータス情報ＳＴＳが、第１実施形態で図１５を用いて説明されたステータスの複数の組み合わせのうちどの組み合わせであるのかを確認する。

図１５の（１）のように“プログラムステータス”と“第２ベリファイステータス”とのそれぞれが“パス”である場合に（ステップＳ４００，（１））、メモリコントローラ２０は、ステップＳ１０５の処理に進む。

図１５の（３）のように“プログラムステータス”と“第２ベリファイステータス”とのそれぞれが“フェイル”である場合（ステップＳ４００，（３））、若しくは、図１５の（４）のように“プログラムステータス”と“第２ベリファイステータス”とがそれぞれ“フェイル”及び“パス”である場合に（ステップＳ４００，（４））、メモリコントローラ２０は、ステップＳ１０４の処理に進む。

図１５の（２）のように“プログラムステータス”と“第２ベリファイステータス”とがそれぞれ“パス”及び“フェイル”である場合に（ステップＳ４００，（２））、メモリコントローラ２０は、ステップＳ４０１の処理に進む。

ステップＳ４０１の処理において、メモリコントローラ２０は、ベリファイ電圧を変更して第２ベリファイ動作を実行する。第２ベリファイ動作で使用されるベリファイ電圧の変更には、例えば、後述される設定変更コマンドが使用される。尚、第４実施形態では、ステップＳ４０１においてメモリコントローラ２０がメモリデバイスＭＤに第２ベリファイ動作の実行を命令する際に、メモリデバイスＭＤは、ステップＳ１０２において受信した書き込みデータをそのまま保持している。メモリデバイスＭＤは、各センスアンプユニットＳＡＵが保持した書き込みデータと、メモリコントローラ２０の指示に基づいて実行した第２ベリファイ動作の読み出し結果とに基づいて、第１実施形態と同様に、第２ベリファイステータスを生成する。

ステップＳ４０１の処理が完了すると、メモリコントローラ２０は、メモリデバイスＭＤから第２ステータスリードによりステータス情報ＳＴＳを読み出し、第２ベリファイステータスが“パス”であるか、すなわちステータスパスであるか否かを確認する(ステップＳ４０２)。

ステップＳ４０２の処理においてステータスパスが確認されなかった場合(ステップＳ４０２，ＮＯ)、すなわちステータスフェイルが確認された場合、メモリコントローラ２０は、データの書き込みに失敗したブロックＢＬＫをバッドブロックに登録し(ステップＳ１０４)、ステップＳ１０１の処理に進む。

ステップＳ４０２の処理においてステータスパスが確認された場合(ステップＳ４０２，ＹＥＳ)、メモリコントローラ２０は、変更された第２ベリファイ動作のベリファイ電圧に基づいて、書き込み動作が実行されたワード線ＷＬに対する読み出し電圧の補正値を設定する (ステップＳ４０３)。第４実施形態において、第２ベリファイ動作のベリファイ電圧Ｖ（ｘ）ｂは、“Ｓ（ｘ）”ステートの読み出し電圧に対応する。このため、メモリコントローラ２０は、“Ｓ（ｘ）”ステートの読み出し電圧を、ベリファイ読み出しにパスしたベリファイ電圧Ｖ（ｘ）ｂの電圧値に応じて変更することが出来る。

ステップＳ４０３の処理が完了すると、メモリコントローラ２０は、ステップＳ１０５の処理に進む。第４実施形態の書き込み動作のその他の動作は、第１実施形態と同様である。以上の説明ではステップＳ４０１の処理が１回実行される場合について例示したが、メモリコントローラ２０は、ステップＳ４０２の処理においてステータスフェイルであった場合に、ステップＳ４０１の処理をリトライしてもよい。ステップＳ４０１の処理のリトライ回数は、自由に決定され得る。メモリデバイスＭＤは、ステップＳ４０１の処理がリトライされる度に、異なるベリファイ電圧を用いた第２ベリファイ動作を実行する。

（書き込み動作のコマンドシーケンス）
図２３は、第４実施形態に係るメモリシステム１の書き込み動作におけるコマンドシーケンスの一例を示す模式図である。以下に、図２３を参照して、第４実施形態に係る無線信号処理部１の書き込み動作におけるコマンドシーケンスの一例について説明する。

図２３の（１）～（４）に示されたシーケンスは、図１１の（１）～（４）のシーケンスと同様である。簡潔に述べると、メモリコントローラ２０は、メモリデバイスＭＤに、下位ページデータを転送し(図２３の（１）)、中位ページデータを転送し(図２３の（２）)、上位ページデータを転送し(図２３の（３）)、書き込み動作を実行させる(図２３の（４）)。

そして、メモリコントローラ２０は、図２３の（５）に示すように、第２ステータスリードを実行する。具体的には、メモリコントローラ２０は、コマンド“ｘｘｈ”を、メモリデバイスＭＤに送信する。コマンド“ｘｘｈ”は、第２ステータスリードに関連付けられたコマンドである。コマンド“ｘｘｈ”を受信したメモリデバイスＭＤは、ステータスレジスタ１０２Ａに格納されたステータス情報“Ｓｏｕｔ”を、メモリコントローラ２０に送信する。そして、メモリコントローラ２０は、ステータス情報“Ｓｏｕｔ”を参照して、書き込み動作のステータスを確認する（図２２のステップＳ４００）。

本例では、ステップＳ４００において“プログラムステータス”と“第２ベリファイステータス”とがそれぞれ“パス”及び“フェイル”であることが確認される。この場合、メモリコントローラ２０は、図２３の（６）に示すように、設定変更動作を実行する。具体的には、メモリコントローラ２０は、コマンド“ＥＦｈ”、アドレス情報“ＡＤＤ２”、設定データ“Ｄ０ｈ”、“Ｄ１ｈ”、“Ｄ２ｈ”及び“Ｄ３ｈ”を、この順番に、メモリデバイスＭＤに送信する。コマンド“ＥＦｈ”は、第１ステータスリードに関連付けられたコマンドである。アドレス情報“ＡＤＤ２”は、例えば第２ベリファイ動作で使用されるベリファイ電圧に対応するパラメータが格納されているアドレスを示している。第４実施形態における設定データ“Ｄ０ｈ”～“Ｄ３ｈ”は、第２ベリファイ動作で使用されるベリファイ電圧に適用するパラメータを含んでいる。

メモリデバイスＭＤは、コマンド“ＥＦｈ”を受信した後にアドレス情報“ＡＤＤ２”及び設定データ“Ｄ０ｈ”～“Ｄ３ｈ”を受信すると、レディ状態からビジー状態に遷移する。そして、メモリデバイスＭＤは、第２ベリファイ動作で使用されるベリファイ電圧に対応するパラメータを、設定データ“Ｄ０ｈ”～“Ｄ３ｈ”に含まれたパラメータに変更する。設定変更が完了すると、メモリデバイスＭＤは、ビジー状態からレディ状態に遷移して、設定変更動作を終了する。尚、設定データは、少なくとも１サイクル以上で送信されていればよく、コマンド“ＥＦｈ”に関連付けられたサイクル数と同じであればよい。設定変更動作は、アドレスと設定データとが変更されることによって、他のパラメータを変更することも出来る。

次に、メモリコントローラ２０は、図２３の（７）に示すように、第２ベリファイ動作を実行する。具体的には、メモリコントローラ２０は、コマンド“ｙｙｈ”、コマンド“００ｈ”、アドレス情報“ＡＤＤ”、コマンド“３０ｈ”を、この順番に、メモリデバイスＭＤに送信する。コマンド“ｙｙｈ”は、第２ベリファイ動作の実行を指示するコマンドである。コマンド“００ｈ”は、読み出し動作を指示するコマンドである。コマンド“３０ｈ”は、読み出し動作の開始を指示するコマンドである。これらのコマンド等を受信したメモリデバイスＭＤは、ビジー状態に遷移して第２ベリファイ動作を実行し、第２ベリファイ動作が完了するとレディ状態に遷移する。

次に、メモリコントローラ２０は、図２３の（８）に示すように、第２ステータスリードを実行する。この第２ステータスリードのコマンドシーケンスは、図２３の（５）と同様である。

（第２ステータスリードにより得られるステータス情報ＳＴＳ）
図２４は、第４実施形態に係るメモリシステム１の書き込み動作においてメモリデバイスＭＤから出力されるステータス情報ＳＴＳの一例を示すテーブルである。図２４に示すように、第４実施形態の第２ステータスリードにより得られるステータス情報ＳＴＳは、書き込み結果を示すデータと、プログラムフェイル（Loop Max）を示すデータと、第２ベリファイ動作の結果を示すデータ含む。書き込み結果を示すデータは、例えばＩ／Ｏ０を介して送信される。プログラムフェイルを示すデータは、例えばＩ／Ｏ１を介して送信される。例えば、Ｉ／Ｏ１のデータ“０”は、プログラムループが所定の回数内で終了したことを示し、Ｉ／Ｏ１のデータ“１”は、プログラムループが所定の回数内で終了しなかったことを示す。第２ベリファイ動作の結果を示すデータは、例えばＩ／Ｏ２を介して送信される。例えば、Ｉ／Ｏ２のデータ“０”は、第２ベリファイ動作にフェイルしたことを示し、Ｉ／Ｏ２のデータ“１”は、第２ベリファイ動作にパスしたことを示す。尚、第２ステータスリードにより得られるステータス情報ＳＴＳにおいて、書き込み結果を示すデータが省略されてもよい。第２ステータスリードにおけるステータス情報ＳＴＳの入出力信号Ｉ／Ｏに対する割り当ては、その他の割り当てであってもよい。

［４－２］第４実施形態の効果
以上で説明されたように、第４実施形態に係るメモリシステム１では、第２ステータスリードによって、メモリコントローラ２０が、ループ処理でフェイルしたのか、第２ベリファイ動作でフェイルしたのかを把握することが出来る。そして、メモリコントローラ２０が、ループ処理にパスし、且つ第２ベリファイ動作でフェイルした場合に、第２ベリファイ動作で使用するベリファイ電圧を変更して、第２ベリファイ動作をリトライする。それから、メモリコントローラ２０が、リトライされた第２ベリファイ動作の結果に応じて、ベリファイフェイルした場合に当該ブロックＢＬＫをバッドブロックに登録し、ベリファイパスした場合に書き込み動作を行ったワード線ＷＬを対象とした読み出し電圧の補正値を決定する。これにより、第４実施形態に係るメモリシステム１は、書き込み動作後の読み出し動作において、より適切な読み出し電圧を使用することが出来、読み出し不良の発生を抑制することが出来る。また、第４実施形態に係るメモリシステム１は、まだ使用可能であるブロックＢＬＫを救済し、過剰にバッドブロックを登録することを抑制することが出来、メモリデバイスＭＤの記憶容量の低下ペースを抑制することが出来る。

［５］第５実施形態
第５実施形態に係るメモリシステム１は、第１実施形態と同様の構成を有する。そして、第５実施形態に係るメモリシステム１は、書き込み動作において、複数回の第２ベリファイ動作を第２ベリファイ電圧を可変させて実行する。以下に、第５実施形態に係るメモリシステム１について、第１実施形態と異なる点を説明する。

［５－１］動作
（書き込み動作の流れ）
図２５は、第５実施形態に係るメモリシステム１の書き込み動作の一例を示すフローチャートである。図２５に示すように、第５実施形態の書き込み動作は、第１実施形態で図１０を参照して説明された書き込み動作に対して、ステップＳ１０２及びＳ１０３の処理が除外され、ステップＳ５００～Ｓ５０３の処理が追加された構成を有する。

具体的には、メモリコントローラ２０は、第１実施形態と同様に、ホスト機器３０から書き込みデータを受信し（ステップＳ１００）、書き込み先を決定する（ステップＳ１０１）。そして、メモリコントローラ２０は、互いに異なる設定が適用された複数の第２ベリファイ動作を含む書き込み動作を実行する（ステップＳ５００）。

次に、メモリコントローラ２０は、第２ステータスリードを実行し、ステータス情報ＳＴＳを確認する（ステップＳ５０１）。ステップＳ５０１の処理においてメモリコントローラ２０は、第２ステータスリードにより得られたステータス情報ＳＴＳに基づいて、複数回実行された第２ベリファイ動作のそれぞれの結果等を確認する。

“プログラムステータス”が“パス”であり、且つ複数回の第２ベリファイ動作のステータスが全てパスである場合に（ステップＳ５０１，全てパス）、メモリコントローラ２０は、ステップＳ１０５の処理に進む。

“プログラムステータス”が“フェイル”である場合、若しくは“プログラムステータス”が“パス”であり、且つ複数回の第２ベリファイ動作の全てのステータスがフェイルである場合に（ステップＳ５０１，全てフェイル）、メモリコントローラ２０は、ステップＳ１０４の処理に進む。

“プログラムステータス”が“パス”であり、且つ複数回の第２ベリファイ動作のステータスの少なくとも１つがパスである場合に（ステップＳ５０１，第２ベリファイ動作の少なくとも１つにパス）、メモリコントローラ２０は、ステップＳ５０２の処理に進む。

ステップＳ５０２の処理において、メモリコントローラ２０は、第２ベリファイ動作にパスした設定を確認する。言い換えると、メモリコントローラ２０は、第２ステータスリードの結果から、何回目の第２ベリファイ動作にパスしたのかを確認する。ステップＳ５０２の処理が完了すると、メモリコントローラ２０は、ステップＳ５０３の処理に進む。

ステップＳ５０３の処理において、メモリコントローラ２０は、ステップＳ５０２における確認結果に応じて、書き込み動作が実行されたワード線ＷＬに対する読み出し電圧の補正値を設定する。例えば、メモリコントローラ２０は、ベリファイパスした第２ベリファイ動作が１つのみであった場合、その第２ベリファイ動作で使用されたベリファイ電圧に基づいて、読み出し電圧の補正値を設定する。一方で、メモリコントローラ２０は、ベリファイパスした第２ベリファイ動作が２つ以上である場合、予め設定された優先順位に基づいてベリファイパスした第２ベリファイ動作の何れかを選択する。そして、メモリコントローラ２０は、選択された第２ベリファイ動作で使用されたベリファイ電圧に基づいて、読み出し電圧の補正値を設定する。

ステップＳ５０３の処理が完了すると、メモリコントローラ２０は、ステップＳ１０５の処理に進む。第５実施形態の書き込み動作のその他の動作は、第１実施形態と同様である。

（第２ステータスリードにより得られるステータス情報ＳＴＳ）
図２６は、第５実施形態に係るメモリシステム１の書き込み動作においてメモリデバイスＭＤから出力されるステータス情報の一例を示すテーブルである。図２６に示すように、第５実施形態の第２ステータスリードにより得られるステータス情報ＳＴＳは、書き込み結果を示すデータと、プログラムフェイル（Loop Max）を示すデータと、１回目の第２ベリファイ動作の結果を示すデータと、２回目の第２ベリファイ動作の結果を示すデータとを含む。書き込み結果を示すデータは、例えばＩ／Ｏ０を介して送信される。プログラムフェイルを示すデータは、例えばＩ／Ｏ１を介して送信される。１回目の第２ベリファイ動作の結果を示すデータは、例えばＩ／Ｏ２を介して送信される。２回目の第２ベリファイ動作の結果を示すデータは、例えばＩ／Ｏ３を介して送信される。例えば、Ｉ／Ｏ１及びＩ／Ｏ２のそれぞれのデータ“０”は、第２ベリファイ動作にフェイルしたことを示し、Ｉ／Ｏ１及びＩ／Ｏ２のそれぞれのデータ“１”は、第２ベリファイ動作にパスしたことを示す。尚、第２ステータスリードにより得られるステータス情報ＳＴＳにおいて、書き込み結果を示すデータが省略されてもよい。

（書き込み動作におけるメモリデバイスＭＤの詳細な動作）
図２７は、第５実施形態に係るメモリデバイスＭＤの書き込み動作において選択ワード線ＷＬｓｅｌに印加される電圧の一例を示すタイミングチャートである。図２７に示すように、第５実施形態の書き込み動作は、第１実施形態で図１４を参照して説明された書き込み動作に対して、複数回の第２ベリファイ動作が実行されている点が異なる。

具体的には、メモリデバイスＭＤは、レディ状態からビジー状態に遷移し、ループ処理を実行した後に、１回目の第２ベリファイ動作と２回目の第２ベリファイ動作とを実行する。１回目の第２ベリファイ動作では、例えば、ベリファイ電圧Ｖ１～Ｖ７が順に印加され、ベリファイ結果が対応するセンスアンプユニットＳＡＵに記憶される。２回目の第２ベリファイ電圧では、例えば、ベリファイ電圧Ｖ１～Ｖ７よりもそれぞれ高いベリファイ電圧Ｖ１ａ～Ｖ７ａが順に印加され、ベリファイ結果が対応するセンスアンプユニットＳＡＵに記憶される。その後、メモリデバイスＭＤは、ステータスレジスタ１０２Ａを更新した後に、ビジー状態からレディ状態に遷移する。

尚、第５実施形態において、１回目の第２ベリファイ動作と２回目の第２ベリファイ動作とは、順に実行されなくてもよい。例えば、１回目の第２ベリファイ電圧に対応するベリファイ電圧Ｖ１が印加された後に、２回目の第２ベリファイ電圧に対応するベリファイ電圧Ｖ１ａが印加され、…、１回目の第２ベリファイ電圧に対応するベリファイ電圧Ｖ７が印加された後に、７回目の第２ベリファイ電圧に対応するベリファイ電圧Ｖ７ａが印加されてもよい。すなわち、第５実施形態に係るメモリデバイスＭＤでは、複数回のそれぞれの第２ベリファイ電圧に対応する読み出し結果が、センスアンプユニットＳＡＵ内に格納可能であれば良く、ベリファイ電圧が印加される順番は特に限定されない。

［５－２］第５実施形態の効果
以上で説明されたように、第５実施形態に係るメモリデバイスＭＤは、書き込み動作において、異なるベリファイ電圧の設定で複数回の第２ベリファイ動作を実行し、複数回の第２ベリファイ動作のそれぞれの結果を第２ステータスリードによりメモリコントローラ２０に通知する。そして、メモリコントローラ２０が、第２ステータスリードの結果に応じて、書き込み動作を行ったワード線ＷＬを対象とした読み出し電圧の補正値を決定する。このように、第５実施形態に係るメモリシステム１は、メモリコントローラ２０が複数回の第２ベリファイ動作の結果のそれぞれを把握することが出来る。その結果、メモリコントローラ２０は、書き込み動作後に、当該ワード線ＷＬを対象とした読み出し動作で使用する読み出し電圧としてより適切な補正値を適用することが出来る。その結果、第５実施形態に係るメモリシステム１は、読み出し不良の発生を抑制することが出来る。

［６］その他
上記実施形態における第２ベリファイ動作において、メモリデバイスＭＤは、選択されたワード線ＷＬｓｅｌに印加される読み出し電圧を、低いレベルから高いレベルに変化させてもよいし、高いレベルから低いレベルに変化させてもよい。第２ベリファイ動作の結果が変わらなければ、読み出し電圧が印加される順序は、適宜変更され得る。上記実施形態で参照された各フローチャートは、対応する実施形態と同様の結果が得られるのであれば、可能な範囲で処理順番が入れ替えられてもよいし、その他の処理が追加されてもよい。上記実施形態では、１つのメモリセルトランジスタＭＴが３ビットデータを記憶する場合の動作について例示したが、各実施形態の動作は、１つのメモリセルトランジスタＭＴが２ビットデータ若しくは４ビットデータ以上記憶する場合においても適用され得る。

上記実施形態において例示されたコマンドシーケンスはあくまで一例である。例えば、説明に使用されたコマンド“０１ｈ”～“０３ｈ”、“ｘｘｈ”、及び“ｙｙｈ”のそれぞれは、その他のコマンドに置き換えられてもよい。読み出しページを指定するコマンドは、アドレス情報ＡＤＤにページの情報を含ませることによって省略されてもよい。本明細書では、メモリコントローラ２０からメモリデバイスＭＤに送信されるアドレス情報ＡＤＤが１サイクルである場合が例示されているが、アドレス情報ＡＤＤは、複数サイクル（例えば５サイクル）で送信されてもよい。

上記実施形態における読み出し動作において、選択されたワード線ＷＬに印加される電圧は、例えばドライバ回路１０６がロウデコーダモジュール１０８に電圧を供給する信号線の電圧と同様の電圧となる。つまり、各種配線に印加される電圧や電圧が印加されている期間は、対応する信号線の電圧を調べることにより大まかに知ることが出来る。ドライバ回路１０６に接続された各信号線の電圧から選択ゲート線及びワード線等の電圧を見積もる場合には、ロウデコーダＲＤに含まれたトランジスタによる電圧降下が考慮されてもよい。この場合、選択ゲート線及びワード線のそれぞれの電圧は、対応する信号線に印加されている電圧よりもトランジスタの電圧降下の分だけ低くなる。

本明細書において、入出力回路１０１、ロジック制御回路１０３、シーケンサ１０４、レディビジー制御回路１０５、及びドライバ回路１０６を含んだ要素が、“コントローラ”または“制御回路”と呼ばれてもよい。例えばシーケンサ１０４が、“コントローラ”と呼ばれてもよい。レジスタセット１０２内の各レジスタが、“記憶回路”と呼ばれてもよい。本明細書において“接続”は、電気的に接続されている事を示し、接続された２つの要素の間に別の素子を介することを除外しない。本明細書において“オフ状態”は、対応するトランジスタのゲートに当該トランジスタの閾値電圧未満の電圧が印加されていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリシステム、１０…メモリセット、２０…メモリコントローラ、２１…ＣＰＵ、２２…ＲＯＭ、２３…ＲＡＭ、２４…ＥＣＣ回路、２５…ホストインターフェイス回路、２６…ＮＡＮＤインターフェイス回路、３０…ホスト機器、４０…Ｐ型ウェル領域、４１…Ｎ型半導体領域、４２～４６…導電体層、５０～５８…絶縁体層、６０…半導体層、６１…積層膜、６２…トンネル絶縁膜、６３…絶縁膜、６４…ブロック絶縁膜、１０１…入出力回路、１０２…レジスタセット、１０２Ａ…ステータスレジスタ、１０２Ｂ…アドレスレジスタ、１０２Ｃ…コマンドレジスタ、１０３…ロジック制御回路、１０４…シーケンサ、１０５…レディビジー制御回路、１０６…ドライバ回路、１０７…メモリセルアレイ、１０８…ロウデコーダモジュール、１０９…センスアンプモジュール、１１０…カウンタ、ＭＤ…メモリデバイス、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＮＳ…ＮＡＮＤストリング、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＣＧ，ＳＧＤＤ，ＳＧＳＤ，ＵＳＧＤ，ＵＳＧＳ…信号線、ＩＶ…インバータ、ＮＤ１，ＮＤ２，ＳＲＣ…ノード、ＲＤ…ロウデコーダ、ＳＡＵ…センスアンプユニット、Ｔ０～Ｔ８，Ｔ１０，Ｔ１１，ＴＲ０～ＴＲ２３…トランジスタ

Claims (18)

1. 各々が複数ビットデータを記憶する複数のメモリセルトランジスタと、
   前記複数のメモリセルトランジスタのうち複数の第１メモリセルトランジスタに接続された第１ワード線と、
   プログラム動作と第１ベリファイ動作とを含むプログラムループの繰り返しを含むループ処理を実行するコントローラと、
   ステータス情報を記憶する記憶回路と、を備え、
   前記コントローラは、前記複数の第１メモリセルトランジスタを対象とした書き込み動作において、前記ループ処理を実行した後に第２ベリファイ動作を実行し、前記ループ処理の結果に対応する第１ステータスデータと前記第２ベリファイ動作の結果に対応する第２ステータスデータとを前記記憶回路に記憶させる、
   メモリデバイス。
2. 互いに異なる複数ビットデータがメモリセルトランジスタの閾値電圧の高さに応じて設定された複数のステートのそれぞれに割り当てられ、ベリファイ動作に含まれたベリファイ読み出しで使用されるベリファイ電圧が前記複数のステートのそれぞれに設定され、
   前記コントローラは、
   前記ループ処理に含まれた複数回の前記第１ベリファイ動作において、前記複数のステートのそれぞれを対象としてベリファイ読み出しを実行し、
   前記第２ベリファイ動作において、前記複数のステートのうち少なくとも一つのステートを対象としてベリファイ読み出しを実行する、
   請求項１に記載のメモリデバイス。
3. 前記コントローラは、前記書き込み動作の後に、外部のメモリコントローラから第１ステータスリードコマンドを受信すると、前記第１ステータスデータと前記第２ステータスデータとの論理和演算結果を前記ステータス情報の一部として前記メモリコントローラに送信する、
   請求項１に記載のメモリデバイス。
4. 前記第２ベリファイ動作においてベリファイ読み出しの対象とされるステートの数は、第１ベリファイ動作においてベリファイ読み出しの対象とされるステートの数と等しい、
   請求項１に記載のメモリデバイス。
5. 前記第２ベリファイ動作においてベリファイ対象とされるステートの数は、第１ベリファイ動作においてベリファイ読み出しの対象とされるステートの数よりも少ない、
   請求項１に記載のメモリデバイス。
6. 前記複数の第１メモリセルトランジスタは、前記複数ビットデータにそれぞれ対応する複数ページデータを記憶し、
   前記第２ベリファイ動作においてベリファイ読み出しの対象とされるステートは、前記複数ページデータのうち少なくとも一つのページデータを読み出す場合に使用される読み出し電圧に関連付けられたステートに対応する、
   請求項５に記載のメモリデバイス。
7. 前記コントローラは、前記第２ベリファイ動作の各ステートで使用されるベリファイ電圧を、前記第１ベリファイ動作と異なる設定に変更可能である、
   請求項１に記載のメモリデバイス。
8. 前記コントロ－ラは、
   前記第１ベリファイ動作において、前記複数のステートのそれぞれのベリファイ読み出しで、ベリファイフェイルのビット数が第１の値以下であることが検知されたステートをベリファイパスとして判定し、
   前記第２ベリファイ動作において、前記複数のステートのそれぞれのベリファイ読み出しで、ベリファイフェイルのビット数が第２の値以下であることが検知されたステートをベリファイパスとして判定し、
   前記第２の値を前記第１の値と異なる設定に変更可能である、
   請求項１に記載のメモリデバイス。
9. 前記複数のメモリセルトランジスタに含まれ且つ前記第１ワード線に接続された複数の第２メモリセルトランジスタと、
   前記複数の第１メモリセルトランジスタにそれぞれ接続された複数の第１選択トランジスタと、
   前記複数の第２メモリセルトランジスタにそれぞれ接続された複数の第２選択トランジスタと、
   前記複数の第１選択トランジスタに接続された第１選択線と、
   前記複数の第２選択トランジスタに接続され、前記第１選択線と異なる第２選択線と、
   をさらに備え、
   前記コントローラは、前記複数の第２メモリセルトランジスタを対象とした書き込み動作において、前記ループ処理を実行した後の前記第２ベリファイ動作を省略する、
   請求項１に記載のメモリデバイス。
10. 前記複数のメモリセルトランジスタに含まれ且つ前記複数の第１メモリセルトランジスタにそれぞれ接続された複数の第３メモリセルトランジスタと、
    前記複数の第３メモリセルトランジスタに接続された第２ワード線と、をさらに備え、
    前記コントローラは、前記複数の第３メモリセルトランジスタを対象とした書き込み動作において、前記ループ処理を実行した後の前記第２ベリファイ動作を省略する、
    請求項１に記載のメモリデバイス。
11. 請求項９又は請求項１０に記載のメモリデバイスと、
    前記メモリデバイスを制御するメモリコントローラと、を備え、
    前記メモリコントローラが前記第２ベリファイ動作を含む書き込み動作を前記メモリデバイスに指示するためのコマンドの組み合わせと、前記メモリコントローラが前記第２ベリファイ動作を含まない書き込み動作を前記メモリデバイスに指示するためのコマンドの組み合わせとが異なる、
    メモリシステム。
12. 前記コントローラは、前記書き込み動作において、前記ループ処理の後に、前記第２ベリファイ動作を複数回実行し、複数回の前記第２ベリファイ動作のそれぞれの結果で少なくとも１回ベリファイパスと判定された場合に、前記第２ステータスデータとしてステータスパスの情報を格納し、全てベリファイフェイルと判定された場合に、前記第２ステータスデータとしてステータスフェイルの情報を格納する、
    請求項１に記載のメモリデバイス。
13. 前記コントローラは、前記書き込み動作の後に、外部のメモリコントローラから第２ステータスリードコマンドを受信すると、前記第１ステータスデータと前記第２ステータスデータとのそれぞれを前記ステータス情報の一部として前記メモリコントローラに送信する、
    請求項１に記載のメモリデバイス。
14. 請求項１３に記載のメモリデバイスと、
    前記メモリデバイスを制御する前記メモリコントローラと、を備え、
    前記メモリコントローラは、前記第２ステータスリードコマンドを前記メモリデバイスに送信した後に前記メモリデバイスから前記ステータス情報を受信し、前記第１ステータスデータにステータスフェイルの情報が格納され、且つ前記第２ステータスデータにステータスパスの情報が格納されていることを検知すると、前記メモリデバイスに対して、ベリファイ電圧の設定が変更された第２ベリファイ動作の実行を指示する、
    メモリシステム。
15. 前記メモリコントローラは、前記第２ステータスデータにステータスパスの情報が格納されていることを検知すると、ステータスパスに対応する第２ベリファイ動作で使用されたベリファイ電圧の設定に基づいて、前記第１ワード線を選択した読み出し動作における読み出し電圧の補正値を設定する、
    請求項１４に記載のメモリシステム。
16. 前記コントローラは、前記書き込み動作において、前記ループ処理の後に、使用するベリファイ電圧が異なる第２ベリファイ動作を複数回実行し、複数回の前記第２ベリファイ動作のそれぞれの結果を示す複数の第２ステータスデータを前記記憶回路に記憶させる、
    請求項１に記載のメモリデバイス。
17. 前記コントローラは、前記書き込み動作の後に、外部のメモリコントローラから第２ステータスリードコマンドを受信すると、前記第１ステータスデータと前記複数の第２ステータスデータとのそれぞれを前記ステータス情報の一部として前記メモリコントローラに送信する、
    請求項１６に記載のメモリデバイス。
18. 請求項１７に記載のメモリデバイスと、
    前記メモリデバイスを制御するメモリコントローラと、を備え、
    前記メモリコントローラは、前記第２ステータスリードコマンドを前記メモリデバイスに送信した後に前記メモリデバイスから前記ステータス情報を受信し、前記第１ステータスデータにステータスフェイルの情報が格納され、且つ前記複数の第２ステータスデータの少なくとも一つにステータスパスの情報が格納されていることを検知すると、前記メモリデバイスに対して、前記少なくとも一つの第２ベリファイ動作で使用されたベリファイ電圧の設定に基づいて、前記第１ワード線を選択した読み出し動作における読み出し電圧の補正値を設定する、
    メモリシステム。

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