CN110299169B - 半导体存储器及存储器系统 - Google Patents

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Abstract

实施方式提供一种能提高存储单元中所存储的数据的恢复能力的半导体存储器及存储器系统。实施方式的半导体存储器包含多个第1及第2存储单元、分别连接于多个第1及第2存储单元的多条第1及第2位线、共通连接于多个第1及第2存储单元各者的字线、以及驱动器。若接收第1指令，则执行第1动作。在第1动作中，驱动器对字线：施加多种第1读出电压，施加多种第1读出电压中的一种而对多个第1存储单元进行读出，施加多种第2读出电压，施加多种第2读出电压中的一种而对多个第2存储单元进行读出。

Description

半导体存储器及存储器系统
[相关申请]
本申请享有以日本专利申请2018-54534号(申请日：2018年3月22日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储器及存储器系统。
背景技术
已知有能非易失地存储数据的NAND(Not And，与非)型闪速存储器。
发明内容
[发明要解决的问题]
实施方式提供一种能提高存储单元中所存储的数据的恢复能力的半导体存储器及存储器系统。
实施方式的半导体存储器包含多个第1及第2存储单元、多条第1及第2位线、字线、以及驱动器。多个第1及第2存储单元各自可存储数据。多条第1位线连接于多个第1存储单元。多条第2位线连接于多个第2存储单元。字线共通连接于多个第1及第2存储单元的各者。驱动器对字线施加电压。若接收第1指令，则执行第1动作。在第1动作中，驱动器对字线：施加多种第1读出电压，施加多种第1读出电压中的一种而对多个第1存储单元进行读出，施加多种第2读出电压，施加多种第2读出电压中的一种而对多个第2存储单元进行读出。
附图说明
图1是表示第1实施方式的存储器系统的构成例的框图。
图2是表示第1实施方式中的半导体存储器所具备的存储单元阵列的电路构成的一例的电路图。
图3是表示第1实施方式中的存储单元晶体管的阈值电压的分布的一例的阈值分布图。
图4是表示第1实施方式中的存储单元阵列的平面布局的一例的俯视图。
图5是表示第1实施方式中的存储单元阵列的存储单元区域内的详细平面布局的一例的俯视图。
图6是表示第1实施方式中的存储单元阵列的存储单元区域内的截面构造的一例的剖视图。
图7是表示第1实施方式中的存储单元阵列的引出区域内的截面构造的一例的剖视图。
图8是表示第1实施方式中的半导体存储器所具备的行解码器模块的电路构成的一例的电路图。
图9是表示第1实施方式中的半导体存储器所具备的读出放大器模块的电路构成的一例的电路图。
图10是表示第1实施方式中的读出放大器模块所包含的读出放大器单元的电路构成的一例的电路图。
图11是用来说明第1实施方式的存储器系统中的追踪读取的阈值分布图。
图12是表示第1实施方式的存储器系统的读出动作的一例的流程图。
图13是表示第1实施方式的存储器系统的第1读出中的指令及各配线的信号、以及电压的一例的时序图。
图14是表示第1实施方式的存储器系统的第1读出中的指令及各配线的信号、以及电压的一例的时序图。
图15是表示第1实施方式的存储器系统中的字线的不良发生部位的一例、及字线的阻抗值的变化的一例的示意图。
图16是表示图14所示的不良发生例中的每一个区域的阈值分布的变化的一例的阈值分布图。
图17是表示第1实施方式的存储器系统中的1页数据的分配的一例的图。
图18是表示第2实施方式的存储器系统的读出动作的一例的流程图。
图19是表示第2实施方式的存储器系统的第2读出中的指令及各配线的信号、以及电压的一例的时序图。
图20是表示第2实施方式的存储器系统中的不良发生部位的一例、及字线的阻抗值的变化的一例的示意图。
图21是表示第3实施方式的存储器系统的读出动作的一例的流程图。
图22是表示第3实施方式的存储器系统的第3读出中的区域设定方法的一例的示意图。
图23是表示第3实施方式的存储器系统的第3读出中的区域设定方法的一例的示意图。
图24是表示第3实施方式的存储器系统中的不良发生部位的一例、及字线的阻抗值的变化的一例的示意图。
图25是表示第4实施方式的存储器系统的读出动作的一例的流程图。
图26是表示第4实施方式的存储器系统的第4读出中的指令及各配线的信号、以及电压的一例的时序图。
图27是表示第5实施方式的存储器系统中的寻读的一例的流程图。
图28是表示第6实施方式的存储器系统的状态确认动作的一例的流程图。
图29是表示第6实施方式的存储器系统的第5读出中的区域选择方法的一例的示意图。
图30是表示第1实施方式的变化例的存储器系统的设定变更动作中的指令及信号的一例的时序图。
具体实施方式
以下，参照附图对实施方式进行说明。附图是示意性的。各实施方式例示用来将发明的技术性思想具体化的装置或方法。此外，在以下说明中，对具有大致相同的功能及构成的构成要素标注相同符号。构成参照符号的文字所后缀的数字是用来区分通过含有相同文字的参照符号进行参照且具有相同构成的要素彼此。在无需将以含有相同文字的参照符号表示的要素相互区分开来的情况下，这些要素是通过仅含相同文字的参照符号进行参照的。
[1]第1实施方式
以下，对第1实施方式中的存储器系统1进行说明。
[1-1]构成
[1-1-1]存储器系统1的整体构成
图1表示出了第1实施方式的存储器系统1的构成例。如图1所示，存储器系统1具备半导体存储器10及存储器控制器20。以下，依次对半导体存储器10及存储器控制器20各自的详细构成进行说明。
(半导体存储器10的构成)
半导体存储器10是能非易失地存储数据的NAND型闪速存储器。如图1所示，半导体存储器10具备例如存储单元阵列11、指令寄存器12、地址寄存器13、序列发生器14、驱动器电路15、行解码器模块16、及读出放大器模块17。
存储单元阵列11包含多个块BLK0～BLKn(n为1以上的整数)。块BLK是非易失性存储单元的集合，成为例如数据的删除单位。另外，在存储单元阵列11设置有多条位线及多条字线，各存储单元与1条位线及1条字线相关联。
指令寄存器12保存半导体存储器10从存储器控制器20所接收到的指令CMD。指令CMD包括例如使序列发生器14执行读出动作的命令、及使它执行写入动作的命令。
地址寄存器13保存半导体存储器10从存储器控制器20所接收到的地址信息ADD。地址信息ADD包括例如块地址BA、页地址PA、及列地址CA。块地址BA用于例如包含作为各种动作的对象的存储单元的块BLK的选择。页地址PA用于例如与作为各种动作的对象的存储单元相关联的字线的选择。以下，将被选择的字线WL称为选择字线WLsel，将未被选择的字线称为非选择字线。列地址CA用于例如作为各种动作的对象的位线的选择。
序列发生器14基于指令寄存器12中所保存的指令CMD，控制半导体存储器10整体的动作。例如，序列发生器14控制驱动器电路15、行解码器模块16、及读出放大器模块17，执行从存储器控制器20所接收到的数据DAT的写入动作、或存储单元阵列11中所存储的数据DAT的读出动作。
驱动器电路15基于序列发生器14的控制，产生所期望的电压。然后，驱动器电路15基于例如地址寄存器13中所保存的页地址PA，将对存储单元阵列11中的选择及非选择字线各者所施加的电压施加至对应的信号线。
行解码器模块16基于例如地址寄存器13中所保存的块地址BA，选择1个块BLK。然后，行解码器模块16将驱动器电路15对各信号线所施加的电压分别施加至例如选择字线及非选择字线。
读出放大器模块17根据从存储器控制器20所接收到的写入数据DAT，对各位线施加所期望的电压。另外，读出放大器模块17基于位线的电压，对存储单元中所存储的数据进行判定，并将所判定出的读出数据DAT发送至存储器控制器20。
(存储器控制器20的构成)
存储器控制器20回应来自主机机器30的命令，命令半导体存储器10执行读出、写入、及删除等动作。如图1所示，存储器控制器20具备主机接口电路21、CPU(CentralProcessing Unit，中央处理器)22、RAM(Random Access Memory，随机存取存储器)23、缓冲存储器24、ECC(Error Correction Code，错误校正码)电路25、及NAND接口电路26。
主机接口电路21经由主机总线与外部的主机机器30连接，控制存储器控制器20与主机机器30之间的数据、指令、及地址的传送。主机接口电路21支持例如SATA(SerialAdvanced Technology Attachment，串行高级技术附件)、SAS(Serial Attached SCSI(Small Computer System Interface，小型计算机系统接口)，串行连接的SCSI)、PCIe(PCIExpress)(注册商标)等通信接口规格。
CPU22控制存储器控制器20整体的动作。例如，CPU22回应从主机机器30所接收到的写入命令，发布写入指令。另外，CPU22执行例如耗损平均等用来管理半导体存储器10的存储空间的各种处理。
RAM23为例如DRAM(Dynamic Random Access Memory，动态随机存取存储器)等易失性存储器。RAM23用作CPU22的作业区域。例如，RAM23保存用来管理半导体存储器10的固件、各种管理表等。
缓冲存储器24临时地保存存储器控制器20从半导体存储器10所接收到的读出数据、或从主机机器30所接收到的写入数据等。
ECC电路25执行数据的错误校正处理。具体来说，在实施写入动作时，ECC电路25基于从主机机器30所接收到的写入数据，生成奇偶(parity)，并将所生成的奇偶赋予给写入数据。在实施读出动作时，ECC电路25基于从半导体存储器10所接收到的读出数据，生成校正子，并基于所生成的校正子对读出数据的错误进行检测及校正。
NAND接口电路26控制存储器控制器20与半导体存储器10之间的数据、指令、及地址的传送，支持NAND接口规格。例如，NAND接口电路26发送指令闩锁使能信号CLE、地址闩锁使能信号ALE、写入使能信号WEn、及读出使能信号REn，接收待命/忙碌信号RBn，收发输入输出信号I/O。
指令闩锁使能信号CLE是通知半导体存储器10如下内容的信号，即：所接收到的输入输出信号I/O为指令CMD。地址闩锁使能信号ALE是通知半导体存储器10如下内容的信号，即：所接收到的输入输出信号I/O为地址信息ADD。
写入使能信号WEn是命令半导体存储器10输入输入输出信号I/O的信号。读出使能信号REn是命令半导体存储器10输出输入输出信号I/O的信号。
待命/忙碌信号RBn是通知存储器控制器20如下内容的信号，即：半导体存储器10是受理来自存储器控制器20的命令的待命状态，还是不受理命令的忙碌状态。输入输出信号I/O是宽度为例如8比特的信号，可包含指令CMD、地址信息ADD、写入数据DAT、读出数据DAT等。
以上所说明的半导体存储器10及存储器控制器20也可通过所述内容的组合而构成一个半导体装置。作为这种半导体装置，可列举例如SDTM卡等存储卡、及SSD(solid statedrive，固态驱动器)等。
[1-1-2]存储单元阵列11的构成
(关于存储单元阵列11的电路构成)
图2表示出了第1实施方式中的半导体存储器10所具备的存储单元阵列11的电路构成的一例。以下，着眼于1个块BLK，对存储单元阵列11的电路构成进行说明。
如图2所示，块BLK包含例如4个串单元SU0～SU3。各串单元SU包含与位线BL0～BLm(m为1以上的整数)分别相关联的多个NAND串NS。例如，NAND串NS包含8个存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。
存储单元晶体管MT包含控制栅极及电荷累积层，非易失地保存数据。各NAND串NS中所包含的存储单元晶体管MT0～MT7串联连接于选择晶体管ST1的源极与选择晶体管ST2的漏极之间。同一个块BLK内的存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。
选择晶体管ST1及ST2各自用于实施各种动作时的串单元SU的选择。同一个块BLK内的串单元SU0～SU3中分别包含的选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。各块BLK内与同一列对应的选择晶体管ST1的漏极分别共通连接于对应的位线BL。同一个块BLK内的选择晶体管ST2的栅极共通连接于选择栅极线SGS。各块BLK内的选择晶体管ST2的源极在多个块BLK间共通连接于源极线SL。
在以下说明中，将1个串单元SU内连接于共通的字线WL的多个存储单元晶体管MT称为存储单元单元CU。关于存储单元单元CU，该存储单元单元CU中包含的存储单元晶体管MT所存储的数据的容量随着它所存储的数据的比特数而变化。
例如，在存储单元晶体管MT各存储1比特数据的情况下，1个存储单元单元CU能存储1页数据，在存储单元晶体管MT各存储2比特数据的情况下，1个存储单元单元CU能存储2页数据。也就是说，“1页数据”是以数据的总量来定义的，该数据的总量是指例如在1个存储单元单元CU中所包含的存储单元晶体管MT各存储有1比特数据的情况下，该存储单元单元CU所存储的数据的总量。
(关于存储单元晶体管MT的阈值分布及数据的分配)
图3表示出了1个存储单元单元CU存储2页数据的情况下、也就是说存储单元晶体管MT各存储2比特数据的情况下，存储单元晶体管MT的阈值分布、数据的分配、读出电压、及验证电压各自的一例。图3所示的曲线图的纵轴对应于存储单元晶体管MT的个数，横轴对应于存储单元晶体管MT的阈值电压Vth。
在存储单元晶体管MT各存储2比特数据的情况下，如图3所示，存储单元晶体管MT的阈值分布分为4类。这些阈值分布按照阈值电压由低到高的顺序，依次称为例如“ER”电平、“A”电平、“B”电平、“C”电平。而且，对这些阈值分布分别分配例如以下所示的2比特数据。
“ER”电平：“11(高阶比特/低阶比特)”数据
“A”电平：“01”数据
“B”电平：“00”数据
“C”电平：“10”数据
在相邻的阈值分布之间，分别设定读出动作中所使用的读出电压。具体来说，在“ER”电平与“A”电平之间设定读出电压AR，在“A”电平与“B”电平之间设定读出电压BR，在“B”电平与“C”电平之间设定读出电压CR。
更具体来说，读出电压AR设定于“ER”电平上最大的阈值电压与“A”电平上最小的阈值电压之间。若对存储单元晶体管MT的栅极施加读出电压AR，则在阈值电压分布于“ER”电平上的情况下，存储单元晶体管MT成为接通状态，在分布于“A”电平以上的情况下，成为断开状态。
读出电压BR设定于“A”电平上最大的阈值电压与“B”电平上最小的阈值电压之间。若对存储单元晶体管MT的栅极施加读出电压BR，则在阈值电压分布于“A”电平以下的情况下，存储单元晶体管MT成为接通状态，在分布于“B”电平以上的情况下，成为断开状态。
读出电压CR设定于“B”电平上最大的阈值电压与“C”电平上最小的阈值电压之间。若对存储单元晶体管MT的栅极施加读出电压CR，则在阈值电压分布于“B”电平以下的情况下，存储单元晶体管MT成为接通状态，在分布于“C”电平上的情况下，成为断开状态。
对于比最高的阈值分布更高的电压，设定读出通过电压VREAD。具体来说，读出通过电压VREAD设定为比“C”电平上最大的阈值电压更高的电压。若对存储单元晶体管MT的栅极施加读出通过电压VREAD，则无论所存储的数据如何，存储单元晶体管MT均成为接通状态。
另外，在相邻的阈值分布之间，分别设定写入动作中所使用的验证电压。具体来说，与“A”电平、“B”电平、及“C”电平对应地，分别设定验证电压AV、BV、及CV。
具体来说，验证电压AV设定于“ER”电平上最大的阈值电压与“A”电平上最小的阈值电压之间且“A”电平的附近。验证电压BV设定于“A”电平上最大的阈值电压与“B”电平上最小的阈值电压之间且“B”电平的附近。验证电压CV设定于“B”电平上最大的阈值电压与“C”电平上最小的阈值电压之间且“C”电平的附近。也就是说，例如验证电压AV、BV、及CV分别设定为高于读出电压AR、BR、及CR的电压。
在写入动作中，半导体存储器10若检测到存储某数据的存储单元晶体管MT的阈值电压超过了与该数据对应的验证电压，则完结该存储单元晶体管MT的程序。
在应用以上所说明的数据的分配的情况下，由低阶比特构成的1页数据(低阶页数据)是通过使用读出电压BR的读出结果而确定的。由高阶比特构成的1页数据(高阶页数据)是通过使用读出电压AR及CR各者的读出结果而确定的。
这样的话，关于图3所示的数据的分配，低阶页数据及高阶页数据分别是通过1次及2次读出而确定的，因此将它称为例如“1-2码”。在第1实施方式中，以对存储单元晶体管MT的数据的分配应用“1-2码”的情况为例进行说明。
(关于存储单元阵列11的构造)
图4表示出了第1实施方式中的存储单元阵列11的平面布局的一例。此外，在以下说明所使用的附图中，X轴对应于位线BL的延伸方向，Y轴对应于字线WL的延伸方向，Z轴对应于相对于半导体衬底的表面来说的铅直方向。
例如，关于块BLK0中与串单元SU0～SU3各者对应的构造体，如图4所示，它们各自沿着Y方向延伸而设置，并沿着X方向排列。关于其他块BLK中与串单元SU对应的构造体也同样地，在未图示的区域内，例如它们各自沿着Y方向延伸而设置，并沿着X方向排列。
在相邻的串单元SU之间设置有例如狭缝SLT。换句话来说，关于多个狭缝SLT，例如它们各自沿着Y方向延伸而设置，并沿着X方向排列。在本例中，相邻的狭缝SLT之间设置有1个串单元SU，但是相邻的狭缝SLT之间也可设置有多个串单元SU。
另外，与串单元SU对应的构造体各自包含例如存储单元区域CR及引出区域HR。
首先，对存储单元区域CR的详细情况进行说明。存储单元区域CR是实质上保存数据的区域。在存储单元区域CR，呈例如锯齿状设置有多个存储柱MH。存储柱MH各自作为例如1个NAND串NS而发挥功能。
另外，存储单元区域CR还包含沿着Y方向分割所得的4个区域RG1～RG4。区域RG1～RG4各自用作下述读出动作中的动作的单位，包含多个存储柱MH。此外，在第1实施方式的存储器系统1中，存储单元区域CR所包含的区域RG的个数及排列方法并不限定于此，可将存储单元区域CR分割成任意个数的区域RG。另外，图4所示的存储柱MH是示意性的，存储柱MH的个数并不限定于所图示的个数。
图5表示出了第1实施方式中的存储单元阵列11的存储单元区域CR内的详细平面布局的一例。如图5所示，沿着Y方向排列的多条位线BL各自连接于每一个串单元的1个存储柱MH。
具体来说，在各串单元SU中，对存储柱MH各者以重叠的方式设置有例如2条位线BL。重叠的2条位线BL中的1条位线BL经由接触插塞CP连接于对应的存储柱MH。
图6表示出了沿着图4的VI-VI线切开的存储单元阵列11的截面构造的一例。此外，在以下说明所使用的剖视图中，适当省略了层间绝缘膜而进行表示。
在存储单元区域CR内，如图6所示，存储单元阵列11包含例如半导体衬底40、导电体41～52、存储柱MH、及接触插塞CP。
在半导体衬底40的上方，隔着未图示的层间绝缘膜设置有导电体41。导电体41形成为与XY平面平行的板状，对应于例如源极线SL。
在导电体41上，与各串单元SU对应地，例如从半导体衬底40侧依次设置有导电体42～51。这些导电体中在Z方向上相邻的导电体隔着未图示的层间绝缘膜而积层。导电体42～51各自形成为与XY平面平行的板状。例如，导电体42对应于选择栅极线SGS，导电体33～40分别对应于字线WL0～WL7，导电体41对应于选择栅极线SGD。
沿着X方向排列有与YZ平面平行地设置的多个狭缝SLT，以将各串单元SU分离。各狭缝SLT至少从导电体51到达导电体41上。例如，导电体41上且相邻的狭缝SLT之间的构造体对应于1个串单元SU。
各存储柱MH被设置为穿过(贯通)导电体42～51各者的柱状，与导电体41接触。另外，存储柱MH包含例如块绝缘膜53、绝缘膜54、隧道氧化膜55、及半导体材料56。
块绝缘膜53设置于在半导体存储器10的制程中形成的存储洞的内壁。在块绝缘膜53的内壁设置有绝缘膜54。绝缘膜54作为存储单元晶体管MT的电荷累积层而发挥功能。在绝缘膜54的内壁设置有隧道氧化膜55。在隧道氧化膜55的内壁设置有半导体材料56。半导体材料56包含导电性的材料，作为NAND串NS的电流路径而发挥功能。在半导体材料56的内壁，也可进而形成不同材料。
以上所说明的存储柱MH与导电体42交叉的部分作为选择晶体管ST2而发挥功能。存储柱MH与导电体43～50各者交叉的部分分别作为存储单元晶体管MT0～MT7而发挥功能。存储柱MH与导电体51交叉的部分作为选择晶体管ST1而发挥功能。
在比存储柱MH的上表面更靠上层，隔着层间绝缘膜设置有导电体52。导电体52形成为沿着X方向延伸的线状，对应于位线BL。多个导电体52沿着Y方向排列(未图示)。导电体52电连接于与每一个串单元SU逐一对应的1个存储柱MH。
具体来说，在各串单元SU中，例如各存储柱MH内的半导体材料56上设置有导电性的接触插塞CP，接触插塞CP上设置有1个导电体52。但是并不限定于此，存储柱MH与导电体52之间也可经由多个接触插塞或配线等而连接。
返回至图4，对引出区域HR的详细情况进行说明。引出区域HR是用来将与存储单元区域CR内所设置的存储单元等连接的各种配线及行解码器模块16之间电连接的区域。
在引出区域HR内，与选择栅极线SGS、字线WL0～WL7、及选择栅极线SGD分别对应的多个配线层分别具有不与对应于上层的配线层重叠的部分。例如，对应于字线WL的配线层的端部被设置为两列阶梯状。
另外，在引出区域HR，与例如选择栅极线SGS、字线WL0～WL7、及选择栅极线SGD各者对应地，设置有接触插塞CC。选择栅极线SGS、字线WL0～WL7、及选择栅极线SGD各自经由对应的接触插塞CC，电连接于行解码器模块16。
图7表示出了沿着图4的VII-VII线切开的存储单元阵列11的截面构造的一例。如图7所示，在引出区域HR，包含存储单元区域CR内所设置的导电体41～51的端部、多个接触插塞CC、及多个导电体53。
导电体53是用来将从存储单元区域CR引出至引出区域HR的各配线与行解码器模块16之间连接的配线。多个导电体53是对应于导电体42～51各者而设置的。在图7所示的区域内，例如在导电体43、45、47、49的端部分别设置有接触插塞CC(WL0)、CC(WL2)、CC(WL4)、CC(WL6)。虽然在图7中被省略了，但是同样地，在导电体44、46、48、50的端部也分别设置有接触插塞CC(WL1)、CC(WL3)、CC(WL5)、CC(WL7)，只是这些接触插塞CC(WL1)、CC(WL3)、CC(WL5)、CC(WL7)在X方向上设置于与接触插塞CC(WL0)、CC(WL2)、CC(WL4)、CC(WL6)不同的位置。另外，同样地，虽然在图7中被省略了，但是在导电体42、51的端部分别设置有接触插塞CC(SGS)、CC(SGD)。各接触插塞分别与对应的导电体53连接。
根据这种构造，选择栅极线SGS、字线WL0～WL7、及选择栅极线SGD经由对应的接触插塞CC及导电体53，电连接于行解码器模块16。
以上对存储单元阵列11的构成进行了说明，但是存储单元阵列11并不限定于所述构成。例如，可将各块BLK所包含的串单元SU的个数设计为任意个数。另外，可将各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST1及ST2各者设计为任意个数。
另外，字线WL以及选择栅极线SGD及SGS的条数分别是基于存储单元晶体管MT以及选择晶体管ST1及ST2的个数而变更的。对选择栅极线SGS也可分配分别设置于多层的多个导电体42，对选择栅极线SGD也可分配分别设置于多层的多个导电体51。1个NAND串NS也可为在Z方向上连结有多个存储柱MH的构造。存储柱MH与导电体52之间也可经由多个接触插塞CP或导电体而连接。
[1-1-3]行解码器模块16的构成
图8表示出了第1实施方式中的半导体存储器10所具备的行解码器模块16的电路构成的一例。如图8所示，行解码器模块16包含行解码器RD0～RDn。
行解码器RD0～RDn分别与块BLK0～BLKn相关联。也就是说，对1个块BLK关联1个行解码器RD。以下，着眼于与块BLK0对应的行解码器RD0，对行解码器RD的详细电路构成进行说明。
行解码器RD包含块解码器BD、以及高耐压n通道MOS(Metal OxideSemiconductor，金属氧化物半导体)晶体管TR1～TR13。块解码器BD对块地址BA进行解码，并基于解码结果对传送栅极线TG施加指定电压。传送栅极线TG共通连接于晶体管TR1～TR13的栅极。晶体管TR1～TR13连接于从驱动器电路15布置过来的各种信号线与它们所关联的块BLK的各种配线之间。
具体来说，晶体管TR1的一端连接于信号线SGSD，晶体管TR1的另一端连接于选择栅极线SGS。晶体管TR2～TR9的一端分别连接于信号线CG0～CG7，晶体管TR2～TR9的另一端分别连接于字线WL0～WL7的一端。晶体管TR10～13的一端连接于信号线SGDD0～SGDD3，晶体管TR10～13的另一端连接于选择栅极线SGD0～SGD3。
根据以上构成，行解码器模块16能选择执行各种动作的块BLK。具体来说，在实施各种动作时，与选择及非选择块BLK对应的块解码器BD分别将“H”电平及“L”电平的电压施加至传送栅极线TG。
例如，在选择了块BLK0的情况下，行解码器RD0中所包含的晶体管TR1～TR13成为接通状态，其他行解码器RD中所包含的晶体管TR1～TR13成为断开状态。也就是说，形成块BLK0中所设置的各种配线与对应的信号线之间的电流路径，阻断其他块BLK中所设置的各种配线与对应的信号线之间的电流路径。结果，通过驱动器电路15对各信号线所施加的电压分别被施加至经由行解码器RD0所选择的块BLK0中设置的各种配线。
[1-1-4]读出放大器模块17的构成
图9表示出了第1实施方式中的读出放大器模块17的构成的一例。如图9所示，读出放大器模块17包含例如读出放大器单元SAU0～SAUm。
读出放大器单元SAU0～SAUm分别与位线BL0～BLm相关联。各读出放大器单元SAU包含例如读出放大器部SA、以及闩锁电路SDL、ADL、BDL及XDL。读出放大器部SA、以及闩锁电路SDL、ADL、BDL及XDL是以可相互收发数据的方式连接的。
读出放大器部SA例如在读出动作中，感测读出至对应的位线BL的数据，并对所读出的数据是“0”还是“1”进行判定。闩锁电路SDL、ADL、BDL及XDL各自临时地保存读出数据或写入数据等。
另外，闩锁电路XDL连接于未图示的输入输出电路，用于读出放大器单元SAU与输入输出电路之间的数据的输入输出。也就是说，闩锁电路XDL作为例如半导体存储器10的高速缓冲存储器而发挥功能。例如，即便闩锁电路SDL、ADL及BDL正在使用中，只要闩锁电路XDL空闲，半导体存储器10便能成为待命状态。
图10是将1个读出放大器单元SAU的详细电路构成抽出而进行表示。如图10所示，读出放大器部SA包含例如p通道MOS晶体管60、n通道MOS晶体管61～68、及电容器69。闩锁电路SDL包含例如反相器70及71、以及n通道MOS晶体管72及73。反相器70及71的输入输出经由节点LAT及INV而相互连接。如下所述，读出放大器部SA例如是以当节点INV的电位为“L”电平时运行的方式构成。此外，读出放大器部SA也可是以当节点INV的电位为“H”电平时运行的方式构成。另外，读出放大器部SA也可参照节点LAT的电位。闩锁电路ADL、BDL及XDL的电路构成与例如闩锁电路SDL的电路构成相同，因此省略说明。
晶体管60的一端连接于电源线，晶体管60的栅极连接于闩锁电路SDL的节点INV。对连接于晶体管60的一端的电源线，施加例如半导体存储器10的电源电压即电压VDD。晶体管61的一端连接于晶体管60的另一端，晶体管61的另一端连接于节点COM，对晶体管61的栅极输入控制信号BLX。
晶体管62的一端连接于节点COM，对晶体管62的栅极输入控制信号BLC。晶体管63为例如高耐压的n通道MOS晶体管，晶体管63的一端连接于晶体管62的另一端，晶体管63的另一端连接于对应的位线BL，对晶体管63的栅极输入控制信号BLS。
晶体管64的一端连接于节点COM，晶体管64的另一端连接于节点SRC，晶体管64的栅极连接于闩锁电路SDL的节点INV。对节点SRC施加例如半导体存储器10的接地电压即电压VSS。晶体管65的一端连接于晶体管60的另一端，晶体管65的另一端连接于节点SEN，对晶体管65的栅极输入控制信号HLL。
晶体管66的一端连接于节点SEN，晶体管66的另一端连接于节点COM，对晶体管66的栅极输入控制信号XXL。晶体管67的一端接地，晶体管67的栅极连接于节点SEN。
晶体管68的一端连接于晶体管67的另一端，晶体管68的另一端连接于总线LBUS，对晶体管68的栅极输入控制信号STB。电容器69的一端连接于节点SEN，对电容器69的另一端输入时钟CLK。
反相器70的输入节点连接于节点LAT，反相器70的输出节点连接于节点INV。反相器71的输入节点连接于节点INV，反相器71的输出节点连接于节点LAT。
晶体管72的一端连接于节点INV，晶体管72的另一端连接于总线LBUS，对晶体管72的栅极输入控制信号STI。晶体管73的一端连接于节点LAT，晶体管73的另一端连接于总线LBUS，对晶体管73的栅极输入控制信号STL。
以上所说明的控制信号BLX、BLC、BLS、HLL、XXL及STB各自是通过例如序列发生器14而产生的。读出放大器部SA对读出至位线BL的数据进行判定的时序是基于断定控制信号STB的时序。
在以下说明中，所谓“断定控制信号STB”，对应于序列发生器14使控制信号STB从“L”电平临时地变化至“H”电平的作业。视读出放大器模块17的构成，有时存在如下情况，即：“断定控制信号STB”的动作对应于序列发生器14使控制信号STB从“H”电平临时地变化至“L”电平的作业。
此外，第1实施方式中的读出放大器模块17并不限定于以上所说明的构成，而能施以各种变更。例如，读出放大器单元SAU所具备的闩锁电路的个数可基于所应用的写入方式适当进行变更。
[1-2]动作
第1实施方式的存储器系统1于在被执行读出动作的页中错误校正失败的情况下，执行再次选择了该页的重读。而且，在重读中，存储器系统1执行搜索例如最佳读出电压的追踪读取。以下，对本实施方式的重读中所执行的追踪读取的详细情况进行说明。
图11表示出了与“A”电平及“B”电平分别对应的存储单元晶体管MT的阈值分布的一例。图11所示的实线对应于理想阈值分布，虚线表示阈值电压变动后的阈值分布。
在存储单元晶体管MT具有理想阈值分布的情况下，作为在实施读出动作时对选择字线WLsel所施加的读出电压，使用预先设定的读出电压AR、BR、CR即可。
但是存储单元晶体管MT的阈值分布存在像图11所示的那样与理想阈值分布不同的情况。例如，即便在刚刚实施过写入动作后存储单元晶体管MT的阈值电压成为理想分布，也可能随着时间经过而发生阈值电压的下降，抑或因程序干扰或读取干扰而发生阈值电压的上升。
另外，在反复实施了写入及删除的循环的存储单元晶体管MT中，存在数据的保存特性劣化从而阈值电压的变动变得更大的情况。若发生这种阈值电压的变动，则在使用预先设定的读出电压的读出动作中，错误比特数增多，有可能难以实施错误校正。
针对这个问题，在追踪读取中，执行使用多种读出电压的读出动作，搜索最佳读出电压。具体来说，在追踪读取中，存储器系统1例如于在使用读出电压BR的读出动作中错误校正失败的情况下，执行使用追踪电压BRt1、BRt2、BRt3、BRt4及BRt5的读出动作。
这些电压值分别设定为任意值，相邻的追踪电压的间隔设定为例如大致固定。这些电压值的关系为BRt1＜BRt2＜BRt3＜BRt4＜BRt5。另外，与指定的读出电压BR的关系为BRt1＜BR＜BRt5。对于其他读出电压也同样地，分别设定追踪电压。此外，可将与各读出电压对应设定的追踪电压的个数设定为任意个数。
在追踪读取中，若执行使用例如追踪电压BRt1、BRt2、BRt3、BRt4及BRt5的读出动作，则半导体存储器10能基于例如存储单元晶体管MT的接通存储单元数量，检测出“A”电平的阈值分布与“B”电平的阈值分布之间的峰谷，从而能估算出最佳读出电压。
而且，半导体存储器10能通过使用所估算出的最佳读出电压，执行比使用指定读出电压的读出动作更高精度的读出动作。在本说明书中，所谓读出动作的“精度较高”，是指读出动作中的错误比特的产生得到抑制。例如，将用于追踪读取的追踪电压中的一者设定为最佳读出电压。
进而，第1实施方式的存储器系统1例如于在重读的追踪读取中错误校正再次失败的情况下，执行更高精度的追踪读取。以下，将该高精度的追踪读取称为第1读出，关于第1读出的详细情况将在下文进行叙述。
图12是表示第1实施方式的存储器系统1的读出动作的一例的流程图，表示出了从选择了某存储单元单元CU的读出动作至执行2次重读为止的一系列动作的一例。
如图12所示，首先，存储器系统1基于主机机器30的指示，执行读出动作(步骤S10)。在读出动作中，半导体存储器10基于存储器控制器20的指示，读出被选择的存储单元单元CU的被选择页的数据，并将所读出的数据发送至存储器控制器20。然后，存储器控制器20的ECC电路25执行从半导体存储器10所接收到的读出数据的错误校正。
在能实施步骤S10中的读出数据的错误校正的情况下(步骤S11为是)，存储器系统1将经校正后的读出数据发送至主机机器30，结束以该页为对象的读出动作。另一方面，在无法实施读出数据的错误校正的情况下(步骤S11为否)，存储器系统1执行选择了该页的重读(步骤S12)。
在重读中，半导体存储器10基于存储器控制器20的指示，执行例如所述追踪读取，并将所读出的数据发送至存储器控制器20。然后，存储器控制器20的ECC电路25执行从半导体存储器10所接收到的读出数据的错误校正。
在能实施步骤S12中的读出数据的错误校正的情况下(步骤S13为是)，存储器系统1将经校正后的读出数据发送至主机机器30，结束以该页为对象的读出动作。另一方面，在无法实施读出数据的错误校正的情况下(步骤S13为否)，存储器系统1执行选择了该页的第1读出(步骤S14)。
在第1读出中，半导体存储器10执行与多个区域RG分别对应的多次追踪读取。具体来说，半导体存储器10按与区域RG1内所设置的存储柱MH连接的位线BL的群组(以下，称为区域RG1的群组)、与区域RG2内所设置的存储柱MH连接的位线BL的群组(以下，称为区域RG2的群组)、与区域RG3内所设置的存储柱MH连接的位线BL的群组(以下，称为区域RG3的群组)、与区域RG4内所设置的存储柱MH连接的位线BL的群组(以下，称为区域RG4的群组)进行分类，并对各个群组个别地执行追踪读取。
以下，利用图13及图14对第1实施方式的存储器系统1的第1读出的详细情况进行说明。图13及图14各自表示出了对半导体存储器10输入的指令及地址、待命/忙碌信号RB、选择字线WLsel的电压、控制信号STB。图13对应于选择了低阶页的情况下的第1读出的波形，图14对应于选择了高阶页的情况下的第1读出的波形。
首先，对选择了低阶页的情况下的第1读出进行说明。在选择了低阶页的第1读出中，如图13所示，存储器控制器20将例如指令“xxh”、指令“01h”、指令“00h”、地址信息ADD、指令“30h”依次发送至半导体存储器10。
指令“xxh”是指示半导体存储器10执行以下所说明的分割追踪读取的指令。指令“01h”是指示半导体存储器10执行例如与低阶页对应的动作的指令。指令“00h”是指示半导体存储器10执行读出动作的指令。地址信息ADD包含与被选择的存储单元单元CU对应的地址的信息。指令“30h”是指示半导体存储器10执行基于所接收到的指令及地址的读出动作的指令。
半导体存储器10若接收到指令“30h”，则从待命状态(RBn：“H”电平)转变为忙碌状态(RBn：“L”电平)，序列发生器14执行第1读出。此外，序列发生器14执行第1读出前的字线WL的电压成为例如VSS。
在第1读出的起始，序列发生器14对例如各读出放大器单元SAU的闩锁电路ADL设置“0”。然后，序列发生器14执行例如区域RG1的群组内的追踪读取。
在区域RG1的群组内的追踪读取中，首先序列发生器14对与区域RG1的群组对应的读出放大器单元SAU的闩锁电路SDL设置“0”，对与其他区域(具体来说，为区域RG2、RG3及RG4，也就是说区域RG1以外的所有区域)的群组对应的读出放大器单元SAU的闩锁电路SDL设置“1”。
在追踪读取(读出动作)中，关于闩锁电路SDL被设置为“0”的读出放大器单元SAU，晶体管60及64分别成为接通状态及断开状态，位线BL被充电。也就是说，在追踪读取中，对与闩锁电路SDL被设置为“0”的读出放大器单元SAU对应且与选择字线WLsel连接的存储单元晶体管MT，执行读出动作。
另一方面，关于闩锁电路SDL被设置为“1”的读出放大器单元SAU，晶体管60及64分别成为断开状态及接通状态，位线BL未被充电。也就是说，在追踪读取中，不对与闩锁电路SDL被设置为“1”的读出放大器单元SAU对应且与选择字线WLsel连接的存储单元晶体管MT，执行读出动作。
此外，在本说明书中，例如对闩锁电路SDL所设置的“0”对应于闩锁电路SDL的节点INV的电位为“L”电平的情况，对闩锁电路SDL所设置的“1”对应于闩锁电路SDL的节点INV的电位为“H”电平的情况。
接着，行解码器模块16对选择字线WLsel依次施加例如追踪电压BRt1、BRt2、BRt3、BRt4及BRt5，序列发生器14在各追踪电压被施加至选择字线WLsel的期间，分别断定控制信号STB。
若断定控制信号STB，则与区域RG1的群组对应的读出放大器单元SAU基于对应的位线BL的电压，感测连接于选择字线WLsel的存储单元晶体管MT的数据。将各追踪电压下的感测结果(读出结果)保存于闩锁电路SDL，之后将该感测结果(读出结果)经由闩锁电路XDL传送至序列发生器14。
这时，作为对序列发生器14传送的读出结果，利用的是与例如该区域RG对应的存储单元晶体管MT的接通存储单元数量。然后，序列发生器14基于与区域RG1的群组对应的读出放大器单元SAU中的读出电压BRt1～BRt5各自的读出结果，估算区域RG1的群组内的最佳的读出电压BRc1。
之后，行解码器模块16将序列发生器14所估算出的最佳的读出电压BRc1施加至选择字线WLsel，序列发生器14在最佳的读出电压BRc1被施加至选择字线WLsel的期间，断定控制信号STB。
若断定控制信号STB，则与区域RG1的群组对应的读出放大器单元SAU基于对应的位线BL的电压，感测连接于选择字线WLsel的存储单元晶体管MT的数据。也就是说，对该存储单元晶体管MT的阈值电压是否超过了读出电压BRc1进行判定。
然后，与区域RG1的群组对应的读出放大器单元SAU将使用读出电压BRc1的读出结果保存于闩锁电路SDL，之后将该读出结果传送至闩锁电路ADL。在第1读出中，将使用该最佳的读出电压BRc1的读出结果用作与区域RG1的群组对应的存储单元晶体管MT的读出结果。
此外，对于像上文所叙述的那样以区域GR为单位估算最佳读出电压，并以区域GR为单位执行使用最佳读出电压的读出动作的追踪读取，以下将它称为分割追踪读取。
继而，序列发生器14在区域RG2、RG3及RG4各自的群组内，与在区域RG1的群组内同样地，分别执行分割追踪读取。以下，对以区域RG2、RG3及RG4的群组为对象的分割追踪读取分别简洁地进行说明。
在以区域RG2的群组为对象的分割追踪读取中，首先序列发生器14对与区域RG2的群组对应的读出放大器单元SAU的闩锁电路SDL设置“0”，对与其他区域(具体来说，为区域RG1、RG3及RG4，也就是说区域RG2以外的所有区域)的群组对应的读出放大器单元SAU的闩锁电路SDL设置“1”。
接着，执行使用追踪电压BRt1、BRt2、BRt3、BRt4及BRt5的读出动作，并基于它们的读出结果，估算区域RG2的群组内的最佳的读出电压BRc2。
然后，执行使用读出电压BRc2的读出动作，与区域RG2的群组对应的读出放大器单元SAU将它的读出结果保存于闩锁电路SDL，之后将该读出结果传送至闩锁电路ADL。在第1读出中，将使用该最佳的读出电压BRc2的读出结果用作与区域RG2的群组对应的存储单元晶体管MT的读出结果。
在以区域RG3的群组为对象的分割追踪读取中，首先序列发生器14对与区域RG3的群组对应的读出放大器单元SAU的闩锁电路SDL设置“0”，对与其他区域(具体来说，为区域RG1、RG2及RG4，也就是说区域RG3以外的所有区域)的群组对应的读出放大器单元SAU的闩锁电路SDL设置“1”。
接着，执行使用追踪电压BRt1、BRt2、BRt3、BRt4及BRt5的读出动作，并基于它们的读出结果，估算区域RG3的群组内的最佳的读出电压BRc3。
然后，执行使用读出电压BRc3的读出动作，与区域RG3的群组对应的读出放大器单元SAU将它的读出结果保存于闩锁电路SDL，之后将该读出结果传送至闩锁电路ADL。在第1读出中，将使用该最佳的读出电压BRc3的读出结果用作与区域RG3的群组对应的存储单元晶体管MT的读出结果。
在以区域RG4的群组为对象的分割追踪读取中，首先序列发生器14对与区域RG4的群组对应的读出放大器单元SAU的闩锁电路SDL设置“0”，对与其他区域(具体来说，为区域RG1、RG2及RG3，也就是说区域RG4以外的所有区域)的群组对应的读出放大器单元SAU的闩锁电路SDL设置“1”。
接着，执行使用追踪电压BRt1、BRt2、BRt3、BRt4及BRt5的读出动作，并基于它们的读出结果，估算区域RG4的群组内的最佳的读出电压BRc4。
然后，执行使用读出电压BRc4的读出动作，与区域RG4的群组对应的读出放大器单元SAU将它的读出结果保存于闩锁电路SDL，之后将该读出结果传送至闩锁电路ADL。在第1读出中，将使用该最佳的读出电压BRc4的读出结果用作与区域RG4的群组对应的存储单元晶体管MT的读出结果。
此外，以上所说明的分割追踪读取中对选择字线WLsel所施加的各追踪电压是例如在每一个区域RG均使用相同的电压。但是并不限定于此，第1读出中所使用的追踪电压也可是在每一个区域RG各使用不同的电压。另外，执行以上所说明的分割追踪读取的顺序也可为其他顺序，可按任意顺序而执行。
与区域RG1～RG4各自的群组对应的分割追踪读取结束后，成为如下状态，即：在各读出放大器单元SAU的闩锁电路ADL，保存有使用对每一个区域RG逐一估算出的最佳读出电压的读出结果。
之后，序列发生器14使各读出放大器单元SAU将闩锁电路ADL中所保存的数据传送至闩锁电路XDL，并使半导体存储器10从忙碌状态转变为待命状态。
若检测到半导体存储器10已成为待命状态，则存储器控制器20控制半导体存储器10，使它输出第1读出的读出结果。具体来说，存储器控制器20通过切换例如读出使能信号REn，而将各读出放大器单元SAU的闩锁电路XDL中所保存的读出数据输出至存储器控制器20。这时，从半导体存储器10向存储器控制器20输出的数据相当于1页。
此外，在第1读出中，也可为在与区域RG1～RG4各自的群组对应的分割追踪读取结束后，半导体存储器10从忙碌状态转变为待命状态。在这种情况下，存储器控制器20使半导体存储器10将各读出放大器单元SAU的闩锁电路ADL中所保存的数据传送至闩锁电路XDL，然后像上文所叙述的那样使它输出读出数据。
对存储器控制器20输出的读出数据包括：使用最佳的读出电压BRc1从与区域RG1对应的存储单元晶体管MT读出的读出数据，使用最佳的读出电压BRc2从与区域RG2对应的存储单元晶体管MT读出的读出数据，使用最佳的读出电压BRc3从与区域RG3对应的存储单元晶体管MT读出的读出数据，使用最佳的读出电压BRc4从与区域RG4对应的存储单元晶体管MT读出的读出数据。
在第1实施方式的存储器系统1中，以上所说明的动作对应于选择了低阶页的情况下的第1读出的一例。对于通过第1读出所读出的数据，与所述重读等同样地，利用ECC电路25执行错误校正。
接着，对选择了高阶页的情况下的第1读出进行说明。在选择了高阶页的第1读出中，如图14所示，存储器控制器20将例如指令“xxh”、指令“02h”、指令“00h”、地址信息ADD、指令“30h”依次发送至半导体存储器10。
指令“02h”是指示半导体存储器10执行与例如高阶页对应的动作的指令。半导体存储器10若接收到指令“30h”，则从待命状态转变为忙碌状态，序列发生器14执行第1读出。
首先，序列发生器14在例如区域RG1的群组内，执行分割追踪读取。在区域RG1的群组内的追踪读取中，首先序列发生器14对与区域RG1的群组对应的读出放大器单元SAU的闩锁电路SDL设置“0”，对与其他区域(具体来说，为区域RG2、RG3及RG4，也就是说区域RG1以外的所有区域)的群组对应的读出放大器单元SAU的闩锁电路SDL设置“1”。
接着，行解码器模块16对选择字线WLsel依次施加例如追踪电压ARt1、ARt2、ARt3、ARt4、ARt5、CRt1、CRt2、CRt3、CRt4及CRt5，序列发生器14在各追踪电压被施加至选择字线WLsel的期间，分别断定控制信号STB。
然后，与低阶页的第1读出同样地，序列发生器14基于追踪电压ARt1～ARt5各自的读出结果估算最佳的读出电压ARc1，基于追踪电压CRt1～CRt5各自的读出结果估算最佳的读出电压CRc1。
之后，行解码器模块16对选择字线WLsel依次施加区域RG1的群组内的最佳的读出电压ARc1及CRc1，序列发生器14在最佳的读出电压ARc1及CRc1各自被施加至选择字线WLsel的期间，断定控制信号STB。
若断定控制信号STB，则与区域RG1的群组对应的读出放大器单元SAU基于对应的位线BL的电压，感测连接于选择字线WLsel的存储单元晶体管MT的数据。也就是说，对该存储单元晶体管MT的阈值电压是否低于读出电压ARc1、或超过了CRc1进行判定。
与区域RG1的群组对应的读出放大器单元SAU将使用例如读出电压ARc1的读出结果保存于闩锁电路SDL，之后将该读出结果传送至闩锁电路ADL。
然后，与区域RG1的群组对应的读出放大器单元SAU将使用读出电压CRc1的读出结果保存于闩锁电路SDL，之后基于闩锁电路ADL中所保存的读出结果、及闩锁电路SDL中所保存的读出结果，计算高阶页的读出数据，并将计算结果保存于闩锁电路ADL。
在选择了高阶页的第1读出中，将该闩锁电路ADL中所保存的计算结果用作与区域RG1的群组对应的存储单元晶体管MT的读出结果。
以后也是同样地，序列发生器14在区域RG2、RG3及RG4各自的群组内，执行分割追踪读取，并将使用与各区域RG对应的最佳读出电压的读出结果保存于对应的闩锁电路ADL。然后，与低阶页的第1读出同样地，将闩锁电路ADL中所保存的数据传送至闩锁电路XDL，之后将该数据输出至存储器控制器20。这时，从半导体存储器10向存储器控制器20输出的数据相当于1页。
高阶页的第1读出的其他详细动作与低阶页的第1读出相同，因此省略说明。
[1-3]第1实施方式的效果
根据以上所说明的第1实施方式的存储器系统1，能提高存储单元晶体管MT中所存储的数据的恢复能力。以下，对第1实施方式的详细效果进行说明。
例如，在存储单元三维地积层而成的NAND型闪速存储器中，对应于字线WL的配线形成为板状，而成为积层构造。而且，若在被写入数据后，对应的字线WL发生后天的短路不良或开路不良，则存在以不良发生部位为界，有效的字线WL的阻抗值变化的情况。在本说明书中，所谓“字线WL的阻抗值”，表示从接触插塞CC的位置朝向存储单元晶体管MT的位置且经由字线WL的阻抗值，例如由时间常数RC求出。也就是说，在本说明书中，所谓“字线WL的阻抗值”，是指表示从接触插塞CC的位置朝向存储单元晶体管MT的位置且经由字线WL的电压的传输容易度的概念。
图15表示出了字线WL发生不良的情况下的字线的阻抗值的变化的一例。在图15的上侧，示出了积层的多条字线WL中的1条字线WL与区域RG1～RG4的对应关系，省略了该字线WL所穿过的存储柱MH的图示。在图15的下侧，示出了图15的上侧所示的字线WL的各位置与接触插塞CC之间的阻抗值的变化的一例。
如图15所示，在区域RG2内字线WL发生不良的情况下，存在如下情况，即：在例如从不良发生部位往前的区域内，阻抗值上升。在这种情况下，相对于行解码器模块16对字线WL所施加的电压来说的有效的阈值分布例如像图16所示的那样变化。
在图16所示的例子中，可以看到：相对于区域RG1内的存储单元晶体管MT的阈值分布，区域RG4内的存储单元晶体管MT的阈值分布往更高的方向偏移。这种现象产生的可能原因在于：区域RG4内的字线WL的阻抗值增高，因此对与区域RG4对应的存储单元晶体管MT的栅极有效施加的电压低于对与区域RG1对应的存储单元晶体管MT的栅极有效施加的电压。
因此，存在区域RG1内的最佳读出电压与区域RG4内的最佳读出电压不同的可能性。例如，存在如下情况，即：虽然在区域RG1内通常的读出电压AR、BR及CR最佳，但是在区域RG4内高于通常的读出电压AR、BR及CR的读出电压Arc、BRc及CRc才是最佳读出电压。
在这种情况下，若执行选择了存储单元单元CU的该页的追踪读取，则序列发生器14将会估算区域RG1～RG4内经平均化后的最佳读出电压。也就是说，若以区域RG为单位来看，则存在追踪读取中所估算出的最佳读出电压并非为恰当的电压的可能性。
因此，第1实施方式的存储器系统1在例如错误校正失败后的重读中，执行以区域RG为单位的追踪读取(分割追踪读取)。在分割追踪读取中，序列发生器14将例如区域RG1的读出结果抽出而估算对区域RG1来说最佳的读出电压，执行使用与区域RG1对应的最佳读出电压的读出动作。对于其他区域RG，也同样地执行该动作。
由此，第1实施方式的存储器系统1能在例如像图15所示的那样阻抗值上升的区域RG2、RG3及RG4各者内使用最佳读出电压，从而能抑制区域RG1～RG4各者内的读出数据的错误比特数。
因此，第1实施方式的存储器系统1在例如因后天的不良而导致字线WL的特性变化的情况下，能提高写入至与该字线WL对应的存储单元晶体管MT的数据的恢复能力。
另外，在以上所说明的第1实施方式的存储器系统1中，与某存储单元单元CU对应的1页数据例如像图17所示的那样排列。此外，图17表示出了存储单元单元CU中所包含的存储单元晶体管MT的物理配置(物理地址)的一例，逻辑配置(逻辑地址)也可不同。
如图17所示，在第1实施方式的存储器系统1中，多字元的数据(例如1kbyte)与奇偶的组合是以例如每一个区域RG内各包含2组的方式设计的。通过像这样使数据与奇偶的组合包含在对应的区域RG内，第1实施方式的存储器系统1能对每一个区域RG逐一执行读出数据的错误校正。
由此，第1实施方式的存储器系统1即便于在执行了例如分割追踪读取的存储单元单元CU中包含无法恢复的区域RG的情况下，也能抑制可恢复的数据量的减少。此外，在存储器系统1中，数据与奇偶的组合相对于存储单元单元CU的排列方式并不限定于图17所示的例子，也可为其他排列方式。
[2]第2实施方式
第2实施方式的存储器系统1的构成与第1实施方式的存储器系统1的构成相同。而且，在第2实施方式的存储器系统1中，重读后会执行指定了错误校正失败的区域RG的分割追踪读取。以下，对第2实施方式的存储器系统1与第1实施方式的不同点进行说明。
[2-1]动作
图18是表示第2实施方式的存储器系统1的读出动作的一例的流程图，表示出了继第1实施方式中利用图12所说明的步骤S12的重读后的动作的一例。
如图18所示，于在重读中能实施读出数据的错误校正的情况下(步骤S13为是)，存储器系统1将经校正后的读出数据发送至主机机器30，结束以该页为对象的读出动作。
另一方面，在无法实施读出数据的错误校正的情况下(步骤S13为否)，存储器控制器20的例如CPU22基于ECC电路25的错误校正结果，将该页中发生错误的列地址CA抽出。然后，存储器控制器20利用包含发生错误的列地址CA的指令集，命令半导体存储器10执行第2读出。
若半导体存储器10接收到命令执行第2读出的指令集，则例如序列发生器14基于指令集中所包含的列地址CA，锁定发生错误的区域RG(步骤S20)。
然后，序列发生器14执行选择了所锁定的区域RG的第2读出(步骤S21)。第2读出是从与区域RG1～RG4各者对应的群组中选择与一部分区域RG对应的群组而执行的分割追踪读取。
以下，利用图19对第2实施方式的存储器系统1的第2读出的一例进行说明。图19表示出了对半导体存储器10输入的指令及地址、待命/忙碌信号RB、选择字线WLsel的电压、控制信号STB。此外，在以下实施方式中，为使说明简略化，仅对选择了低阶页的情况下的动作进行说明。
首先，如图19所示，存储器控制器20将例如指令“xxh”、指令“yyh”、指令“01h”、指令“00h”、地址信息ADD、指令“30h”依次发送至半导体存储器10。
指令“yyh”是指示指定了区域RG的分割追踪读取的执行的指令，包含指定与例如1个或多个区域RG对应的群组的信息。与第2读出相关的指令集中的地址信息ADD包含错误校正失败的列地址CA。
半导体存储器10若接收到指令“30h”，则从待命状态转变为忙碌状态，序列发生器14执行第2读出。
例如，在步骤S20中所锁定的区域RG为区域RG4的情况下，序列发生器14在区域RG4的群组内执行分割追踪读取。该分割追踪读取的详细动作与第1实施方式中所说明的分割追踪读取相同，因此省略说明。
然后，若序列发生器14检测到所指定的区域RG的群组内的分割追踪读取已结束，则使半导体存储器10从忙碌状态转变为待命状态。之后，半导体存储器10基于存储器控制器20的控制，将与例如被选择的区域RG对应的群组的读出结果输出至存储器控制器20。这时，从半导体存储器10向存储器控制器20输出的数据相当于例如1/4页。这样一来，第2读出中所要输出的数据的容量基于被选择的区域RG的数量而变化。
此外，在第2实施方式中，与未被指定的区域RG对应的读出结果既可输出，也可不输出。在将与未被指定的区域RG对应的读出数据输出的情况下，存储器控制器20将所接收到的该读出数据当作无效数据进行处理。第2读出的其他详细动作与第1实施方式中所说明的第1读出相同，因此省略说明。
[2-2]第2实施方式的效果
根据以上所说明的第2实施方式的存储器系统1，与第1实施方式同样地，能提高存储单元晶体管MT中所存储的数据的恢复能力。以下，对第2实施方式的详细效果进行说明。
图20与第1实施方式中所说明的图15同样地，表示出了字线WL发生不良的情况下的字线的阻抗值的变化的一例。图20所示的例子中，在区域RG3与区域RG4的交界附近，字线WL发生不良，以不良发生部位为界，字线WL的阻抗值大幅变化。
在图20所示的例子中，若执行通常的追踪读取，则存在如下可能性，即：所估算出的最佳读出电压成为接近与区域RG1～RG3各自的群组对应的最佳读出电压的值，成为偏离与区域RG4的群组对应的最佳读出电压的值。在这种情况下，存在如下可能性，即：在与区域RG1～RG3各自的群组对应的读出数据中错误校正成功，在与区域RG4的群组对应的读出数据中错误校正失败。
因此，第2实施方式的存储器系统1选择错误校正失败的区域RG，执行第1实施方式中所说明的分割追踪读取。而且，在第2实施方式中，半导体存储器10仅将例如与错误校正失败的区域RG对应的追踪读取结果输出至存储器控制器20。
由此，比起第1实施方式中所说明的第1读出，在第2实施方式的存储器系统1的第2读出中，能减少作为分割追踪读取的对象的区域RG，且比起第1读出中的数据传送量，能抑制第2读出中的数据传送量。因此，比起第1实施方式，第2实施方式的存储器系统1能缩短与数据恢复相关的动作的时间。
[3]第3实施方式
第3实施方式的存储器系统1的构成与第1实施方式的存储器系统1的构成相同。而且，在第3实施方式的存储器系统1中，重读后会在基于错误校正失败的区域RG再次设定后的区域RG内执行分割追踪读取。以下，对第3实施方式的存储器系统1与第1及第2实施方式的不同点进行说明。
[3-1]动作
图21是表示第3实施方式的存储器系统1的读出动作的一例的流程图，表示出了继例如第1实施方式中利用图12所说明的步骤S12的重读后的动作的一例。
如图21所示，于在重读中能实施读出数据的错误校正的情况下(步骤S13为是)，存储器系统1将经校正后的读出数据发送至主机机器30，结束以该页为对象的读出动作。
另一方面，在无法实施读出数据的错误校正的情况下(步骤S13为否)，存储器控制器20的例如CPU22基于ECC电路25的错误校正结果，将该页中发生错误的列地址CA抽出。然后，存储器控制器20利用包含发生错误的列地址CA的指令集，命令半导体存储器10执行第3读出。
若半导体存储器10接收到命令执行第3读出的指令集，则例如序列发生器14基于指令集中所包含的列地址CA，锁定发生错误的区域RG(步骤S20)。
然后，序列发生器14基于所锁定的区域RG的信息，设定要执行分割追踪读取的区域RG(步骤S30)，执行第3读出(步骤S31)。
这里，利用图22及图23，对步骤S30中所设定的区域RG的一例进行说明。图22及图23各自表示出了在重读中错误校正失败的区域RG的一例、及在第3读出中所设定的区域RG的一例。
于在重读中与区域RG3的群组对应的读出数据的错误校正失败的情况下，例如像图22所示的那样，将发生错误的区域RG分割成2个以上区域RG(例如，区域RG5及RG6)，将分割所得的区域RG设定为分割追踪读取的对象。
但是并不限定于此，在与区域RG3的群组对应的读出数据的错误校正失败的情况下，例如像图23所示的那样，不变更区域RG的范围，而设定区域RG所指定的范围有所滑移的区域RG(例如，区域RG5及RG6)，将所设定的区域RG设定为分割追踪读取的对象。
这样一来，在第3实施方式中，序列发生器14能在步骤S30的区域RG的设定中，设定任意的区域RG。此外，作为区域RG的最小范围，设定为序列发生器14能通过分割追踪读取估算出相邻的阈值分布的峰谷的范围。
在第3读出中，对半导体存储器10输入的指令及地址、待命/忙碌信号RB、选择字线WLsel的电压、控制信号STB各自的动作与例如第2实施方式中所说明的第2读出相同，因此省略说明。
此外，在要将第2读出与第3读出分开使用的情况下，存储器系统1会将与例如指令“yyh”不同的指令分配给第3读出。另外，第2读出与第3读出的分开使用也可通过变更半导体存储器10的动作设定来实现。
另外，第3实施方式中所说明的第3读出也可与第1实施方式中所说明的第1读出组合。例如，假设：像第1实施方式中所说明的那样执行了第1读出，但是在第1读出的执行中，未能通过区域RG3内的分割追踪读取估算出最佳读出电压。
在这种情况下，序列发生器14也可与第3读出同样地，对区域RG3实施区域的分割及/或区域的滑移的设定，对所设定的区域再次执行分割追踪读取。另外，在第1读出的执行中，序列发生器14也可变更区域的设定，执行多次与第3读出相同的动作。
[3-2]第3实施方式的效果
根据以上所说明的第3实施方式的存储器系统1，比起第2实施方式，能更为提高存储单元晶体管MT中所存储的数据的恢复能力。以下，对第3实施方式的详细效果进行说明。
图24与第1实施方式中所说明的图15同样地，表示出了字线WL发生不良的情况下的字线的阻抗值的变化的一例。图24所示的例子中，在区域RG3的内侧，字线WL发生不良，以不良发生部位为界，字线WL的阻抗值大幅变化。
在图24所示的例子中，例如区域RG3内包含最佳读出电压大为不同的部分，因此存在即便执行选择了区域RG3的群组的分割追踪读取后也无法正确读出数据的可能性。
因此，第3实施方式的存储器系统1基于错误校正失败的区域RG再次设定区域RG，执行分割追踪读取。具体来说，在第3实施方式中，序列发生器14例如像图24所示的那样，将与不良发生部位对应的区域RG分割成更细的区域RG(例如区域RG5及RG6)，而对分割所得的区域RG分别执行分割追踪读取。
由此，第3实施方式的存储器系统1能提高分割所得的区域RG中不含不良发生部位的区域RG内的错误校正的成功率，且能缩小与包含难以进行错误校正的不良发生部位的区域RG对应的存储容量。
另外，随着包含不良发生部位的区域RG的单位缩小，数据的读出所需的总时间增加，通过分割追踪读取，能设定对该区域RG来说更佳的读出电压的可能性提高。因此，能抑制错误比特数。
综上所述，比起第2实施方式，第3实施方式的存储器系统1即便于在执行了例如分割追踪读取的存储单元单元CU中包含无法恢复的区域RG的情况下，也能抑制可恢复的数据量的减少，从而能提高数据恢复能力。
[4]第4实施方式
第4实施方式的存储器系统1的构成与第1实施方式的存储器系统1的构成相同。而且，在第4实施方式的存储器系统1中，重读后会指定错误校正失败的区域RG，且执行变更了电压条件的分割追踪读取。以下，对第4实施方式的存储器系统1与第1～第3实施方式的不同点进行说明。
[4-1]动作
图25是表示第4实施方式的存储器系统1的读出动作的一例的流程图，表示出了继例如第1实施方式中利用图12所说明的步骤S12的重读后的动作的一例。
如图25所示，于在重读中能实施读出数据的错误校正的情况下(步骤S13为是)，存储器系统1将经校正后的读出数据发送至主机机器30，结束以该页为对象的读出动作。
另一方面，在无法实施读出数据的错误校正的情况下(步骤S13为否)，存储器控制器20的例如CPU22基于ECC电路25的错误校正结果，将该页中发生错误的列地址CA抽出。
然后，存储器控制器20利用包含发生错误的列地址CA、及电压偏移信息的指令集，命令半导体存储器10执行第4读出。电压偏移信息是执行与通常的读出电压不同的读出动作的情况下所使用的参数。
若半导体存储器10接收到命令执行第4读出的指令集，则例如序列发生器14基于指令集中所包含的列地址CA，锁定发生错误的区域RG(步骤S20)。
另外，序列发生器14基于例如电压偏移信息，设定用于分割追踪读取的追踪电压(步骤S40)。将所要设定的追踪电压设定为例如高于通常的追踪电压的电压。
此外，追踪电压的上升幅度可基于例如在发生错误的区域RG内无法实施错误校正的数据容量进行设定，可基于被选择的区域RG进行设定，也可对被选择的每一个区域RG设定各不相同的上升幅度。另外，步骤S40中所设定的追踪电压也可为低于通常的追踪电压的电压。
然后，序列发生器14基于所锁定的区域RG、及所设定的追踪电压，执行第4读出(步骤S41)。第4读出与在第2实施方式中所说明的第2读出中变更了分割追踪读取的追踪电压的动作。
以下，利用图26对第4实施方式的存储器系统1的第4读出的一例进行说明。图26表示出了对半导体存储器10输入的指令及地址、待命/忙碌信号RB、选择字线WLsel的电压、控制信号STB。
首先，如图26所示，存储器控制器20将例如指令“xxh”、指令“yyh”、指令“zzh”、指令“01h”、指令“00h”、地址信息ADD、指令“30h”依次发送至半导体存储器10。
指令“zzh”是指定分割追踪读取中所使用的追踪电压的指令，相当于所述电压偏移信息。半导体存储器10若接收到指令“30h”，则从待命状态转变为忙碌状态，序列发生器14执行第4读出。
例如，在步骤S20中所锁定的区域RG为区域RG4的情况下，序列发生器14在区域RG4的群组内执行分割追踪读取。
在本例中的与区域RG4的群组对应的分割追踪读取中，首先，序列发生器14对与区域RG4的群组对应的读出放大器单元SAU的闩锁电路SDL设置“0”，对与区域RG1、RG2及RG3中任一者的群组对应的读出放大器单元SAU的闩锁电路SDL设置“1”。
接着，执行使用追踪电压BRbt1、BRbt2、BRbt3、BRbt4及BRbt5的读出动作。例如，追踪电压BRbt1～BRbt5分别为高于追踪电压BRt1～BRt5的电压。然后，基于它们的读出结果，估算区域RG4的群组内的最佳的读出电压BRbc4。
然后，执行使用读出电压BRbc4的读出动作，与区域RG4的群组对应的读出放大器单元SAU将它的读出结果保存于闩锁电路SDL，之后将该读出结果传送至闩锁电路ADL。在本例的第4读出中，将使用该最佳的读出电压BRbc4的读出结果用作与区域RG4的群组对应的存储单元晶体管MT的读出结果。
然后，若序列发生器14检测到所指定的区域RG的群组内的分割追踪读取已结束，则使半导体存储器10从忙碌状态转变为待命状态。之后，半导体存储器10基于存储器控制器20的控制，将与例如被选择的区域RG对应的群组的读出结果输出至存储器控制器20。这时，从半导体存储器10向存储器控制器20输出的数据相当于例如1/4页。这样的话，在第4读出中所要输出的数据的容量基于被选择的区域RG的数量而变化。
此外，第4实施方式的存储器系统1于在第4读出中再次无法实施错误校正的情况下，也可将追踪电压设定得更高，再次执行第4读出。第4读出的其他详细动作与第2实施方式中所说明的第2读出相同，因此省略说明。
[4-2]第4实施方式的效果
于在字线WL的中途发生不良的情况下，像第2实施方式中利用图20所说明的那样，存在以不良发生部位为界，字线WL的阻抗值大幅变化的情况。
在这种情况下，存在如下可能性，即：即便存储器系统1在字线WL的阻抗值大幅上升的区域RG内执行了分割追踪读取，对连接于与该区域RG对应的字线WL的部分的存储单元晶体管MT所施加的有效电压也会降低，从而无法检测出相邻的阈值分布的峰谷。
因此，第4实施方式的存储器系统1使用比例如通常的追踪读取更高的追踪电压，执行例如第2实施方式中所说明的分割追踪读取。也就是说，在第4实施方式的存储器系统1中，使对字线WL的阻抗值变化的部分所施加的追踪电压变化为能恰当地判定出相邻的阈值分布的峰谷的电压。
由此，即便于在通常的追踪电压下无法估算出最佳读出电压的状态下，第4实施方式的存储器系统1也能估算出最佳读出电压。因此，第4实施方式的存储器系统1能抑制可恢复的数据量的减少，从而能提高数据恢复能力。
此外，在第4实施方式中，以选择错误校正失败的区域RG执行分割追踪读取的情况为例进行了说明，但是并不限定于此。例如，也可像第1实施方式中所说明的第1读出那样，将所有区域RG作为对象，执行应用了经变更后的追踪电压的分割追踪读取。
另外，第4实施方式中所说明的第4读出的动作也可对第1读出加以应用。例如，存储器控制器20向命令半导体存储器10执行第1读出的指令序列中追加指令“zzh”。在这种情况下，半导体存储器10执行使用基于指令“zzh”进行变更后的追踪电压的第1读出。这样的话，第4读出可与其他实施方式中所说明的读出动作组合。
[5]第5实施方式
第5实施方式的存储器系统1的构成与第1实施方式的存储器系统1的构成相同。而且，第5实施方式的存储器系统1中，在闲置状态时所执行的寻读中，执行例如第1读出。以下，对第5实施方式的存储器系统1与第1～第4实施方式的不同点进行说明。
[5-1]动作
存储器系统1在例如闲置状态时，执行寻读。存储器系统1在寻读中，依次执行以存储单元阵列11中所包含的各块BLK的各页为对象的读出动作，并对是否能读出数据进行确认。然后，存储器系统1在某页中例如错误比特数超过了指定数的情况下，将包含该页的块BLK中所存储的数据待避至其他块BLK，并将该块BLK登录为坏块。
此外，块BLK被登录为坏块的条件并不限定于此，也可设定其他条件。另外，可将在寻读中被执行读出动作的块BLK的顺序、及被选择的块BLK内被执行读出动作的页的顺序各自设定为任意顺序。
图27表示第5实施方式的存储器系统1中的寻读的一例的流程图。以下，利用图27对第5实施方式的存储器系统1的寻读的详细动作进行说明。
在第5实施方式中，存储器系统1若成为例如闲置状态，则开始实施寻读(步骤S50)。
在寻读中，存储器控制器20指示半导体存储器10执行选择了例如某块BLK的某页的读出动作，半导体存储器10执行选择了该页的读出动作(步骤S10)。
于在步骤S10中能实施从半导体存储器10读出的数据的错误校正的情况下(步骤S11为是)，存储器控制器20对存储器系统1的闲置状态是否已结束进行确认(步骤S52)。在闲置状态尚未结束的情况下，存储器控制器20的处理返回至步骤S10，指示半导体存储器10执行选择了下一页的读出动作。
于在步骤S10中无法实施从半导体存储器10读出的数据的错误校正的情况下(步骤S11为否)，存储器控制器20指示半导体存储器10执行选择了例如该页的第1读出，半导体存储器10执行第1读出。
然后，存储器控制器20执行从半导体存储器10输出的读出数据的错误校正，并指示半导体存储器10将经校正后的读出数据写入至其他块BLK。然后，存储器控制器20对被半导体存储器10执行了第1读出的块BLK内的其他数据，也同样地使数据待避至其他块BLK，并将发生错误的块BLK登录为坏块(步骤S51)。
之后，在存储器系统1中，存储器控制器20对存储器系统1的闲置状态是否已结束进行确认(步骤S52)。在闲置状态尚未结束的情况下，存储器控制器20的处理返回至步骤S10，指示半导体存储器10执行选择了下一块BLK的读出动作。
以上所说明的动作在存储器系统1处于闲置状态的期间内反复执行。而且，存储器控制器20一旦检测到在步骤S52中闲置状态已结束，便结束寻读。
[5-2]第5实施方式的效果
综上所述，第5实施方式的存储器系统1中，在闲置状态时的寻读中，利用了第1实施方式中所说明的第1读出。由此，第5实施方式的存储器系统1在寻读时，也与第1实施方式同样地，能提高针对发生不良的块BLK的数据的恢复能力。
存储器系统1执行寻读的频率可任意设定。可为存储器系统1每次处于闲置状态时均执行寻读。或者，也可为每当处于闲置状态的次数达到指定次数便执行寻读。另外，例如，也可为当经过指定期间(日、周、月)后方处于闲置状态时执行寻读。
此外，第5实施方式中，在寻读中，以在通常的读出动作后执行第1读出的情况为例进行了说明，但是并不限定于此。例如，也可使用第2～第4实施方式中所说明的第2读出、第3读出、或第4读出，取代图27所示的步骤S14。
另外，也可为在经步骤S14中的分割追踪读取后错误校正仍不成功的情况下，继续执行第2读出、第3读出、及第4读出中的任一者。在这种情况下，第5实施方式的存储器系统1也能获得与第2～第4实施方式中的任一者相同的效果。
[6]第6实施方式
第6实施方式的存储器系统1的构成与第1实施方式的存储器系统1的构成相同。而且，在第6实施方式的存储器系统1中，使用第1实施方式等中所说明的分割追踪读取，执行调查被选择的存储单元单元CU的状态的读出动作。以下，对第6实施方式的存储器系统1与第1～第5实施方式的不同点进行说明。
[6-1]动作
第6实施方式的存储器系统1在要调查存储单元单元CU的状态的情况下，执行利用第5读出的状态确认动作。第5读出相当于在两端的区域RG内执行第1实施方式中所说明的分割追踪读取的动作。
以下，利用图28对第6实施方式的存储器系统1中的状态确认动作进行说明。图28是表示第6实施方式的存储器系统1中的状态确认动作的一例的流程图。
在状态确认动作中，存储器系统1选择希望调查状态的存储单元单元CU，执行第5读出。具体来说，存储器控制器20指示半导体存储器10执行选择了例如某块BLK的某页的第5读出，半导体存储器10执行选择了该页的第5读出(步骤S60)。
然后，在第5读出中，存储器控制器20指示半导体存储器10执行选择了对应于两端的区域RG的分割追踪读取。图29表示出了第5读出中所选择的区域RG的一例。
如图29所示，在执行第5读出的情况下，分别选择例如距离接触插塞CC最近的区域RG1、及距离接触插塞CC最远的区域RG4。也就是说，存储器控制器20在第5读出中，指示半导体存储器10执行选择了例如区域RG1及RG4的分割追踪读取。该分割追踪读取的详细动作与第2实施方式中所说明的分割追踪读取相同，但是所输出的信息不同。
具体来说，在第5读出中，半导体存储器10基于存储器控制器20的控制，将用来对在区域RG1内所估算出的最佳读出电压与在区域RG4内所估算出的最佳读出电压之间是否存在差异进行判断的信息输出至存储器控制器20。作为该信息，使用例如与对应于两端的区域RG各自的最佳读出电压对应的参数。
然后，存储器控制器20基于通过第5读出从半导体存储器10输出的信息，对与对应于两端的区域RG各者对应的最佳读出电压间是否存在差异进行判定(步骤S61)。
在与对应于两端的区域RG各者对应的最佳读出电压间无差异的情况下(步骤S62为否)，存储器控制器20认为被选择的存储器单元CU的状态良好，从而结束该状态确认动作。
在与对应于两端的区域RG各者对应的最佳读出电压间有差异的情况下(步骤S62为是)，存储器控制器20依次执行第5实施方式中利用图27所说明的步骤S14及S51的处理。简单来说，存储器控制器20通过利用例如第1读出，而使刚刚被执行了第5读出的块BLK的数据待避至其他块BLK，并将刚刚被执行了第5读出的块BLK登录为坏块。
一旦步骤S14及S51的处理结束，存储器控制器20便结束该状态确认动作。
[6-2]第6实施方式的效果
综上所述，第6实施方式的存储器系统1中，在状态确认动作中，执行选择了对应于两端的区域RG的分割追踪读取(第5读出)。然后，存储器控制器20基于第5读出的结果，推测与被执行了第5读出的页对应的字线WL(存储单元单元CU)是否发生不良。
例如，有如下预料，即：在对应于两端的区域RG内，字线WL未发生不良的情况下，通过分割追踪读取所估算出的最佳读出电压相同，在字线WL发生不良的情况下，通过分割追踪读取所估算出的最佳读出电压产生差异。
这样的话，第6实施方式的存储器系统1通过执行第5读出，能确认以存储单元单元CU为单位有无发生不良。另外，第6实施方式的存储器系统1在检测到字线WL发生不良的情况下会执行第1实施方式中所说明的第1读出，因此与第1实施方式同样地，能提高数据的恢复能力。
以上所说明的状态确认动作能由存储器控制器20按任意时序执行，例如在第5实施方式中所说明的寻读中加以执行。作为使用状态确认动作(第5读出)的其他时序，例如可列举删除动作后、或写入动作后。
于在删除动作后执行第5读出的情况下，存储器系统1能调查出删除状态下的存储单元晶体管MT中的阈值电压的不均。在这种情况下，存储器系统1能将不均较大的块BLK、也就是说存储单元晶体管MT的特性劣化的块BLK设定为坏块。于在写入动作后执行第5读出的情况下，也同样地，存储器系统1能调查出写入动作后的存储单元晶体管MT的状态，并适当设定为坏块。
此外，第6实施方式中，在状态确认动作中，以在第5读出动作后执行第1读出的情况为例进行了说明，但是并不限定于此。例如，也可使用第2～第4实施方式中所说明的第2读出、第3读出、或第4读出，取代图28所示的步骤S14。
另外，也可为在经步骤S14中的分割追踪读取后错误校正仍不成功的情况下，继续执行第2读出、第3读出、及第4读出中的任一者。在这种情况下，第6实施方式的存储器系统1也能获得与第2～第4实施方式中的任一者相同的效果。
另外，在第6实施方式中，以当在步骤S62中未能检测出差异时结束状态确认动作的情况为例进行了说明，但是并不限定于此。例如，也可为于在步骤S62中未能检测出差异的情况下，存储器系统1通过执行选择了该存储单元单元CU的通常的读出动作，再次确认错误的有无。
[7]变化例等
实施方式的存储器系统＜例如图1中的1＞包含半导体存储器＜例如图1中的10＞及存储器控制器＜例如图1中的20＞。半导体存储器包含多个第1及第2存储单元、多条第1及第2位线、字线、以及驱动器。存储器控制器控制半导体存储器。多个第1及第2存储单元各自基于阈值电压存储数据。多条第1位线连接于多个第1存储单元。多条第2位线连接于多个第2存储单元。字线连接于多个第1及第2存储单元各者。驱动器对字线施加电压。若存储器控制器将包含指示第1动作＜例如图13中的第1读出＞的执行的第1指令＜例如图13中的xxh＞、及指示读出动作的执行的第2指令＜例如图13中的00h＞的指令集发送至半导体存储器，则半导体存储器执行第1动作。在第1动作中，驱动器对字线依次施加多种第1读出电压＜例如图13中的BRt1～BRt5(RG1)＞、多种第1读出电压中的一种＜例如图13中的BRc1＞、多种第2读出电压＜例如图13中的BRt1～BRt5(RG2)＞、多种第2读出电压中的一种＜例如图13中的BRc2＞。由此，存储器系统能提高存储单元中所存储的数据的恢复能力。
在第1～第4实施方式中，以重读后执行第1～第4读出中的任一者的情况为例进行了说明，但是并不限定于此。例如，也可执行第1～第4读出中的任一者作为通常的读出动作后的重读。另外，在掌握发生错误的页的信息的情况下，存储器系统1也可从起始便执行第1～第4读出中的任一者。
另外，存储器系统1也可将第1～第4实施方式中所说明的第1～第4读出组合利用。例如，存储器系统1也可在执行第1读出后执行第3读出作为重读，或可在执行第1读出后执行第4读出作为重读。
在所述实施方式中，以参数基于来自存储器控制器20的指令而变更的情况为例进行了说明，但是并不限定于此。例如，也可为存储器控制器20执行变更半导体存储器10侧的设定的动作，以变更第4读出中的追踪电压。
这种设定变更动作的指令序列的一例在图30中有所表示。如图30所示，首先，存储器控制器20发布设定变更指令“zxh”，并将它发送至半导体存储器10。指令“zxh”是命令半导体存储器10变更参数的指令。
接着，存储器控制器20发布地址信息ADD，并将它发送至半导体存储器10。该地址信息ADD是指定与希望变更的参数对应的地址的。接着，存储器控制器20例如跨及多个循环地将设定数据DAT输出至半导体存储器10。该设定数据DAT是相当于所要变更的参数的数据。若接收到这些指令等，则半导体存储器10转变为忙碌状态，序列发生器14开始设定变更动作。然后，若序列发生器14基于所接收到的地址及数据，覆写设定的参数，则使半导体存储器10转变为待命状态。设定变更动作结束后，例如半导体存储器10的第4读出中的追踪电压的设定变更便会被应用。
在所述实施方式中，说明中所使用的指令“xxh”、指令“yyh”、指令“zzh”各自可被替换成任意指令。另外，在所述实施方式中，以分别使用指令“01h”及“02h”作为指示与低阶页或高阶页对应的动作的指令的情况为例进行了说明，但是并不限定于此。例如，也可将这些指令替换成其他指令，或可使地址信息ADD中包含页的信息，由此省略这些指令。
在所述实施方式中，以执行以页为单位的读出的情况为例进行了说明，但是并不限定于此。例如，存储器系统1也可有序地读出1个存储单元单元CU中所包含的多页的数据。另外，存储器系统1也可在追踪读取中，执行以多页为对象的有序追踪读取。对于这种动作，也可应用所述实施方式中所说明的动作。
在所述实施方式中，以1个存储单元晶体管MT存储2比特数据的情况为例进行了说明，但是并不限定于此。存储单元单元CU所包含的各存储单元晶体管MT中也可存储有1比特数据，或可存储有3比特以上的数据。在这种情况下，存储器系统1也能通过适当变更读出电压或追踪电压等，而执行所述实施方式中所说明的动作，从而能获得相同的效果。
在第1实施方式中所说明的选择了高阶页的第1读出中，以半导体存储器10在执行分别使用追踪电压ARt1～ARt5及CRt1～CRt5的读出后，执行使用最佳的读出电压ARc1及CRc1的读出的情况为例进行了说明，但是并不限定于此。例如，半导体存储器10也可在执行分别使用追踪电压ARt1～ARt5的读出后，执行使用最佳的读出电压ARc1的读出，在执行分别使用追踪电压CRt1～CRt5的读出后，执行使用最佳的读出电压CRc1的读出。在选择了其他区域RG的追踪读取中，也同样如此。
在所述实施方式的写入动作及读出动作各者中，对选择字线WLsel所施加的电压成为与例如驱动器电路15对行解码器模块16供给电压的信号线CG的电压相同的电压。也就是说，对各种配线所施加的电压或电压被施加的期间通过调查对应的信号线CG的电压便能大体得知。
在根据连接于驱动器电路15的各信号线的电压估算选择栅极线及字线等的电压的情况下，也可将行解码器RD中所包含的晶体管TR导致的电压下降考虑在内。在这种情况下，选择栅极线及字线各自的电压比起分别施加至对应的信号线的电压，降低了晶体管TR的电压下降量。
本说明书中所谓的“连接”，表示电连接，不排除例如中间介置其他元件的情况。另外，本说明书中所谓的“断开状态”，表示向对应的晶体管的栅极施加未达该晶体管的阈值电压的电压，不排除例如流通晶体管的漏电流等微少电流的情况。
所述实施方式中的存储单元阵列11也可为其他构成。关于存储单元阵列11的其他构成，例如2009年3月19日提出申请的名为“三维积层非易失性半导体存储器”的美国专利申请12/407,403号、2009年3月18日提出申请的名为“三维积层非易失性半导体存储器”的美国专利申请12/406,524号、2010年3月25日提出申请的名为“非易失性半导体存储装置及该制造方法”的美国专利申请12/679,991号、2009年3月23日提出申请的名为“半导体存储器及该制造方法”的美国专利申请12/532,030号中分别有所记载。这些专利申请的整体通过参照而被引用于本案说明书中。
在所述实施方式中，块BLK也可不为删除单位。关于其他删除动作，2011年9月18日提出申请的名为“非易失性半导体存储装置”的美国专利申请13/235,389号、2010年1月27日提出申请的名为“非易失性半导体存储装置”的美国专利申请12/694,690号中分别有所记载。这些专利申请的整体通过参照而被引用于本案说明书中。
所述实施方式中，在写入动作中，选择了第奇数号字线的情况下对选择字线最初所施加的电压与选择了第偶数号字线的情况下对选择字线最初所施加的电压也可不同。在写入动作中，也可根据非选择的字线是第奇数号字线还是第偶数号字线，而改变对非选择的字线所施加的通过电压。
对本发明的若干实施方式进行了说明，但是这些实施方式仅作为示例而提出，并非意图限定发明的范围。这些新颖的实施方式能以其他各种形态加以实施，可在不脱离发明主旨的范围内，进行各种省略、替换、变更。这些实施方式及它们的变形包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及它们同的范围内。
[符号的说明]
1…存储器系统
10…半导体存储器
11…存储单元阵列
12…指令寄存器
13…地址寄存器
14…序列发生器
15…驱动器电路
16…行解码器模块
17…读出放大器模块
20…存储器控制器
21…主机接口电路
22…CPU
23…RAM
24…缓冲存储器
25…ECC电路
26…NAND接口电路
BL…位线
WL…字线
SGD、SGS…选择栅极线
BLK…块
SU…串单元
RD…行解码器
SAU…读出放大器单元
MT…存储单元晶体管
ST…选择晶体管

Claims (10)

1.一种半导体存储器，其特征在于包含：
多个第1存储单元，各自能够存储数据；多条第1位线，连接于所述多个第1存储单元；多个第2存储单元，各自能够存储数据；多条第2位线，连接于所述多个第2存储单元；字线，共通连接于所述多个第1及第2存储单元各者；及驱动器，对所述字线施加电压；且
若接收第1指令，则执行第1动作，
在所述第1动作中，所述驱动器对所述字线：
施加多种第1读出电压，
施加所述多种第1读出电压中的一种而对所述多个第1存储单元进行读出，施加多种第2读出电压，
施加所述多种第2读出电压中的一种而对所述多个第2存储单元进行读出。
2.根据权利要求1所述的半导体存储器，其特征在于：
所述多种第1读出电压与所述多种第2读出电压相同。
3.根据权利要求2所述的半导体存储器，其特征在于：
所述多种第1读出电压中的所述一种与所述多种第2读出电压中的所述一种不同。
4.根据权利要求1至3中任一项所述的半导体存储器，其特征在于：
所述半导体存储器还包含接触插塞，该接触插塞将所述字线与所述驱动器之间电连接，且设置于所述字线上；
所述多个第1存储单元中离所述接触插塞最远的第1存储单元与所述接触插塞的间隔小于所述多个第2存储单元中离所述接触插塞最近的第2存储单元与所述接触插塞的间隔。
5.根据权利要求1至3中任一项所述的半导体存储器，其特征在于：
若所述第1动作结束，则将通过所述多种第1读出电压中的所述一种而从所述多个第1存储单元读出的数据、及通过所述多种第2读出电压中的所述一种而从所述多个第2存储单元读出的数据输出。
6.根据权利要求5所述的半导体存储器，其特征在于：
通过所述多种第1读出电压中的所述一种而从所述多个第1存储单元读出的数据、及通过所述多种第2读出电压中的所述一种而从所述多个第2存储单元读出的数据的各个包含多字元的数据与对应于所述多字元的数据的奇偶的组合。
7.根据权利要求1至3中任一项所述的半导体存储器，其特征在于：
在所述第1动作中，所述驱动器施加所述多种第1读出电压及所述多种第2读出电压的动作是对与所述多个第1存储单元或所述多个第2存储单元的阈值电压的分布对应的最佳读出电压进行判定的读出动作。
8.根据权利要求1至3中任一项所述的半导体存储器，其特征在于还包含多个第3存储单元，这些第3存储单元各自能够存储数据，且连接于所述字线；且
在所述第1动作中，所述驱动器在施加所述多种第2读出电压中的所述一种后，施加多种第3读出电压，施加所述多种第3读出电压中的一种而对所述多个第3存储单元进行读出。
9.根据权利要求8所述的半导体存储器，其特征在于：
若所述第1动作结束，则将通过所述多种第1读出电压中的所述一种而从所述多个第1存储单元读出的数据、通过所述多种第2读出电压中的所述一种而从所述多个第2存储单元读出的数据、及通过所述多种第3读出电压中的所述一种而从所述多个第3存储单元读出的数据输出。
10.一种存储器系统，其特征在于具备：
根据权利要求1至3中任一项所述的半导体存储器；及
存储器控制器，将所述第1指令发送至所述半导体存储器；且
所述存储器控制器包含能够进行对读出数据的错误校正的第1电路；
在所述第1电路从所述半导体存储器接收到的读出数据的错误校正失败的情形时，所述存储器控制器将所述第1指令发送至所述半导体存储器。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109791792B (zh) * 2016-09-23 2023-08-22 铠侠股份有限公司 存储装置
JP2019169211A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 メモリシステム
JP2020047786A (ja) * 2018-09-19 2020-03-26 キオクシア株式会社 半導体記憶装置
KR20200117374A (ko) * 2019-04-04 2020-10-14 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 이의 동작 방법 및 이를 이용하는 시스템
JP2022147849A (ja) 2021-03-23 2022-10-06 キオクシア株式会社 不揮発性半導体記憶装置
WO2023281728A1 (ja) * 2021-07-09 2023-01-12 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
JP2023023483A (ja) * 2021-08-05 2023-02-16 キオクシア株式会社 メモリシステム
US11862226B2 (en) * 2021-08-31 2024-01-02 Micron Technology, Inc. Systems and methods for pre-read scan of memory devices
JP2023141561A (ja) * 2022-03-24 2023-10-05 キオクシア株式会社 半導体記憶装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105931666A (zh) * 2015-02-26 2016-09-07 株式会社东芝 半导体存储装置及存储系统
CN107785049A (zh) * 2016-08-29 2018-03-09 东芝存储器株式会社 半导体存储装置及存储器系统

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7808819B2 (en) 2008-04-29 2010-10-05 Sandisk Il Ltd. Method for adaptive setting of state voltage levels in non-volatile memory
KR101979734B1 (ko) * 2012-08-07 2019-05-17 삼성전자 주식회사 메모리 장치의 독출 전압 제어 방법 및 이를 이용한 데이터 독출 방법
KR20140072637A (ko) * 2012-12-05 2014-06-13 삼성전자주식회사 비휘발성 메모리 장치 및 메모리 컨트롤러의 동작 방법
KR102131802B1 (ko) * 2013-03-15 2020-07-08 삼성전자주식회사 비휘발성 메모리 장치의 데이터 독출 방법, 비휘발성 메모리 장치, 및 메모리 시스템의 구동 방법
JP6262063B2 (ja) * 2014-03-18 2018-01-17 東芝メモリ株式会社 不揮発性メモリおよび書き込み方法
KR102128406B1 (ko) * 2014-09-26 2020-07-10 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
KR102370719B1 (ko) * 2015-03-04 2022-03-08 에스케이하이닉스 주식회사 반도체 장치
KR102294848B1 (ko) * 2015-06-30 2021-08-31 삼성전자주식회사 불휘발성 메모리 장치 및 컨트롤러를 포함하는 스토리지 장치
US9922707B2 (en) * 2015-12-28 2018-03-20 Toshiba Memory Corporation Semiconductor storage apparatus and memory system comprising memory cell holding data value of multiple bits
JP2017224370A (ja) * 2016-06-15 2017-12-21 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
JP2019169211A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 メモリシステム

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105931666A (zh) * 2015-02-26 2016-09-07 株式会社东芝 半导体存储装置及存储系统
CN107785049A (zh) * 2016-08-29 2018-03-09 东芝存储器株式会社 半导体存储装置及存储器系统

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