JP2023023483A - メモリシステム - Google Patents

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Abstract

Figure 2023023483000001
【課題】誤り訂正処理の信頼性を高めることができるメモリシステムを提供する。
【解決手段】実施形態の半導体記憶装置１０は、第１領域及び第２領域にそれぞれ配置された第１メモリセル及び第２メモリセルを含む。コントローラ２０は、第１メモリセルからの第１読み出し動作に基づく第１データと、第２メモリセルからの第１読み出し動作に基づく第２データと受け取り、第１メモリセルからの第２読み出し動作に基づく第３データと、第２メモリセルからの第２読み出し動作に基づく第４データと受け取り、第１メモリセルが第１領域に配置された第１情報に基づいて、第１及び第３データに対応する第１値を設定し、第２メモリセルが第２領域に配置された第２情報に基づいて、第２及び第４データに対応する第２値を設定し、第１及び第３データに対して第１値を用いて復号を行い、第２及び第４データに対して第２値を用いて復号を行うように構成される。
【選択図】図１０

Description

本発明の実施形態は、メモリシステムに関する。
不揮発性の半導体記憶装置として、例えば、メモリセルが二次元あるいは三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリと、ＮＡＮＤ型フラッシュメモリを制御するコントローラとにより、メモリシステムが構成されている。半導体記憶装置からデータを読み出す際の誤り訂正方法として、ソフトビット復号（または、軟判定復号）が知られている。
特開２０１８－４５３８７号公報
誤り訂正処理の信頼性を高めることができるメモリシステムを提供する。
実施形態のメモリシステムは、半導体記憶装置及びコントローラを備える。半導体記憶装置は、第１領域に配置された第１メモリセルと、第２領域に配置された第２メモリセルを含む。コントローラは、前記第１メモリセルからの第１読み出し動作に基づく第１データと、前記第２メモリセルからの前記第１読み出し動作に基づく第２データと受け取り、前記第１メモリセルからの前記第１読み出し動作と異なる第２読み出し動作に基づく第３データと、前記第２メモリセルからの前記第２読み出し動作に基づく第４データと受け取り、前記第１メモリセルが前記第１領域に配置されていることを示す第１情報に基づいて、前記第１データ及び前記第３データに対応する第１値を設定し、前記第２メモリセルが前記第２領域に配置されていることを示す第２情報に基づいて、前記第２データ及び前記第４データに対応する第２値を設定し、前記第１データ及び前記第３データに対して前記第１値を用いて復号を行い、前記第２データ及び前記第４データに対して前記第２値を用いて復号を行うように構成される。
図１は、第１実施形態のメモリシステムの構成を示すブロック図である。 図２は、第１実施形態における半導体記憶装置の構成を示すブロック図である。 図３は、第１実施形態におけるメモリセルアレイ内のブロックの回路図である。 図４は、第１実施形態におけるメモリセルトランジスタの取り得る閾値電圧分布とデータの関係を示す図である。 図５は、第１実施形態における半導体記憶装置内のセンスアンプの構成を示す図である。 図６は、第１実施形態におけるメモリコントローラ内のＥＣＣ回路に関連する機能ブロック図である。 図７は、第１実施形態におけるハードビットデータ、ソフトビットデータ、インデックス、及びＬＬＲ値の例を示す図である。 図８は、第１実施形態におけるメモリセルアレイ内のメモリセルトランジスタのレイアウトを示す平面図である。 図９は、図８におけるＡ－Ａ線に沿った断面図である。 図１０は、第１実施形態のメモリシステムにおけるソフトビット復号の処理を示すフローチャートである。 図１１は、第１実施形態におけるＶｔｈトラッキングを説明するための図である。 図１２は、第１実施形態におけるアウターセルとインナーセルを判別するアウタービット判別データを示す図である。 図１３は、第１実施形態においてソフトビット復号に用いるＬＬＲテーブルの一例を示す図である。 図１４は、第１実施形態における下位ページが読み出し対象である場合のハードビットデータ、ソフトビットデータ、及びインデックスの例を示す図である。 図１５は、第２実施形態におけるメモリコントローラ内のＥＣＣ回路に関連する機能ブロック図である。 図１６は、第２実施形態のメモリシステムにおけるソフトビット復号の処理を示すフローチャートである。 図１７は、第２実施形態におけるソフトビットデータの変換に用いる変換テーブルの一例を示す図である。 図１８は、第２実施形態においてソフトビット復号に用いるＬＬＲテーブルの一例を示す図である。 図１９は、第３実施形態におけるメモリコントローラ内のＥＣＣ回路に関連する機能ブロック図である。 図２０は、第３実施形態のメモリシステムで行われるソフトビット復号の処理を示すフローチャートである。 図２１は、第３実施形態におけるアウタービットのソフトビットデータと、インナービットのソフトビットデータと、これらを合成したソフトビットデータの一例を示す図である。 図２２は、第３実施形態においてソフトビット復号に用いるＬＬＲテーブルの一例を示す図である。
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、及び配置等を下記のものに特定するものではない。
機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が、例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックが、さらに細かい機能サブブロックに分割されていてもよい。
１．第１実施形態
以下に、第１実施形態のメモリシステムについて説明する。
１．１ 第１実施形態の構成
１．１．１ メモリシステムの構成
まず、第１実施形態のメモリシステムの構成について説明する。
図１は、第１実施形態のメモリシステムの構成を示すブロック図である。メモリシステム１は、半導体記憶装置１０及びメモリコントローラ２０を備える。メモリシステム１は、外部のホスト装置２に接続され、ホスト装置２からの命令に応じて各種動作を実行し得る。
半導体記憶装置１０は、ＮＡＮＤ型フラッシュメモリを含み、データを不揮発に記憶する。半導体記憶装置１０の詳細については後述する。
メモリコントローラ２０は、ＮＡＮＤバスを介して半導体記憶装置１０に接続される。メモリコントローラ２０は、半導体記憶装置１０を制御する。ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。メモリコントローラ２０は、また、ホストバスを介してホスト装置２に接続される。メモリコントローラ２０は、ホスト装置２から受信した命令に応答して、半導体記憶装置１０にアクセスする。
半導体記憶装置１０とメモリコントローラ２０は、例えば、それらの組み合わせにより一つの半導体装置を構成してもよく、その例としてはＳＤＴＭカードを含むメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。また、メモリコントローラ２０は、例えば、ＳｏＣ（system-on-a-chip）等であってもよい。
ホスト装置２は、例えば、デジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤＴＭインターフェースに従ったバスである。
１．１．２ メモリコントローラ２０の構成
引き続き図１を用いて、メモリコントローラ２０の構成について説明する。メモリコントローラ２０は、ＣＰＵ（central processing unit）（または、プロセッサ）２１、ＲＡＭ（random access memory）２２、ＲＯＭ（read only memory）２３、ＥＣＣ（error checking and correcting）回路２４、及びＮＡＮＤインターフェース回路（ＮＡＮＤ Ｉ／Ｆ）２５、及びホストインターフェース回路（ホストＩ／Ｆ）２６を備える。
ＣＰＵ２１は、メモリコントローラ２０全体の動作を制御する。例えば、ＣＰＵ２１は、ホスト装置２から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインターフェース回路２５に対して書き込み命令を発行する。読み出し命令及び消去命令を受信した際も、同様に、それらに応答して、ＮＡＮＤインターフェース回路２５に対して読み出し命令及び消去命令をそれぞれ発行する。
また、ＣＰＵ２１は、ウェアレベリング等、半導体記憶装置１０を管理するための様々な処理を実行する。なお、以下で説明するメモリコントローラ２０の動作は、ＣＰＵ２１がソフトウェア（または、ファームウェア）を実行することによって実現されてもよいし、またはハードウェアで実現されてもよい。
ＲＡＭ２２は、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）やスタティックランダムアクセスメモリ（ＳＲＡＭ）等の半導体メモリであり、ＣＰＵ２１の作業領域として使用される。ＲＡＭ２２は、また半導体記憶装置１０を管理するためのファームウェア、各種の管理テーブル、及びデータ等を一時的に記憶する。本実施形態では、例えば、ＲＡＭ２２は、誤り訂正処理を行う際に用いる対数尤度比（Log Likelihood Ratio：ＬＬＲ）テーブル及びアウタービット判別データを記憶する。ＬＬＲテーブルは、メモリセルが持つ閾値電圧を複数の範囲に分割した時の、閾値電圧の各範囲とＬＬＲ値との関係を示すテーブルである。ＬＬＲテーブル及びアウタービット判別データについては後述する。
ＲＯＭ２３は、例えば、ＣＰＵ２１によって実行されるファームウェアを記憶する。
ＥＣＣ回路２４は、半導体記憶装置１０に書き込まれる書き込みデータ及び半導体記憶装置１０から読み出された読み出しデータに対して、誤りの検出および訂正に関する処理を行う。具体的には、ＥＣＣ回路２４は、半導体記憶装置１０に書き込まれる書き込みデータの誤り訂正のための冗長データ（パリティ）を生成する。生成された冗長データと書き込みデータが半導体記憶装置１０に書き込まれる。このため、半導体記憶装置１０から読み出されたデータは、書き込みデータと、これに対応するパリティを含む。
また、ＥＣＣ回路２４は、半導体記憶装置１０から読み出されたデータの中の誤りを検出し、誤りがある場合に誤りの訂正を行う。ＥＣＣ回路２４は、例えば、ＢＣＨ符号およびリードソロモン符号等の硬判定に基づく誤り訂正、およびＬＤＰＣ（low-density parity check）等の軟判定に基づく誤り訂正を行うことができる。ＥＣＣ回路２４については、後に詳述する。
ＮＡＮＤインターフェース回路２５は、ＮＡＮＤバスを介して半導体記憶装置１０と接続され、半導体記憶装置１０との通信を司る。ＮＡＮＤインターフェース回路２５は、ＣＰＵ２１から受信した命令に基づき、種々の信号、コマンド及びデータを半導体記憶装置１０へ送信する。ＮＡＮＤインターフェース回路２５は、また種々の信号及びデータを半導体記憶装置１０から受信する。
ホストインターフェース回路２６は、ホストバスを介してホスト装置２と接続され、ホスト装置２との通信を司る。ホストインターフェース回路２６は、ホスト装置２から受信した命令及びデータを、それぞれＣＰＵ２１及びＲＡＭ２２に転送する。また、ホストインターフェース回路２６は、ＣＰＵ２１からの命令に応答して、ＲＡＭ２２内のデータをホスト装置２へ転送する。
１．１．３ 半導体記憶装置１０の構成
次に、半導体記憶装置１０の構成について説明する。半導体記憶装置１０は、例えば、データを不揮発に記憶可能なＮＡＮＤ型フラッシュメモリを含む。
図２は、半導体記憶装置１０の構成を示すブロック図である。
半導体記憶装置１０は、メモリセルアレイ１１、入出力回路１２、ロジック制御回路１３、レディ／ビジー回路１４、レジスタ群１５、シーケンサ（または、制御回路）１６、電圧生成回路１７、ドライバ１８、ロウデコーダ１９、カラムデコーダ２８、及びセンスアンプ２９を備える。レジスタ群１５は、ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、及びコマンドレジスタ１５Ｃを備える。
メモリセルアレイ１１は、１つまたは複数のブロックＢＬＫ０，ＢＬＫ１，ＢＬＫ２，…，ＢＬＫｍ（ｍは０以上の自然数）を備える。複数のブロックＢＬＫ０～ＢＬＫｍの各々は、ロウ及びカラムに対応付けられた複数のメモリセルトランジスタ（以下、メモリセルとも記す）を含む。メモリセルトランジスタは、電気的に消去およびプログラム可能な不揮発性メモリセルである。メモリセルアレイ１１は、メモリセルトランジスタに電圧を印加するための、複数のワード線、複数のビット線、及びソース線を含む。ブロックＢＬＫｍの具体的な構成については後述する。
入出力回路１２及びロジック制御回路１３は、入出力端子（または、ＮＡＮＤバス）を介してメモリコントローラ２０に接続される。入出力回路１２は、メモリコントローラ２０との間で入出力端子を介して、Ｉ／Ｏ信号ＤＱ（例えば、ＤＱ０、ＤＱ１、ＤＱ２、…、ＤＱ７）を送受信する。Ｉ／Ｏ信号ＤＱは、コマンド、アドレス、及びデータ等を通信する。
ロジック制御回路１３は、メモリコントローラ２０から入出力端子（または、ＮＡＮＤバス）を介して、外部制御信号を受信する。外部制御信号は、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎを含む。信号名に付記された“ｎ”は、その信号がアクティブ・ローであることを示す。
チップイネーブル信号ＣＥｎは、半導体記憶装置１０の選択を可能にし、当該半導体記憶装置１０を選択する際にアサートされる。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタ１５Ｃにラッチすることを可能にする。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタ１５Ｂにラッチすることを可能にする。書き込みイネーブル信号ＷＥｎは、信号ＤＱとして送信されるデータを入出力回路１２に保持することを可能にする。読み出しイネーブル信号ＲＥｎは、メモリセルアレイ１１から読み出したデータを、信号ＤＱとして出力することを可能にする。ライトプロテクト信号ＷＰｎは、半導体記憶装置１０に対する書き込み及び消去を禁止する際にアサートされる。
レディ／ビジー回路１４は、シーケンサ１６からの制御に応じて、レディ／ビジー信号Ｒ／Ｂｎを生成する。レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１０がレディ状態であるか、あるいはビジー状態であるかを示す。レディ状態は、半導体記憶装置１０がメモリコントローラ２０からの命令を受け付け可能な状態であることを示す。ビジー状態は、半導体記憶装置１０がメモリコントローラ２０からの命令を受け付けできない状態であることを示す。メモリコントローラ２０は、半導体記憶装置１０からレディ／ビジー信号Ｒ／Ｂｎを受けることで、半導体記憶装置１０がレディ状態であるか、あるいはビジー状態であるかを知ることができる。
ステータスレジスタ１５Ａは、半導体記憶装置１０の動作に必要なステータス情報ＳＴＳを記憶する。ステータスレジスタ１５Ａは、シーケンサ１６の指示に従って、ステータス情報ＳＴＳを入出力回路１２に転送する。
アドレスレジスタ１５Ｂは、入出力回路１２から転送されたアドレスＡＤＤを記憶する。アドレスＡＤＤは、ロウアドレス及びカラムアドレスを含む。ロウアドレスは、例えば、動作対象のブロックＢＬＫｍを指定するブロックアドレス、及び指定されたブロック内の動作対象のワード線ＷＬを指定するページアドレスを含む。
コマンドレジスタ１５Ｃは、入出力回路１２から転送されたコマンドＣＭＤを記憶する。コマンドＣＭＤは、例えば、シーケンサ１６に書き込み動作を命ずる書き込みコマンド、及び読み出し動作を命ずる読み出しコマンドなどを含む。
ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、及びコマンドレジスタ１５Ｃには、例えばＳＲＡＭを用いる。
シーケンサ１６は、コマンドレジスタ１５Ｃからコマンドを受け、このコマンドに基づくシーケンスに従って半導体記憶装置１０を統括的に制御する。
シーケンサ１６は、ロウデコーダ１９、カラムデコーダ２８、センスアンプ２９、及び電圧生成回路１７などを制御して、書き込み動作、読み出し動作、及び消去動作を実行する。具体的には、シーケンサ１６は、コマンドレジスタ１５Ｃから受信した書き込みコマンドに基づいて、ロウデコーダ１９、ドライバ１８、及びセンスアンプ２９を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタにデータを書き込む。シーケンサ１６は、またコマンドレジスタ１５Ｃから受信した読み出しコマンドに基づいて、ロウデコーダ１９、ドライバ１８、カラムデコーダ２８、及びセンスアンプ２９を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタからデータを読み出す。シーケンサ１６は、またコマンドレジスタ１５Ｃから受信した消去コマンドに基づいて、ロウデコーダ１９、ドライバ１８、カラムデコーダ２８、及びセンスアンプ２９を制御して、アドレスＡＤＤにて指定されたブロックに記憶されたデータを消去する。
電圧生成回路１７は、半導体記憶装置１０の外部から電源端子を介して電源電圧ＶＤＤ（または、ＶＣＣ、ＶＰＰ）及び接地電圧ＶＳＳを受け取る。電源電圧ＶＤＤは、半導体記憶装置１０の外部から供給される外部電圧であり、例えば３.３Ｖである。接地電圧ＶＳＳは、半導体記憶装置１０の外部から供給される外部電圧であり、例えば０Ｖである。
電圧生成回路１７は、電源電圧ＶＤＤを用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路１７は、生成した電圧を、メモリセルアレイ１１、ドライバ１８、及びセンスアンプ２９などに供給する。
ドライバ１８は、電圧生成回路１７から複数の電圧を受け取る。ドライバ１８は、電圧生成回路１７から供給された複数の電圧のうち、読み出し動作、書き込み動作、及び消去動作に応じて選択した複数の電圧を、複数の信号線を介してロウデコーダ１９に供給する。ドライバ１８は、例えば、読み出し動作時に、電圧生成回路１７から供給された読み出し電圧ＶCGRV及び電圧ＶREADをワード線に供給する。
ロウデコーダ１９は、アドレスレジスタ１５Ｂからロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ１９は、ロウアドレスのデコード結果に基づいて、複数ブロックのうちのいずれかを選択し、さらに選択したブロックＢＬＫｍ内のワード線ＷＬを選択する。さらに、ロウデコーダ１９は、選択されたブロックＢＬＫｍに、ドライバ１８から供給された複数の電圧を転送する。
カラムデコーダ２８は、アドレスレジスタ１５Ｂからカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ２８は、カラムアドレスのデコード結果に基づいて、ビット線を選択する。
センスアンプ２９は、データの読み出し動作時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。さらに、センスアンプ２９は、メモリセルトランジスタから読み出された読み出しデータＤＡＴを一時的に記憶し、記憶した読み出しデータＤＡＴを入出力回路１２へ転送する。また、センスアンプ２９は、データの書き込み動作時には、入出力回路１２から転送された書き込みデータＤＡＴを一時的に記憶する。さらに、センスアンプ２９は、書き込みデータＤＡＴをビット線に転送する。
１．１．３．１ ブロックの構成
次に、半導体記憶装置１０内のメモリセルアレイ１１の回路構成について説明する。メモリセルアレイ１１は、前述したように、複数のブロックＢＬＫ０～ＢＬＫｍを有する。以下に、ブロックＢＬＫｍの回路構成について説明する。
図３は、メモリセルアレイ１１内のブロックＢＬＫｍの回路図である。ブロックＢＬＫｍは、例えば、複数のストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３を備える。以降、ストリングユニットＳＵと記した場合、ストリングユニットＳＵ０～ＳＵ３の各々を示すものとする。ストリングユニットＳＵは、複数のＮＡＮＤストリング（または、メモリストリング）ＮＳを備える。
ここでは、説明を平易にするために、ＮＡＮＤストリングＮＳが、例えば、８個のメモリセルトランジスタＭＴ０、ＭＴ１、ＭＴ２、…、ＭＴ７、及び２個のセレクトトランジスタＳＴ１、ＳＴ２を備える例を示す。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０～ＭＴ７の各々を示すものとする。
メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴ０～ＭＴ７は、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列に接続される。メモリセルトランジスタＭＴは、１ビットのデータ、または２ビット以上のデータを記憶することが可能である。
ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０に接続される。同様に、ストリングユニットＳＵ１～ＳＵ３の各々のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ１～ＳＧＤ３にそれぞれ接続される。セレクトゲート線ＳＧＤ０～ＳＧＤ３の各々は、ロウデコーダ１９によって独立に制御される。
ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに接続される。同様に、ストリングユニットＳＵ１～ＳＵ３の各々のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに接続される。なお、ストリングユニットＳＵ０～ＳＵ３のセレクトトランジスタＳＴ２のゲートには、個別のセレクトゲート線ＳＧＳがそれぞれ接続される場合もある。セレクトトランジスタＳＴ１及びＳＴ２は、各種動作におけるストリングユニットＳＵの選択に使用される。
ブロックＢＬＫｍに含まれるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、ワード線ＷＬ０～ＷＬ７にそれぞれ接続される。ワード線ＷＬ０～ＷＬ７の各々は、ロウデコーダ１９によって独立に制御される。
ビット線ＢＬ０～ＢＬ(ｐ－１)（ｐは１以上の自然数）の各々は、複数のブロックＢＬＫ０～ＢＬＫｍに接続され、ブロックＢＬＫｍに含まれるストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳに接続される。すなわち、ビット線ＢＬ０～ＢＬ(ｐ－１)の各々は、ブロックＢＬＫｍ内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一列にある複数のＮＡＮＤストリングＮＳのセレクトトランジスタＳＴ１のドレインに接続される。また、ソース線ＳＬは、複数のブロックＢＬＫ０～ＢＬＫｍに接続される。すなわち、ソース線ＳＬは、ブロックＢＬＫｍに含まれる複数のセレクトトランジスタＳＴ２のソースに接続される。
要するに、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳを複数含む。また、ブロックＢＬＫｍは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを含む。さらに、メモリセルアレイ１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫ０～ＢＬＫｍを含む。
ブロックＢＬＫｍは、例えば、データの消去単位である。すなわち、ブロックＢＬＫｍ内に含まれるメモリセルトランジスタＭＴの保持するデータは、一括して消去される。なお、データは、ストリングユニットＳＵ単位で消去されてもよいし、また、ストリングユニットＳＵ未満の単位で消去されてもよい。
１つのストリングユニットＳＵ内でワード線ＷＬを共有する複数のメモリセルトランジスタＭＴを、セルユニットＣＵと呼ぶ。セルユニットＣＵに含まれる複数のメモリセルトランジスタＭＴがそれぞれ記憶する１ビットのデータの集まりをページと呼ぶ。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて記憶容量が変化する。例えば、セルユニットＣＵは、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合に１ページデータを記憶し、２ビットデータを記憶する場合に２ページデータを、３ビットデータを記憶する場合に３ページデータをそれぞれ記憶する。
セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページを単位として行われる。言い換えると、読み出し及び書き込み動作は、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。
なお、ブロックＢＬＫｍが備えるストリングユニットの数は、ＳＵ０～ＳＵ３に限るわけではなく、任意に設定可能である。また、ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの数、及びＮＡＮＤストリングＮＳが備えるメモリセルトランジスタ、及びセレクトトランジスタの数も、任意に設定可能である。さらに、メモリセルトランジスタＭＴは、電荷蓄積層として絶縁膜を用いたＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型であってもよいし、電荷蓄積層として導電層を用いたＦＧ（floating gate）型であってもよい。
１．１．３．２ メモリセルトランジスタの閾値電圧分布
次に、メモリセルトランジスタＭＴの取り得る閾値電圧分布とデータの関係について説明する。
図４は、メモリセルトランジスタＭＴの取り得る閾値電圧分布とデータの関係を示す図である。ここでは、メモリセルトランジスタＭＴの記憶方式として、１つのメモリセルトランジスタＭＴに３ビットのデータを記憶可能なＴＬＣ（Triple-Level Cell）方式を適用した例を示す。なお、本実施形態は、１つのメモリセルトランジスタＭＴに１ビットのデータを記憶可能なＳＬＣ（Single-Level Cell）方式、１つのメモリセルトランジスタＭＴに２ビットのデータを記憶可能なＭＬＣ（Multi-Level Cell）方式、１つのメモリセルトランジスタＭＴに４ビットのデータを記憶可能なＱＬＣ（Quad-Level Cell）方式等、その他の記憶方式を用いた場合にも適用できる。
メモリセルトランジスタＭＴが記憶可能な３ビットのデータは、下位（lower）ビット、中位（middle）ビット、及び上位（upper）ビットにより規定される。メモリセルトランジスタＭＴが３ビットを記憶する場合、メモリセルトランジスタＭＴは、複数の閾値電圧に応じた８つの状態（ステート）のうちのいずれかのステートを取り得る。８つのステートを、低い方から順に、ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”と呼ぶ。ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”の各々に属する複数のメモリセルトランジスタＭＴは、図４に示すような閾値電圧の分布を形成する。
ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”には、例えば、それぞれデータ“１１１”、“１１０”、“１００”、“０００”、“０１０”、“０１１”、“００１”、“１０１”が割り当てられる。ビットの並びは、下位ビット“Ｘ”、中位ビット“Ｙ”、上位ビット“Ｚ”とすると、“Ｚ、Ｙ、Ｘ”である。なお、閾値電圧分布とデータとの割り当ては、任意に設定可能である。
読み出し対象のメモリセルトランジスタＭＴに記憶されたデータを読み出すために、メモリセルトランジスタＭＴの閾値電圧が属するステートが判定される。ステートの判定のために、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、ＧＲが用いられる。以下、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、およびＧＲを含め、レベルの判断ために読み出し対象のメモリセルトランジスタＭＴに印加される電圧は、読み出し電圧ＶCGRVと称される場合がある。
ステート“Ｅｒ”は、例えば、データが消去された状態（消去状態）に相当する。ステート“Ｅｒ”に属するメモリセルトランジスタＭＴの閾値電圧は、電圧ＡＲより低く、例えば負の値を有する。
ステート“Ａ”～“Ｇ”は、電荷蓄積層に電荷が注入されてメモリセルトランジスタＭＴにデータが書き込まれた状態に相当し、ステート“Ａ”～“Ｇ”に属するメモリセルトランジスタＭＴの閾値電圧は、例えば正の値を有する。ステート“Ａ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＡＲより高く、かつ読み出し電圧ＢＲ以下である。ステート“Ｂ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＢＲより高く、かつ読み出し電圧ＣＲ以下である。ステート“Ｃ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＣＲより高く、かつ読み出し電圧ＤＲ以下である。ステート“Ｄ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＤＲより高く、かつ読み出し電圧ＥＲ以下である。ステート“Ｅ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＥＲより高く、かつ読み出し電圧ＦＲ以下である。ステート“Ｆ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＦＲより高く、かつ読み出し電圧ＧＲ以下である。ステート“Ｇ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＧＲより高く、電圧ＶREADより低い。
電圧ＶREADは、読み出し非対象のセルユニットＣＵのメモリセルトランジスタＭＴに接続されたワード線ＷＬに印加される電圧であり、いずれのステートにあるメモリセルトランジスタＭＴの閾値電圧よりも高い。このため、制御ゲートに電圧ＶREADが印加されたメモリセルトランジスタＭＴは、保持するデータに関わらずオン状態になる。
また、隣り合う閾値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、ステート“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”に対応して、それぞれベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、ＧＶが設定される。例えば、ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、ＧＶはそれぞれ、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、ＧＲより若干高く設定される。
以上のように、各メモリセルトランジスタＭＴは、８個のステートのいずれかに設定され、３ビットデータを記憶することが可能である。また、書き込み及び読み出しは、１つのセルユニットＣＵ内のページ単位で行われる。メモリセルトランジスタＭＴが３ビットデータを記憶している場合、１つのセルユニットＣＵ内の３個のページにそれぞれ、下位ビット、中位ビット、及び上位ビットが割当てられる。下位ビット、中位ビット、及び上位ビットについて一回の書き込み動作にて書き込まれるページ、又は一回の読み出し動作にて読み出されるページ、すなわちセルユニットＣＵの保持する下位ビットの集合、中位ビットの集合、及び上位ビットの集合は、それぞれ下位（lower）ページ、中位（middle）ページ、及び上位（upper）ページと呼ばれる。
上記データの割り付けが適用された場合、下位ページは、読み出し電圧ＡＲ、ＥＲを用いた読み出し動作によって確定する。中位ページは、読み出し電圧ＢＲ、ＤＲ、ＦＲを用いた読み出し動作によって確定する。上位ページは、読み出し電圧ＣＲ、ＧＲを用いた読み出し動作によって確定する。
１．１．４ センスアンプ２９の構成
次に、半導体記憶装置１０内のセンスアンプ２９の構成について説明する。
図５は、半導体記憶装置１０内のセンスアンプ２９の構成を示す図である。センスアンプ２９は、ｐ個のセンスアンプ回路ＳＡＣ、複数のデータラッチＤＬ（ＤＬ０、ＤＬ１、ＤＬ２、…、ＤＬｑ（ｑは０以上の自然数））、ｐ個の演算回路ＬＣ、及びデータラッチＸＤＬを含む。
データラッチＤＬｑは、ｐ個のデータラッチ回路ＤＬＣｑを含む。データラッチＸＤＬは、ｐ個のデータラッチ回路ＸＤＬＣを含む。データラッチ回路ＤＬＣｑおよびＸＤＬＣは、データを一時的に記憶する。
各ビット線ＢＬは、１つのセンスアンプ回路ＳＡＣ、ｑ＋１個のデータラッチ回路ＤＬＣ０、ＤＬＣ１、ＤＬＣ２、…、ＤＬＣｑ、１つの演算回路ＬＣ、１つのデータラッチ回路ＸＤＬＣに接続されている。
各センスアンプ回路ＳＡＣは、データの読み出しの間、当該センスアンプ回路ＳＡＣと接続された１つのビット線ＢＬを介して読み出し対象の１つのメモリセルトランジスタＭＴと電気的に接続される。そして、各センスアンプ回路ＳＡＣは、読み出し対象のメモリセルトランジスタＭＴの閾値電圧に基づいて定まる大きさの電圧を、当該センスアンプ回路ＳＡＣ中のノード上でセンスする。さらに、センスの結果に基づいて、当該センスアンプ回路ＳＡと電気的に接続されたメモリセルトランジスタＭＴが２つの状態のいずれに属するかを判断する。メモリセルトランジスタＭＴの２つの状態は、“０”データまたは“１”データとして表現される。各センスアンプ回路ＳＡＣは、読み出しデータが“０”データであるかまたは“１”データであるかを、当該センスアンプ回路ＳＡＣと接続されたいずれかのデータラッチ回路ＤＬＣにおいて記憶する。
演算回路ＬＣは、当該演算回路ＬＣと接続されたデータラッチ回路ＤＬＣおよびＸＤＬＣ中のデータに対して論理演算を行うことができる。論理演算は、否定（ＮＯＴ）演算、論理和（ＯＲ）演算、論理積（ＡＮＤ）演算、排他的論理和（ＸＯＲ）演算、否定排他的論理和（ＸＮＯＲ）演算を含む。
１．１．５ ＥＣＣ回路２４の構成
次に、第１実施形態におけるメモリコントローラ２０内のＥＣＣ回路２４について説明する。
図６は、メモリコントローラ２０内のＥＣＣ回路２４に関連する機能ブロックを示す図である。メモリコントローラ２０は、制御部２７を有する。制御部２７は、ＣＰＵ２１、ＲＡＭ２２、及びＲＯＭ２３のそれぞれの機能の一部の組合せにより実現される。
制御部２７は、メモリコントローラ２０の全体の動作を制御する。制御部２７が行う制御は、ＥＣＣ回路２４の動作に関する処理を含む。制御部２７は、半導体記憶装置１０からの読み出しデータの誤り訂正を試みる際、ＮＡＮＤインターフェース回路２５を介して、誤り訂正に必要なデータを読み出すことを半導体記憶装置１０に指示する。誤り訂正に必要なデータは、ハードビットデータＨＢ及びソフトビットデータＳＢを含む。
制御部２７は、データ記憶部２７１、データ生成部２７２、及びＬＬＲ設定部２７３を含む。
データ記憶部２７１は、例えばＲＡＭ２２の機能により実現され、ハードビットデータＨＢ及びソフトビットデータＳＢ１～ＳＢ４、並びにアウタービット判別データＳＢ５を記憶する。
ハードビットデータＨＢは、読み出し対象のセルユニット（選択セルユニット）ＣＵ中の読み出し対象のページ（選択ページ）から、下位ページ読み出し、中位ページ読み出し、または上位ページ読み出しによって読み出されたデータである。ハードビットデータは、例えば、１ページの大きさを有し、選択セルユニットＣＵ中の各メモリセルトランジスタ（選択セルトランジスタ）ＭＴからのデータ読み出し結果に基づくビット（ハードビット）の列を含む。
ソフトビットデータＳＢ１～ＳＢ４の各々もソフトビットの列を含み、各ソフトビットは、１つの選択セルトランジスタＭＴに関する情報を示す。ソフトビットデータＳＢ１～ＳＢ４の各々は、各ビットにおいて、当該ビットに対応する選択セルトランジスタＭＴから相違する条件で読み出された複数のビット列に対する論理演算の結果を示す。ソフトビットデータは、演算の詳細に基づいて、種々のタイプを含む。
ここでは、データ記憶部２７１は、ハードビットデータＨＢおよびソフトビットデータＳＢ１～ＳＢ４を記憶する。ハードビットデータＨＢおよびソフトビットデータＳＢ１～ＳＢ４については後に詳述する。以降、ハードビットデータＨＢとソフトビットデータＳＢ１～ＳＢ４を一度に記載する場合、ソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ４｝と称する。
データ記憶部２７１は、またアウタービット判別データＳＢ５を記憶する。アウタービット判別データＳＢ５については後に詳述する。
データ生成部２７２は、ソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ４｝の最下位ビットにアウタービット判別データＳＢ５を結合して、データ｛ＨＢ、ＳＢ１～ＳＢ４、ＳＢ５｝を生成する。以降、ソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ４｝と、アウタービット判別データＳＢ５とが結合されたデータを、ソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝と称する。
ＬＬＲ設定部２７３は、ソフトビット復号に用いるＬＬＲテーブル２７３Ａを記憶することができる。ＬＬＲテーブル２７３Ａには、ハードビットデータおよびソフトビットデータ中の互いに関連する複数ビットの組合せと、当該組合せに対応する１つのＬＬＲ値とが関連付けられている。複数ビットの組合せは、以下、インデックスと称される。そして、値の相違する複数のインデックスと、これらに対応する複数のＬＬＲ値とが関連付けられている。各ＬＬＲ値は、ある読み出し電圧により読み出されたデータの信頼度（確からしさ）を示す情報である。
インデックスからＬＬＲ値への変換は、例えば、ＬＬＲテーブル２７３Ａにより行われることができる。ＬＬＲテーブル２７３Ａは、例えば、メモリシステム１に予め格納されていてもよい、例えば、メモリシステム１の出荷の時点で、格納されていてもよい。また、ＬＬＲ値への変換を行う前に、制御部２７によって生成されてもよい。
ＥＣＣ回路２４は、誤り訂正回路２４１を含む。誤り訂正回路２４１は、制御部２７からソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝とＬＬＲテーブル２７３Ａを受け取り、ソフトビット復号を行う。誤り訂正回路２４１は、例えばフレームと呼ばれる大きさのデータごとに復号を行うことができる。
図７は、ハードビットデータＨＢ、４つのソフトビットデータＳＢ１、ＳＢ２、ＳＢ３、ＳＢ４、インデックス、及びＬＬＲ値の例を示す。図７中の各桝は、ハードビットデータＨＢ、ソフトビットデータＳＢ１～ＳＢ４のうちの１つのビットを示す。図７の上下に並ぶ桝は、ある１つの選択セルトランジスタＭＴについてのビットである。１ページの大きさのハードビットデータＨＢは、１セルユニットＣＵ中のメモリセルトランジスタＭＴの数ｐと等しいｐ個のビットを含む。同様に、ソフトビットデータＳＢ１～ＳＢ４の各々は、ｐ個のビットを含む。
ソフトビットデータは、選択ページの各メモリセルトランジスタＭＴから相違する条件で読み出されたデータに基づいたビット（ソフトビット）の列を含む。各ソフトビットは、１つの選択セルトランジスタＭＴについての情報を担う。
１つの選択セルトランジスタＭＴについての、ハードビットデータＨＢ中のハードビットと、ソフトビットデータＳＢ１～ＳＢ４の各々中のソフトビットは１つの組を構成する。１つの組は、５ビットのデータを含み、１つのインデックスの値に相当する。
上記のように、ＬＬＲテーブル２７３Ａを用いて、各インデックスから対応する各ＬＬＲ値を抽出することができる。各ＬＬＲ値は、プラスまたはマイナスの値を有する。理解の促進のために、ＬＬＲ値は、図および以下の記述では１０進数により表される。
１．１．４ 半導体記憶装置１０の構造
次に、第１実施形態の半導体記憶装置１０の構造の一例について説明する。
図８は、半導体記憶装置１０のメモリセルアレイ１１内のメモリピラーＭＰ（または、メモリセルトランジスタＭＴ）のレイアウトを示す平面図である。図９は、図８におけるＡ－Ａ線に沿った断面図である。図８及び図９において、半導体基板３０面に平行で互いに直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向を含む面（ＸＹ面）に直交する方向をＺ方向とする。Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向はワード線ＷＬが積層される方向に対応する。なお、図９では導電層間の層間絶縁層が省略されている。
図８及び図９に示すように、メモリセルアレイ１１は、複数のメモリピラーＭＰ、絶縁層ＳＴ、及び絶縁層ＳＨＥを有する。絶縁層ＳＴは、Ｘ方向及びＺ方向に伸び、Ｙ方向に配列される。絶縁層ＳＨＥは、Ｘ方向に伸び、Ｙ方向に配列される。絶縁層ＳＴと絶縁層ＳＨＥは、交互にＹ方向に配列される。
複数のメモリピラーＭＰは、絶縁層ＳＴと絶縁層ＳＨＥとの間に配置される。複数のメモリピラーＭＰは、例えば、隣り合う絶縁層ＳＴと絶縁層ＳＨＥ間の領域において、Ｘ方向及びＹ方向に千鳥状に配列される。これに限定されず、隣り合う絶縁層ＳＴと絶縁層ＳＨＥ間におけるメモリピラーＭＰの個数及び配置は、適宜変更してもよい。
以下に、図９に示す断面図を参照して、メモリセルアレイ１１の構造を詳述する。
図９に示すように、メモリセルアレイ１１は、半導体基板３０の上方に設けられた導電層３１～３４、メモリピラーＭＰ、及びコンタクトプラグＣＶ１を含む。詳しくは、半導体基板３０の上方に導電層３１が設けられる。導電層３１は、半導体基板３０の主面（または、ＸＹ面）に平行な平板状に形成される。この導電層３１は、ソース線ＳＬとして機能する。導電層３１は、例えば、不純物がドープされたポリシリコン、あるいはタングステン（Ｗ）を含む。
導電層３１上には、ＸＺ面に沿った複数の絶縁層ＳＴと、Ｘ方向に伸びた絶縁層ＳＨＥとが、Ｙ方向に交互に配列される。導電層３１上かつ隣り合う絶縁層ＳＴと絶縁層ＳＨＥ間の構造体（または、積層体）が、例えば１つのストリングユニットＳＵに対応する。
導電層３１上かつ隣り合う絶縁層ＳＴと絶縁層ＳＨＥ間には、下層から順に、導電層３２、複数の導電層３３、導電層３４、及び導電層３５が設けられる。これらの導電層のうちＺ方向に隣り合う導電層は、層間絶縁膜を介して積層される。導電層３２～３４は、それぞれがＸＹ面に平行な平板状に形成される。導電層３２は、セレクトゲート線ＳＧＳとして機能する。複数の導電層３３は、下層から順に、それぞれワード線ＷＬ０～ＷＬ７として機能する。導電層３４は、セレクトゲート線ＳＧＤ０として機能する。導電層３２～３４は、例えばタングステン（Ｗ）あるいはポリシリコンを含む。
複数のメモリピラーＭＰの各々は、絶縁層ＳＴと絶縁層ＳＨＥ間の積層体内をＺ方向に延伸（または、貫通）している。各メモリピラーＭＰは、導電層３４の上方から導電層３１の上面に達するように、導電層３４，３３，３２を通過して設けられる。各メモリピラーＭＰは、１つのＮＡＮＤストリングＮＳとして機能する。
メモリピラーＭＰは、例えば、ブロック絶縁層４０、電荷蓄積層４１、トンネル絶縁層（トンネル絶縁膜とも称する）４２、及び半導体層４３を有する。具体的には、メモリピラーＭＰを形成するためのメモリホールの内壁に、ブロック絶縁層４０が設けられる。ブロック絶縁層４０の内壁に、電荷蓄積層４１が設けられる。電荷蓄積層４１の内壁に、トンネル絶縁層４２が設けられる。さらに、トンネル絶縁層４２の内側に半導体層４３が設けられる。なお、メモリピラーＭＰは、半導体層４３の内部にコア絶縁層を設けた構造としてもよい。
このようなメモリピラーＭＰの構成において、メモリピラーＭＰと導電層３２とが交差する部分が、セレクトトランジスタＳＴ２として機能する。メモリピラーＭＰと導電層３３とが交差する部分が、それぞれメモリセルトランジスタＭＴ０～ＭＴ７として機能する。さらに、メモリピラーＭＰと導電層３４とが交差する部分が、セレクトトランジスタＳＴ１として機能する。
半導体層４３は、メモリセルトランジスタＭＴ、及びセレクトトランジスタＳＴ１，ＳＴ２のチャネル層として機能する。半導体層４３の内部には、ＮＡＮＤストリングＮＳの電流経路が形成される。
電荷蓄積層４１は、メモリセルトランジスタＭＴにおいて半導体層４３から注入される電荷を蓄積する機能を有する。電荷蓄積層４１は、例えばシリコン窒化膜を含む。
トンネル絶縁層４２は、半導体層４３から電荷蓄積層４１に電荷が注入される際、または電荷蓄積層４１に蓄積された電荷が半導体層４３へ拡散する際に電位障壁として機能する。トンネル絶縁層４２は、例えばシリコン酸化膜を含む。
ブロック絶縁層４０は、電荷蓄積層４１に蓄積された電荷が導電層３３（ワード線ＷＬ）へ拡散するのを防止する。ブロック絶縁層４０は、例えばアルミニウム酸化層、シリコン酸化層及びシリコン窒化層を含む。
メモリピラーＭＰの上面より上方には、層間絶縁膜を介して複数の導電層３５が設けられる。複数の導電層３５はＸ方向に配列される。各導電層３５は、Ｙ方向に延伸したライン状の配線層であり、ビット線ＢＬとして機能する。各導電層３５は、ストリングユニットＳＵ毎に対応する１つのメモリピラーＭＰと電気的に接続される。具体的には、各ストリングユニットＳＵにおいて、各メモリピラーＭＰ内の半導体層４３上にコンタクトプラグＣＶ１が設けられ、コンタクトプラグＣＶ１上に１つの導電層３５が設けられる。導電層３５は、例えばアルミニウム（Ａｌ）あるいはタングステン（Ｗ）を含む。コンタクトプラグＣＶ１は、導電層、例えばタングステン（Ｗ）を含む。
また、ワード線ＷＬ、及びセレクトゲート線ＳＧＤ及びＳＧＳの本数は、それぞれメモリセルトランジスタＭＴ、及びセレクトトランジスタＳＴ１及びＳＴ２の個数に従って変更される。
上述したメモリセルトランジスタＭＴ（または、メモリピラーＭＰ）の配置において、メモリセルトランジスタＭＴは、アウターセル（または、アウタービット）とインナーセル（または、インナービット）に区分される。アウターセルは、絶縁層ＳＴに近接し、Ｘ方向に配列された１行の複数のメモリセルトランジスタＭＴを含む。インナーセルは、アウターセル以外のメモリセルトランジスタＭＴである。すなわち、インナーセルは、絶縁層ＳＨＥに近接し、Ｘ方向に配列された３行の複数のメモリセルトランジスタＭＴを含む。
１．２ 第１実施形態の動作
以下に、メモリシステム１で行われるデータ読み出しの誤り訂正処理におけるソフトビット復号（または、軟判定復号）について説明する。
図１０は、第１実施形態のメモリシステム１におけるソフトビット復号の処理を示すフローチャートである。以下に説明する処理は、メモリコントローラ２０によって命令あるいは実行される。
まず、図１０に示すように、メモリコントローラ２０は、複数回の読み出しによって最適な読み出し電圧を探索する読み出し動作（以下、Ｖｔｈトラッキングと称す）を行う（Ｓ１）。Ｖｔｈトラッキングでは、読み出し動作にて用いられる読み出し電圧ＶCGRVのより良い電圧値の推定が行われる。例えば、ステート“Ｅｒ”あるいはステート“Ａ”が記憶されたメモリセルトランジスタからデータを読み出す場合、図１１の（ａ）に示すように、ステート“Ｅｒ”とステート“Ａ”の閾値電圧分布が分離しているのが望ましい。しかし、実際には図１１の（ｂ）に示すように、ステート“Ｅｒ”の閾値電圧分布とステート“Ａ”の閾値電圧分布が裾の部分で交わっている場合がある。このような場合、読み出し電圧ＡＲを用いるよりも、図１１の（ｂ）に示すような閾値電圧分布曲線の極小位置に対応する読み出し電圧ＡＲｏｐを用いた方が、より良い読み出し（より高い誤り訂正成功率）に繋がり得る。これに基づいて、メモリコントローラ２０は、閾値電圧分布曲線の極小位置を割り出すために、Ｖｔｈトラッキングを行う。Ｖｔｈトラッキングでは、読み出し電圧ＶCGRVの大きさを変更しながら、データ読み出しが繰り返し実行される。Ｖｔｈトラッキングの結果、メモリコントローラ２０は、閾値電圧分布曲線の複数の極小位置の電圧（極小電圧）を知る。そして、メモリコントローラ２０は、最適な読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲおよび（または）ＧＲの推定を行う。
Ｖｔｈトラッキングは、選択ページからの読み出しに必要な極小電圧だけの推定のためのみに行われてもよいし、選択セルユニットＣＵの全ページに必要な極小電圧の推定のために行われてもよい。Ｖｔｈトラッキングの結果は、例えばＲＡＭ２２に記憶され、例えば、デフォルトの読み出し電圧ＶCGRVからのシフトとして記憶される。そして、選択ページまたは選択セルユニットＣＵからの次のデータの読み出しの際に、使用されることができる。Ｖｔｈトラッキングの結果は、例えばセルユニットＣＵごとに記憶される。
次に、図１０に示すように、メモリコントローラ２０は、ソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ４｝の生成を行う（Ｓ２）。メモリコントローラ２０は、誤り訂正回路２４１によって採用されているソフトビット復号の形式に基づいて、選択ページのハードビットデータに対するソフトビット復号に必要な全てのソフトビットデータを取得する。すなわち、メモリコントローラ２０は、例えば、ハードビットデータＨＢを半導体記憶装置１０から読み出す。さらに、メモリコントローラ２０は、ソフトビットデータＳＢ１、ソフトビットデータＳＢ２、ソフトビットデータＳＢ３、及びソフトビットデータＳＢ４を半導体記憶装置１０から読み出す。そして、ソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ４｝は、データ記憶部２７１に記憶される。
ソフトビットデータは、任意の順番で取得されることができる。どのようなソフトビットデータＳＢ１～ＳＢ４が必要かは、誤り訂正回路２４１によって採用されているソフトビット復号の形式に基づく。ソフトビットデータの例については後述する。必要な全てのソフトビットデータの取得の結果、メモリコントローラ２０は、ｐ個の選択セルトランジスタＭＴのそれぞれについてのｐ個のインデックスを取得する。
次に、図１０に示すように、メモリコントローラ２０は、アウタービット判別データＳＢ５の生成を行う（Ｓ３）。生成されたアウタービット判別データＳＢ５は、データ記憶部２７１に記憶される。図８に示したように、半導体記憶装置１０に配置されたメモリセルトランジスタＭＴは、アウターセルとインナーセルに区分される。例えば、アウターセルは、絶縁層ＳＴに隣接し、Ｘ方向に配列された１行の複数のメモリセルトランジスタを含む。インナーセルは、アウターセル以外のメモリセルトランジスタである。すなわち、インナーセルは、絶縁層ＳＨＥに隣接し、Ｘ方向に配列された１行の複数のメモリセルトランジスタと、これら１行の複数のメモリセルトランジスタのＹ方向に配置された２行の複数のメモリセルトランジスタを含む。
アウターセルとインナーセルの区分は、上述に限るわけではない。この例では、アウターセルは、絶縁層ＳＴに隣接したＸ方向の１行の複数のメモリセルトランジスタであるが、例えば、絶縁層ＳＴに隣接したＸ方向の複数行の複数のメモリセルトランジスタをアウターセルとしてもよい。
図１２は、アウターセルとインナーセルを判別するためのアウタービット判別データＳＢ５を示す図である。ここでは、メモリセルアレイ１１の出力をバイト毎にバイトＢ０、Ｂ１、Ｂ２、…、Ｂ４５８３に区分し、バイトＢ０～Ｂ４５８３に含まれるメモリセルトランジスタＭＴを、図８に示したメモリセルトランジスタＭＴに付した番号（ＩＯ番号）で表している。
ＩＯ０～ＩＯ７のメモリセルトランジスタに対して、アウターセルを“１”で示し、インナーセルを“０”で示す。例えば、バイトＢ０内のＩＯ３のメモリセルトランジスタは“１”で示され、このメモリセルトランジスタはアウターセルである。同様に、バイトＢ０内のＩＯ７のメモリセルトランジスタは“１”で示され、このメモリセルトランジスタもアウターセルである。一方、バイトＢ０内のＩＯ３及びＩＯ７以外のメモリセルトランジスタは“０”で示され、これらメモリセルトランジスタはインナーセルである。メモリコントローラ２０は、メモリセルトランジスタＭＴがアウターセルあるいはインナーセルのいずれであるかによって、図１２に示すようなアウタービット判別データＳＢ５を生成する。
次に、図１０に示すように、メモリコントローラ２０は、アウタービット判別データを含むソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝の生成を行う（Ｓ４）。メモリコントローラ２０は、データ生成部２７２により、ステップＳ２で生成したソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ４｝と、ステップＳ３で生成したアウタービット判別データＳＢ５とを結合して、ソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝を生成する。
次に、メモリコントローラ２０は、ＬＬＲ設定部２７３にＬＬＲテーブル２７３Ａを設定する（Ｓ５）。ＬＬＲテーブル２７３Ａは、次のステップＳ６でソフトビット復号に用いられる。ＬＬＲテーブル２７３Ａは、アウタービットとインナービットのＬＬＲ値を分けるためのテーブルである。
図１３は、ソフトビット復号に用いるＬＬＲテーブル２７３Ａの一例を示す図である。ＬＬＲテーブル２７３Ａには、ソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝とＬＬＲ値とが関連付けられている。インデックス０～２５のＬＬＲ値は、インナービットに対して有効なＬＬＲ値であり、インナービットに対応して設定されたＬＬＲ値である。インデックス２６～３１のＬＬＲ値はインナービットに対して無効なＬＬＲ値である。さらに、インデックス３２～５７のＬＬＲ値は、アウタービットに対して有効なＬＬＲ値であり、アウタービットに対応して設定されたＬＬＲ値である。インデックス５８～６３のＬＬＲ値はアウタービットに対して無効なＬＬＲ値である。ＬＬＲテーブル２７３Ａを用いれば、アウタービットとインナービットのそれぞれの閾値電圧分布の特性に応じたＬＬＲ値を得ることができる。
次に、図１０に示すように、メモリコントローラ２０は、ソフトビット復号を行う（Ｓ６）。メモリコントローラ２０は、ステップＳ４にて生成したソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝と、ステップＳ５にて設定したＬＬＲテーブル２７３ＡをＥＣＣ回路２４に入力させる。ＥＣＣ２４回路は、ソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝と、ＬＬＲテーブル２７３Ａから抽出されたＬＬＲ値を用いて、ソフトビット復号を行う。以上により、ソフトビット復号の処理が終了する。
１．２．１ ソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ４｝の生成
以下に、前述したステップＳ２におけるソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ４｝の生成について説明する。図１４は、下位ページが読み出し対象である場合のハードビットデータＨＢ、ソフトビットデータＳＢ１、ソフトビットデータＳＢ２、ソフトビットデータＳＢ３、ソフトビットデータＳＢ４、及びインデックスの例を示す図である。読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、及びＧＲは、例えば図１０のステップＳ１のＶｔｈトラッキングにより推定された極小位置での電圧に対応する。
下位ページのハードビットデータＨＢは、第１行に示されるように、電圧ＡＲ未満または電圧ＥＲ以上の閾値電圧のメモリセルトランジスタＭＴに対応するビットにおいてデータ“１”を有し、電圧ＡＲ以上電圧ＥＲ未満の閾値電圧のメモリセルトランジスタＭＴに対応するビットにおいてデータ“０”を有する。
ソフトビットデータＳＢ１の取得のために、メモリコントローラ２０は、まず、電圧ＡＲよりもある大きさだけ小さい電圧、および電圧ＥＲよりもある大きさだけ小さい電圧で読み出されるデータを取得する。このとき読み出しに使用される電圧の、電圧ＡＲおよびＥＲとの差は、例えば－２Δである。すなわち、メモリコントローラ２０は、電圧ＡＲおよびＥＲにそれぞれ代えて電圧ＡＲ－２Δおよび電圧ＥＲ－２Δを読み出し電圧として使用して、下位ページ読み出しの結果をいずれかのデータラッチＤＬに記憶させる。Δは任意の大きさを有することができる。Δは、例えば半導体記憶装置１０に対して指示可能な予め定められた読み出し電圧ＶCGRVの上昇または下降の幅の整数倍に等しい。
半導体記憶装置１０は、データ読み出しの指示を受け取ると、指示されたデータ読み出しを行う。電圧ＡＲ－２Δおよび電圧ＥＲ－２Δを使用した下位ページ読み出しの結果は、第２行に示されており、電圧ＡＲ－２Δ未満または電圧ＥＲ－２Δ以上の閾値電圧のメモリセルトランジスタＭＴに対応するビットにおいてデータ“１”を有し、電圧ＡＲ－２Δ以上かつ電圧ＥＲ－２Δ未満の閾値電圧のメモリセルトランジスタＭＴに対応するビットにおいてデータ“０”を有する。差Ｍ（例えば、－２Δ）が使用された下位ページ読み出しによってデータラッチに読み出されたデータは、以下、Ｍ下位ページデータと称される。－２Δ下位ページデータは、半導体記憶装置１０のデータラッチ（例えば、データラッチＤＬ０）において記憶される。
同様にして、メモリコントローラ２０は、電圧ＡＲおよびＥＲにそれぞれ代えて電圧ＡＲ＋２Δおよび電圧ＥＲ＋２Δを読み出し電圧として使用した下位ページ読み出しを半導体記憶装置１０に指示する。読み出しの結果は、半導体記憶装置１０の別のデータラッチの組（例えば、データラッチＸＤＬ）において記憶される。
次いで、メモリコントローラ２０は、半導体記憶装置１０に、データラッチＤＬ０中のデータとデータラッチＸＤＬ中のデータに対する否定排他的論理和（ＸＮＯＲ）演算を指示する。演算の指示を受け取ると、半導体記憶装置１０は、データラッチＤＬ０中のデータとデータラッチＸＤＬ中のデータに対するＸＮＯＲ演算を行う。具体的には、シーケンサ１６は、データラッチＤＬ０中のデータとデータラッチＸＤＬ中のデータの同じ位置のビットのそれぞれの計２つのビットを入力として用い、演算回路ＬＣを用いて２つの入力のＸＮＯＲを演算する。このような演算をデータラッチＤＬ０およびデータラッチＸＤＬ中のデータの全ビットに対して行う。
演算の結果は、データラッチ（例えば、データラッチＸＤＬ）に記憶される。より具体的には、シーケンサ１６は、あるデータラッチ回路ＤＬＣ０中のデータと、当該データラッチ回路ＤＬＣ０と接続されたデータラッチ回路ＸＤＬＣ中のデータとのＸＮＯＲを、これらのデータラッチ回路ＤＬＣ０およびＸＤＬＣに接続された演算回路ＬＣを使用して演算する。演算の結果は、論理演算の入力のデータを記憶するデータラッチ回路ＤＬＣ０およびＸＤＬＣと接続されたデータラッチ回路ＸＤＬＣに記憶される。こうして、データラッチＸＤＬに記憶されたデータが、ソフトビットデータＳＢ１である。その後、ソフトビットデータＳＢ１は、メモリコントローラ２０に送信され、データ記憶部２７１において記憶される。
同様にして、ソフトビットデータＳＢ２が、選択ページからデータラッチＤＬへのデータ読み出しおよび論理演算により取得される。まず、－３Δ下位ページデータと３Δ下位ページデータのＸＮＯＲ演算の結果（ＸＮＯＲ１データ）が取得される。次いで、ＸＮＯＲ１データと－Δ下位ページデータとのＸＮＯＲ演算の結果（ＸＮＯＲ２データ）が取得される。次いで、ＸＮＯＲ２データとΔ下位ページデータとのＸＮＯＲ演算の結果（ＸＮＯＲ３データ）が取得される。ＸＮＯＲ３データは、ソフトビットデータＳＢ２であり、メモリコントローラ２０に送信され、データ記憶部２７１において記憶される。
メモリコントローラ２０は、さらに、選択セルユニットＣＵに対する中位ページ読み出しおよび上位ページ読み出しを半導体記憶装置１０に指示し、中位ページデータおよび上位ページデータを取得する。中位ページデータおよび上位ページデータは、それぞれ、ソフトビットデータＳＢ３およびソフトビットデータＳＢ４として扱われる。
ハードビットデータおよび種々のソフトビットデータのうちのある１つの同じ選択トランジスタＭＴからのデータ読み出し結果に由来する複数ビットの組が、１つのインデックスを構成する。いくつのビットの組が１つのインデックスを構成するかは、ＥＣＣ回路２４による誤り訂正の方法に依存する。いくつのビットの組がインデックスとして使用されるかによって、実施形態は限定されない。本実施形態の例では、ハードビットデータＨＢおよびソフトビットデータＳＢ１～ＳＢ４の各々のうちのある１つの同じ選択セルトランジスタＭＴからのデータ読み出し結果に由来する５ビットの組が、１つのインデックスを構成する。各インデックスは、５ビットの各値の組合せに対して固有の値を有する。上記のように、インデックスは、図では、１０進数で記載されている。
なお、上述では、ソフトビットデータＳＢ１～ＳＢ４がセンスアンプ２９で生成される例を説明したが、ソフトビットデータＳＢ１～ＳＢ４は、メモリコントローラ２０、特に制御部２７で生成されてもよい。
１．３ 第１実施形態の効果
第１実施形態のメモリシステム１によれば、ソフトビット復号の訂正能力を向上させることができる。これにより、メモリシステム１における誤り訂正処理の信頼性を高めることができる。
以下に、第１実施形態の効果について説明する。
半導体記憶装置においては、メモリセルトランジスタＭＴが配置された場所によって、異なる電気的特性を有する場合がある。図８にて示したように、メモリセルトランジスタＭＴがアウターセルあるいはインナーセルのいずれに属するかによって、そのメモリセルトランジスタＭＴが持つ閾値電圧特性は異なる。
第１実施形態では、メモリコントローラ２０はアウターセルとインナーセルとを判別するアウタービット判別データＳＢ５を生成する。アウタービット判別データＳＢ５を用いて、メモリコントローラ２０は、アウターセルとインナーセルのそれぞれに対応する、あるいは応じたＬＬＲ値を設定する。すなわち、アウターセルに属するメモリセルトランジスタＭＴ（例えば、ストリングユニットＳＵ０のＩＯ３のセル）から読み出したソフトビットデータに対してはアウターセルに適するＬＬＲ値を設定する。一方、インナーセルに属するメモリセルトランジスタＭＴ（例えば、ストリングユニットＳＵ０のＩＯ０のセル）から読み出したソフトビットデータに対してはインナーセルに適するＬＬＲ値を設定する。これにより、ＬＬＲ値を用いるソフトビット復号の訂正能力を向上できる。この結果、メモリシステム１における誤り訂正処理の信頼性を高めることができる。
２．第２実施形態
以下に、第２実施形態のメモリシステム１におけるソフトビット復号について説明する。第１実施形態では、ＥＣＣ回路２４が６ビット幅のソフトビットデータを受け付け可能な場合を説明したが、第２実施形態では、ＥＣＣ回路２４に入力可能なデータのビット幅に制限がある場合を説明する。ここでは、ソフトビットデータの入力可能なビット幅が５ビットである場合を述べる。第２実施形態では、第１実施形態と異なる点について主に説明する。説明しないその他の構成及び動作は、第１実施形態と同様である。
２．１．ＥＣＣ回路２４の構成
次に、第２実施形態におけるメモリコントローラ２０内のＥＣＣ回路２４について説明する。
図１５は、メモリコントローラ２０内のＥＣＣ回路２４に関連する機能ブロックを示す図である。メモリコントローラ２０は、制御部２７を有する。制御部２７は、ＣＰＵ２１、ＲＡＭ２２、及びＲＯＭ２３のそれぞれの機能の一部の組合せにより実現される。
制御部２７は、ＥＣＣ回路２４の動作に関する処理を制御する。制御部２７は、データ記憶部２７１、データ変換部２７４、及びＬＬＲ設定部２７３を含む。
データ記憶部２７１は、例えばＲＡＭ２２の機能により実現され、ハードビットデータＨＢ及びソフトビットデータＳＢ１～ＳＢ４、並びにアウタービット判別データＳＢ５を記憶する。
データ変換部２７４は、ソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ４｝と、アウタービット判別データＳＢ５とを結合して、ソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝を生成する。データ変換部２７４は、ソフトビットデータの変換に用いる変換テーブル２７４Ａを記憶する。変換テーブル２７４Ａには、ソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝をソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ４｝に変換するためのインデックスが関連付けられている。変換テーブル２７４Ａは、例えば、メモリシステム１に予め格納されていてもよい、例えば、メモリシステム１の出荷の時点で、格納されていてもよい。また、ソフトビットデータの変換を行う前に、制御部２７によって生成されてもよい。
ＬＬＲ設定部２７３は、ソフトビット復号に用いるＬＬＲテーブル２７３Ｂを記憶することができる。ＬＬＲテーブル２７３Ｂには、ハードビットデータおよびソフトビットデータに対応するインデックスと、インデックスに対応するＬＬＲ値とが関連付けられている。インデックスからＬＬＲ値への変換は、ＬＬＲテーブル２７３Ｂにより行われることができる。ＬＬＲテーブル２７３Ｂは、例えば、メモリシステム１に予め格納されていてもよい、例えば、メモリシステム１の出荷の時点で、格納されていてもよい。また、ＬＬＲ値への変換を行う前に、制御部２７によって生成されてもよい。
ＥＣＣ回路２４は、誤り訂正回路２４１を含む。誤り訂正回路２４１は、制御部２７からソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ４｝とＬＬＲテーブル２７３Ｂを受け取り、ソフトビット（ＳＢ）復号を行う。誤り訂正回路２４１は、例えばフレームと呼ばれる大きさのデータごとに復号を行うことができる。
２．２ 第２実施形態の動作
以下に、メモリシステム１で行われるデータ読み出しの誤り訂正処理におけるソフトビット復号について説明する。
図１６は、第２実施形態のメモリシステム１におけるソフトビット復号の処理を示すフローチャートである。以下に説明する処理は、メモリコントローラ２０によって命令あるいは実行される。
まず、図１６に示すように、メモリコントローラ２０は、Ｖｔｈトラッキングを行う（Ｓ１）。Ｖｔｈトラッキングでは、メモリコントローラ２０は、最適な読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲおよび（または）ＧＲの推定を行う。
次に、メモリコントローラ２０は、ソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ４｝の生成を行う（Ｓ２）。すなわち、メモリコントローラ２０は、例えば、ハードビットデータＨＢを半導体記憶装置１０から読み出す。さらに、メモリコントローラ２０は、ソフトビットデータＳＢ１～ＳＢ４を半導体記憶装置１０から読み出す。そして、ソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ４｝は、データ記憶部２７１に記憶される。
次に、メモリコントローラ２０は、アウタービット判別データＳＢ５の生成を行う（Ｓ３）。メモリコントローラ２０は、メモリセルトランジスタＭＴがアウターセルあるいはインナーセルのいずれであるかによって、図１２に示すようなアウタービット判別データＳＢ５を生成する。生成されたアウタービット判別データＳＢ５は、データ記憶部２７１に記憶される。
次に、図１０に示すように、メモリコントローラ２０は、アウタービット判別データを含むソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝を生成し、変換テーブル２７４Ａを用いて、ソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝をソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ４｝に変換する（Ｓ１１）。すなわち、メモリコントローラ２０は、ステップＳ２で生成したソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ４｝と、ステップＳ３で生成したアウタービット判別データＳＢ５とを結合して、ソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝を生成する。続いて、メモリコントローラ２０は、６ビットのソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝を、変換テーブル２７４Ａを用いて５ビットのソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ４｝に変換する。
図１７は、ソフトビットデータの変換に用いる変換テーブル２７４Ａの一例を示す図である。この図では、入力データとしてのソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝と、変換後の出力データとしてのソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ４｝は、それぞれ対応するインデックスで示されている。
変換テーブル２７４Ａを用いた変換は以下のように行われる。インデックス０～２５の入力データは、変換されずに、インデックス０～２５の出力データとなる。インデックス２６～３１の入力データは、変換されて、インデックス０～５の出力データとなる。インデックス３２～５１の入力データは、変換されて、インデックス０～１９の出力データとなる。インデックス５２～５７の入力データは、変換されて、インデックス２６～３１の出力データとなる。さらに、インデックス５８～６３の入力データは、変換されて、インデックス０～５の出力データとなる。このような変換により、インデックス０～６３の全ての入力データは、インデックス０～３１までの出力データに変換される。そして、インデックス０～３１までの出力データ、すなわちソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ４｝がアウタービットとインナービットを判別するためのデータとして設定される（Ｓ１２）。
次に、図１６に示すように、メモリコントローラ２０は、ＬＬＲ設定部２７３にＬＬＲテーブル２７３Ｂを設定する（Ｓ５）。ＬＬＲテーブル２７３Ｂは、次のステップＳ６でソフトビット復号に用いられる。ＬＬＲテーブル２７３Ｂは、アウタービットとインナービットのＬＬＲ値を分けるためのテーブルである。
図１８は、ソフトビット復号に用いるＬＬＲテーブル２７３Ｂの一例を示す図である。ＬＬＲテーブル２７３Ｂには、変換テーブル２７４Ａにて変換されたインデックス０～３１までの出力データ（ソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ４｝）と、ＬＬＲ値とが関連付けられている。インデックス０～１９のＬＬＲ値は、インナービットとアウタービットに対して有効な共通のＬＬＲ値であり、インナービットとアウタービットに対応して設定された共通のＬＬＲ値である。インデックス２０～２５のＬＬＲ値は、インナービットに対して有効なＬＬＲ値であり、インナービットに対応して設定されたＬＬＲ値である。さらに、インデックス２６～３１のＬＬＲ値は、アウタービットに対して有効なＬＬＲ値であり、アウタービットに対応して設定されたＬＬＲ値である。ＬＬＲテーブル２７３Ｂを用いれば、アウタービットとインナービットのそれぞれの閾値電圧分布の特性に応じたＬＬＲ値を得ることができる。
次に、図１６に示すように、メモリコントローラ２０は、ソフトビット復号を行う（Ｓ６）。メモリコントローラ２０は、ステップＳ１２にて設定したソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ４｝と、ステップＳ５にて設定したＬＬＲテーブル２７３ＢをＥＣＣ回路２４に入力させる。ＥＣＣ２４回路は、ソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ４｝と、ＬＬＲテーブル２７３Ｂから抽出されたＬＬＲ値を用いて、ソフトビット復号を行う。以上により、ソフトビット復号の処理が終了する。
２．３ 第２実施形態の効果
第２実施形態のメモリシステム１によれば、第１実施形態と同様に、ソフトビット復号の訂正能力を向上されることができる。これにより、メモリシステム１における誤り訂正処理の信頼性を高めることができる。
さらに、第２実施形態では、ＥＣＣ回路２４に入力可能なデータのビット幅に制限がある場合でも、ソフトビットデータを入力可能なビット数に変換することにより、第１実施形態と同様な効果を得ることができる。
３．第３実施形態
以下に、第３実施形態のメモリシステム１におけるソフトビット復号について説明する。第１実施形態では、ソフトビットデータを読み出した後、アウタービットとインナービットのそれぞれに応じたＬＬＲ値を設定したが、第３実施形態では、アウタービットとインナービットのそれぞれに適する読み出し電圧に基づいてソフトビットデータを読み出し、アウタービットとインナービットのそれぞれに応じたＬＬＲ値を設定する。第３実施形態では、第１実施形態と異なる点について主に説明する。説明しないその他の構成及び動作は、第１実施形態と同様である。
３．１．ＥＣＣ回路２４の構成
次に、第３実施形態におけるメモリコントローラ２０内のＥＣＣ回路２４について説明する。
図１９は、メモリコントローラ２０内のＥＣＣ回路２４に関連する機能ブロックを示す図である。メモリコントローラ２０は、制御部２７を有する。制御部２７は、ＣＰＵ２１、ＲＡＭ２２、及びＲＯＭ２３のそれぞれの機能の一部の組合せにより実現される。
制御部２７は、ＥＣＣ回路２４の動作に関する処理を制御する。制御部２７は、データ記憶部２７１、データ生成部２７２、及びＬＬＲ設定部２７３を含む。
データ記憶部２７１は、例えばＲＡＭ２２の機能により実現され、インナービットのためのハードビットデータＨＢ及びソフトビットデータＳＢ１～ＳＢ４、並びにアウタービット判別データＳＢ５と、アウタービットのためのハードビットデータＨＢ及びソフトビットデータＳＢ１～ＳＢ４、並びにアウタービット判別データＳＢ５を記憶する。
データ生成部２７２は、インナービットのためのソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝と、アウタービットのためのソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝とを合成して、ソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝を生成する。
ＬＬＲ設定部２７３は、ソフトビット復号に用いるＬＬＲテーブル２７３Ｃを記憶することができる。ＬＬＲテーブル２７３Ｃには、ハードビットデータおよびソフトビットデータに対応するインデックスと、インデックスに対応するＬＬＲ値とが関連付けられている。インデックスからＬＬＲ値への変換は、ＬＬＲテーブル２７３Ｃにより行われることができる。ＬＬＲテーブル２７３Ｃは、例えば、メモリシステム１に予め格納されていてもよい、例えば、メモリシステム１の出荷の時点で、格納されていてもよい。また、ＬＬＲ値への変換を行う前に、制御部２７によって生成されてもよい。
ＥＣＣ回路２４は、誤り訂正回路２４１を含む。誤り訂正回路２４１は、制御部２７からソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝とＬＬＲテーブル２７３Ｃを受け取り、ソフトビット（ＳＢ）復号を行う。誤り訂正回路２４１は、例えばフレームと呼ばれる大きさのデータごとに復号を行うことができる。
３．２ 第３実施形態の動作
以下に、メモリシステム１で行われるデータ読み出しの誤り訂正処理におけるソフトビット復号について説明する。
図２０は、第３実施形態のメモリシステム１で行われるソフトビット復号の処理を示すフローチャートである。以下に説明する処理は、メモリコントローラ２０によって命令あるいは実行される。
まず、図２０に示すように、メモリコントローラ２０は、インナービットに該当するメモリセルトランジスタＭＴに対してＶｔｈトラッキングを行う（Ｓ３１）。Ｖｔｈトラッキングでは、メモリコントローラ２０は、インナービットにおいて最適な読み出し電圧ＶCGRVの推定を行う。
次に、メモリコントローラ２０は、アウタービット判別データＳＢ５の生成を行う（Ｓ３２）。メモリコントローラ２０は、メモリセルトランジスタＭＴがアウターセルあるいはインナーセルのいずれであるかによって、図１２に示すようなアウタービット判別データＳＢ５を生成する。生成されたアウタービット判別データＳＢ５は、データ記憶部２７１に記憶される。
次に、メモリコントローラ２０は、インナービットのためのソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝の生成を行う（Ｓ３３）。すなわち、メモリコントローラ２０は、例えば、ステップＳ３１にて得たインナービットの最適な読み出し電圧ＶCGRVを用いて半導体記憶装置１０からハードビットデータＨＢを読み出す。さらに、メモリコントローラ２０は、読み出し電圧ＶCGRVに基づいて作成した電圧を用いて、半導体記憶装置１０からソフトビットデータＳＢ１～ＳＢ４を読み出す。そして、メモリコントローラ２０は、生成したソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ４｝と、アウタービット判別データＳＢ５とを結合して、ソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝を生成する。生成されたソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝は、データ記憶部２７１に記憶される。
図２１の（ａ）は、インナービットのためのソフトビットデータの一例を示す図である。ここでは、ソフトビットデータは１０進数で表記されている。図２１の（ａ）中において破線で囲ったデータが、インナービットに該当するメモリセルトランジスタから読み出されたデータである。
次に、メモリコントローラ２０は、アウタービットに該当するメモリセルトランジスタＭＴに対してＶｔｈトラッキングを行う（Ｓ３４）。Ｖｔｈトラッキングでは、メモリコントローラ２０は、アウタービットにおいて最適な読み出し電圧ＶCGRVの推定を行う。
次に、メモリコントローラ２０は、アウタービットのためのソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝の生成を行う（Ｓ３５）。すなわち、メモリコントローラ２０は、例えば、ステップＳ３４にて得たアウタービットの最適な読み出し電圧ＶCGRVを用いて半導体記憶装置１０からハードビットデータＨＢを読み出す。さらに、メモリコントローラ２０は、読み出し電圧ＶCGRVに基づいて作成した電圧を用いて、半導体記憶装置１０からソフトビットデータＳＢ１～ＳＢ４を読み出す。そして、メモリコントローラ２０は、生成したソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ４｝と、アウタービット判別データＳＢ５とを結合して、ソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝を生成する。生成されたソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝は、データ記憶部２７１に記憶される。
図２１の（ｂ）は、アウタービットのためのソフトビットデータの一例を示す図である。ソフトビットデータは１０進数で表記されている。図２１の（ｂ）中において破線で囲ったデータが、アウタービットに該当するメモリセルトランジスタから読み出されたデータである。
次に、メモリコントローラ２０は、データ生成部２７２により、アウタービットのためのソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝と、インナービットのためのソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝の合成を行う（Ｓ３６）。そして、メモリコントローラ２０は、合成したソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝をデータ生成部２７２に設定する（Ｓ３７）。
図２１の（ｃ）は、アウタービットのためのソフトビットデータと、インナービットのためのソフトビットデータを合成したソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝の一例を示す図である。ソフトビットデータは１０進数で表記されている。図２１の（ｃ）中の破線で囲ったデータが、図２１の（ａ）中のインナービットのデータと、図２１の（ｂ）中のアウタービットのデータを抽出したデータである。
次に、メモリコントローラ２０は、ＬＬＲ設定部２７３にＬＬＲテーブル２７３Ｃを設定する（Ｓ３８）。ＬＬＲテーブル２７３Ｃは、次のステップＳ３９においてソフトビット復号に用いられる。ＬＬＲテーブル２７３Ｃは、アウタービットとインナービットのＬＬＲ値を分けるためのテーブルである。
図２２は、ソフトビット復号に用いるＬＬＲテーブル２７３Ｃの一例を示す図である。ＬＬＲテーブル２７３Ｃには、ステップＳ３７にて設定されたソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝とＬＬＲ値とが関連付けられている。インデックス０～２５のＬＬＲ値は、インナービットに対して有効なＬＬＲ値であり、インナービットに対応して設定されたＬＬＲ値である。インデックス２６～３１のＬＬＲ値はインナービットに対して無効なＬＬＲ値である。さらに、インデックス３２～５７のＬＬＲ値は、アウタービットに対して有効なＬＬＲ値であり、アウタービットに対応して設定されたＬＬＲ値である。インデックス５８～６３のＬＬＲ値はアウタービットに対して無効なＬＬＲ値である。ＬＬＲテーブル２７３Ｃを用いれば、アウタービットとインナービットのそれぞれの閾値電圧分布の特性に応じたＬＬＲ値を得ることができる。
次に、メモリコントローラ２０は、ソフトビット復号を行う（Ｓ３９）。メモリコントローラ２０は、ステップＳ３７にて設定したソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝と、ステップＳ３８にて設定したＬＬＲテーブル２７３ＣをＥＣＣ回路２４に入力させる。ＥＣＣ２４回路は、ソフトビットデータ｛ＨＢ、ＳＢ１～ＳＢ５｝と、ＬＬＲテーブル２７３Ｃから抽出されたＬＬＲ値を用いて、ソフトビット復号を行う。以上により、ソフトビット復号の処理が終了する。
３．３ 第３実施形態の効果
第３実施形態のメモリシステム１によれば、第１実施形態と同様に、ソフトビット復号の訂正能力を向上されることができる。これにより、メモリシステム１における誤り訂正処理の信頼性を高めることができる。
さらに、第３実施形態では、アウタービットとインナービットとで別々にＶｔｈトラッキング及びソフトビットデータの読み出しを行う。すなわち、アウタービットに該当するメモリセルトランジスタＭＴに対して、Ｖｔｈトラッキングを行い、このＶｔｈトラッキングで求めた読み出し電圧ＶCGRVに基づいてソフトビットデータを読み出す。そして、アウタービットに応じたＬＬＲ値を設定する。同様に、インナービットに該当するメモリセルトランジスタＭＴに対して、Ｖｔｈトラッキングを行い、このＶｔｈトラッキングで求めた読み出し電圧ＶCGRVに基づいてソフトビットデータを読み出す。そして、インナービットに応じたＬＬＲ値を設定する。このように、アウタービットとインナービットでそれぞれに適する読み出し電圧ＶCGRVを求め、それぞれのソフトビットデータを読み出すことにより、より精度の高いソフトビット復号を行うことが可能である。
４．その他変形例等
前述の実施形態では、アウターセル（または、アウタービット）あるいはインナーセル（または、インナービット）のそれぞれに応じたＬＬＲ値を設定し、ソフトビット復号を行ったが、メモリセルトランジスタＭＴが持つ閾値電圧特性は、アウターセルあるいはインナーセル以外の配置場所によっても所定の規則性を持つ場合がある。このような場合、その配置場所のメモリセルトランジスタＭＴが持つ特性に応じて、ＬＬＲ値を設定してもよい。例えば、メモリセルトランジスタＭＴの配置場所はカラムによっても区分できる。よって、メモリセルトランジスタＭＴがいずれのカラムに属するかによって、そのカラムに応じてＬＬＲ値を設定してもよい。
更に、上記実施形態では半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用出来、更には半導体メモリ以外の種々の記憶装置に適用出来る。また、上記実施形態で説明したフローチャートは、その処理の順番を可能な限り入れ替えることが出来る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…メモリシステム、２…ホスト装置、１０…半導体記憶装置、１１…メモリセルアレイ、１２…入出力回路、１３…ロジック制御回路、１４…レディ／ビジー回路、１５…レジスタ群、１５Ａ…ステータスレジスタ、１５Ｂ…アドレスレジスタ、１５Ｃ…コマンドレジスタ、１６…シーケンサ、１７…電圧生成回路、１８…ドライバ、１９…ロウデコーダ、２０…メモリコントローラ、２１…ＣＰＵ、２２…ＲＡＭ、２３…ＲＯＭ、２４…ＥＣＣ回路、２５…ＮＡＮＤインターフェース回路、２６…ホストインターフェース回路、２７…制御部、２８…カラムデコーダ、２９…センスアンプ、３０…半導体基板、３１～３５…導電層、４０…ブロック絶縁層、４１…電荷蓄積層、４２…トンネル絶縁層、４３…半導体層、２４１…誤り訂正回路、２７１…データ記憶部、２７２…データ生成部、２７３…ＬＬＲ設定部、２７３Ａ…ＬＬＲテーブル、２７３Ｂ…ＬＬＲテーブル、２７３Ｃ…ＬＬＲテーブル、２７４…データ変換部、２７４Ａ…変換テーブル、ＨＢ…ハードビットデータ、ＳＢ１～ＳＢ４…ソフトビットデータ、ＳＢ５…アウタービット判別データ。

Claims (6)

  1. 第１領域に配置された第１メモリセルと、第２領域に配置された第２メモリセルを含む半導体記憶装置と、
    前記第１メモリセルからの第１読み出し動作に基づく第１データと、前記第２メモリセルからの前記第１読み出し動作に基づく第２データと受け取り、
    前記第１メモリセルからの前記第１読み出し動作と異なる第２読み出し動作に基づく第３データと、前記第２メモリセルからの前記第２読み出し動作に基づく第４データと受け取り、
    前記第１メモリセルが前記第１領域に配置されていることを示す第１情報に基づいて、前記第１データ及び前記第３データに対応する第１値を設定し、
    前記第２メモリセルが前記第２領域に配置されていることを示す第２情報に基づいて、前記第２データ及び前記第４データに対応する第２値を設定し、
    前記第１データ及び前記第３データに対して前記第１値を用いて復号を行い、前記第２データ及び前記第４データに対して前記第２値を用いて復号を行う、
    ように構成されたコントローラと、
    を具備するメモリシステム。
  2. 前記半導体記憶装置は、
    半導体基板と、
    半導体基板上に配置された第１導電層と、
    前記第１導電層上に配置された第２導電層と、
    前記半導体基板上に配置され、第１方向に延伸し、前記第１導電層を分離し、かつ前記第２導電層を分離する第１絶縁層と、
    前記第１導電層上に配置され、前記第１方向に延伸し、前記第２導電層を分離する第２絶縁層と、
    を有し、
    前記第１領域及び前記第２領域は、前記第１絶縁層と前記第２絶縁層との間に配置され、
    前記第２領域は、前記第１領域より前記第１絶縁層から離れている請求項１に記載のメモリシステム。
  3. 前記半導体記憶装置は、
    半導体基板と、
    半導体基板上に配置された第１導電層と、
    前記第１導電層上に配置された第２導電層と、
    前記半導体基板上に配置され、第１方向に延伸し、前記第１導電層を分離し、かつ前記第２導電層を分離する第１絶縁層と、
    前記第１導電層上に配置され、前記第１方向に延伸し、前記第２導電層を分離する第２絶縁層と、
    前記半導体基板上に設けられ、前記第１導電層及び前記第２導電層を貫く第１ピラー及び第２ピラーと、
    を有し、
    前記第１ピラーと前記第１導電層との交差部分が前記第１メモリセルに対応し、
    前記第２ピラーと前記第１導電層との交差部分が前記第２メモリセルに対応し、
    前記第２ピラーは、前記第１ピラーより前記第１絶縁層から離れている請求項１に記載のメモリシステム。
  4. 前記コントローラは、前記第１メモリセルに対して読み出し電圧を変更して複数のデータ読み出しを行い、前記第１メモリセルが有する閾値電圧分布の極小位置に対応する第１読み出し電圧を取得し、
    前記第１読み出し動作では、前記第１読み出し電圧が用いられて前記第１データが読み出される請求項１に記載のメモリシステム。
  5. 前記第２読み出し動作では、前記第１メモリセルに対して、前記第１読み出し電圧より第１電圧大きい電圧、及び前記第１読み出し電圧より前記第１電圧小さい電圧が用いられて読み出しが行われ、前記読み出しの結果が演算されて前記第３データが得られる請求項１に記載のメモリシステム。
  6. 第１領域に配置された第１メモリセルと、第２領域に配置された第２メモリセルを含む半導体記憶装置と、
    前記第１メモリセルからの第１読み出し動作に基づく第１データと、前記第１メモリセルからの前記第１読み出し動作と異なる第２読み出し動作に基づく第２データと受け取り、
    前記第２メモリセルからの第３読み出し動作に基づく第３データと、前記第２メモリセルからの前記第３読み出し動作と異なる第４読み出し動作に基づく第４データと受け取り、
    前記第１メモリセルが前記第１領域に配置されていることを示す第１情報に基づいて、前記第１データ及び前記第２データに対応する第１値を設定し、
    前記第２メモリセルが前記第２領域に配置されていることを示す第２情報に基づいて、前記第３データ及び前記第４データに対応する第２値を設定し、
    前記第１データ及び前記第２データに対して前記第１値を用いて復号を行い、前記第３データ及び前記第４データに対して前記第２値を用いて復号を行う、
    ように構成されたコントローラと、
    を具備するメモリシステム。
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