JP2020047330A - 半導体記憶装置 - Google Patents
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Abstract
【課題】信頼性を向上することができる半導体記憶装置を提供する。【解決手段】選択トランジスタST1、ST2と、異なる複数の閾値電圧のいずれかに設定可能なメモリセルMTを含む複数のストリングNSと、複数のストリングNSの選択トランジスタST1のゲートに共通接続された選択ゲート線SGDと、複数のストリングNSに個別接続された複数のビット線BLと、複数のストリングNSのメモリセルMTのゲートに共通接続されたワード線WLと、メモリセルMTにデータを書き込むプログラム動作と書き込まれたデータを検証するベリファイ動作とのセットから成る複数のループを繰り返し行う書き込みシーケンスを実行する制御部22と、を具備し、最初のループのプログラム動作で選択ゲート線SGDに印加される電圧よりも、最後のループのプログラム動作で選択ゲート線SGDに印加される電圧のほうが低い。【選択図】図13
Description
本実施形態は、半導体記憶装置に関する。
半導体記憶装置として、NANDフラッシュメモリが知られている。
本実施形態は、信頼性を向上させることができる半導体記憶装置を提供することを目的とする。
本実施形態の半導体記憶装置は、選択トランジスタと、前記選択トランジスタの一端(例えばソース)に接続され少なくとも4つの異なる閾値電圧のいずれかに設定可能なメモリセルとをそれぞれ含む複数のメモリストリングと、前記複数のメモリストリングの前記選択トランジスタのゲートに共通して接続された選択ゲート線と、前記複数のメモリストリングの前記選択トランジスタの他端(ドレイン)に個別に接続された複数のビット線と、前記複数のメモリストリングの前記メモリセルのゲートに共通して接続されたワード線と、前記メモリセルにデータを書き込むプログラム動作と前記メモリセルに書き込まれた前記データを検証するベリファイ動作とのセットから成る複数のループを繰り返し行う書き込みシーケンスを実行し、前記メモリセルに所定のデータの書き込みを行う制御部とを備えている。最初の前記ループの前記プログラム動作において前記選択ゲート線に印加されるゲート電圧よりも、最後の前記ループの前記プログラム動作において前記選択ゲート線に印加される電圧の方が低い。
以下、図面を参照して実施形態を説明する。
(1.構成)
(1−1.メモリシステムの構成)
図1は、本発明の実施形態にかかるメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ1と、半導体記憶装置としての不揮発性メモリ2とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
(1.構成)
(1−1.メモリシステムの構成)
図1は、本発明の実施形態にかかるメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ1と、半導体記憶装置としての不揮発性メモリ2とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
不揮発性メモリ2は、データを不揮発に記憶するメモリであり、例えば、NANDメモリ(NANDフラッシュメモリ)を備えている。本実施形態では、不揮発性メモリ2は、メモリセルあたり3bitを記憶可能なメモリセルを有するNANDメモリ、すなわち3bit/Cell(TLC:Triple Level Cell)のNANDメモリであるとして説明する。不揮発性メモリ2は、3次元化されている。
メモリコントローラ1は、ホストからの書き込みリクエストに従って不揮発性メモリ2へのデータの書き込みを制御する。また、メモリコントローラ1は、ホストからの読み出しリクエストに従って不揮発性メモリ2からのデータの読み出しを制御する。メモリコントローラ1は、RAM(Random Access Memory)11、プロセッサ12、ホストインターフェイス13、ECC(Error Check and Correct)回路14およびメモリインターフェイス15を備える。RAM11、プロセッサ12、ホストインターフェイス13、ECC回路14およびメモリインターフェイス15は、互いに内部バス16で接続される。
ホストインターフェイス13は、ホストから受信したリクエスト、ユーザデータ(書き込みデータ)などを内部バス16に出力する。また、ホストインターフェイス13は、不揮発性メモリ2から読み出されたユーザデータ、プロセッサ12からの応答などをホストへ送信する。
メモリインターフェイス15は、プロセッサ12の指示に基づいて、ユーザデータ等を不揮発性メモリ2へ書き込む処理および不揮発性メモリ2から読み出す処理を制御する。
プロセッサ12は、メモリコントローラ1を統括的に制御する。プロセッサ12は、例えば、CPU(Central Processing Unit)、MPU(Micro Processing Unit)等である。プロセッサ12は、ホストからホストインターフェイス13経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ12は、ホストからのリクエストに従って、不揮発性メモリ2へのユーザデータおよびパリティの書き込みをメモリインターフェイス15へ指示する。また、プロセッサ12は、ホストからのリクエストに従って、不揮発性メモリ2からのユーザデータおよびパリティの読み出しを、メモリインターフェイス15へ指示する。
プロセッサ12は、RAM11に蓄積されるユーザデータに対して、不揮発性メモリ2上の格納領域(メモリ領域)を決定する。ユーザデータは、内部バス16経由でRAM11に格納される。プロセッサ12は、メモリ領域の決定を、書き込み単位であるページ単位のデータ(ページデータ)に対して実施する。本明細書では、不揮発性メモリ2の1ページに格納されるユーザデータをユニットデータと定義する。ユニットデータは、一般的には符号化されて符号語として不揮発性メモリ2に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ1は、符号化せずにユニットデータを不揮発性メモリ2に格納してもよいが、図1では、一構成例として符号化を行う構成を示している。メモリコントローラ1が符号化を行わない場合には、ページデータはユニットデータと一致する。また、1つのユニットデータに基づいて1つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて1つの符号語が生成されてもよい。また、複数のユニットデータを用いて1つの符号語が生成されてもよい。
プロセッサ12は、ユニットデータごとに書き込み先の不揮発性メモリ2のメモリ領域を決定する。不揮発性メモリ2のメモリ領域には物理アドレスが割当てられている。プロセッサ12は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ12は、決定したメモリ領域(物理アドレス)を指定してユーザデータを不揮発性メモリ2へ書き込むようメモリインターフェイス15へ指示する。プロセッサ12は、ユーザデータの論理アドレス(ホストが管理する論理アドレス)と物理アドレスとの対応を管理する。プロセッサ12は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス15へ指示する。
ECC回路14は、RAM11に格納されたユーザデータを符号化して、符号語を生成する。また、ECC回路14は、不揮発性メモリ2から読み出された符号語を復号する。
RAM11は、ホストから受信したユーザデータを不揮発性メモリ2へ記憶するまでに一時格納したり、不揮発性メモリ2から読み出したデータをホストへ送信するまでに一時格納したりする。RAM11は、例えば、SRAM(Static Random Access Memory)やDRAM(Dynamic Random Access Memory)などの汎用メモリである。
図1では、メモリコントローラ1が、ECC回路14とメモリインターフェイス15をそれぞれ備える構成例を示した。しかしながら、ECC回路14がメモリインターフェイス15に内蔵されていてもよい。また、ECC回路14が、不揮発性メモリ2に内蔵されていてもよい。
ホストから書き込みリクエストを受信した場合、メモリシステムは次のように動作する。プロセッサ12は、書き込み対象となるデータをRAM11に一時記憶させる。プロセッサ12は、RAM11にストアされたデータを読み出し、ECC回路14に入力する。ECC回路14は、入力されたデータを符号化し、符号語をメモリインターフェイス15に入力する。メモリインターフェイス15は、入力された符号語を不揮発性メモリ2に書き込む。
ホストから読み出しリクエストを受信した場合、メモリシステムは次のように動作する。メモリインターフェイス15は、不揮発性メモリ2から読み出した符号語をECC回路14に入力する。ECC回路14は、入力された符号語を復号し、復号されたデータをRAM11にストアする。プロセッサ12は、RAM11にストアされたデータを、ホストインターフェイス13を介してホストに送信する。
(1−2.不揮発性メモリの構成)
図2は、本実施形態の不揮発性メモリの構成例を示すブロック図である。不揮発性メモリ2は、NAND I/Oインターフェイス21、制御部22、プレーン26を備えている。プレーン26は、独立して読み出し動作、書き込み動作、及び消去動作を実行することが可能な単位であり、不揮発性メモリ内に1つ以上のプレーン26が配置される。図2は、不揮発性メモリ2に1つのプレーン26が配置されている場合について示している。プレーン26は、NANDメモリセルアレイ(メモリセル部)23A、センスユニット24A、及び、ロウデコーダ25Aを備える。不揮発性メモリ2は、例えば1チップの半導体基板(例えば、シリコン基板)からなる。
(1−2.不揮発性メモリの構成)
図2は、本実施形態の不揮発性メモリの構成例を示すブロック図である。不揮発性メモリ2は、NAND I/Oインターフェイス21、制御部22、プレーン26を備えている。プレーン26は、独立して読み出し動作、書き込み動作、及び消去動作を実行することが可能な単位であり、不揮発性メモリ内に1つ以上のプレーン26が配置される。図2は、不揮発性メモリ2に1つのプレーン26が配置されている場合について示している。プレーン26は、NANDメモリセルアレイ(メモリセル部)23A、センスユニット24A、及び、ロウデコーダ25Aを備える。不揮発性メモリ2は、例えば1チップの半導体基板(例えば、シリコン基板)からなる。
制御部22は、NAND I/Oインターフェイス21経由でメモリコントローラ1か
ら入力されたリクエスト等に基づいて、不揮発性メモリ2の動作を制御する。具体的には、制御部22は、書き込みリクエストが入力された場合、書き込み対象となるデータをNANDメモリセルアレイ23A上の指定されたアドレスへ書き込むよう、ロウデコーダ25Aとセンスユニット24Aを制御する。また、制御部22は、読み出しリクエストが入力された場合、読み出し対象となるデータをNANDメモリセルアレイ23Aから読み出してNAND I/Oインターフェイス21経由でメモリコントローラ1へ出力するよう制御する。
ら入力されたリクエスト等に基づいて、不揮発性メモリ2の動作を制御する。具体的には、制御部22は、書き込みリクエストが入力された場合、書き込み対象となるデータをNANDメモリセルアレイ23A上の指定されたアドレスへ書き込むよう、ロウデコーダ25Aとセンスユニット24Aを制御する。また、制御部22は、読み出しリクエストが入力された場合、読み出し対象となるデータをNANDメモリセルアレイ23Aから読み出してNAND I/Oインターフェイス21経由でメモリコントローラ1へ出力するよう制御する。
ロウデコーダ25Aは、制御部22から入力されたロウアドレスに基づいて、NANDメモリセルアレイ23Aをブロック単位で選択するとともに、ワード線に所望の電圧を印可する。
センスユニット24Aは、データの読み出し時において、NANDメモリセルアレイ23Aから読み出したデータを検知する。また、センスユニット24Aは、データの書き込み時において、メモリコントローラ1から入力された書き込みデータを一時的に格納し、NANDメモリセルアレイ23Aに転送する。
(1−3.メモリセルアレイの構成)
図3は、3次元構造のメモリセルアレイのブロックの構成例を示す図である。図3は、3次元構造のメモリセルアレイを構成する複数のブロックのうちの1つのブロックBLKを示している。メモリセルアレイの他のブロックも図3と同様の構成を有する。なお、本実施形態は、2次元構造のメモリセルにも適用可能である。
(1−3.メモリセルアレイの構成)
図3は、3次元構造のメモリセルアレイのブロックの構成例を示す図である。図3は、3次元構造のメモリセルアレイを構成する複数のブロックのうちの1つのブロックBLKを示している。メモリセルアレイの他のブロックも図3と同様の構成を有する。なお、本実施形態は、2次元構造のメモリセルにも適用可能である。
図示するように、ブロックBLKは、例えば4つのストリングユニットSU(SU0〜SU3)を含む。また各々のストリングユニットSUは、複数のNANDストリングNSを含む。NANDストリングNSの各々は、例えば8個のメモリセルトランジスタMT(MT0〜MT7)と、選択トランジスタST1,ST2とを含む。
なお、メモリセルトランジスタMTの個数は8個に限られず、例えば、32個、48個、64個、96個でもよい。選択トランジスタST1,ST2は、電気回路上は1つのトランジスタとして示しているが、構造上はメモリセルトランジスタと同じでもよい。また、例えばカットオフ特性を高めるために、選択トランジスタST1,ST2として、それぞれ複数の選択トランジスタを用いてもよい。さらに、メモリセルトランジスタMTと選択トランジスタST1,ST2との間には、ダミーセルトランジスタが設けられていてもよい。
メモリセルトランジスタMTは、選択トランジスタST1,ST2間において、直列接続されるようにして配置されている。一端側のメモリセルトランジスタMT7が、選択トランジスタST1の一端に接続され、他端側のメモリセルトランジスタMT0が、選択トランジスタST2に接続されている。
ストリングユニットSU0〜SU3の各々の選択トランジスタST1のゲートは、それぞれセレクトゲート線SGD0〜SGD3に共通接続される。他方で、選択トランジスタST2のゲートは、同一ブロックBLK内にある複数のストリングユニットSU間で同一のセレクトゲート線SGSに共通接続される。また、同一のブロックBLK内にあるメモリセルトランジスタMT0〜MT7の制御ゲートは、それぞれワード線WL0〜WL7に共通接続される。すなわち、ワード線WL0〜WL7及びセレクトゲート線SGSは、同一ブロックBLK内の複数のストリングユニットSU0〜SU3間で共通に接続されているのに対し、セレクトゲート線SGDは、同一ブロックBLK内であってもストリングユニットSU0〜SU3毎に独立している。
NANDストリングNSを構成するメモリセルトランジスタMT0〜MT7の制御ゲート電極には、それぞれワード線WL0〜WL7が接続されており、また各NANDストリングNS中のメモリセルトランジスタMTi(i=0〜n)間は、同一のワード線WLi(i=0〜n)によって共通接続されている。すなわち、ブロックBLK内において同一行にあるメモリセルトランジスタMTiの制御ゲート電極は、同一のワード線WLiに接続される。なお、以下の説明では、NANDストリングNSを単に「ストリング」という場合がある。
NANDストリングNSはビット線に接続されており、NANDストリングNSに含まれる各メモリセルは、対応するワード線WLiに接続されている。上述した通り、同一のブロックBLK内にあるメモリセル(メモリセルトランジスタMT)のデータは、一括して消去される。一方、データの読み出し及び書き込みは、メモリセルグループMG単位(または、ページ単位)で行われる。本明細書では、1つのワード線WLiに接続され、かつ1つのストリングユニットSUに属する複数のメモリセルをメモリセルグループと定義する。本実施形態では、1つのワード線に共通に接続されたメモリセルをメモリセルグループMGと定義する。本実施形態では、不揮発性メモリ2は、3bit/CellのNANDメモリであり、1つのメモリセルグループMGは3ページに対応する。各メモリセルの3bitは、それぞれこの3ページに対応する。本実施形態では、この3ページをLowerページ(第1のページ)、Middleページ(第2のページ)、Upperページ(第3のページ)と呼ぶ。
読み出し動作及び書き込み動作時において、物理アドレスに応じて、1本のワード線WLiおよび1本のセレクトゲート線SGDが選択され、メモリセルグループMGが選択される。
図4は、3次元構造のNANDメモリのメモリセルアレイの一部領域の断面図である。図4に示すように、p型ウェル領域(P−well)上に複数のNANDストリングNSが形成されている。すなわち、p型ウェル領域上には、セレクトゲート線SGSとして機能する複数の配線層333、ワード線WLiとして機能する複数の配線層332、およびセレクトゲート線SGDとして機能する複数の配線層331が積層されている。
そして、これらの配線層333,332,331を貫通してp型ウェル領域に達するメモリホール334が形成されている。メモリホール334の側面には、ブロック絶縁膜335、電荷蓄積層336、およびゲート絶縁膜337が順次形成され、更にメモリホール334内に導電体柱338が埋め込まれている。導電体柱338は、例えばポリシリコンからなり、NANDストリングNSに含まれるメモリセルトランジスタMT並びに選択トランジスタST1及びST2の動作時にチャネルが形成される領域として機能する。
各NANDストリングNSにおいて、p型ウェル領域上に選択トランジスタST2、複数のメモリセルトランジスタMT、及び選択トランジスタST1が形成されている。導電体柱338よりも上側には、ビット線BLとして機能する配線層が形成される。導電体柱338の上側には、導電体柱338とビット線BLとを接続するコンタクトプラグ339が形成されている。
さらに、p型ウェル領域の表面内には、n+型不純物拡散層およびp+型不純物拡散層が形成されている。n+型不純物拡散層上にはコンタクトプラグ340が形成され、コンタクトプラグ340上には、ソース線SLとして機能する配線層が形成される。
以上の図4に示した構成が、図4の紙面の奥行き方向に複数配列されており、奥行き方向に一列に並ぶ複数のNANDストリングの集合によって、1つのストリングユニットSUが形成される。
(1−4.メモリセルトランジスタの閾値分布)
図5は、本実施形態の閾値領域の一例を示す図である。図5では、3bit/Cellの不揮発性メモリ2の閾値分布例を示している。不揮発性メモリ2では、メモリセルの電荷蓄積層に蓄えられた電荷量により情報を記憶する。各メモリセルは、電荷量に応じた閾値電圧を有する。そして、メモリセルに記憶する複数のデータ値を、閾値電圧の複数の領域(閾値領域)にそれぞれ対応させる。
(1−4.メモリセルトランジスタの閾値分布)
図5は、本実施形態の閾値領域の一例を示す図である。図5では、3bit/Cellの不揮発性メモリ2の閾値分布例を示している。不揮発性メモリ2では、メモリセルの電荷蓄積層に蓄えられた電荷量により情報を記憶する。各メモリセルは、電荷量に応じた閾値電圧を有する。そして、メモリセルに記憶する複数のデータ値を、閾値電圧の複数の領域(閾値領域)にそれぞれ対応させる。
図5の、Er、A,B,C,D,E,F,Gと記載した8つの分布(山型)は、8つの閾値領域内のそれぞれの閾値分布を示している。このように、各メモリセルは、7つの境界によって仕切られた閾値分布を有している。図5の横軸は閾値電圧を示し、縦軸はメモリセル数(セル数)の分布を示している。
本実施形態では、閾値電圧がVr1以下となる領域を領域Erとよび、閾値電圧がVr1より大きくVr2以下となる領域を領域Aとよび、閾値電圧がVr2より大きくVr3以下となる領域を領域Bとよび、閾値電圧がVr3より大きくVr4以下となる領域を領域Cとよぶ。また、本実施形態では、閾値電圧がVr4より大きくVr5以下となる領域を領域Dとよび、閾値電圧がVr5より大きくVr6以下となる領域を領域Eとよび、閾値電圧がVr6より大きくVr7以下となる領域を領域Fとよび、閾値電圧がVr7より大きい領域を領域Gとよぶ。
また、領域Er,A,B,C,D,E,F,Gに対応する閾値分布をそれぞれ分布Er,A,B,C,D,E,F,G(第1〜第8の分布)と呼ぶ。Vr1〜Vr7は、各領域の境界となる閾値電圧である。
不揮発性メモリ2では、メモリセルの複数の閾値領域(すなわち閾値分布)に複数のデータ値をそれぞれ対応させる。この対応をデータコーディングという。このデータコーディングをあらかじめ定めておき、データの書き込み(プログラム)時には、データコーディングに従って記憶するデータ値に応じた閾値領域内となるようにメモリセルに電荷を注入する。そして、読み出し時には、メモリセルに読み出し電圧を印加し、読み出し電圧よりメモリセルの閾値が低いか高いかにより、データが決定される。
図6は、本実施形態のデータコーディングを示す図である。本実施形態では、図5に示した8つの閾値分布(閾値領域)を3bitの8つのデータ値にそれぞれ対応させる。閾値電圧と、Upper,Middle,Lowerページに対応するビットのデータ値との関係は、以下に示す通りである。
・閾値電圧がEr領域内にあるメモリセルは“111”を記憶している状態である。
・閾値電圧がA領域内にあるメモリセルは“101”を記憶している状態である。
・閾値電圧がB領域内にあるメモリセルは“001”を記憶している状態である。
・閾値電圧がC領域内にあるメモリセルは“011”を記憶している状態である。
・閾値電圧がD領域内にあるメモリセルは“010”を記憶している状態である。
・閾値電圧がE領域内にあるメモリセルは“110”を記憶している状態である。
・閾値電圧がF領域内にあるメモリセルは“100”を記憶している状態である。
・閾値電圧がG領域内にあるメモリセルは“000”を記憶している状態である。
このように、閾値電圧の領域毎に、各メモリセルの3bitのデータの状態を表すことが出来る。なお、メモリセルが未書き込みの状態(「消去」の状態)では、メモリセルの閾値電圧はEr領域内にある。また、ここに示した符号では,Er(消去)状態で”111”というデータを記憶し、A状態で”101”というデータを記憶するといったように、任意の2つの隣接する状態間で1bitのみデータが変化する。このように、図6に示したコーディングは、任意の2つの隣接する領域間で1bitのみデータが変化するグレイ符号である。
なお、図5では8個のレベルが離散的に分布する場合を例に説明したが、これは例えばデータの書き込み直後の理想的な状態である。従って、現実的には隣接するレベルが重なることが起こり得る。例えば、データの書き込み後、ディスターブ等により、分布Erの上端と分布Aの下端とが重なる場合がある。このような場合には、例えばECC技術などを用いてデータが訂正される。
(2.動作)
次に、本実施形態におけるデータの書き込み動作について説明する。
(2−1.書き込み動作の概念)
まず、本実施形態に係る書き込み動作について簡単に説明する。まず、書き込み動作は、大まかにはプログラム動作とベリファイ動作とを含む。
(2.動作)
次に、本実施形態におけるデータの書き込み動作について説明する。
(2−1.書き込み動作の概念)
まず、本実施形態に係る書き込み動作について簡単に説明する。まず、書き込み動作は、大まかにはプログラム動作とベリファイ動作とを含む。
プログラム動作は、電子を電荷蓄積層に注入することにより閾値を上昇させる(または注入を禁止することで閾値を維持させる)動作のことである。以下では、閾値を上昇させる動作を「“0”プログラム」または「“0”書き込み」と呼び、“0”プログラム対象とされたビット線BLには“0”データが与えられる。他方で、閾値を維持させる動作を「“1”プログラム」、「“1”書き込み」、または「書き込み禁止」と呼び、“1”プログラム対象とされたビット線BLには“1”データが与えられる。
「“0”書き込み」としては、通常モード、またはQPWモードのプログラム動作が実行される。通常モードは、ターゲットレベルの近傍まで閾値を迅速に上昇させるために、閾値の上昇幅を大きくさせる書き込みモードである。QPW(Quick Pass Write)モードは、閾値がターゲットレベルを大幅に超えないように、閾値の上昇幅を抑えた書き込みモードである。各モードにおけるプログラム動作については、後に詳述する。
ベリファイ動作は、プログラム動作の後、データを読み出すことで、メモリセルトランジスタMTの閾値がターゲットレベルまで達したか否かを判定する動作である。ターゲットレベルまで達したメモリセルトランジスタMTは、その後、書き込み禁止とされる。
以上のプログラム動作とベリファイ動作の組み合わせを繰り返すことで、メモリセルトランジスタMTの閾値がターゲットレベルまで上昇される。
図7は、プログラム動作時における各配線の電位変化を示している。図示するように、まずセンスユニット24が各ビット線BLにプログラムデータを転送する。“0”データが与えられたビット線BLには、通常モードでプログラム動作を行う場合は“L”レベルとして接地電圧Vss(例えば0V)が印加される。また、QPWモードでプログラム動作を行う場合は“QPW”レベルとして電圧VBLC_QPW(Vss<VBLC_QPW<VDD、例えば0.5V)が印加される。“1”データが与えられたビット線BLには“H”レベル、例えば2.5Vが印加される。
またロウデコーダ25は、いずれかのブロックBLKを選択し、更にいずれかのストリングユニットSUを選択する。そして、選択されたストリングユニットSUにおけるセレクトゲート線SGDに例えば5Vを印加して、選択トランジスタST1をオン状態とさせる。他方で、セレクトゲート線SGSに電圧Vssを印加することで、選択トランジスタST2をオフ状態とさせる。
更にロウデコーダ25は、選択ブロックBLKにおける非選択ストリングユニットSU及び非選択ブロックBLKにおける非選択ストリングユニットSUのセレクトゲート線SGD及びSGSに電圧Vssを印可して、選択トランジスタST1及びST2をオフ状態とさせる。
またソース線SLは、例えば1V(セレクトゲート線SGSの電位よりも高い電位)とされる。
その後、ロウデコーダ25は、選択ブロックBLKにおける選択ストリングユニットSUにおけるセレクトゲート線SGDの電位を、例えば2.5Vとする。この電位は、“0”データ(0V、または、VBLC_QPW)が与えられたビット線BLに対応する選択トランジスタST1はオンさせるが、“1”データ(2.5V)が与えられたビット線BLに対応する選択トランジスタST1はカットオフさせる電圧である。
そしてロウデコーダ25は、選択ブロックBLKにおいていずれかのワード線WLを選択し、選択ワード線に電圧VPGMを印加し、その他の非選択ワード線WLに電圧VPASSを印加する。電圧VPGMは、トンネル現象により電子を電荷蓄積層に注入するための高電圧であり、VPGM>VPASSである。この際のストリングユニットSUの様子を図8に示す。
図8では、通常モードにおける“0”書き込み対象のビット線BL、QPWモードにおける“0”書き込み対象のビット線BL、及び、“1”書き込み対象のビット線BLに対応する3つのNANDストリングを図示している。また、ワード線WL3が選択された際の様子を示している。
図示するように、選択ワード線WL3には電圧VPGMが印加され、非選択ワード線WL0〜WL2及びWL4〜WL7には電圧VPASSが印加される。
そして、“0”書き込み対象のビット線BLに対応するNANDストリングでは、選択トランジスタST1がオン状態となる。そのため、選択ワード線WL3に接続されたメモリセルトランジスタMT3のうち、通常モードのメモリセルトランジスタMT3のチャネル電位Vchは0Vとなる。また、選択ワード線WL3に接続されたメモリセルトランジスタMT3のうち、QPWモードのメモリセルトランジスタMT3のチャネル電位VchはVBLC_QPWとなる。すなわち、制御ゲートとチャネルとの間の電位差が大きくなり、その結果、電子が電荷蓄積層に注入されて、メモリセルトランジスタMT3の閾値が上昇される。このとき、0<VBLC_QPWと設定されているので、QPWモードのメモリセルトランジスタMT3の閾値上昇幅は、通常モードのメモリセルトランジスタMT3の閾値上昇幅よりも小さくなる。
閾値がターゲットレベルの近傍まで上昇していないメモリセルトランジスタMT3に対して通常モードでプログラム動作を行いつつ、閾値がターゲットレベルの近傍まで上昇したメモリセルトランジスタMT3に対してQPWモードでプログラム動作を行うことにより、一回のプログラムパルスを用いて、2通りの書き込み特性を実現することができる。これにより、電圧VPGMのステップ幅を小さくすることなく閾値分布幅を細くすることができるので、書き込み動作全体に要する時間を短縮することができる。
“1”書き込み対象のビット線BLに対応するNANDストリングでは、選択トランジスタST1がカットオフ状態となる。そのため、選択ワード線WL3に接続されたメモリセルトランジスタMT3のチャネルは電気的にフローティングとなり、ワード線WL等との容量カップリングによりチャネル電位Vchは電圧VPGM近くまで上昇される。すなわち、制御ゲートとチャネルとの間の電位差が小さくなり、その結果、電子は電荷蓄積層に注入されず、メモリセルトランジスタMT3の閾値は維持される(閾値分布レベルがより高い分布に遷移するほどには閾値は変動しない)。
(2−2.書き込み動作の具体例について)
本実施形態の書き込み動作について、図9及び図10を用いて、より具体的に説明する。図9及び図10では、プログラム動作とベリファイ動作との組み合わせが19回繰り返されることによって、データが書き込まれる場合を例に示している。この繰り返し動作を「ループ」と呼ぶ。
(2−2.書き込み動作の具体例について)
本実施形態の書き込み動作について、図9及び図10を用いて、より具体的に説明する。図9及び図10では、プログラム動作とベリファイ動作との組み合わせが19回繰り返されることによって、データが書き込まれる場合を例に示している。この繰り返し動作を「ループ」と呼ぶ。
図9には、各ループにおいて行われるベリファイ動作のターゲットレベルが示されている。図示するように、1回目及び2回目のループでは、ベリファイは“A”レベルのみを対象にして行われる。つまり、ベリファイ動作時に選択ワード線WLには電圧VfyAが印加され、電圧VfyB〜VfyGは印加されない。引き続き3回目及び4回目のループでは、ベリファイ動作は“A”レベルと“B”レベルとを対象にして行われる。つまり、ベリファイ動作時に選択ワード線WLには電圧VfyA及びVfyBが順次印加され、電圧VfyC〜VfyGは印加されない。
5回目及び6回目のループでは、ベリファイ動作は“A”レベル、“B”レベル、及び“C”レベルを対象にして行われる。つまり、ベリファイ動作時に選択ワード線WLには電圧VfyA、VfyB、及びVfyCが順次印加され、電圧VfyD〜VfyGは印加されない。そして、“A”レベルを対象としたベリファイ動作は、6回目のループで完了する。これは、例えば6回のループ回数で“A”レベルへのプログラムはほぼ完了するということが統計的に求められるからである。
また、7回目及び8回目のループでは、ベリファイ動作は“B”レベル、“C”レベル、及び“D”レベルを対象にして行われる。つまり、ベリファイ動作時に選択ワード線WLには電圧VfyB、VfyC、及びVfyDが順次印加される。そして、“B”レベルを対象としたベリファイ動作は、8回目の書き込み動作で完了する。更に、9回目及び10回目のループでは、ベリファイ動作は“C”レベル、“D”レベル、及び“E”レベルを対象にして行われる。つまり、ベリファイ動作時に選択ワード線WLには電圧VfyC、VfyD、及びVfyEが順次印加される。そして、“C”レベルを対象としたベリファイ動作は、10回目のループで完了する。
以降、同様にして“G”レベルの書き込みまで行われ、ループは最大で19回、繰り返される。
なお、各ループにおけるベリファイ動作では、ローレベルベリファイとハイレベルベリファイとの2回のベリファイ動作が行われる。ハイレベルベリファイは、閾値がターゲットレベルに達したか否かを判定するベリファイ動作である。以下、“A”〜“G”の各レベルにおいて、ハイレベルベリファイ動作時に選択ワード線WLに印加される電圧を、VfyA(H)〜VfyA(H)と記す。ローレベルベリファイは、閾値がターゲットレベルの近傍に迫っているか否かを判定するベリファイ動作である。以下、“A”〜“G”の各レベルにおいて、ローレベルベリファイ動作時に選択ワード線WLに印加される電圧を、VfyA(L)〜VfyA(L)と記す。
VfyA(H)〜VfyA(H)は、例えば、上述の、領域Er〜Gの境界として使用される電圧Vr1〜Vr7とそれぞれ同じ値であってもよい。
各レベルにおいて、ローレベルベリファイ時に選択ワード線WLに印加される電圧Vfy(L)は、ハイレベルベリファイ時に選択ワード線に印加される電圧Vfy(H)よりも所定値(例えば、0.2V程度)だけ低い値に設定される。
なお、ローレベルベリファイおよびハイレベルベリファイとして、ロウデコーダ25によって選択ワード線WLに上述の電圧Vfy(L)および電圧Vfy(H)を連続して印加しつつ、センスユニット24にそれぞれ読み出し動作を実行させてもよい。あるいは、ローレベルベリファイとして、ロウデコーダ25によって選択ワード線WLに電圧Vfy(H)を印加しつつ、センスアンプ回路24の動作パラメータを変更して(例えば、センス時間を短くして)読み出し動作を実行させてもよい。この場合、ローレベルベリファイとそれに続くハイレベルベリファイとにおいて選択ワード線WLに電圧Vfy(H)を印加すればよくなり、ローレベルベリファイとハイレベルベリファイとで選択ワード線WLに印加する電圧を変更する必要がなくなる。
図10は図9に対応し、各ループにおける、閾値のターゲットレベルに応じたビット線の状態を示している。図10において、“1”なる表記は、対応するビット線BLに“1”データが与えられることを意味し、“0”なる表記は、“0”データが与えられることを意味している。
図示するように、メモリセルトランジスタMTの閾値を“Er”レベルに維持しておくべき場合には、全ループにわたってビット線BLに“1”データが与えられる。すなわち 、書き込み動作の期間、常に選択トランジスタST1がカットオフ状態とされる。
閾値のターゲットレベルが“A”レベルの場合、つまり、閾値を“Er”レベル内の値 から“A”レベル内の値へ上昇させるべきメモリセルトランジスタMTに対しては、1回目から6回目のループにおいて“0”プログラム動作が行われる。これは、“A”レベルに対するベリファイ動作が行われるループに対応している。ベリファイにパスするまではビット線BLには“0”データが与えられ、パスした後は“1”データが与えられる。
また、プログラム動作が完了した7回目以降のループにおいても、ビット線BLには“1 ”データが与えられ、書き込み禁止とされる。
ターゲットレベルが“B”レベルの場合、つまり、閾値を“Er”レベル内の値から“ B”レベル内の値へ上昇させるべきメモリセルトランジスタMTに対しては、1回目から8回目のループにおいて“0”プログラム動作が行われ得る。これは、“B”レベルに対するベリファイ動作が行われるループに対応している。3回目から8回目のループでは、ビット線BLには、ベリファイにパスするまで“0”データが与えられ、パスした後は“1”データが与えられる。また、プログラム動作が完了した9回目以降のループにおいても、ビット線BLには“1”データが与えられ、書き込み禁止とされる。
その後は同様にして、“C”〜“G”レベルまでのプログラム動作が行われる。
以上の動作時における各配線の電位の様子を図11に示す。図11は、2回目のループ、及び、3回目のループのプログラム動作における、セレクトゲート線SGDの電位、選択ワード線WL(図11ではWL0と表記)の電位、非選択ワード線(図11ではWL1と表記)の電位、セレクトゲート線SGSのゲート電位、通常モードの“0”プログラム動作が行われるビット線BL(図11ではBL(“0”、通常モード)と表記)の電位、QPWモードの“0”プログラム動作が行われるビット線BL(図11ではBL(“0”、QPWモード)と表記)の電位、及び、“1”プログラム動作が行われるビット線BL(図11ではBL(“1”)と表記)の電位の時間変化を示している。
図示しない1回目のループでは、“Er”レベルを維持すべきメモリセルトランジスタMTに対応するビット線BLは、BL(“1”)の電位、“A”〜“G”レベル内の値に閾値を上昇させるべきメモリセルトランジスタMTに対応するビット線BLは、BL(“0”、通常モード)の電位が設定される。1回目のループにおいては、所定のプログラム電圧でプログラム動作が行われた後、“A”レベルをターゲットとするメモリセルトランジスタMTに対応するビット線BLが例えば0.7Vにプリチャージされることにより選択され、“A”レベルのローレベルベリファイとハイレベルベリファイとが行われる。
1回目のループでは、“A”レベルをターゲットとするメモリセルトランジスタMTは閾値が上昇するが、上昇度合いに応じて、ローレベルベリファイをフェイルしたトランジスタ、ローレベルベリファイはパスしたがハイレベルベリファイはフェイルしたトランジスタ、ハイレベルベリファイをパスしたトランジスタ、のいずれかに分類される。
2回目のループでは、“A”レベルについてのハイレベルベリファイをフェイルしたメモリセルトランジスタMT、及び、“B”〜“G”レベルのメモリセルトランジスタMTについて、“0”プログラム動作が行われる。このとき、1回目のループで“A”レベルについてのローレベルベリファイをパスしたトランジスタについては、QPWモードで“0”プログラム動作が行われる。すなわち、選択ワード線WL0には電圧VPGMが印可され、ビット線BL(“0”、QPWモード)には、電圧VBLC_QPW(例えば、0.5V)が印可される。
“A”レベルについてのローレベルベリファイをフェイルしたトランジスタ、及び、“B”〜“G”レベルのメモリセルトランジスタMTについては、通常モードで“0”プログラム動作が行われる。すなわち、選択ワード線WL0には電圧VPGMが印可され、ビット線BL(“0”、通常モード)には、例えば電圧VSS(=0V)が印可される。また、“Er”レベルを維持すべきメモリセルトランジスタMT、及び、“A”レベルについてのハイレベルベリファイをパスしたメモリセルトランジスタMTについては、“1”プログラム動作が行われる。すなわち、ビット線BL(“1”)には、例えば電圧VDD(=2.5V)が印可される。
なお、プログラム動作時には、セレクトゲート線SGDは、ゲート電圧VSGDが電圧VDD(=2.5V)になされ、選択トランジスタST1はビット線BLの電圧(Vss,VBLC_QPW,VDD)との関係によって導通状態またはカットオフ状態とされる。セレクトゲート線SGSは0Vに固定されて、選択トランジスタST2はカットオフ状態になされる。
プログラム動作に続き、“A”レベルについてのベリファイ動作(ローレベルベリファイ、及び、ハイレベルベリファイ)が行われる。まず、ローレベルベリファイでは、ビット線BL(“0”、通常モード)のうち“A”レベルターゲットとするメモリセルトランジスタMTに対応するビット線と、ビット線BL(“0”、QPWモード)とが、例えば0.7Vにプリチャージされ、選択ワード線WL0にローレベルベリファイ電圧VfyA(L)(=0.2V)が印可される。そして、“A”レベルについてのローレベルベリファイが行われる。
続いて、ハイレベルベリファイでは、ビット線の電圧はローレベルベリファイのままで、選択ワード線WL0にハイレベルベリファイ電圧VfyA(H)(=0.4V)が印可される。そして、“A”レベルについてのハイレベルベリファイが行われる。
なお、“A”レベル以外のレベルをターゲットとするメモリセルトランジスタMTに、及び、1回目のループで“A”レベルのハイレベルベリファイをパスしたメモリセルトランジスタMTについては、“A”レベルのベリファイの対象外である。従って、これらのメモリセルトランジスタMTに対応するビット線BLは、ローレベルベリファイ、ハイレベルベリファイを通じて0Vに固定される。また、セレクトゲート線SGD、SGSは、共に、4.3Vに固定され、選択トランジスタST1、ST2は、共に導通状態となされる。
3回目のループのプログラム動作では、2回目と同様に、“A”レベルについてのベリファイ動作(ハイレベルベリファイ)をフェイルしたメモリセルトランジスタMT、及び、“B”〜“G”レベルのメモリセルトランジスタMTに対して“0”プログラム動作が行われる。このとき選択ワード線WLに印加される電圧VPGMはステップアップされる。2回目と同様に、“A”レベルについてのローレベルベリファイをパスしたメモリセルトランジスタMTは、QPWモードで“0”プログラム動作を行う。
プログラム動作が終了すると、2回目と同様に、“A”レベルについてのベリファイ動作(ローレベルベリファイ、及び、ハイレベルベリファイ)が実行される。続いて、“B”レベルについても、ベリファイ動作(ローレベルベリファイ、及び、ハイレベルベリファイ)が実行される。すなわち、各ループでは、1つのレベルに対して2回(ローレベルベリファイ、及び、ハイレベルベリファイ)のベリファイ動作が実行される。例えば、3回目のループでは、“A”レベルと“B”レベルとがベリファイの対象であるので、2×2=4回のベリファイ動作が実行される。
4回目から、“F”レベルのベリファイが完了する16回目のループまでの間、選択ワード線WLに印加される電圧VPGMをステップアップしながら、上述と同様の動作が行われる。
ここで、セレクトゲート線SGDの電圧VSGDと、メモリセルトランジスタMTのフェイルビット数との関係について、図12を用いて説明する。図12は、横軸がセレクトゲート線SGDの電圧VSGDを示しており、縦軸がメモリセルトランジスタMTのフェイルビット数を示している。一般的に、VSGDが低い領域では、選択ビット線BLの電圧転送がしにくくなるため、ある電圧値を下回るとフェイルビット数が増加しやすくなる。フェイルビット数が増加し始める電圧Vaは、選択ビット線BLに印加する電圧に依存しており、印可電圧の上昇に従って電圧Vaも上昇する。
上述したようなプログラム動作において2つのモードを用いる場合、選択ビット線BLに印加する電圧が0Vである通常モードにおいてフェイルビット数が低下し始める電圧Va1と、選択ビット線BLに電圧VBLC_QPW(0<VBLC_QPW)を印可するQPWモードにおいてフェイルビット数が低下し始める電圧Va2とは異なった値となる。つまり、QPWモードは通常モードに比べ、フェイルビット数が低下し始める電圧Vaが高くなる(電圧Va1<電圧Va2)。従って、QPWモードによりプログラム動作を行う場合、信頼性を確保するために、ゲート電圧VSGDを電圧Va2以上に設定する必要がある。
一方で、VSGDが高い領域では、非選択のメモリセルトランジスタMTのブーストポテンシャルがリークし、書き込み禁止のメモリセルトラジスタMTにも“0”書き込みが行われてしまうため、ある電圧値を上回るとフェイルビット数が増加しやすくなる。フェイルビット数が増加し始める電圧Vbは、プログラム動作時に選択ワード線WLに印加する電圧VPGMに依存する。すなわち、閾値のターゲットレベルが高くなるほど、書き込み動作時の電圧VPGMが上昇するため、電圧Vbは低下する。例えば、1回目のループで電圧VPGMを印可した場合に、フェイルビット数が増加し始める電圧Vb1と、19回目のループで電圧VPGMを印可した場合に、フェイルビット数が増加し始める電圧Vb2は異なった値となり、19回目のループのほうがVbは小さくなる(電圧Vb2<電圧Vb1)。
また、上述のように縦型のチャネル構造を有する3次元メモリセルアレイでは、選択トランジスタST1、ST2のチャネルをポリシリコンで形成し、ゲートにはMONOS(Metal Oxide-Nitride-Oxide Silicon)構造を用いている。これは、2次元メモリセルアレイにおいて、チャネルを単結晶シリコンで形成し、ゲートがトンネル酸化膜のみで形成する選択トランジスタST1、ST2を用いる場合よりも、Sファクターが悪くなっている。このため、選択トランジスタST1の閾値のばらつきが大きくなり、また、電圧の転送効率に大きな影響が出るため、上層に位置するワード線WLほど電圧Vbは低下する傾向にある。
このように、QPWモードを用いると、フェイルビット数を少なくして信頼性を確保することができるセレクトゲート線SGDの電圧VSGDの下限値Vaが高くなる。また、選択ワード線WLに印加する電圧VPGMが大きくなるほど、フェイルビット数を少なくして信頼性を確保することができる電圧VSGDの上限値Vbが低くなる。すなわち、信頼性を確保できる電圧VSGDの領域(電圧VSGDマージン領域、Va<電圧VSGD<Vb)が小さくなってしまう。
一方、最上位の閾値ターゲットレベルでは、閾値分布が高め方向に広がっても問題ない。(次のレベルがないので、閾値分布の重なりが生じない。)従って、“G”レベルでは、QPWモードを使用せずに通常モードのみでプログラム動作を行っても問題ないといえる。
そこで、本実施形態では、最上位の閾値ターゲットレベルである“G”レベルのみ、通常モードのみでプログラム動作を行うことにより、信頼性を確保することができるセレクトゲート線SGDの電圧VSGDの下限値Vaを小さくし、電圧VSGDマージン領域を低い電圧方向に広げる。そして、該マージン領域が低電圧方向に広がったことを利用し、書き込み動作時にセレクトゲート線SGDに印加する電圧を、“F”レベル以前の書き込み時の値よりも小さい値に設定する。
図13は、最上位の閾値レベルである“G”レベルの書き込み動作時における、各配線の電位変化を示している。図13には、選択BLKの選択SUのみ示している。選択BLKの非選択SU、及び、非選択BLKの各配線の電位変化は、図7に示すものと同様であるので、説明を省略する。“0”データが与えられたビット線BLには、 “L”レベルとして接地電圧Vss(例えば0V)が印加される。“1”データが与えられたビット線BLには“H”レベル、例えば2.5Vが印加される。
またロウデコーダ25は、いずれかのブロックBLKを選択し、更にいずれかのストリングユニットSUを選択する。そして、選択されたストリングユニットSUにおけるセレクトゲート線SGDに例えば5Vを印加して、選択トランジスタST1をオン状態とさせる。他方で、セレクトゲート線SGSに電圧Vssを印加することで、選択トランジスタST2をオフ状態とさせる。またソース線SLは、例えば1V(セレクトゲート線SGSの電位よりも高い電位)とされる。
その後、ロウデコーダ25は、選択ブロックBLKにおける選択ストリングユニットSUにおけるセレクトゲート線SGDの電位を、例えば2.3Vとする。この電位は、“F”レベルまでの書き込み動作時におけるセレクトゲート線SGDの電位(例えば、2.5V)よりも低い値であり、“0”データ(0V)が与えられたビット線BLに対応する選択トランジスタST1はオンさせるが、“1”データ(2.5V)が与えられたビット線BLに対応する選択トランジスタST1はカットオフさせる電圧である。
そしてロウデコーダ25は、選択ブロックBLKにおいていずれかのワード線WLを選択し、選択ワード線に電圧VPGMを印加し、その他の非選択ワード線WLに電圧VPASSを印加する。
次に、本実施形態における書き込み動作について、図14を用いて説明する。図14は、本実施形態における書き込み動作の手順の一例を説明するフローチャートである。まず、書き込み動作時におけるセレクトゲート線SGDの電位(VSGD)を初期設定する(S1)。S1において設定する電位は、最下位の閾値ターゲットレベルである“A”レベルから、最上位のひとつ下の閾値ターゲットレベルである“F”レベルまでの間の書き込み動作に用いる電位である。上述の一例の場合、VSGD=2.5Vに設定される。
続いて、設定された書き込み動作を、1ループ目から順に実行する(S2)。S2の書き込み動作においては、通常モードとQPWモードの両方を用いたプログラム動作を実行する。
各ループにおけるベリファイ動作において、“F”レベルの書き込みが終了したと判定された場合(S3、Yes)、セレクトゲート線SGDの電位(VSGD)を所定量下げる(S4)。図9に示す一例の場合、16ループ目のベリファイ動作において、“F”レベルの書き込みが終了したと判定されるので、17ループ目に入る前に、プログラム動作時におけるセレクトゲート線SGDの設定電位の変更が行われる。
一方、“F”レベルの書き込みが終了していないと判定された場合(S3、No)、S2に戻って設定された書き込み動作を続ける。
S4において、セレクトゲート線SGDの電位(VSGD)の変更が完了したら、以降のループについての書き込み動作が実行される(S5)。S5におけるプログラム動作は、最上位の“G”レベルについて実施されるので、通常モードのみ実行しQPWモードは行わない。
S5におけるベリファイ動作において、“G”レベルの書き込みが終了したと判定された場合(S6、Yes)、NANDメモリセルアレイ23への書き込み動作を終了する。“G”レベルの書き込みが終了していないと判定された場合(S6、No)、S5に戻って設定された書き込み動作を続ける。
以上のように、本実施形態によれば、複数の異なる閾値電圧のいずれかに設定可能な複数のメモリセルトランジスタMTに書き込み動作を行う際に、最上位より一つ下のターゲットレベルの書き込みが終了した後、セレクトゲート線SGDの電位(VSGD)を所定量下げてから、最上位のターゲットレベルの書き込み動作を行う。従って、プログラム動作時に選択ワード線WLに印加する電圧VPGMが高くなるにつれて信頼性を確保できる電圧VSGDの上限Vbの領域が低下することに起因する、フェイルビット数の増加を防ぎ、半導体記憶装置の信頼性を向上させることができる。
また、最上位より一つ下のターゲットレベルの書き込みが終了した後、最上位のターゲットレベルの書き込み動作では、プログラム動作を通常モードのみで行うことで、信頼性を確保できる電圧VSGDの下限Vaを低下させ、電圧VSGDマージン領域を低電圧方向に広げることができる。従って、セレクトゲート線SGDの電位(VSGD)を所定量下げても、信頼性を確保できる電圧VSGDの下限Vaよりも高い値に設定することができる。
また、信頼性を確保できる電圧VSGDの上限電圧Vbは、書き込み動作時において書き込み禁止のメモリセルトラジスタMTに対応するビット線BLに印加する電圧(=VDD)にも依存しており、VDDが低くなるほど電圧Vbも低下する。これに対し、本実施の形態によれば、最上位より一つ下のターゲットレベルの書き込みが終了した後は、セレクトゲート線SGDの電位を下げることができるので、VDDを低く設定することができ、消費電力を低下させることができる。
なお、縦型のチャネル構造を有する3次元メモリセルアレイでは、信頼性を確保できる電圧VSGDの上限電圧Vbは、上層に位置するワード線WLほど低下する傾向にある。従って、最上位より一つ下のターゲットレベルの書き込みが終了した後に、セレクトゲート線SGDの電位(VSGD)を下げる際に、ワード線WLの垂直方向の位置に応じて下げ量を決定してもよい。例えば、最下層から所定の層までに位置するワード線WLについては、VSGDの下げ幅を0.2Vとし、所定の層以上に位置するワード線WLについては、VSGDの下げ幅を0.5Vとしてもよい。下げ幅は、2段階でなく、複数段階設けることも可能である。
以上、図2に示すように、1つのプレーンが配置された不揮発性メモリについて説明したが、本実施形態は、2つ以上のプレーンが配置された不揮発性メモリにも適用可能である。
図15は、変形例の不揮発性メモリの構成例を示すブロック図である。図15は、不揮発性メモリ2に2つのプレーン26A、26Bが配置されている場合について示している。プレーン26Bは、NANDメモリセルアレイ(メモリセル部)23B、センスユニット24B、及び、ロウデコーダ25Bを備える。プレーン26Aとプレーン26Bとは同様の構成を有し、それぞれ独立して読み出し動作、書き込み動作、及び消去動作を実行することが可能である。プレーン26Aとプレーン26Bの読み出し動作、書き込み動作、及び消去動作は、制御部22が行う。
図15に示すように複数のプレーンを有する不揮発性メモリへの書き込み動作について、図16を用いて説明する。図16は、本実施形態の変形例における書き込み動作の手順の一例を説明するフローチャートである。なお、図16の手順において、図14の手順と同様の手順には、同じ符号を付している。
まず、まず、全てのプレーンについて、書き込み動作時におけるセレクトゲート線SGDの電位(VSGD)を初期設定する(S1)。続いて、全てのプレーンについて、設定された書き込み動作を、1ループ目から順に実行する(S2)。S2の書き込み動作においては、通常モードとQPWモードの両方を用いたプログラム動作を実行する。
全てのプレーンについて、“F”レベルの書き込みが終了したと判定された場合(S31、Yes)、セレクトゲート線SGDの電位(VSGD)を所定量下げる(S4)。一方、全てのプレーンについて、“F”レベルの書き込みが終了したと判定されていない場合(S3、No)、S2に戻って設定された書き込み動作を続ける。例えば、プレーン26Aは16ループ目のベリファイ動作において“F”レベルの書き込みが終了したと判定されたが、プレーン26Bは16ループ目のベリファイ動作において“F”レベルの書き込みが終了していないと判定された場合、S4には進まずに、S2にもとって17ループ目の書き込み動作を実行する。
S4において、全てのプレーンについてセレクトゲート線SGDの電位(VSGD)の変更が完了したら、以降のループについての書き込み動作が実行される(S5)。S5におけるプログラム動作は、最上位の“G”レベルについて実施されるので、通常モードのみ実行しQPWモードは行わない。
S5におけるベリファイ動作において、全てのプレーンについて“G”レベルの書き込みが終了したと判定された場合(S61、Yes)、NANDメモリセルアレイ23への書き込み動作を終了する。“G”レベルの書き込みが終了していないプレーンがあると判定された場合(S61、No)、S5に戻って設定された書き込み動作を続ける。
このように、不揮発性メモリに複数のプレーンが存在する場合にも、最も書き込み速度の遅いプレーンが最上位より一つ下の“F”レベルのプログラム動作が終了したら、全てのプレーンのセレクトゲート線SGDの電位(VSGD)を下げる。これにより、個々のプレーンについて煩雑な制御を行うことなく、全てのプレーンについてフェイルビット数の増加を防ぎ、半導体記憶装置の信頼性を向上させることができる。
なお、複数のプレーンを有する不揮発性メモリへの書き込み動作は、図17のように行うこともできる。図17は、変形例における書き込み動作の手順の別の一例を説明するフローチャートである。
まず、まず、全てのプレーンについて、書き込み動作時におけるセレクトゲート線SGDの電位(VSGD)を初期設定する(S1)。続いて、全てのプレーンについて、設定された書き込み動作を、1ループ目から順に実行する(S2)。S2の書き込み動作においては、通常モードとQPWモードの両方を用いたプログラム動作を実行する。
いずれかのプレーンが“F”レベルの書き込みが終了したと判定された場合(S32、Yes)、全てのプレーンについて、“F”レベルの書き込みを強制終了させる(S33)。その後、全てのプレーンについて、セレクトゲート線SGDの電位(VSGD)を所定量下げる(S4)。一方、“F”レベルの書き込みが終了したプレーンがある判定されていない場合(S32、No)、S2に戻って設定された書き込み動作を続ける。
例えば、プレーン26Aは16ループ目のベリファイ動作において“F”レベルの書き込みが終了したと判定されたが、プレーン26Bは16ループ目のベリファイ動作において“F”レベルの書き込みが終了していないと判定された場合、プレーン26Bの“F”レベルの書き込みは強制的に終了する。本実施形態の半導体記憶装置は、ECC回路14を備えており、ECC回路14によってエラー訂正が可能である。従って、“F”レベルの書き込みを強制終了させられたプレーンについてもデータ訂正を行うことができるので、信頼性を保つことが可能である。
S4において、全てのプレーンについてセレクトゲート線SGDの電位(VSGD)の変更が完了したら、以降のループについての書き込み動作が実行される(S5)。S5におけるプログラム動作は、最上位の“G”レベルについて実施されるので、通常モードのみ実行しQPWモードは行わない。
S5におけるベリファイ動作において、全てのプレーンについて“G”レベルの書き込みが終了したと判定された場合(S61、Yes)、NANDメモリセルアレイ23への書き込み動作を終了する。“G”レベルの書き込みが終了していないプレーンがあると判定された場合(S61、No)、S5に戻って設定された書き込み動作を続ける。
このように、最も書き込み速度の速いプレーンが最上位より一つ下の“F”レベルのプログラム動作が終了したら、全てのプレーンのセレクトゲート線SGDの電位(VSGD)を下げる。これにより、個々のプレーンについて煩雑な制御を行うことなく、全てのプレーンについてフェイルビット数の増加を防ぎ、半導体記憶装置の信頼性を向上させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、一例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…メモリコントローラ、2…不揮発性メモリ、11…RAM、12…プロセッサ、13…ホストインターフェイス、14…ECC回路、15…メモリインターフェイス、16…内部バス、21…NAND I/Oインターフェイス、22…制御部、23A、23B…メモリセルアレイ、24A、24B…センスユニット、25A、25B…ロウデコーダ、333,332,331…配線層、334…メモリホール、335…ブロック絶縁膜、336…電荷蓄積層、337…ゲート絶縁膜、338…導電体柱、339,340…コンタクトプラグ、
Claims (7)
- 選択トランジスタと、前記選択トランジスタの一端(例えばソース)に接続され少なくとも4つの異なる閾値電圧のいずれかに設定可能なメモリセルとをそれぞれ含む複数のメモリストリングと、
前記複数のメモリストリングの前記選択トランジスタのゲートに共通して接続された選択ゲート線と、
前記複数のメモリストリングの前記選択トランジスタの他端(ドレイン)に個別に接続された複数のビット線と、
前記複数のメモリストリングの前記メモリセルのゲートに共通して接続されたワード線と、
前記メモリセルにデータを書き込むプログラム動作と前記メモリセルに書き込まれた前記データを検証するベリファイ動作とのセットから成る複数のループを繰り返し行う書き込みシーケンスを実行し、前記メモリセルに所定のデータの書き込みを行う制御部と、
を具備し、
最初の前記ループの前記プログラム動作において前記選択ゲート線に印加される電圧よりも、最後の前記ループの前記プログラム動作において前記選択ゲート線に印加される電圧の方が低いことを特徴とする、半導体記憶装置。 - 前記制御部は、前記ベリファイ動作の結果に応じ、前記選択ゲート線に印加するゲート電圧を変更することを特徴とする、請求項1に記載の半導体記憶装置。
- 前記制御部は、前記ベリファイ動作において、前記メモリセルに設定可能な複数の閾値電圧のうち、二番目に高い閾値電圧をターゲットとする前記プログラム動作が完了したと判定した場合、前記選択ゲート線に印加する電圧を所定幅だけ下げることを特徴とする、請求項1又は2に記載の半導体記憶装置。
- 各ストリングにおいて、前記メモリセルが、半導体基板上に対する垂直方向に複数配置されており、
前記複数のメモリセルにそれぞれ対応するように前記ワード線が前記半導体基板上に対する前記垂直方向に複数積層され、
前記制御部は、前記メモリセルの垂直方向の位置に応じて、前記選択ゲート線に印加する電圧を調整することを特徴とする、請求項1乃至請求項3のいずれか一項に記載の半導体記憶装置。 - 前記複数のメモリストリングを含むプレーンを複数具備し、
前記制御部は、全ての前記プレーンのベリファイ動作の結果に応じ、全ての前記プレーンに接続された前記選択ゲート線に印加する電圧を変更することを特徴とする、請求項1乃至請求項4のいずれか一項に記載の半導体記憶装置。 - 前記制御部は、前記ベリファイ動作において、複数の前記プレーンのいずれか一のプレーンにおいて、前記メモリセルに設定可能な複数の閾値電圧のうち、二番目に高い閾値電圧をターゲットとする前記プログラム動作が完了したと判定した場合、他の前記プレーンについて二番目に高い閾値電圧をターゲットとする前記プログラム動作を終了し、全ての前記プレーンに接続された前記選択ゲート線に印加する電圧を所定幅だけ下げることを特徴とする、請求項5に記載の半導体記憶装置。
- 前記制御部は、前記ベリファイ動作において、前記メモリセルに設定可能な複数の閾値電圧のうち、二番目に高い閾値電圧をターゲットとする前記プログラム動作が完了したと判定した場合、前記プログラム動作時において前記ビット線に印加する電圧を所定幅だけ下げることを特徴とする、請求項3乃至請求項6のいずれか一項に記載の半導体記憶装置。
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