KR102292642B1 - 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법 - Google Patents

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법 Download PDF

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Abstract

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법이 개시된다. 본 개시의 실시 예에 따른 프로그램 방법은, 기판에 수직한 방향으로 적층되는 복수의 메모리 셀들을 포함하는 비휘발성 메모리 장치의 프로그램 방법으로서, 상기 기판에 수직한 방향으로 차례로 배치되는 제1 내지 제n 워드 라인들 중에서, 제2 워드 라인 내지 제n-1 워드 라인의 메모리 셀을 멀티 레벨로 프로그램하되, 상기 제2 워드 라인에서 상기 제n-1 워드 라인 방향으로, 상기 워드 라인들이 배치된 순서대로 멀티 레벨 프로그램이 완료되고, 어느 하나의 워드 라인의 메모리 셀에 대한 멀티 레벨 프로그램이 완료되기 전에 상기 어느 하나의 워드 라인과 다른 워드 라인의 메모리 셀에 대한 프로그램이 교번적으로 수행될 수 있는 멀티 레벨 프로그램 단계; 및 상기 제2 워드 라인 내지 제n-1 워드 라인의 메모리 셀을 프로그램한 이후, 제2 워드 라인에 인접한 제1 워드 라인의 메모리 셀을 싱글 레벨로 프로그램하는 단계를 포함한다.

Description

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법{Nonvolatile memory device and program method of a nonvolatile memory device}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로서, 더욱 상세하게는, 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 프로그램 방법에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 비휘발성 메모리 장치의 일 예로서, 플래쉬 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다.
본 개시의 기술적 사상이 해결하려는 과제는 신뢰성을 향상시킬 수 있는 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 프로그램 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위한 본 개시의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법은, 기판에 수직한 방향으로 적층되는 복수의 메모리 셀들을 포함하는 비휘발성 메모리 장치의 프로그램 방법으로서, 상기 기판에 수직한 방향으로 차례로 배치되는 제1 워드 라인 내지 제n(n은 3이상의 정수) 워드 라인 중에서, 제2 워드 라인 내지 제n-1 워드 라인의 메모리 셀을 멀티 레벨로 프로그램하되, 상기 제2 워드 라인에서 상기 제n-1 워드 라인 방향으로 워드 라인들이 배치된 순서대로 멀티 레벨 프로그램이 완료되고, 어느 하나의 워드 라인의 메모리 셀에 대한 멀티 레벨 프로그램이 완료되기 전에 상기 어느 하나의 워드 라인과 다른 워드 라인의 메모리 셀에 대한 프로그램이 교번적으로 수행될 수 있는 멀티 레벨 프로그램 단계 및 상기 제2 워드 라인 내지 제n-1 워드 라인의 메모리 셀을 프로그램한 이후, 제2 워드 라인에 인접한 제1 워드 라인의 메모리 셀을 싱글 레벨로 프로그램하는 단계를 포함한다.
실시예들에 있어서, 상기 복수의 메모리 셀들은 상기 제2 워드 라인 내지 제n-1 워드 라인의 메모리 셀들을 포함하는 제1 영역 및 상기 제1 워드 라인의 메모리 셀들을 포함하는 제2 영역을 포함하고, 상기 제1 영역은 메모리 셀당 2 비트 이상의 데이터를 저장하는 멀티 레벨 셀 영역이고, 상기 제2 영역은 메모리 셀당 1 비트의 데이터를 저장하는 싱글 레벨 셀 영역일 수 있다.
실시예들에 있어서, 상기 제1 워드 라인의 메모리 셀은 접지 선택 트랜지스터에 인접하고, 상기 제n 워드 라인의 메모리 셀은 스트링 선택 트랜지스터에 인접할 수 있다.
실시예들에 있어서, 상기 멀티 레벨로 프로그램하는 단계 이후, 제n 워드 라인의 메모리 셀을 싱글 레벨로 프로그램하는 단계를 더 포함할 수 있다.
실시예들에 있어서, 상기 제1 워드 라인에 인가되는 제2 패스 전압은 상기 제2 내지 제n-1 워드 라인 중 적어도 하나에 인가되는 제1 패스 전압보다 낮을 수 있다.
실시예들에 있어서, 상기 제2 내지 제n-1 워드 라인의 메모리 셀들 중, 상기 제2 및 제n-1 워드 라인의 메모리 셀들은 두 비트의 데이터를 저장하고, 제3 내지 제n-2 워드 라인의 메모리 셀들은 세 비트의 데이터를 저장할 수 있다.
실시예들에 있어서, 상기 제1 워드 라인의 메모리 셀과 상기 접지 선택 트랜지스터 사이 및 상기 제n 워드 라인의 메모리 셀과 상기 스트링 선택 트랜지스터 사이 중 적어도 하나에 더미 메모리 셀이 배치될 수 있다.
실시예들에 있어서, 상기 비휘발성 메모리 장치는, 서로 다른 스트링 선택 라인들에 의해 선택되고 상기 제1 내지 제n 워드 라인들을 공유하는 복수의 플레인을 포함하고, 하나의 워드 라인에 연결되고 서로 다른 플레인에 연결되는 메모리 셀들을, 플레인 단위로 차례로 프로그램한 이후, 다른 하나의 워드 라인에 연결되는 메모리 셀들을 프로그램할 수 있다.
상기 기술적 과제를 달성하기 위한 본 개시의 일 실시예에 따른 프로그램 방법은, 기판에 수직한 방향으로 적층되는 복수의 메모리 셀들을 포함하는 낸드 플래시 메모리 장치 및 상기 낸드 플래시 메모리 장치의 프로그램 순서를 제어하는 메모리 컨트롤러를 포함하는 버티컬 낸드 플래시 메모리 시스템의 프로그램 방법으로서, N(N은 2 이상의 정수)번째 워드 라인을 포함하는 제1 영역의 메모리 셀들을 상기 N번째 워드 라인의 메모리 셀들부터 상기 N번째 워드 라인으로부터 가장 먼 곳에 배치된 워드 라인의 메모리 셀들까지 차례로 프로그램하는 단계 및 상기 제1 영역의 메모리 셀들을 프로그램한 후에, N-1번째 워드 라인의 메모리 셀을 프로그램하는 단계를 포함하고, 상기 N-1번째 워드 라인의 메모리 셀들의 문턱 전압의 최대값이 상기 N번째 워드 라인의 메모리 셀들의 문턱 전압의 최대값 이하일 수 있다.
실시예들에 있어서, K(K는 N보다 큰 정수)번째 워드 라인의 메모리 셀에 대한 프로그램 동작 시, 상기 N번째 워드 라인에는 제1 패스 전압이 인가되고, 상기 N-1번째 워드 라인에는 상기 제1 패스 전압보다 전압 레벨이 낮은 제2 패스 전압이 인가될 수 있다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법에 따르면, 접지 선택 트랜지스터 또는 스트링 선택 트랜지스터에 인접한 메모리 셀들을 다른 메모리 셀들을 프로그램한뒤 프로그램함으로써, 메모리 장치의 신뢰성을 향상시킬 수 있다.
본 개시의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 장치의 일 예를 상세하게 나타내는 블록도이다.
도 3은 도 2의 메모리 장치에 포함된 메모리 셀 어레이의 일 예를 나타낸다.
도 4는 도 3의 메모리 셀 어레이에 포함된 메모리 블록의 일 예를 나타내는 회로도이다.
도 5는 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 6은 도 5의 메모리 블록의 일 예를 나타내는 회로도이다.
도 7은 도 6의 회로도에 따른 메모리 블록을 나타내는 사시도이다.
도 8a 내지 도 8c는 메모리 장치의 프로그램 완료 후의 문턱 전압에 따른 산포를 나타내는 그래프이다.
도 9는 본 개시의 실시예에 따른 프로그램 방법을 나타내는 흐름도이다.
도 10은 도 9의 프로그램 방법에 따른 메모리 셀들의 프로그램 순서를 예시적으로 나타내는 도면이다.
도 11a 및 도 11b는 제N 워드 라인 및 제N-1 워드 라인의 메모리 셀들의 문턱 전압의 산포를 나타내는 그래프이다.
도 12는 도 9의 프로그램 방법에 있어서, 메모리 셀들의 문턱 전압의 최대값 및 워드 라인들에 인가되는 프로그램 전압의 최대값과 패스 전압을 나타내는 테이블이다.
도 13은 본 개시의 실시예에 따른 프로그램 수행 시 메모리 셀들의 채널 전압을 나타내는 그래프이다.
도 14는 본 개시의 실시예에 따른 프로그램 방법을 나타내는 흐름도이다.
도 15 도 14의 프로그램 방법에 따른 메모리 셀들의 프로그램 순서를 예시적으로 나타내는 도면이다.
도 16은 도 14의 프로그램 방법에 있어서, 메모리 셀들의 문턱 전압의 최대값과, 워드 라인들에 인가되는 프로그램 전압의 최대값 및 패스 전압을 나타내는 테이블이다.
도 17 도 9 및 도 14의 프로그램 방법에 따른 메모리 셀들의 프로그램 순서를 예시적으로 나타내는 도면이다.
도 18은 본 개시의 실시예에 따른 프로그램 방법을 나타내는 흐름도이다.
도 19는 도 18의 프로그램 방법에 따른 메모리 셀들의 프로그램 순서를 예시적으로 나타내는 도면이다.
도 20은 본 개시의 실시예에 따른 프로그램 방법을 나타내는 흐름도이다.
도 21은 도 20의 프로그램 방법에 따른 메모리 셀들의 프로그램 순서를 예시적으로 나타내는 도면이다.
도 22a 및 도 22b는 도 20의 프로그램 방법에 있어서, 메모리 셀들의 문턱 전압의 최대값 및 워드 라인들에 인가되는 프로그램 전압의 최대값과 패스 전압을 나타내는 테이블이다.
도 23은, 본 개시의 실시예에 따른 프로그램 방법을 나타내는 도면이다.
도 24는 도 5의 메모리 블록의 다른 예(BLK_c)를 나타내는 회로도이다.
도 25는 본 개시의 프로그램 방법에 따른 도 24의 메모리 블록의 메모리 셀들의 프로그램 순서를 예시적으로 나타내는 도면이다.
도 26은 도 25의 메모리 셀들의 문턱 전압과, 메모리 셀들 및 더미 메모리 셀들에 인가되는 전압을 나타내는 테이블이다.
도 27은 본 개시의 다른 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 28은 도 27의 메모리 컨트롤러의 일 구현예를 나타내는 블록도이다.
도 29는 본 개시의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 30은 본 개시의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 31은 본 개시의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
이하, 본 개시의 다양일 실시예가 첨부된 도면과 연관되어 기재된다. 본 개시의 다양일 실시예는 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들이 도면에 예시되고 관련된 상세한 설명이 기재되어 있다. 그러나, 이는 본 개시의 다양일 실시예를 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 개시의 다양일 실시예의 사상 및 기술 범위에 포함되는 모든 변경 및/또는 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용되었다.
본 개시의 다양일 실시예에서 사용될 수 있는“포함한다” 또는 “포함할 수 있다” 등의 표현은 개시(disclosure)된 해당 기능, 동작 또는 구성요소 등의 존재를 가리키며, 추가적인 하나 이상의 기능, 동작 또는 구성요소 등을 제한하지 않는다. 또한, 본 개시의 다양일 실시예에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 개시의 다양일 실시예에서 “또는” 등의 표현은 함께 나열된 단어들의 어떠한, 그리고 모든 조합을 포함한다. 예를 들어, “A 또는 B”는, A를 포함할 수도, B를 포함할 수도, 또는 A 와 B 모두를 포함할 수도 있다.
본 개시의 다양일 실시예에서 사용된 “제 1,”“제 2,”“첫째,”또는“둘째,”등의 표현들은 다양일 실시예들의 다양한 구성요소들을 수식할 수 있지만, 해당 구성요소들을 한정하지 않는다. 예를 들어, 상기 표현들은 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 상기 표현들은 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 수 있다. 예를 들어, 제 1 사용자 기기와 제 2 사용자 기기는 모두 사용자 기기이며, 서로 다른 사용자 기기를 나타낸다. 예를 들어, 본 개시의 다양일 실시예의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 새로운 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 새로운 다른 구성요소가 존재하지 않는 것으로 이해될 수 있어야 할 것이다.
본 개시의 다양일 실시예에서 사용한 용어는 단지 특정일 실시예를 설명하기 위해 사용된 것으로, 본 개시의 다양일 실시예를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 개시의 다양일 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 개시의 다양일 실시예에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템(10)을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110) 및 프로그램 관리부(121)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 워드 라인들(도 2의 WL)과 복수의 비트 라인들(도 2의 BL)이 교차하는 영역들에 배치되는 복수의 메모리 셀들을 포함할 수 있다. 일 실시예에서, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있고, 메모리 셀 어레이(110)는 낸드(NAND) 플래쉬 메모리 셀 어레이 또는 노아(NOR) 플래쉬 메모리 셀 어레이일 수 있다.
이하에서는, 복수의 메모리 셀들이 낸드 플래쉬 메모리 셀들인 경우를 예로 하여 본 개시의 실시예들을 상술하기로 한다. 일 예에서, 복수의 메모리 셀들은 2차원 수평 구조의 낸드 플래쉬 메모리 셀들일 수 있다(도 3 및 도 4 참조). 다른 예에서, 복수의 메모리 셀들은 3차원 수직 구조의 낸드(vertical NAND, VNAND) 플래쉬 메모리 셀들일 수 있다(도 5 내지 7, 도 24 참조). 그러나, 본 개시의 기술적 사상은 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
본 실시예에서, 메모리 셀 어레이(110)는 복수의 메모리 그룹들로 구분될 수 있고, 복수의 메모리 그룹들의 각각은 복수의 메모리 셀들을 포함할 수 있다. 일 예에서, 복수의 메모리 그룹들은 메모리 블록별로 구분될 수 있다. 다른 예에서, 복수의 메모리 그룹들은 워드 라인별로 구분될 수 있다. 또 다른 예에서, 복수의 메모리 그룹들은 페이지별로 구분될 수 있다. 또 다른 예에서, 복수의 메모리 그룹들은 다이(die) 별로 구분될 수 있다. 그러나, 본 개시는 이에 한정되지 않고, 메모리 그룹은 임의의 프로그램 단위로 구분될 수 있다.
일 실시예에서, 메모리 셀 어레이(110)에 포함된 각 메모리 셀은 1 비트 데이터를 저장하는 싱글 레벨 셀(single level cell, SLC)일 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)에 포함된 각 메모리 셀은 2 비트 데이터를 저장하는 멀티 레벨 셀(multi level cell, MLC)일 수 있다. 또 다른 실시예에서, 메모리 셀 어레이(110)에 포함된 각 메모리 셀은 3 비트 데이터를 저장하는 트리플 레벨 셀(triple level cell, TLC)일 수 있다. 그러나, 본 개시는 이에 한정되지 않고, 다른 실시예에서, 메모리 셀 어레이(110)에 포함된 각 메모리 셀은 4 비트 이상의 데이터를 저장할 수 있다.
프로그램 관리부(121)는 메모리 셀 어레이(110)에서 메모리 셀들이 프로그램되는 순서를 설정하고, 설정된 순서에 따라 메모리 셀들이 프로그램될 때 메모리 셀들에 저장되는 데이터 비트의 수 또는 메모리 셀들에 인가되는 전압 레벨을 제어할 수 있다. 프로그램 관리부(121)는 메모리 셀 어레이(110)에 포함되는 메모리 블록 내에서 N번째 워드 라인을 포함하는 제1 영역의 메모리 셀들이 프로그램된 이후 N-1번째 워드 라인의 메모리 셀들이 프로그램되도록 프로그램 순서를 설정할 수 있다. N-1번째 워드 라인은 N번째 워드 라인보다 상대적으로 외곽에 배치된 워드 라인으로서, 접지 선택 라인 또는 스트링 선택 라인에 인접한 워드 라인을 의미한다. N번째 워드 라인을 포함하는 제1 영역의 메모리 셀들은 접지 선택 트랜지스터 또는 스트링 선택 트랜지스터로부터 N-1번째 워드 라인의 메모리 셀들보다 상대적으로 먼 곳에 배치되는 메모리 셀들이다. 프로그램 관리부(121)는 접지 선택 트랜지스터 또는 스트링 선택 트랜지스터로부터 상대적으로 먼 곳에 배치되는 메모리 셀들이 프로그램된 이후에, 상대적으로 가까운 곳에 배치되는 메모리 셀들이 프로그램될 수 있도록 프로그램 순서를 설정할 수 있다.
이때, 프로그램 관리부(121)는 N-1번째 워드 라인의 메모리 셀들의 문턱 전압의 최대값이 N번째 워드 라인의 메모리 셀들의 문턱 전압의 최대값 이하가 되도록 상기 N-1번째 워드 라인의 메모리 셀들에 저장되는 데이터의 비트 수 또는 프로그램 전압의 레벨을 설정할 수 있다. 다른 실시예에 있어서, N-1번째 워드 라인의 메모리 셀들에 프로그램되는 데이터의 비트 수는 메모리 컨트롤러(200)에 의하여 설정될 수도 있다.
메모리 컨트롤러(200)는 호스트(HOST)로부터의 읽기/쓰기 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하도록 또는 메모리 장치(100)에 데이터를 기입하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(또는 기록), 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램 동작을 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
도시되지는 않았으나, 메모리 컨트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스 및 메모리 인터페이스를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있고, 프로세싱 유닛은 메모리 컨트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트 및 메모리 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 장치의 일 예를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 제어 로직(control logic)(120), 전압 생성부(130), 로우 디코더(140), 페이지 버퍼(150) 및 데이터 입출력 회로(160)를 포함할 수 있다. 이하에서는, 메모리 장치(100)에 포함된 구성 요소들에 대하여 상술하기로 한다.
메모리 셀 어레이(110)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결될 수 있다. 도시되지는 않았지만, 메모리 셀 어레이(110)는 하나 이상의 스트링 선택 라인(string selection line, SSL) 및 하나 이상의 접지 선택 라인(ground selection line, GSL)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)이 교차하는 영역들에 배치되는 복수의 메모리 셀들(도 4의 MC, 도 7의 MC1 내지 MC8, 도 27의 MC1 내지 MC5)을 포함할 수 있다. 복수의 메모리 셀들의 각각은 1 비트 데이터 또는 멀티 비트 데이터를 저장할 수 있다.
메모리 셀 어레이(110)에 소거 전압이 인가되면 복수의 메모리 셀들(MC)은 소거 상태가 되며, 메모리 셀 어레이(110)에 프로그램 전압이 인가되면 복수의 메모리 셀들(MC)은 프로그램 상태가 된다. 이때, 각 메모리 셀(MC)은 문턱 전압(threshold voltage, Vth)에 따라 구분되는 소거 상태(E) 및 적어도 하나의 프로그램 상태를 가질 수 있다.
일 실시예에서, 메모리 셀(MC)이 싱글 레벨 셀인 경우, 메모리 셀(MC)은 소거 상태 및 프로그램 상태를 가질 수 있다. 다른 실시예에서, 메모리 셀(MC)은 소거 상태 및 복수의 프로그램 상태들 중 하나를 가질 수 있다. 일 예에서, 메모리 셀(MC)이 멀티 레벨 셀인 경우, 메모리 셀(MC)은 소거 상태 및 3개의 프로그램 상태를 가질 수 있다. 다른 예에서, 메모리 셀(MC)이 트리플 레벨 셀인 경우, 메모리 셀(MC)은 소거 상태 및 7개의 프로그램 상태를 가질 수 있다.
제어 로직(120)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 이로써, 제어 로직(120)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
제어 로직(120)에서 출력된 각종 제어 신호는 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)에 제공될 수 있다. 구체적으로, 제어 로직(120)은 전압 생성부(130)에 전압 제어 신호(CTRL_vol)를 제공할 수 있고, 로우 디코더(140)에 로우 어드레스(X-ADDR)를 제공할 수 있으며, 페이지 버퍼(150)에 칼럼 어드레스(Y-ADDR)를 제공할 수 있다. 그러나, 본 개시는 이에 한정되지 않고, 제어 로직(120)은 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)에 다른 제어 신호들을 더 제공할 수 있다.
전압 생성부(130)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(130)는 복수의 워드 라인들(WL)을 구동하기 위한 워드 라인 구동 전압(VWL)을 생성할 수 있다. 이때, 제1 구동 전압(VWL)은 프로그램 전압(또는 기입 전압), 독출 전압, 소거 전압, 인히빗 전압 또는 프로그램 검증(verify) 전압일 수 있다. 도시되지는 않았지만, 전압 생성부(130)는 복수의 스트링 선택 라인들(SSL)을 구동하기 위한 스트링 선택 라인 구동 전압(VSSL) 및 복수의 접지 선택 라인들(GSL)을 구동하기 위한 접지 선택 라인 구동 전압(VGSL)을 더 생성할 수 있다.
로우 디코더(140)는 복수의 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결되고, 제어 로직(120)으로부터 수신한 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 일부 워드 라인을 활성화할 수 있다. 구체적으로, 독출 동작 시에 로우 디코더(140)는 선택된 워드 라인에 독출 전압을 인가하고, 비 선택된 워드 라인에 비선택 전압을 인가할 수 있다. 또한, 프로그램 동작 시에 로우 디코더(140)는 선택된 워드 라인에 프로그램 전압을 인가하고, 비 선택된 워드 라인에 비선택 전압을 인가할 수 있다.
페이지 버퍼(150)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 구체적으로, 독출 동작 시에 페이지 버퍼(150)는 감지 증폭기(sense amplifier)로 동작하여 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 출력할 수 있다. 한편, 프로그램 동작 시에 페이지 버퍼(150)는 기입 드라이버(write driver)로 동작하여 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)를 입력시킬 수 있다.
데이터 입출력 회로(160)는 외부로부터 입력된 데이터(DATA)를 페이지 버퍼(150)로 전송하거나 또는 페이지 버퍼(150)로부터 출력된 데이터(DATA)를 다수의 입출력 핀들 또는 데이터 버스를 통하여 외부, 예컨대 메모리 컨트롤러(도 1의 200)로 전송할 수 있다.
본 실시예에서, 제어 로직(120)은 프로그램 관리부(121)를 포함할 수 있다. 도 1을 참조하여 전술한 바와 같이, 프로그램 관리부(121)는 메모리 셀 어레이(110)에서 메모리 셀들이 프로그램되는 순서를 설정하고, 설정된 순서에 따라 메모리 셀들이 프로그램될 때 메모리 셀들에 저장되는 데이터 비트의 수 또는 메모리 셀들에 인가되는 전압 레벨을 제어할 수 있다.
프로그램 관리부(121)는 메모리 셀 어레이(110)에 포함되는 메모리 블록(도 3의 110a, 도 5의 110b) 내에서 N번째 워드 라인을 포함하는 제1 영역의 메모리 셀들이 프로그램된 이후 N-1번째 워드 라인의 메모리 셀들이 프로그램되도록 프로그램 순서를 설정하고, 상기 설정된 순서에 따라 메모리 셀 어레이(110)가 프로그램되도록 로우 어드레스(X-ADDR)를 생성할 수 있다. 이때, N-1번째 워드 라인은 접지 선택 라인 또는 스트링 선택 라인에 인접한 워드 라인으로서, 메모리 블록에 구비되는 복수의 워드 라인들 중 상대적으로 바깥 쪽에 배치되는 워드 라인이다. 제1 영역에 포함되는 N번째 워드 라인은 N-1번째 워드 라인보다 상대적으로 안쪽에 배치되는 워드 라인이다. 이에 따라, 메모리 블록 내에 구비되는 메모리 셀들 중 상대적으로 안쪽에 배치되는 메모리 셀들이 먼저 프로그램된 후 바깥 쪽에 배치되는 메모리 셀들, 예컨대 접지 선택 트랜지스터들 또는 스트링 선택 트랜지스터들에 인접한 메모리 셀들이 나중에 또는 마지막으로 프로그램될 수 있다.
프로그램 관리부(121)는 N-1번째 워드 라인의 메모리 셀들의 문턱 전압의 최대값이 N번째 워드 라인의 메모리 셀들의 문턱 전압의 최대값 이하가 되도록, N-1번째 워드 라인의 메모리 셀들에 프로그램되는 데이터의 비트 수(예컨대 싱글 비트 또는 멀티 비트)를 설정하거나 또는 프로그램 전압의 레벨을 설정함으로써, N-1번째 워드 라인의 메모리 셀들의 문턱 전압의 최대값이 N번째 워드 라인의 메모리 셀들의 문턱 전압의 최대값 이하가 되도록 제어할 수 있다.
프로그램 관리부(121)는 결정된 데이터의 비트 수 또는 프로그램 전압의 레벨에 기초하여 전압 제어 신호(CTRL_vol)를 생성하고, 전압 생성부(130)는 상기 전압 제어 신호(CTRL_vol)에 기초하여 N-1번째 워드 라인의 메모리 셀들에 인가되는 전압 및 N번째 워드 라인의 메모리 셀들에 인가되는 전압을 생성할 수 있다. 상기 N-1번째 워드 라인의 메모리 셀들에 인가되는 전압 및 N번째 워드 라인의 메모리 셀들에 인가되는 전압은 예컨대 프로그램 전압 및 패스 전압을 포함하며, 프로그램 검출 전압 및 독출 전압을 더 포함할 수 있다. 일 실시예에 있어서 제어 로직(120)에 별도로 구비되는 독출 제어부(미도시)가 상기 프로그램 관리부(121)에서 설정되는 데이터의 비트 수 또는 프로그램 전압의 레벨을 기초로 N-1번째 워드 라인 및 N번째 워드 라인의 메모리 셀들에 각각 인가되는 독출 전압의 전압 레벨을 결정하고, 상기 결정된 전압 레벨을 나타내는 신호를 전압 제어 신호(CTRL_vol)로서, 전압 생성부(130)에 제공할 수도 있다.
다른 실시예에 있어서, N-1번째 워드 라인의 메모리 셀들에 프로그램되는 데이터의 비트 수는 메모리 컨트롤러(200)에 의하여 설정되어 커맨드(CMD) 신호로서 제공되고 프로그램 관리부(121)는 상기 커맨드(CMD)를 기초로 전압 제어 신호(CTRL_vol)을 생성할 수도 있다.
프로그램 관리부(121)의 프로그램 방법은 도 3 내지 도 26을 참조하여 상세하게 후술하기로 한다.
도 3은 도 2의 메모리 장치에 포함된 메모리 셀 어레이의 일 예를 나타낸다.
도 3을 참조하면, 메모리 셀 어레이(110)는 플래쉬 메모리 셀 어레이일 수 있다. 이때, 메모리 셀 어레이(110)는 a(a는 2 이상의 정수)개의 메모리 블록들(BLK1 내지 BLKa)을 포함하고, 각 메모리 블록(BLK1 내지 BLKa)은 b(b는 2 이상의 정수)개의 페이지들(PAGE1 내지 PAGEb)을 포함하며, 각 페이지들(PAGE1 내지 PAGEb)은 c(c는 2 이상의 정수)개의 섹터들(SEC1 내지 SECc)을 포함할 수 있다. 도 3에서는 도시의 편의를 위해, 메모리 블록 BLK 1에 대하여만 페이지들(PAGE0 내지 PAGEb) 및 섹터들(SEC1 내지 SECc)을 도시하였으나, 다른 메모리 블록들(BLK2 내지 BLKa)도 블록 BLK1와 동일한 구조를 가질 수 있다.
도 4는 도 3의 메모리 셀 어레이에 포함된 메모리 블록의 일 예(BLK_a)를 나타내는 회로도이다.
도 4를 참조하면, 제1 메모리 블록(BLK_a)은 수평 구조의 낸드 플래쉬 메모리일 수 있고, 도 3에 도시된 각 메모리 블록들(BLK1 내지 BLKa)은 도 4와 같이 구현될 수 있다. 제1 메모리 블록(BLK1)은 예를 들어, 8개의 메모리 셀들이 직렬로 연결되는 d(d는 2 이상의 정수)개의 스트링(STR)들을 포함할 수 있다. 각 스트링(STR)은 직렬로 연결된 메모리 셀들(MC)의 양 끝에 각각 연결되는 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 여기서, 스트링들(STR)의 개수, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수는 실시예에 따라 다양하게 변경될 수 있다.
도 4와 같은 구조를 갖는 낸드 플래쉬 메모리 장치는 메모리 블록 단위로 소거가 수행되고, 각 워드 라인(WL1 내지 WL8)에 대응되는 페이지(PAGE) 단위로 프로그램을 수행할 수 있다. 일 예에서, 메모리 셀(MC)이 싱글 레벨 셀인 경우, 각 워드 라인에 하나의 페이지(PAGE)가 대응될 수 있다. 다른 예에서, 메모리 셀(MC)이 멀티 레벨 셀 또는 트리플 레벨 셀인 경우, 각 워드 라인에 복수의 페이지들(PAGE)이 대응될 수 있다.
도 5는 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 5를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는, 수직 구조)를 갖는다. 일 실시예에서, 각 메모리 블록(BLK)은 3차원에 대응하는 복수의 방향들(x, y, z)을 따라 신장된 구조물들을 포함한다. 예를 들면, 각 메모리 블록(BLK)은 z 방향을 따라 신장된 복수의 낸드 셀 스트링들(NAND Cell Strings)을 포함할 수 있다.
각각의 낸드 셀 스트링들은 비트 라인(BL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결된다. 즉, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결될 수 있다. 메모리 블록들(BLK1~BLKb)은 도 6을 참조하여 더 상세하게 설명된다.
도 6은 도 5의 메모리 블록의 일 예(BLK_b)를 나타내는 회로도이다.
도 6을 참조하면, 제1 메모리 블록(BLK_b)은 수직 구조의 낸드 플래쉬 메모리일 수 있고, 도 5에 도시된 각 메모리 블록들(BLK1 내지 BLKn)은 도 6과 같이 구현될 수 있다. 제1 메모리 블록(BLKb)은 복수의 낸드 스트링들(NS11 내지 NS33), 복수의 워드 라인들(WL1 내지 WL8), 복수의 비트 라인들(BL1 내지 BL3), 접지 선택 라인(GSL), 복수의 스트링 선택 라인들(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 접지 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
비트 라인(BL1 내지 BL3)과 공통 소스 라인(CSL) 사이에는 낸드 스트링(NS11 내지 NS33)이 연결될 수 있다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 스트링 선택 트랜지스터(SST) 또는 접지 선택 트랜지스터(GST)는 복수의 메모리 셀들(MC1 내지 MC8)과 동일 또는 유사한 셀 구조를 가지며, 소정의 문턱 전압을 갖도록 프로그램되어 트랜지스터로서 이용될 수 있다. 그러나 이에 제한되는 것은 아니다. 제조 방법에 따라, 스트링 선택 트랜지스터(SST) 또는 접지 선택 트랜지스터(GST)는 복수의 메모리 셀들(MC1 내지 MC8)과 상이한 셀 구조를 가질 수도 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 이하에서는, 편의상 낸드 스트링을 스트링이라고 지칭하기로 한다.
하나의 비트 라인에 공통으로 연결된 스트링들은 하나의 칼럼을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트 라인(BL2)에 공통으로 연결된 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되며, 제3 비트 라인(BL3)에 공통으로 연결된 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.
하나의 스트링 선택 라인에 연결되는 스트링들은 하나의 로우를 구성한다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 스트링 선택 라인(SSL2)에 연결된 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되며, 제3 스트링 선택 라인(SSL3)에 연결된 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL1 내지 SSL3)에 연결된다. 복수의 메모리 셀(MC1 내지 MC8)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결되어 있다. 스트링 선택 트랜지스터(SST)는 대응되는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있고, 스트링 선택 라인(SSL1 내지 SSL3)은 분리되어 있다. 복수의 스트링 선택 라인(SSL1 내지 SSL3) 중 동일한 스트링 선택 라인에 연결되는 복수의 낸드 스트링들(예를 들면, 제1 스트링 선택 라인(SSL1)에 연결되는 낸드 스트링들(NS11, NS12, NS13)) 또는 복수의 메모리 셀들을 플레인(PLANE)이라고 지칭할 수 있다. 제1 스트링 선택 라인(SSL1)이 선택되고, 제1 워드 라인(WL1)에 프로그램 전압이 인가되면, 제1 로우의 낸드 스트링(NS11, NS12, NS13)에 포함되고, 제 1 워드 라인(WL1)에 연결되어 있는 메모리 셀들이 프로그램될 수 있다. 이에 따라, 각각의 플레인에서 워드 라인에 대응하는 페이지 단위로 프로그램이 수행될 수 있다.
도 7은 도 6의 회로도에 따른 메모리 블록(BLK_b)을 나타내는 사시도이다.
도 7을 참조하면, 메모리 블록(BLK_b)은 기판(SUB)에 대해 수직 방향으로 형성될 수 있다. 기판(SUB)에는 공통 소스 라인(CSL)이 배치되고, 기판(SUB) 위에는 게이트 전극들(gate electrodes, GE)과 절연막(insulation layer, IL)이 교대로 적층될 수 있다. 또한, 게이트 전극(GE)과 절연막(IL) 사이에는 전하 저장층(charge storage layer, CS)이 형성될 수 있다.
교대로 적층된 복수의 게이트 전극들(GE)과 절연막들(IL)을 수직 방향으로 패터닝(vertical patterning)하면, 필라(pillar, P)가 형성될 수 있다. 필라(P)는 V자 모양일 수 있다. 필라(P)는 게이트 전극들(GE)과 절연막들(IL)을 관통하여 기판(SUB)과 연결될 수 있다. 필라(P)의 외곽 부분(O)은 반도체 물질로 구성되어, 채널 영역으로 기능할 수 있으며, 내부(I)는 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다.
메모리 블록(BLK_b)의 게이트 전극들(GE)은 접지 선택 라인(GSL), 복수의 워드 라인(WL1 내지 WL8), 그리고 스트링 선택 라인(SSL)에 각각 연결될 수 있다. 그리고 메모리 블록(BLK_b)의 필라(P)는 복수의 비트 라인들(BL1 내지 BL3)과 연결될 수 있다. 도 7에서는, 메모리 블록(BLK_b)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인들(WL1 내지 WL8), 그리고 3개의 비트 라인(BL1 내지 BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 8a 내지 도 8c는 메모리 장치의 프로그램 완료 후의 문턱 전압에 따른 산포를 나타내는 그래프이다. 도 8a는 메모리 셀이 싱글 레벨 셀인 경우를 나타내고, 도 8b는 메모리 셀이 멀티 레벨 셀인 경우를 나타낸다. 또한, 도 8c는 메모리 셀이 트리플 레벨 셀인 경우를 나타낸다.
도 8a 내지 도 8c에서, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들(MC)의 개수를 나타낸다.
도 8a를 참조하면, 메모리 셀(MC)이 1 비트로 프로그램되는 싱글 레벨 셀(SLC)인 경우, 메모리 셀(MC)은 소거 상태(E) 및 제1 프로그램 상태(P1) 중 하나를 가질 수 있다. 제1 독출 전압(Vr11)은 소거 상태(E)를 가지는 메모리 셀(MC)의 산포와 제1 프로그램 상태(P1)를 가지는 메모리 셀(MC)의 산포 사이의 전압 레벨을 가진다. 제1 독출 전압(Vr11)을 기준으로 메모리 셀(MC)이 소거 상태(E)를 가지는지 또는 제1 프로그램 상태(P1)를 가지는지를 구분할 수 있다.
예를 들어, 제1 독출 전압(Vr11)이 메모리 셀(MC)의 제어 게이트에 인가되면, 소거 상태(E)의 메모리 셀(MC)은 턴온되는 반면, 제1 프로그램 상태(P1)의 메모리 셀(MC)은 턴오프된다. 메모리 셀(MC)이 턴온되면 메모리 셀(MC)을 통해 전류가 흐르고, 메모리 셀(MC)이 턴오프되면 메모리 셀(MC)을 통해 전류가 흐르지 않는다. 따라서, 메모리 셀(MC)의 턴온 여부에 따라 메모리 셀(MC)에 저장된 데이터가 구별될 수 있다.
일 실시예에서, 제1 독출 전압(Vr11)을 인가하여 메모리 셀(MC)이 턴온되면 데이터가 '1'이 저장되고, 메모리 셀(MC)이 턴오프되면 데이터가 '0'이 저장된 것으로 구별될 수 있다. 그러나, 본 개시는 이에 한정되지 않으며, 다른 실시예에서, 제1 독출 전압(Vr21)을 인가하여 메모리 셀(MC)이 턴온되면 데이터가 '0'이 저장되고, 메모리 셀(MC)이 턴오프되면 데이터가 '1'이 저장된 것으로 구별할 수도 있다. 이와 같이, 데이터의 논리 레벨의 할당은 실시예에 따라 변경될 수 있다.
도 8b를 참조하면, 메모리 셀(MC)이 2 비트로 프로그램되는 멀티 레벨 셀(MLC)인 경우에, 메모리 셀(MC)은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 하나를 가질 수 있다. 싱글 레벨 셀에 비하여 멀티 레벨 셀의 경우, 문턱 전압(Vth) 분포들 사이의 간격이 좁을 수 있다. 제1 내지 제3 독출 전압들(Vr21, Vr22, V23)의 각각은 초기에 설정된 디폴트 레벨에 대응될 수 있다. 제1 내지 제3 독출 전압(Vr21, Vr22, Vr23)을 기준으로 메모리 셀(MC)이 소거 상태(E) 및 제1 내지 제3 프로그램 상태들(P1~P3) 중 어느 하나를 가지는지를 구분할 수 있다.
도 8c를 참조하면, 메모리 셀(MC)이 3 비트로 프로그램되는 트리플 레벨 셀(TLC)인 경우에, 메모리 셀(MC)은 소거 상태(E), 제1 내지 제7 프로그램 상태들(P1~P7) 중 하나를 가질 수 있다. 제1 내지 제7 독출 전압들(Vr31~Vr37)의 각각은 초기에 설정된 디폴트 레벨에 대응될 수 있다. 제1 내지 제7 독출 전압들(Vr31~Vr37)을 기준으로 메모리 셀(MC)이 소거 상태(E), 제1 내지 제7 프로그램 상태들(P1~P7) 중 어느 하나를 가지는지를 구분할 수 있다.
한편, 도 8a 내지 도 8c에 도시된 바와 같이, 싱글 레벨 셀(SLC)의 문턱 전압의 최대값(Vth_max1)은 멀티 레벨 셀(MLC)의 문턱 전압의 최대값(Vth_max2)보다 작고, 멀티 레벨 셀(MLC)의 문턱 전압의 최대값(Vth_max2)은 트리플 레벨 셀(TLC)의 문턱 전압의 최대값(Vth_max3)보다 작을 수 있다.
도 9는 본 개시의 실시예에 따른 프로그램 방법을 나타내는 흐름도이다. 도 9의 프로그램 방법은 프로그램 순서 설정 방법으로서, 도 1 및 도 2의 프로그램 관리부(121)에 의하여 설정될 수 있다.
도 9를 참조하면, N(N은 2 이상의 정수)번째 워드 라인을 포함하는 제1 영역의 메모리 셀들을 프로그램한다(S110). 메모리 블록(BLK)은 N번째 워드 라인을 기준으로 적어도 두 개의 영역으로 구분될 수 있다. 이때, N번째 워드 라인이란, 접지 선택 라인(도 4 및 도 6의 GSL) 또는 스트링 선택 라인(도 4 및 도 6의 SSL)으로부터 N번째로 배치되는 워드 라인을 나타낸다. 메모리 블록(BLK)은 N번째 워드 라인을 포함하는 제1 영역 및 N-1번째 워드 라인을 포함하는 제2 영역을 포함할 수 있다. 예컨대, N이 2인경우, 제1 영역은 2번째 워드 라인을 포함하는 적어도 하나 이상의 워드 라인을 포함할 수 있고, 제2 영역은 1번째 워드 라인을 포함할 수 있다. N이 3인 경우, 제1 영역은 3번째 워드 라인을 포함하는 적어도 하나 이상의 다른 워드 라인을 포함할 수 있고, 제2 영역은 2번째 워드 라인 및 1번째 워드 라인을 포함할 수 있다. 일 실시예에 있어서, 제1 영역에 포함되는 워드 라인의 수는 제2 영역에 포함되는 워드 라인의 수보다 많을 수 있다.
도 4 및 도 6을 참조하여 설명한 바와 같이 메모리 블록은 같은 워드 라인 및 같은 스트링 선택 라인에 연결되는 메모리 셀들로 구성되는 페이지 단위로 프로그램이 수행될 수 있다. 이때, 본 실시예에 따라, 제1 영역의 메모리 셀들을 우선 프로그램한다. 일 실시예에 있어서, 제1 영역에 N번째 워드 라인 내지 K(K는 N보다 큰 정수)번째 워드 라인이 포함되고, 상기 워드 라인들의 메모리 셀들은 상기 워드 라인들이 배치된 순서에 따라 프로그램될 수 있다. 예컨대 N번째 워드 라인의 메모리 셀부터 K번째 워드 라인의 메모리 셀까지 차례로 프로그램이 수행될 수 있다. 이때, 상기 N번째 워드 라인 내지 K번째 워드 라인의 메모리 셀들이 멀티 레벨로 프로그램될 경우, 셰도우 프로그램(shadow program) 방식이 사용될 수 있다. 셰도우 프로그램 방식에 의하면, 복수의 페이지가 프로그램되는 과정에서, 워드 라인들이 비순차적으로 선택될 수 있으며, 어느 하나의 워드 라인의 메모리 셀들에 대한 멀티 레벨 프로그램이 완료되기 전에 다른 워드 라인이 선택되어 프로그램이 수행될 수 있다. 다시 말해, 멀티 레벨 프로그램이 수행되는 과정에서, 복수의 워드 라인이 교번적으로 선택되어 프로그램이 수행될 수 있다. 그러나, 메모리 셀들에 프로그램되는 복수의 논리 페이지(예컨대 최하위 페이지, 중간 페이지 또는 최상위 페이지) 중 각각의 페이지에 대한 프로그램은, N번째 워드 라인부터 K번째 워드 라인까지 차례로 수행될 수 있으며, N번째 워드 라인부터 K번째 워드 라인까지 순차적으로 멀티 레벨 프로그램이 완료될 수 있다.
다른 실시예에 있어서, 워드 라인들의 메모리 셀들은 상기 워드 라인들의 배치 순서에 무관하게 랜덤한 순서로 프로그램될 수도 있다.
제1 영역의 메모리 셀들이 프로그램된 이후, N-1번째 워드 라인의 메모리 셀들을 프로그램한다(S120). 이때, N-1번째 워드 라인의 메모리 셀들의 문턱 전압의 최대값이 N번째 워드 라인의 메모리 셀들의 문턱 전압의 최대값 이하가 되도록 프로그램한다.
본 실시예에 따르면, N번째 워드 라인의 메모리 셀들이 프로그램된 이후, N-1 번째 워드 라인의 메모리 셀들이 프로그램될 수 있으며, N-1번째 워드 라인의 메모리 셀들의 문턱 전압의 최대값이 상기 N번째 워드 라인의 메모리 셀들의 문턱 전압의 최대값 이하가 될 수 있다.
도 10은 도 9의 프로그램 방법에 따른 메모리 셀들의 프로그램 순서를 예시적으로 나타내는 도면이다. 도 10은 메모리 블록(또는 수직형 낸드 플래시의 경우, 메모리 블록의 플레인)의 메모리 셀들의 프로그램 순서를 나타낸다. 도 10에서는 설명의 편의를 위하여 하나의 스트링을 도시하였으나, 실제로 메모리 블록 또는 메모리 블록의 하나의 플레인에는 하나의 스트링 선택 라인(SSL)에 의해 선택되는 복수의 스트링들이 존재할 수 있으며, 하나의 워드 라인에는 복수의 메모리 셀들이 연결된다. 복수의 스트링들의 메모리 셀들이 워드 라인 단위로, 다시 말해 페이지 단위로 동시에 프로그램될 수 있다.
도 10을 참조하면, n개의 워드 라인들(WL1~WLn) 각각에 연결된 메모리 셀들(MC)이 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)사이에 배치될 수 있다. 접지 선택 라인(GSL)에 인접한 워드 라인부터 스트링 선택 라인(SSL)에 인접한 워드 라인까지 차례로 제1 내지 제n 워드 라인(WL1~WLn)으로 지칭될 수 있다. 메모리 셀들(MC)은 대응하는 워드 라인에 프로그램 전압이 인가됨에 따라 프로그램될 수 있다. 프로그램 전압은 n개의 워드 라인들(WL1~WLn) 중 하나의 워드 라인에 인가될 수 있으며, 차례로 n개의 워드 라인들(WL1~WLn)에 프로그램 전압이 인가될 수 있다.
메모리 블록은 N번째 워드 라인을 포함하는 제1 영역(R1) 및 N-1번째 워드 라인을 포함하는 제2 영역(R2)으로 구분될 수 있다. 도 10에 도시된 바와 같이, N은 2이고, 제1 영역(R1)은 제2 워드 라인(WL2) 내지 제n 워드 라인을 포함하고 제2 영역(R2)은 제1 워드 라인(WL1)을 포함하는 경우를 가정하여 설명하기로 한다.
우선, 제1 영역(R1)의 메모리 셀들, 즉 제2 워드 라인(WL2) 내지 제n 워드 라인(WLn)의 메모리 셀들이 프로그램될 수 있다.
일 실시예에 있어서, 제2 워드 라인(WL2) 내지 제n 워드 라인(WLn)의 메모리 셀들은 워드 라인들이 배치된 순서에 따라 프로그램될 수 있다. 예컨대, 도 10에 도시된 바와 같이, 제2 워드 라인(WL2)의 메모리 셀들이 프로그램된 이후, 제3 워드 라인(WL3)의 메모리 셀들이 프로그램될 수 있다. 이와 같이, 제2 워드 라인(WL2)의 메모리 셀들부터 제n 워드 라인(WLn)의 메모리 셀들까지 차례로 프로그램될 수 있다. 또는, 제n 워드 라인(WLn)의 메모리 셀들부터 제2 워드 라인(WL2)의 메모리 셀들까지 차례로 프로그램될 수 있다.
다른 실시예에 있어서, 제2 워드 라인(WL2) 내지 제n 워드 라인(WLn)의 메모리 셀들은 워드 라인들이 배치된 순서에 무관하게 랜덤한 순서에 따라 프로그램될 수도 있다.
제1 영역(R1)의 메모리 셀들이 프로그램된 이후, 제1 워드 라인(WL1)의 메모리 셀들이 프로그램될 수 있다. 이때, 제1 워드 라인(WL1)의 메모리 셀들의 문턱 전압의 최대값은 제2 워드 라인(WL2)의 메모리 셀들의 문턱 전압의 최대값 이하일 수 있다. 일 실시예에 있어서, 제2 워드 라인(WL2)의 메모리 셀들 및 제1 워드 라인(WL1)의 메모리 셀들은 문턱 전압 산포의 개수가 서로 다르게 프로그램됨으로써, 제1 워드 라인(WL1)의 메모리 셀들의 문턱 전압의 최대값이 제2 워드 라인(WL2)의 메모리 셀들의 문턱 전압의 최대값 보다 낮을 수 있다. 다른 실시예에 있어서, 제2 워드 라인(WL2)의 메모리 셀들 및 제1 워드 라인(WL1)의 메모리 셀들이 문턱 전압 산포의 개수가 동일하되, 문턱 전압의 산포가 상이하게 프로그램됨으로써, 제1 워드 라인(WL1)의 메모리 셀들의 문턱 전압의 최대값이 제2 워드 라인(WL2)의 메모리 셀들의 문턱 전압의 최대값 보다 낮거나 같을 수 있다. 이에 대하여 도 11a 및 도 11b를 참조하여 설명하기로 한다.
도 11a 및 도 11b는 제N 워드 라인 및 제N-1 워드 라인의 메모리 셀들의 문턱 전압의 산포를 나타내는 그래프이다. 도 11a는 제N 워드 라인 및 제N-1 워드 라인의 메모리 셀들의 문턱 전압 산포의 개수가 다르게 프로그램되는 경우를 나타내고, 도 11b는 제N 워드 라인 및 제N-1 워드 라인의 메모리 셀들의 문턱 전압 산포의 개수가 동일하되 산포가 다르게 프로그램 되는 경우를 나타낸다.
도 11a를 참조하면, 제N 워드 라인(WL(N))의 메모리 셀들은 멀티 레벨로 프로그램되고, 제N-1 워드 라인(WL(N-1))의 메모리 셀들은 싱글 레벨로 프로그램 됨으로써, 문턱 전압의 산포의 개수가 다를 수 있다. 도 10에서 제2 워드 라인(WL2)의 메모리 셀들은 멀티 레벨 셀로, 제1 워드 라인(WL1)의 메모리 셀들은 싱글 레벨 셀로 이용될 수 있다. 이에 따라, 제N 워드 라인(WL(N))의 메모리 셀들의 문턱 전압의 최대값이 제N-1 워드 라인(WL(N-1))의 메모리 셀들의 문턱 전압의 최대값보다 낮을 수 있다.
한편, 도 11a에서는, 제N 워드 라인(WL(N))의 메모리 셀들 및 제N-1 워드 라인(WL(N-1))의 메모리 셀들이 각각 2비트의 멀티 레벨 및 싱글 레벨로 프로그램되는 경우를 나타냈으나, 이에 제한되는 것은 아니다. 제N 워드 라인(WL(N))의 메모리 셀들 및 제N-1 워드 라인(WL(N-1))의 메모리 셀들은 각각 3 비트의 멀티 레벨, 즉 트리플 레벨 및 싱글 레벨로 프로그램되거나 또는 트리플 레벨 및 2 비트의 멀티 레벨로 프로그램될 수 있다.
도 11b를 참조하면, 제2 워드 라인(WL2) 및 제1 워드 라인(WL1)의 메모리 셀들은 멀티 레벨로 프로그램될 수 있다. 그러나, N번째 워드 라인의 메모리 셀들 및 N-1번째 워드 라인의 메모리 셀들에 인가되는 프로그램 전압의 레벨, 프로그램 전압이 인가되는 시간의 길이 등이 다르게 설정됨으로써, N번째 워드 라인의 메모리 셀들의 산포 및 N-1번째 워드 라인의 메모리 셀들의 문턱 전압의 산포가 다르게 프로그램될 수 있다. 이에 따라, N-1번째 워드 라인(WL(N-1))의 메모리 셀들의 문턱 전압의 최대값(Vth2)은 N번째 워드 라인(WL(N))의 메모리 셀들의 문턱 전압의 최대값(Vth1)이하가 될 수 있다.
한편, 제2 워드 라인(WL2) 및 제1 워드 라인(WL1)의 메모리 셀들이 도 11b에 도시된 바와 같이 서로 다른 산포를 갖도록 프로그램 되는 경우, 제2 워드 라인(WL2) 및 제1 워드 라인(WL1)의 메모리 셀들에 대한 프로그램 검증 전압 및 독출 전압의 전압 레벨도 다르게 설정되어야 하며, 이러한 전압 레벨은 프로그램 관리부(도 2의 121)에서 설정되는 프로그램 순서 또는 프로그램 전압의 레벨에 따라 설정될 수 있다.
한편, 도 11b에서는 제N 워드 라인(WL(N))의 메모리 셀들 및 제N-1 워드 라인(WL(N-1))의 메모리 셀들이 트리플 레벨로 프로그램되는 경우를 나타내었으나, 이에 제한되는 것은 아니다. 제N 워드 라인(WL(N))의 메모리 셀들 및 제N-1 워드 라인(WL(N-1))의 메모리 셀들은 2 비트의 멀티 레벨 또는 4 비트의 멀티 레벨, 즉 쿼드러플 레벨로 프로그램될 수도 있다.
계속하여 도 10을 참조하면, 본 개시의 실시예에 따른 프로그램 방법에 따라, 제2 워드 라인의 메모리 셀들이 먼저 프로그램된 이후, 제1 워드 라인의 메모리 셀들이 프로그램될 수 있고, 이때, 제1 워드 라인의 메모리 셀들의 문턱 전압의 최대값이 제2 워드 라인의 메모리 셀들의 문턱 전압의 최대값 이하가 될 수 있다.
한편, 도 10에서, 제2 영역(R2)은 하나의 워드 라인을 포함하는 것으로 도시되었으나, 이에 제한되는 것은 아니며, 제2 영역(R2)은 제N-1 워드 라인 및 적어도 하나의 다른 워드 라인을 더 포함할 수 있다.
도 12는 도 9의 프로그램 방법에 있어서, 메모리 셀들의 문턱 전압의 최대값 및 워드 라인들에 인가되는 프로그램 전압의 최대값과 패스 전압을 나타내는 테이블이다.
도 9 내지 도 11b를 참조하여 설명한 바와 같이, N-1번째 워드 라인(WL(N-1))의 메모리 셀들의 문턱 전압의 최대값(Vth2)은 N번째 워드 라인(WL(N))의 메모리 셀들의 문턱 전압의 최대값(Vth1)보다 작거나 같을 수 있다.
이에 따라, 프로그램 동작 수행 시, N-1번째 워드 라인(WL(N-1))에 인가되는 프로그램 전압의 최대값(Vpgm2)은 N번째 워드 라인(WL(N))에 인가되는 프로그램 전압의 최대값(Vpgm1)보다 작거나 같을 수 있다.
또는, N번째 워드 라인(WL(N)) 및 N-1번째 워드 라인(WL(N-1)) 이외의 워드 라인에 대한 프로그램 동작 수행 시, N-1번째 워드 라인(WL(N-1))에 인가되는 패스 전압(Vpass2), 다시 말해 비선택 전압은 N번째 워드 라인(WL(N))에 인가되는 패스 전압(Vpass1)보다 작거나 같을 수 있다.
도 13은 본 개시의 실시예에 따른 프로그램 수행 시 메모리 셀들의 채널 전압을 나타내는 그래프이다.
도 13을 참조하면, 선택된 워드 라인(WL2)에 프로그램 전압(Vpgm)이 인가되어 선택된 워드 라인(WL2)의 메모리 셀에 프로그램이 수행될 때, 비선택된 워드 라인들(WL1, WL3)에는 패스 전압(Vpass1, Vpass2)이 인가된다. 비선택된 워드 라인들 중 제1 워드 라인(WL1)에 인가되는 제2 패스 전압(Vpass2)의 레벨은 제3 워드 라인(WL3)에 인가되는 제1 패스 전압(Vpass1)의 전압 레벨보다 낮거나 같을 수 있다. 워드 라인(WL1, WL2, WL3)의 메모리 셀들의 채널 전압은 게이트와 채널 사이에 형성되는 커패시터에 의해 부스팅되며, 이를 채널 부스팅이라고 한다. 한편, 프로그램 금지(program inhibit)를 위해 공통 소스 라인(CSL)에는 0V가 인가된다. 접지 선택 트랜지스터(SST)를 턴오프 상태로 만들어 상승된 채널 전압이 누설되는 것을 방지하기 위해 접지 선택 라인(GSL)에는 0V가 인가된다.
한편, 메모리 셀들에 대한 프로그램 동작 수행 시, 접지 선택 트랜지스터(GST) 및 인접한 메모리 셀들 간에 채널 전압의 급격한 변화가 일어나는 경우, 상기 메모리 셀들에 HCI(hot carrier injection) 현상이 발생할 수 있다. 이에 따라, 메모리 셀들의 문턱 전압이 상승하여 산포 열화가 발생할 수 있으며 또한, 메모리 셀들이 원치 않게 프로그램되는 프로그램 디스터브가 발생할 수 있다.
접지 선택 트랜지스터(GST)와 인접한 메모리 셀들 간에 채널 전압의 급격한 변화가 일어나는 것을 방지하기 위하여, 접지 선택 트랜지스터(GST)에 인접한 메모리 셀에 연결되는 제1 워드 라인(WL1)에 적절한 패스 전압(예컨대 제2 패스 전압 Vpass2)을 인가할 수 있다. 이에 따라, 제1 워드 라인(WL1)의 메모리 셀의 채널 전압이 접지 선택 트랜지스터(GST)의 채널 전압과 제2 워드 라인(WL2)의 메모리 셀의 채널 전압 사이의 레벨을 가질 수 있으며, 접지 선택 트랜지스터(GST)부터 프로그램되는 메모리 셀까지 채널 전압은 서서히 증가될 수 있다. 또한, 도시되지는 않았으나, 접지 선택 트랜지스터(GST)와 인접한 메모리 셀 사이에 더미 메모리 셀이 삽입되고, 상기 더미 메모리 셀에 바이어스 전압이 인가되어, 더미 메모리 셀의 채널 전압이 접지 선택 트랜지스터(GST)의 채널 전압과 제1 워드 라인(WL1)의 메모리 셀의 채널 전압 사이의 레벨을 가질 수도 있다.
그런데, 접지 선택 트랜지스터(GST)와 가장 인접한 제1 워드 라인(WL1)의 메모리 셀이 프로그램되는 경우, 메모리 셀이 소거 상태인지 또는 프로그램 상태인지 여부에 따라 상기 메모리 셀의 채널 전압의 레벨이 달라지게 된다. 메모리 셀이 소거 상태인 경우를 기준으로 상기 패스 전압(Vpass2)을 설정하면, 메모리 셀이 프로그램 상태일 경우, 메모리 셀의 문턱 전압이 높아져 상기 패스 전압이 인가된 메모리 셀이 턴오프되고, 메모리 셀의 채널 전압이 부스팅되지 못하여 메모리 셀이 소거 상태일 경우보다 채널 전압이 현저히 낮아질 수 있다. 상기 메모리 셀과 인접한 메모리 셀, 예컨대 제2 워드 라인(WL2)의 메모리 셀에 고전압의 프로그램 전압(Vpgm)이 인가될 경우, 제1 워드 라인(WL1)의 메모리 셀과 제2 워드 라인(WL2)의 메모리 셀간에 채널 전압의 급격한 변화가 일어나서 HCI 현상이 발생하고, 제2 워드 라인(WL2)의 메모리 셀의 산포 열화가 발생할 수 있다.
상기 패스 전압(Vpass2)의 레벨을 증가시킬 경우, 메모리 셀이 프로그램 상태일 경우에도 상기 메모리 셀을 턴온시켜 채널 전압의 급격한 변화를 방지할 수 있으나, 메모리 셀이 소거 상태일 경우, 메모리 셀의 채널 전압이 증가하고, 이에 따라 접지 선택 트랜지스터(GST) 와 상기 메모리 셀간에 채널 전압의 전위 차이가 커져 소거 상태의 메모리 셀에 프로그램 디스터브가 발생할 수 있다. 이와 같이, 접지 선택 트랜지스터(GST)에 인접한 메모리 셀의 경우, 프로그램이 수행되면, 상기 메모리 셀이 소거 상태인지 프로그램 상태인지 여부에 따라 채널 전압이 달라지므로, 이후 다른 인접한 메모리 셀에 대한 프로그램 수행 시 상기 메모리 셀에 인가될 적절한 제2 패스 전압(Vpass2)의 전압 레벨을 설정하기가 어려울 수 있다.
그러나, 본 개시의 실시예에 따른 프로그램 방법에 따르면, 접지 선택 트랜지스터(GST)에 인접한 메모리 셀, 예컨대 제1 워드 라인(WL1)의 메모리 셀을 다른 메모리 셀들, 예컨대 제2 및 제3 워드 라인(WL2, WL3)의 메모리 셀들이 프로그램된 이후 프로그램하므로 상기 메모리 셀이 소거 상태인 경우를 기준으로 제2 패스 전압(Vpass2)을 설정할 수 있다. 또한, 상기 메모리 셀의 문턱 전압의 최대값을 상기 인접한 메모리 셀의 문턱 전압의 최대값 이하가 되도록 프로그램함으로써, 상기 메모리 셀에 인가되는 제2 패스 전압(Vpass2) 또는 프로그램 전압의 전압 레벨을 가능한 낮출 수 있다. 이에 따라 접지 선택 트랜지스터(GST) 및 인접한 메모리 셀들간의 채널에 급격한 전압 변화가 발생하는 것을 방지할 수 있다. 도 13에 도시된 바와 같이, 접지 선택 트랜지스터(GST)부터 프로그램되는 메모리 셀까지 채널 전압이 서서히 증가됨에 따라 HCI현상을 방지하고, 메모리 셀들의 신뢰성이 향상될 수 있다.
도 14는 본 개시의 실시예에 따른 프로그램 방법을 나타내는 흐름도이다. 도 14의 프로그램 방법은 9의 프로그램 방법의 변형예이다. 도 9를 참조하여 설명한 프로그램 방법은 도 14의 프로그램 방법에도 적용될 수 있다.
도 14를 참조하면, N번째 워드 라인의 메모리 셀부터 최상위 워드 라인의 메모리 셀들을 프로그램한다(S210). 예컨대, 메모리 블록이 n개의 워드 라인을 포함할 경우, N번째 워드 라인부터 n번째 워드 라인의 메모리 셀들을 프로그램할 수 있다. 이후, N-1번째 워드 라인의 메모리 셀들을 프로그램하되, N-1번째 워드 라인의 메모리 셀들의 문턱 전압의 최대값이 N번째 워드 라인의 메모리 셀들의 문턱 전압의 최대값 이하가 되도록 프로그램한다(S220). S210 단계 및 S220 단계의 프로그램은 도 9의 S110 단계 및 S120 단계의 프로그램 방법과 유사하다. 따라서 자세한 설명은 생략하기로 한다.
N-1번째 워드 라인의 메모리 셀들을 프로그램한 이후, N-1번째 워드 라인이 최하위 워드 라인인지 판단한다(S230). 다시 말해, N-1번째 워드 라인이 제1 워드 라인인지 판단한다. 이때, 제1 워드 라인은 접지 선택 트랜지스터 또는 스트링 선택 트랜지스터에 가장 인접한 워드 라인이다.
N-1번째 워드 라인이 최하위 워드 라인이 아니라면, N을 1만큼 감소시키고(S240), S220 단계의 프로그램을 반복한다. 예컨대, 초기에 N이 3인 경우, 3-1번째 워드 라인, 즉 제2 워드 라인은 최하위 워드 라인이 아니므로, N을 1 감소시키고, N-1번째 워드 라인, 즉 제1 워드 라인의 메모리 셀에 대한 프로그램을 수행한다. 이때, 제1 워드 라인의 메모리 셀들의 문턱 전압의 최대값이 제2 워드 라인의 메모리 셀들의 문턱 전압의 최대값이하가 되도록 프로그램할 수 있다. S220 단계 내지 S240단계를 반복하여 최하위 워드 라인, 다시 말해 제1 워드 라인의 메모리 셀들까지 프로그램할 수 있다.
도 15 도 14의 프로그램 방법에 따른 메모리 셀들의 프로그램 순서를 예시적으로 나타내는 도면이다.
도 14를 참조하면, 제1 영역(R1)은 제3 워드 라인(WL3) 내지 제n 워드 라인을 포함하고 제2 영역(R2)은 제1 및 제2 워드 라인(WL1, WL2)을 포함할 수 있다. 도 13의 프로그램 방법에 다르면, 우선 제1 영역(R1)의 메모리 셀들, 즉 제2 워드 라인(WL3) 내지 제n 워드 라인(WLn)의 메모리 셀들이 프로그램될 수 있다.
일 실시예에 있어서, 제3 워드 라인(WL3) 내지 제n 워드 라인(WLn)의 메모리 셀들은 워드 라인들이 배치된 순서에 따라 프로그램될 수 있다. 다른 실시예에 있어서, 제2 워드 라인(WL3) 내지 제n 워드 라인(WLn)의 메모리 셀들은 워드 라인들이 배치된 순서에 무관하게 랜덤한 순서에 따라 프로그램될 수도 있다.
제1 영역(R1)의 메모리 셀들이 프로그램된 이후, 제2 워드 라인(WL2)의 메모리 셀들이 프로그램될 수 있다. 이때, 제2 워드 라인(WL2)의 메모리 셀들의 문턱 전압의 최대값은 제3 워드 라인(WL3)의 메모리 셀들의 문턱 전압의 최대값 이하일 수 있다. 일 실시예에 있어서, 제2 워드 라인(WL2)의 메모리 셀은 제3 워드 라인(WL3)의 메모리 셀과는 다른 레벨로 프로그램될 수 있다. 예컨대, 제3 워드 라인(WL3)의 메모리 셀은 트리플 레벨로 제2 워드 라인(WL2)의 메모리 셀은 멀티 레벨 또는 싱글 레벨로 프로그램될 수 있다. 또는 제3 워드 라인(WL3)의 메모리 셀은 멀티 레벨로 제2 워드 라인(WL2)의 메모리 셀은 싱글 레벨로 프로그램될 수 있다. 다른 실시예에 있어서, 제2 워드 라인(WL2)의 메모리 셀은 제3 워드 라인(WL3)의 메모리 셀과 같은 레벨로 프로그램되되, 문턱 전압의 산포가 상이하게 프로그램됨으로써, 제2 워드 라인(WL2)의 메모리 셀들의 문턱 전압의 최대값이 제3 워드 라인(WL3)의 메모리 셀들의 문턱 전압의 최대값 이하가 될 수 있다.
제2 워드 라인(WL2)의 메모리 셀들이 프로그램된 이후, 제1 워드 라인(WL1)의 메모리 셀들이 프로그램될 수 있다. 제1 워드 라인(WL1)의 메모리 셀들의 문턱 전압의 최대값은 제2 워드 라인(WL2)의 메모리 셀들의 문턱 전압의 최대값 이하일 수 있다. 일 실시예에 있어서, 제2 워드 라인(WL2)의 메모리 셀들 및 제1 워드 라인(WL1)의 메모리 셀들은 서로 다른 레벨로 프로그램됨으로써, 제1 워드 라인(WL1)의 메모리 셀들의 문턱 전압의 최대값이 제2 워드 라인(WL2)의 메모리 셀들의 문턱 전압의 최대값 보다 낮을 수 있다. 다른 실시예에 있어서, 제2 워드 라인(WL2) 및 제1 워드 라인(WL1)이 같은 레벨로 프로그램되되, 문턱 전압의 산포가 상이하게 프로그램됨으로써, 제1 워드 라인(WL1)의 메모리 셀들의 문턱 전압의 최대값이 제2 워드 라인(WL2)의 메모리 셀들의 문턱 전압의 최대값보다 낮거나 같을 수 있다.
이와 같이, 제1 영역(R1)의 메모리 셀들이 프로그램된 후, 제2 영역(R2)의 메모리 셀들이 프로그램될 수 있으며, 이때, 제2 영역(R2)의 워드 라인들 중 제1 영역(R1)에 가장 인접한 워드 라인의 메모리 셀들부터 최하위 워드 라인의 메모리 셀들까지 차례로 프로그램될 수 있다. 제2 영역(R2)의 메모리 셀들에 있어서, 프로그램되는 메모리 셀들의 문턱 전압의 최대값은 그 이전에 프로그램된 메모리 셀들의 문턱 전압의 최대값보다 낮거나 같을 수 있다.
도 16은 도 14의 프로그램 방법에 있어서, 메모리 셀들의 문턱 전압의 최대값과, 워드 라인들에 인가되는 프로그램 전압의 최대값 및 패스 전압을 나타내는 테이블이다.
도 14 및 도 15을 참조하여 설명한 바와 같이, N-1번째 워드 라인(WL(N-1))의 메모리 셀들의 문턱 전압의 최대값(Vth2)은 N번째 워드 라인(WL(N))의 메모리 셀들의 문턱 전압의 최대값(Vth1)보다 작거나 같을 수 있다. 또한, N-2번째 워드 라인(WL(N-2))의 메모리 셀들의 문턱 전압의 최대값(Vth3)은 N-1번째 워드 라인(WL(N-1))의 메모리 셀들의 문턱 전압의 최대값(Vth2)보다 작거나 같을 수 있다
이에 따라, 프로그램 동작 수행 시, N-1번째 워드 라인(WL(N-1))에 인가되는 프로그램 전압의 최대값(Vpgm2)은 N번째 워드 라인(WL(N))에 인가되는 프로그램 전압의 최대값(Vpgm1)보다 작거나 같고, N-2번째 워드 라인(WL(N-2))에 인가되는 프로그램 전압의 최대값(Vpgm3)은 N-1번째 워드 라인(WL(N-1))에 인가되는 프로그램 전압의 최대값(Vpgm2)보다 작거나 같을 수 있다.
또는, 다른 워드 라인들의 메모리 셀에 대한 프로그램 동작 수행 시, N-1번째 워드 라인(WL(N-1))에 인가되는 패스 전압(Vpass2)은 N번째 워드 라인(WL(N))에 인가되는 패스 전압(Vpass1)보다 작거나 같고, N-2번째 워드 라인(WL(N-2))에 인가되는 패스 전압(Vpass3)은 N-1번째 워드 라인(WL(N-1))에 인가되는 패스 전압(Vpass2)보다 작거나 같을 수 있다
도 17 도 9 및 도 14의 프로그램 방법에 따른 메모리 셀들의 프로그램 순서를 예시적으로 나타내는 도면이다.
도 17을 참조하면, n개의 워드 라인들(WL1~WLn) 각각에 연결된 메모리 셀들(MC)이 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)사이에 배치될 수 있다. 스트링 선택 라인(SSL)에 인접한 워드 라인부터 접지 선택 라인(GSL)에 인접한 워드 라인까지 차례로 제1 내지 제n 워드 라인(WL1~WLn)으로 지칭될 수 있다.
제1 영역(R1)의 메모리 셀들, 다시 말해 제3 내지 제n워드 라인(WL3~WLn)의 메모리 셀들이 프로그램된 이후, 제2 영역(R2)의 메모리 셀들, 다시 말해 제2 워드 라인(WL2) 및 제1 워드 라인(WL1)의 메모리 셀들이 프로그램될 수 있다. 이때, 제2 워드 라인(WL2) 및 제1 워드 라인(WL1)은 차례로 프로그램 될 수 있으며, 상기 제2 워드 라인(WL2) 및 제1 워드 라인(WL1)의 메모리 셀들의 문턱 전압의 최대값은 상기 메모리 셀들 이전에 프로그램된 메모리 셀들, 즉 제3 워드 라인(WL3) 및 제2 워드 라인(WL2)의 메모리 셀들의 문턱 전압의 최대값 이하일 수 있다.
도 10 및 도 15에서는 접지 선택 라인(GSL)에 인접한 워드 라인부터 스트링 선택 라인(SSL)에 인접한 워드 라인까지 차례로 제1 내지 제n 워드 라인(WL1~WLn)으로 지칭되었으며, 본 개시의 실시예에 따른 프로그램 방법에 따라 접지 선택 트랜지스터(GST)에 인접한 메모리 셀이 마지막으로 프로그램되었다. 그러나, 본 개시의 기술적 사상은 이에 제한되는 것은 아니며, 도 17에 도시된 바와 같이, 스트링 선택 라인(SSL)에 인접한 워드 라인이 최하위 워드 라인, 예컨대 제1 워드 라인(WL1)이라고 지칭되며, 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀이 마지막으로 프로그램될 수 있다.
도 18은 본 개시의 실시예에 따른 프로그램 방법을 나타내는 흐름도이며, 도 9의 프로그램 방법의 변형예이다.
도 18을 참조하면, 접지 선택 라인과 스트링 선택 라인 사이에 배치되는 제1 내지 제n 워드 라인들 중에서, 제2 내지 제n-1 워드 라인의 메모리 셀들을 멀티 레벨로 프로그램한다(S310). 제2 내지 제n-1 워드 라인의 메모리 셀들은 상기 워드 라인들이 배치된 순서에 따라 차례로 프로그램되거나 또는 랜덤하게 프로그램될 수 있다.
일 실시예에 있어서, 제2 내지 제n-1 워드 라인의 메모리 셀들에 저장되는 데이터의 비트수가 동일하도록 프로그램할 수 있다. 예컨대, 제2 내지 제n-1 워드 라인의 메모리 셀들을 모두 2 비트의 멀티 레벨 또는 3 비트의 트리플 레벨로 프로그램할 수 있다.
다른 실시예에 있어서, 제2 내지 제n-1 워드 라인의 메모리 셀들에 저장되는 데이터의 비트 수가 서로 다로도록 프로그램할 수 있다. 예컨대, 제2 내지 제n-1 워드 라인의 메모리 셀들 중 적어도 일부의 워드 라인의 메모리 셀들을 2 비트의 멀티 레벨로, 다른 워드 라인의 메모리 셀들을 3 비트의 트리플 레벨로 프로그램할 수 있다.
제2 내지 제n-1 워드 라인의 메모리 셀들을 멀티 레벨로 프로그램한 후, 제n 워드 라인의 메모리 셀을 싱글 레벨로 프로그램하고(S320), 제1 워드 라인의 메모리 셀을 싱글 레벨로 프로그램할 수 있다(S330). S320 단계와 S330 단계의 순서는 서로 바뀔 수 있다.
본 개시의 실시예에 따르면, 메모리 스트링의 외곽에 배치되는 메모리 셀들은 싱글 레벨로 프로그램되고, 내부에 배치되는 메모리 셀들은 멀티 레벨로 프로그램되며, 멀티 레벨 셀들이 프로그램된 후, 싱글 레벨 셀들이 프로그램될 수 있다.
도 19는 도 18의 프로그램 방법에 따른 메모리 셀들의 프로그램 순서를 예시적으로 나타내는 도면이다.
도 19를 참조하면, 복수의 메모리 셀들(MC1~MCn) 중 스트링의 외곽에 배치된 제1 메모리 셀(MC1) 및 제n 메모리 셀(MCn)은 싱글 레벨로 프로그램될 수 있으며, 스트링의 내부에 배치된 제2 메모리 셀(MC2) 내지 제n-1 메모리 셀(MCn-1)은 멀티 레벨로 프로그램될 수 있다.
제2 메모리 셀(MC2) 내지 제n-1 메모리 셀(MCn-1)은 제1 영역(R1)에 포함되며, 상기 제1 영역(R1)은 메모리 셀당 2 비트 이상의 데이터를 저장하는 멀티 레벨 셀 영역이고, 제1 메모리 셀(MC1) 및 제n 메모리 셀(MNn)은 각각 제2 및 제3 영역(R2, R3)에 포함되며, 상기 제2 및 제3 영역(R2, R3)은 메모리 셀당 1 비트의 데이터를 저장하는 싱글 레벨 셀 영역일 수 있다.
이때, 도시된 바와 같이, 제2 메모리 셀(MC2) 및 제n-1 메모리 셀(MCn-1)은 2 비트의 멀티 레벨로 프로그램되고, 제3 메모리 셀(MC3) 내지 제n-2 메모리 셀(MCn-2)은 3 비트의 트리플 레벨로 프로그램될 수 있다. 그러나 이에 제한되는 것은 아니고, 제2 내지 제n-1 메모리 셀(MCn-1)은 모두 멀티 레벨 또는 트리플 레벨로 프로그램되는 등 다양하게 변경될 수 있다.
멀티 레벨 프로그램은 싱글 레벨 프로그램에 우선하여 수행될 수 있다. 우선, 제2 메모리 셀(MC2) 내지 제n-1 메모리 셀(MCn-1)이 멀티 레벨로 프로그램될 수 있다. 도시된 바와 같이, 제2 메모리 셀(MC2)부터 제n-1 메모리 셀까지 차례로 프로그램될 수 있다. 또는 제2 메모리 셀(MC2) 내지 제n-1 메모리 셀은 랜덤한 순서에 따라 프로그램될 수 있다. 이후, 제n 메모리 셀(MCn)이 싱글 레벨로 프로그램되고, 마지막으로 제1 메모리 셀(MC1)이 싱글 레벨로 프로그램될 수 있다.
도 20은 본 개시의 실시예에 따른 프로그램 방법을 나타내는 흐름도이다. 도 20은 도 9의 프로그램 방법의 변형례이다.
도 20을 참조하면, N(N은 2 이상의 정수)번째 워드 라인 내지 K(K는 N보다 큰 정수)번째 워드 라인을 포함하는 제1 영역의 메모리 셀들을 프로그램한다(S410). 메모리 블록(BLK)은 N번째 워드 라인 및 K번째 워드 라인을 기준으로 적어도 세 개의 영역으로 구분될 수 있다. 이때, N번째 워드 라인 및 K번째 워드 라인이란, 접지 선택 라인(도 4 및 도 6의 GSL) 또는 스트링 선택 라인(도 4 및 도 6의 SSL)으로부터 각각 N번째 및 K번째로 배치되는 워드 라인을 의미한다. 메모리 블록(BLK)은 N번째 워드 라인 내지 K번째 워드 라인을 포함하는 제1 영역, N-1번째 워드 라인을 포함하는 제2 영역 및 K+1번째 워드 라인을 포함하는 제3 영역을 포함할 수 있다. 예컨대, N이 2 이고, K가 4인경우, 제1 영역은 제2 내지 제4 워드 라인을 포함할 수 있고, 제2 영역은 제1 워드 라인을 포함할 수 있으며, 제3 영역은 제5 워드 라인을 포함하거나 또는 제5 워드 라인과 적어도 하나의 다른 워드 라인을 포함할 수 있다.
N이 3이고, K가 4인 경우, 제1 영역은 제3 내지 제4 워드 라인을 포함할 수 있고, 제2 영역은 제1 및 제2 워드 라인을 포함할 수 있으며, 제3 영역은 제5 워드 라인을 포함하거나 또는 제5 워드 라인과 적어도 하나의 다른 워드 라인을 포함할 수 있다. 일 실시예에 있어서, 제1 영역에 포함되는 워드 라인의 수는 제2 영역에 포함되는 워드 라인의 수보다 많을 수 있다.
일 실시예에 있어서, 제1 영역의 N번째 워드 라인 내지 K번째 워드 라인들의 메모리 셀들은 상기 워드 라인들이 배치된 순서에 따라 프로그램될 수 있다. 예컨대 N번째 워드 라인의 메모리 셀부터 K번째 워드 라인의 메모리 셀까지 워드 라인에 연결된 페이지 단위로 차례로 프로그램될 수 있다. 다른 실시예에 있어서, 워드 라인들의 메모리 셀들은 상기 워드 라인들의 배치 순서에 무관하게 랜덤한 순서로 프로그램될 수도 있다.
제1 영역의 메모리 셀들이 프로그램된 이후, N-1번째 워드 라인을 포함하는 제2 영역의 메모리 셀들을 프로그램한다(S420). 이때, N-1번째 워드 라인의 메모리 셀들의 문턱 전압의 최대값이 N번째 워드 라인의 메모리 셀들의 문턱 전압의 최대값 이하가 되도록 프로그램한다. N-1번째 워드 라인부터 최하위 워드 라인까지 차례로 메모리 셀들을 프로그램할 수 있다.
제2 영역의 메모리 셀들이 프로그램된 이후, K+1번째 워드 라인을 포함하는 제3 영역의 메모리 셀들을 프로그램한다(S430). 제3 영역이 복수의 워드 라인을 프로그램할 경우, K+1번째 워드 라인의 메모리 셀들부터 배치된 순서에 따라 차례로 프로그램할 수 있다. 일 실시예에 있어서, K+1번째 워드 라인의 메모리 셀들의 문턱 전압의 최대값이 K번째 워드 라인의 메모리 셀들의 문턱 전압의 최대값과 같도록 프로그램할 수 있다. 다른 실시예에 있어서, K+1 번째 워드 라인의 메모리 셀들의 문턱 전압의 최대값이 N-1번째 워드 라인의 메모리 셀들의 문턱 전압의 최대값과 같도록 프로그램할 수 있다.
도 21은 도 20의 프로그램 방법에 따른 메모리 셀들의 프로그램 순서를 예시적으로 나타내는 도면이다.
도 21을 참조하면, 메모리 블록은 제1 내지 제3 영역(R1, R2, R3)를 포함할 수 있다. 도시된 바와 같이, 제1 영역(R1)은 제2 내지 제n-1 워드 라인(WL2~WLn-1)의 메모리 셀들을 포함하고, 제2 영역(R2)은 제1 워드 라인(WL1)의 메모리 셀들을 포함하고, 제3 영역(R3)은 제n 워드 라인(WLn)의 메모리 셀들을 포함할 수 있다. 그러나, 이에 제한되는 것은 아니고, 제2 및 제3 영역(R2, R3)에 포함되는 워드 라인의 수는 다양하게 변형 가능하다.
도 20의 프로그램 방법에 따르며, 우선 제1 영역(R1)의 메모리 셀들, 즉 제2 워드 라인(WL2) 내지 제n-1 워드 라인(WLn-1)의 메모리 셀들이 프로그램될 수 있다.
일 실시예에 있어서, 제2 워드 라인(WL2) 내지 제n-1 워드 라인(WLn-1)의 메모리 셀들은 워드 라인들이 배치된 순서에 따라 프로그램될 수 있다. 도 21에 도시된 바와 같이, 제2 워드 라인(WL2)의 메모리 셀들부터 제n-1 워드 라인(WLn-1)의 메모리 셀들까지 차례로 프로그램될 수 있다. 또는, 제n-1 워드 라인(WLn-1)의 메모리 셀들부터 제2 워드 라인(WL2)의 메모리 셀들까지 차례로 프로그램될 수 있다.
다른 실시예에 있어서, 제2 워드 라인(WL2) 내지 제n-1 워드 라인(WLn-1)의 메모리 셀들은 워드 라인들이 배치된 순서에 무관하게 랜덤한 순서에 따라 프로그램될 수도 있다.
제1 영역(R1)의 메모리 셀들이 프로그램된 이후, 제2 영역(R2)의 제1 워드 라인(WL1)의 메모리 셀들이 프로그램될 수 있다. 이때, 제1 워드 라인(WL1)의 메모리 셀들의 문턱 전압의 최대값은 제2 워드 라인(WL2)의 메모리 셀들의 문턱 전압의 최대값 이하일 수 있다. 일 실시예에 있어서, 제1 워드 라인(WL1)의 메모리 셀들이 제2 워드 라인(WL2)의 메모리 셀들보다 낮은 레벨로 프로그램될 수 있다. 다른 실시예에 있어서, 제1 워드 라인(WL1)의 메모리 셀들이 및 제2 워드 라인(WL2)의 메모리 셀들과 같은 레벨로 프로그램되되, 문턱 전압의 산포가 상이하게 프로그램됨으로써, 제1 워드 라인(WL1)의 메모리 셀들의 문턱 전압의 최대값이 제2 워드 라인(WL2)의 메모리 셀들의 문턱 전압의 최대값 보다 낮거나 같을 수 있다.
제2 영역(R2)의 메모리 셀들이 프로그램된 이후, 제3 영역(R3)의 제n 워드 라인(WLn)의 메모리 셀들이 프로그램될 수 있다. 일 실시예에 있어서, 제n 워드 라인(WLn)의 메모리 셀들의 문턱 전압의 최대값이 제2 워드 라인(WL2)의 메모리 셀들의 문턱 전압의 최대값과 같을 수 있다. 다른 실시예에 있어서, 제n 워드 라인(WLn)의 메모리 셀들의 문턱 전압의 최대값 제1 워드 라인(WL1)의 메모리 셀들의 문턱 전압의 최대값과 같을 수 있다.
도 22a 및 도 22b는 도 20의 프로그램 방법에 있어서, 메모리 셀들의 문턱 전압의 최대값 및 워드 라인들에 인가되는 프로그램 전압의 최대값과 패스 전압을 나타내는 테이블이다.
도 22a를 참조하면, N-1번째 워드 라인(WL(N-1))의 메모리 셀들의 문턱 전압의 최대값(Vth2)은 N번째 워드 라인(WL(N))의 메모리 셀들의 문턱 전압의 최대값(Vth1)보다 작거나 같을 수 있다. 더불어, K+1 번째 워드 라인(WL(K+1))의 메모리 셀들의 문턱 전압의 최대값(Vth3)은 N번째 워드 라인(WL(N))의 메모리 셀들의 문턱 전압의 최대값(Vth1)과 같을 수 있다.
이에 따라, 프로그램 동작 수행 시, N-1번째 워드 라인(WL(N-1))에 인가되는 프로그램 전압의 최대값(Vpgm2)은 N번째 워드 라인(WL(N))에 인가되는 프로그램 전압의 최대값(Vpgm1)보다 작거나 같고, K+1 번째 워드 라인(WL(K+1))에 인가되는 프로그램 전압의 최대값(Vpgm3)은 N번째 워드 라인(WL(N))에 인가되는 프로그램 전압의 최대값(Vpgm1)과 같을 수 있다.
또는, 프로그램 동작 수행 시, N-1번째 워드 라인(WL(N-1))에 인가되는 패스 전압(Vpass2)은 N번째 워드 라인(WL(N))에 인가되는 패스 전압(Vpass1)보다 작거나 같고, K+1 번째 워드 라인(WL(K+1))에 인가되는 패스 전압(Vpass3)은 N번째 워드 라인(WL(N))에 인가되는 패스 전압(Vpass1)과 같을 수 있다.
도 22b를 참조하면, N-1번째 워드 라인(WL(N-1))의 메모리 셀들의 문턱 전압의 최대값(Vth2)은 N번째 워드 라인(WL(N))의 메모리 셀들의 문턱 전압의 최대값(Vth1)보다 작거나 같을 수 있다. 더불어, K+1 번째 워드 라인(WL(K+1))의 메모리 셀들의 문턱 전압의 최대값(Vth3)은 N-1번째 워드 라인(WL(N-1))의 메모리 셀들의 문턱 전압의 최대값(Vth2)과 같을 수 있다.
이에 따라, 프로그램 동작 수행 시, N-1번째 워드 라인(WL(N-1))에 인가되는 프로그램 전압의 최대값(Vpgm2)은 N번째 워드 라인(WL(N))에 인가되는 프로그램 전압의 최대값(Vpgm1)보다 작거나 같고, K+1 번째 워드 라인(WL(K+1))에 인가되는 프로그램 전압의 최대값(Vpgm3)은 N-1번째 워드 라인(WL(N-1))에 인가되는 프로그램 전압의 최대값(Vpgm2)과 같을 수 있다.
또는, 프로그램 동작 수행 시, N-1번째 워드 라인(WL(N-1))에 인가되는 패스 전압(Vpass2)은 N번째 워드 라인(WL(N))에 인가되는 패스 전압(Vpass1)보다 작거나 같고, K+1 번째 워드 라인(WL(K+1))에 인가되는 패스 전압(Vpass3)은 N-1번째 워드 라인(WL(N-1))에 인가되는 패스 전압(Vpass2)과 같을 수 있다.
도 23은, 본 개시의 실시예에 따른 프로그램 방법을 나타내는 도면이다.
본 실시예에 따른 프로그램 방법은 복수의 플레인을 포함하는 수직 구조의 낸드 플레시 메모리 장치의 메모리 블록(도 6의 BLK_b)에 대한 프로그램 방법으로서, 도 3 내지 도 22b를 참조하여 상술한 프로그램 방법은 본 실시예에도 적용될 수 있다.
수직 구조의 낸드 플레시 메모리 장치에서, 메모리 블록(BLK)은 복수의 플레인(PLa~PLd)을 포함할 수 있다. 도 6을 참조하면, 플레인(PLa~PLd)은 복수의 스트링 라인들(도6의 SSL1, SSL2, SSL3) 중 동일한 스트링 라인에 연결되는 복수의 낸드 스트링들로서, 예컨대, 제1 스트링 선택 라인(SSL1)에 연결되는 제1 로우의 낸드 스트링들(NS11, NS12, NS13)이 하나의 플레인을 구성하고, 제2 스트링 선택 라인(SSL2)에 연결되는 제2 로우의 낸드 스트링들(NS21, NS22, NS23)이 다른 플레인을 구성할 수 있다.
도 3 내지 도 22b를 참조하여 상술한 바와 같이, N번째 워드 라인을 포함하는 제1 영역의 메모리 셀들을 프로그램한 후, N-1번째 워드 라인의 메모리 셀들을 프로그램할 수 있다. 이때, 동일한 워드 라인에 대하여 복수의 플레인(PLa~PLd)의 메모리 셀들이 모두 프로그램된 후, 다음 워드 라인의 메모리 셀들이 프로그램될 수 있다.
도 23을 참조하면, 메모리 블록(BLK)은 4개의 플레인(PLa, PLb, PLc, PLd)을 포함하고, 각각의 플레인은 48개의 워드 라인들을 포함할 수 있다. 각각의 플레인에서 제2 워드 라인(WLa2, WLb2, WLc2, WLd2) 내지 제48 워드 라인(WLa48, WLb48, WLc48, WLd48)이 제1 영역에 포함되고, 제1 워드 라인(WLa1, WLb1, WLc1, WLd1)이 제2 영역에 포함될 수 있다. 도시된 바와 같이, 제2 워드 라인(WLa2, WLb2, WLc2, WLd3)부터 제48 워드 라인(WLa48, WLb48, WLc48, WLd48)의 메모리 셀이 차례로 프로그램될 수 있다. 이때, 동일한 워드 라인의 메모리 셀들이 플레인 단위로 차례로 프로그램될 수 있다. 예컨대, 도시된 바와 같이, 복수의 플레인(PLa, PLb, PLc, PLd)의 제2 워드 라인(WLa2, WLb2, WLc2, WLd3)의 메모리 셀들이 차례로 프로그램되고, 이후 상기 복수의 플레인(PLa, PLb, PLc, PLd)의 제3 워드 라인(WLa3, WLb3, WLc3, WLd3)의 메모리 셀들이 차례로 프래그램될 수 있다. 도 23에서는, 제1 플레인(PLa) 부터 제4 플레인(PL4)까지 배치된 순서에 따라 차례로 프로그램되는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 제4 플레인(PL4)부터 제1 플레인(PLa)까지 배치된 순서에 따라 프로그램될 수 있으며, 또는 랜덤한 순서에 따라 프로그램될 수 있다.
이와 같이, 복수의 플레인(PLa, PLb, PLc, PLd)의 제2 워드 라인(WLa2, WLb2, WLc2, WLd3)부터 제48 워드 라인(WLa48, WLb48, WLc48, WLd48)까지 프로그램된 후, 제1 워드 라인(WLa1, WLb1, WLc1, WLd1)의 메모리 셀들이 플레인 단위로 차례로 프로그램될 수 있다.
도 23을 참조하여, 수직 구조의 낸드 플레시 메모리 장치의 메모리 블록의 프로그램 방법을 설명하였다. 그러나, 이는 수직 구조의 낸드 플레시 메모리 장치의 프로그램 방법의 일 예를 나타낸 것일 뿐이며, 본 개시의 기술적 사상은 이에 제한되는 것은 아니다. N번째 워드 라인을 포함하는 제1 영역의 메모리 셀들을 프로그램한 후, N-1번째 워드 라인의 메모리 셀들을 프로그램하는 프로그램 방법을 벗어나지 않는 범위에서, 복수의 플레인(PLa, PLb, PLc, PLd)의 워드 라인들의 메모리 셀들의 프로그램 순서는 다양하게 변형될 수 있다.
도 24는 도 5의 메모리 블록의 다른 예(BLK_c)를 나타내는 회로도이다.
본 실시예에 따른 메모리 블록(BLK_c)에는 각각의 스트링들에 적어도 하나의 더미 메모리 셀(DMC)이 배치될 수 있다. 도 24의 메모리 블록(BLK_c)을 도6에 도시된 메모리 블록(BLK_b)과 비교하면, 각 스트링에서 스트링 선택 트랜지스터(SST)와 메모리 셀들(MC1~MC6) 사이 및 접지 선택 트랜지스터(GST)와 메모리 셀들(MC1~MC6) 사이에 더미 메모리 셀(DMC)이 배치될 수 있다. 동일한 높이에 배치되는 더미 메모리 셀들(DMC)은 더미 워드 라인(DWL1, DWL2)에 공통으로 연결될 수 있다. 즉, 스트링 선택 라인들(SSL1~SSL3)과 워드 라인들(WL1~WL6) 사이 및 접지 선택 라인(GSL)과 워드 라인들(WL1~WL6) 사이에 더미 워드 라인(DWL1, DWL2)이 배치될 수 있다. 도 24의 메모리 블록에 포함되는 메모리 셀들의 프로그램 순서를 도 25 및 도 26을 참조하여 설명하기로 한다.
도 25는 본 개시의 프로그램 방법에 따른 도 24의 메모리 블록의 메모리 셀들의 프로그램 순서를 예시적으로 나타내는 도면이다. 도 26은 도 25의 메모리 셀들의 문턱 전압과, 메모리 셀들 및 더미 메모리 셀들에 인가되는 전압을 나타내는 테이블이다.
도 25를 참조하면, n개의 워드 라인들(WL1~WLn) 각각에 연결된 메모리 셀들(MC)이 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)사이에 배치될 수 있다. 또한, 더미 메모리 셀들(DMC)이 접지 선택 트랜지스터(GST) 또는 스트링 선택 트랜지스터(SST)와 메모리 셀들(MC) 사이에 배치될 수 있다. 접지 선택 라인(GSL)에 인접한 워드 라인부터 스트링 선택 라인(SSL)에 인접한 워드 라인까지 차례로 제1 내지 제n 워드 라인(WL1~WLn)으로 지칭될 수 있다.
도 3 내지 도 23을 참조하여 전술한 바와 같이, 본 개시의 프로그램 방법에 따라, N번째 워드 라인, 예컨대 제2 워드 라인을 포함하는 제1 영역(R1)의 메모리 셀들이 프로그램된 이후, N-1번째 워드 라인, 예컨대 제1 워드 라인(WL1)의 메모리 셀들이 프로그램될 수 있다. 이때, 도 26에 도시된 바와 같이, N-1번째 워드 라인(WL(N-1))의 메모리 셀들의 문턱 전압의 최대값(Vth2)은 N번째 워드 라인((WL(N))의 메모리 셀들의 문턱 전압의 최대값(Vth1) 이하로 프로그램될 수 있다.
이에 따라, 프로그램 수행 시, N-1번째 워드 라인(WL(N-1))의 메모리 셀들에 인가되는 프로그램 전압의 최대값(Vpgm2)은 N번째 워드 라인((WL(N))의 메모리 셀들에 인가되는 프로그램 전압의 최대값(Vpgm1) 이하일 수 있다.
또한, N-1번째 워드 라인(WL(N-1))의 메모리 셀들에 인가되는 패스 전압(Vpass2)은 N번째 워드 라인((WL(N))의 메모리 셀들에 인가되는 패스 전압(Vpass1) 이하일 수 있다. 이때, 더미 워드 라인(DWL)에는 채널 전압의 급격한 변화를 방지하기 위하여, 바이어스 전압(Vbias)이 인가될 수 있으며, 상기 바이어스 전압(Vbias)은 N-1번째 워드 라인(WL(N-1))의 메모리 셀들에 인가되는 패스 전압(Vpass2) 이하일 수 있다.
도 27은 본 개시의 다른 실시예에 따른 메모리 시스템(20)을 개략적으로 나타내는 블록도이다.
도 27을 참조하면, 메모리 시스템(20)은 메모리 장치(100a) 및 메모리 컨트롤러(200a)를 포함할 수 있다. 메모리 장치(100a)는 메모리 셀 어레이(110)를 포함할 수 있으며, 메모리 컨트롤러(200a)는 프로그램 관리부(260)를 포함할 수 있다.
메모리 컨트롤러(200a)는 호스트(HOST)로부터의 읽기/쓰기 요청에 응답하여 메모리 장치(100a)의 메모리 셀 어레이(110)에 저장된 데이터를 독출하도록 또는 메모리 셀 어레이(110)에 데이터를 기입하도록 메모리 장치(100a)를 제어할 수 있다. 메모리 장치(100a)는 메모리 컨트롤러(200a)로부터 제공되는 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)에 기초하여, 메모리 셀 어레이(110)에 대한 프로그램(또는 기록), 독출 및 소거 동작을 수행할 수 있다.
이때, 프로그램 관리부(260)는 메모리 셀 어레이(110)에서 메모리 셀들이 프로그램되는 순서를 설정하고, 설정된 순서에 따라 메모리 셀들이 프로그램될 때 메모리 셀들에 저장되는 데이터 비트의 수 또는 메모리 셀들에 인가되는 전압 레벨을 제어할 수 있다. 프로그램 관리부(260)는 도 3 내지 도 26을 참조하여 설명한 본 개시의 실시예에 따라 메모리 블록 내에서 N번째 워드 라인을 포함하는 제1 영역의 메모리 셀들이 프로그램된 후 N-1번째 워드 라인을 프로그램하도록 프로그램 순서를 설정할 수 있다. 프로그램 관리부(260)은 프로그램 순서를 나타내는 신호 및 메모리 셀들에 저장되는 데이터 비트의 수 또는 메모리 셀들에 인가되는 전압 레벨을 제어하는 신호를 커맨드(CMD)로서 메모리 장치(100a) 제공할 수 있다. . 메모리 장치(100a)는 상기 커맨드(CMD)에 기초하여 메모리 셀 어레이(110)의 메모리 셀들의 프로그램 순서 및 메모리 셀들에 인가되는 전압을 제어할 수 있다.
일 실시예에 있어서, 프로그램 관리부(260)는 N-1번째 워드 라인의 메모리 셀들의 문턱 전압의 최대값이 N번째 워드 라인의 메모리 셀들의 문턱 전압의 최대값 이하가 되도록 N-1번째 워드 라인의 메모리 셀들에 프로그램되는 데이터의 비트 수(예컨대 싱글 비트 또는 멀티 비트) 또는 프로그램 전압의 레벨을 설정함으로써, N-1번째 워드 라인의 메모리 셀들의 문턱 전압의 최대값이 N번째 워드 라인의 메모리 셀들의 문턱 전압의 최대값 이하가 되도록 제어할 수 있다.
다른 실시예에 있어서, N-1번째 워드 라인의 메모리 셀들에 프로그램되는 데이터의 비트 수 또는 프로그램 전압의 레벨은 메모리 장치(100a) 내에 구비되는 제어 로직(미도시)에 의하여 조절될 수도 있다.
도 28은 도 27의 메모리 컨트롤러(200a)의 일 구현예를 나타내는 블록도이다.
도 28을 참조하면, 메모리 컨트롤러(200a)는 프로세서(210), 버퍼 메모리(220), 호스트 인터페이스(230), ECC부(240), 메모리 인터페이스(250) 및 프로그램 관리부(260)를 포함할 수 있다. 또한, 도 28에 도시되지는 않았으나 메모리 컨트롤러(200a)는 이외에도 다양한 구성들을 더 포함할 수 있으며, 예컨대 메모리 시스템(20)이 채용된 장치의 초기 부팅에 필요한 코드 데이터(code)를 저장하는 ROM(read only memory)이나, 버퍼 메모리(220)를 제어하는 버퍼 메모리 컨트롤러 등을 더 포함할 수 있다.
호스트 인터페이스(230)는 호스트와 메모리 컨트롤러(200a) 사이의 인터페이스를 제공하며, 호스트로부터 메모리 동작의 요청을 수신한다. 예컨대, 호스트 인터페이스(230)는 호스트로부터 데이터의 독출 및 기입 등의 각종 요청을 수신하고, 이에 응답하여 메모리 장치(100a)에 대한 메모리 동작을 위한 각종 내부 신호들을 발생한다. 예를 들어, 메모리 컨트롤러(200a)는 호스트와 다양한 표준 인터페이스들을 통해 통신할 수 있으며, 상기 표준 인터페이스는, ATA(advanced technology attachment), SATA(serial ATA), e-SATA(external SATA), Parallel-ATA, SCSI(small computer small interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI express), IEEE 1394, USB(universal serial bus), IDE(Integrated Drive Electronics), SD(secure digital) 카드, MMC(multi media card), eMMC(embedded multi media card), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식들을 포함할 수 있다.
프로세서(210)는 메모리 컨트롤러(200a)의 전반적인 동작을 제어할 수 있으며, 일 예로서 메모리 장치(100a)에 대한 메모리 동작에 관련된 각종 기능 블록들을 제어할 수 있다. 또한, 프로세서(210)는 메모리 컨트롤러(200a)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성될 수 있다. 본 실시예에서, 프로그램 관리부(260)는 별개의 동작 블록으로 도시하였으나, 프로그램 관리부(260)는 프로세서(210)의 일부로 동작할 수 있다. 프로그램 관리부(260)는 도 27을 참조하여 전술한 바와 같이, 메모리 셀 어레이(110)에서 메모리 셀들이 프로그램되는 순서를 설정할 수 있다. 프로그램 관리부(260)는 N번째 워드 라인을 포함하는 제1 영역의 메모리 셀들이 프로그램된 후 N-1번째 워드 라인을 프로그램하도록 프로그램 순서를 설정할 수 있다. 또한, 프로그램 관리부(260)는 N-1번째 워드 라인의 메모리 셀들의 문턱 전압의 최대값이 N번째 워드 라인의 메모리 셀들의 문턱 전압의 최대값 이하가 되도록 N-1번째 워드 라인의 메모리 셀들에 프로그램되는 데이터의 비트 수(예컨대 싱글 비트 또는 멀티 비트) 또는 프로그램 전압의 레벨을 설정할 수 있다.
버퍼 메모리(220)는 호스트 인터페이스(230)를 통해 외부로 전달되는 데이터 및 메모리 인터페이스(250)를 통해 메모리 장치(100a)로부터 전달되는 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리(220)는 메모리 장치(100a)를 제어하는데 필요한 정보를 임시 저장할 수 있으며, 본 실시예에서, 버퍼 메모리(220)는 프로그램 관리부(260)에서 생성된 프로그램 순서 정보를 임시 저장할 수 있다. 예를 들어, 버퍼 메모리(220)는 DRAM, SRAM, 또는 DRAM과 SRAM의 조합으로 구성될 수 있으나, 이에 한정되지 않는다.
ECC부(240)는 RS 코드(Reed-Solomon code), 헤밍 코드(Hamming code), CRC(Cyclic Redundancy Code) 등과 같은 알고리즘을 이용하여 기록 데이터에 대한 ECC(error check and correct) 인코딩 처리 및 독출 데이터에 대한 ECC 디코딩 처리를 수행할 수 있으며, 예컨대 메모리 장치(100a)로부터 독출된 데이터에 대해 에러 검출 결과를 발생하고, 또한 독출된 데이터에 대해 에러 정정 동작을 수행할 수 있다. 일 예로서, ECC부(240)는 데이터를 프로그램할 때에 생성되어 저장된 패리티(parity)와 데이터를 독출할 때 생성된 패리티 비트를 서로 비교하여 에러 비트를 검출하고, 검출된 에러 비트에 대한 소정의 논리 연산(예컨대, 배타적 논리합(XOR))을 수행함으로써 에러 비트를 정정할 수 있다.
메모리 인터페이스(250)는 메모리 컨트롤러(200a)와 메모리 장치(100a) 사이의 인터페이스를 제공할 수 있으며, 예컨대 기입 데이터 및 독출 데이터가 메모리 인터페이스(250a)를 통해 메모리 장치(100a)와 송수신될 수 있다. 또한, 메모리 인터페이스(250a)는 메모리 컨트롤러(200a)와 버퍼 메모리(220) 사이의 인터페이스를 더 제공할 수 있다.
도 29는 본 개시의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 29를 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1220)를 포함할 수 있다. 이때, 메모리 카드(1200)는 도 1 내지 도 28에 도시된 실시예들을 이용하여 구현될 수 있으며, 도 3 내지 도 26을 참조하여 설명한 바에 따라 메모리 장치(1220)의 프로그램 순서가 제어 됨으로써, 메모리 카드(1200)의 신뢰성이 향상될 수 있다.
호스트(1100)는 메모리 카드(1200)에 데이터를 기입하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.
카드 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1220)에 저장할 수 있다. 메모리 장치(1220)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(1220)는 컴팩트 플래쉬 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래쉬 메모리 드라이버 등으로 구현될 수 있다.
도 30은 본 개시의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 30을 참조하면, 컴퓨팅 시스템(2000)은 메모리 시스템(2100), 프로세서(2200), RAM(2300), 입출력 장치(2400), 및 전원 장치(2500) 포함할 수 있다. 한편, 도 30에는 도시되지 않았지만, 컴퓨팅 시스템(2000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(2000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(2200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(2200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(2200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(2600)를 통하여 RAM(2300), 입출력 장치(2400) 및 메모리 시스템(2100)과 통신을 수행할 수 있다. 이때, 메모리 시스템(2100)은 도 1 내지 도 29에 도시된 실시예들을 이용하여 구현될 수 있다. 도 3 내지 도 26을 참조하여 설명한 본 개시의 실시예에 따른 프로그램 방법에 따라, 메모리 장치(2110)의 메모리 셀들이 프로그램 될 수 있으며, 이러한 프로그램 방법에 있어서 프로그램 설정 순서는, 메모리 장치(2110) 또는 메모리 컨트롤러(2120)에 구비되는 프로그램 순서 설정부(미도시)에 의하여 설정될 수 있다.
실시예에 따라, 프로세서(2200)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(2300)은 컴퓨팅 시스템(2000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(2300)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(2400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(2500)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.
도 31은 본 개시의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 31을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함할 수 있다. SSD(3200)는 신호 커넥터(signal connector)를 통해 호스트(3100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 보조 전원 장치(3220) 및 복수의 메모리 장치들(3230, 3240, 3250)을 포함할 수 있다. 상기 복수의 메모리 장치들(3230, 3240, 3250)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 이때, SSD(3200)는 도 1 내지 도 30에 도시된 실시예들을 이용하여 구현될 수 있다.
본 개시는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10, 20: 메모리 시스템
100, 100a: 메모리 장치
200, 200a: 메모리 컨트롤러
121, 260: 프로그램 관리부

Claims (10)

  1. 기판 상에 수직 방향으로 적층되고, n개의 워드 라인들(n은 3보다 큰 정수)에 연결되는 복수의 메모리 셀들을 포함하는 비휘발성 메모리 장치의 프로그램 방법에 있어서,
    상기 기판 상에 수직 방향으로 차례로 배치되는 제1 워드 라인 내지 제n 워드 라인 중에서, 제2 워드 라인 내지 제n-1 워드 라인의 메모리 셀들을 멀티 레벨로 프로그램하되, 상기 제2 워드 라인에서 상기 제n-1 워드 라인 방향으로 워드 라인들이 배치된 순서대로 상기 프로그램을 완료하는, 멀티 레벨 프로그램 단계; 및
    상기 제2 워드 라인 내지 제n-1 워드 라인의 메모리 셀들을 멀티 레벨로 프로그램한 이후, 상기 제1 워드 라인의 메모리 셀을 싱글 레벨로 프로그램하는 단계를 포함하고,
    상기 제1 워드 라인의 메모리 셀의 문턱 전압의 최대값은 상기 제2 워드 라인의 메모리 셀의 문턱 전압의 최대값보다 낮거나 같은 것을 특징으로 하는 프로그램 방법.
  2. 제1 항에 있어서, 상기 복수의 메모리 셀들은 상기 제2 워드 라인 내지 제n-1 워드 라인의 메모리 셀들을 포함하는 제1 영역 및 상기 제1 워드 라인의 메모리 셀을 포함하는 제2 영역을 포함하고, 상기 제1 영역은 메모리 셀당 2 비트 이상의 데이터를 저장하는 멀티 레벨 셀 영역이고, 상기 제2 영역은 메모리 셀당 1 비트의 데이터를 저장하는 싱글 레벨 셀 영역인 것을 특징으로 하는 프로그램 방법.
  3. 제1 항에 있어서, 상기 제1 워드 라인의 메모리 셀은 접지 선택 트랜지스터에 인접하고, 상기 제n 워드 라인의 메모리 셀은 스트링 선택 트랜지스터에 인접한 것을 특징으로 하는 프로그램 방법.
  4. 제3 항에 있어서, 상기 제1 워드 라인의 메모리 셀과 상기 접지 선택 트랜지스터 사이 및 상기 제n 워드 라인의 메모리 셀과 상기 스트링 선택 트랜지스터 사이 중 적어도 하나에 더미 메모리 셀이 배치되는 것을 특징으로 하는 프로그램 방법.
  5. 제1 항에 있어서, 상기 멀티 레벨 프로그램 단계 이후, 제n 워드 라인의 메모리 셀을 싱글 레벨로 프로그램하는 단계를 더 포함하는 프로그램 방법.
  6. 삭제
  7. 제1 항에 있어서, 프로그램 수행 시, 상기 제1 워드 라인에 인가되는 제2 패스 전압은 상기 제2 내지 제n-1 워드 라인 중 적어도 하나에 인가되는 제1 패스 전압보다 낮은 것을 특징으로 하는 프로그램 방법.
  8. 제1 항에 있어서, 프로그램 수행 시, 상기 제1 워드 라인에 인가되는 제2 프로그램 전압의 최대값은 상기 제2 내지 제n-1에 인가되는 제1 프로그램 전압의 최대값보다 낮은 것을 특징으로 하는 프로그램 방법.
  9. 제1 항에 있어서, 상기 비휘발성 메모리 장치는, 서로 다른 스트링 선택 라인들에 의해 선택되고 상기 제1 내지 제n 워드 라인들을 공유하는 복수의 플레인을 포함하고,
    하나의 워드 라인에 연결되는 서로 다른 플레인의 메모리 셀들을, 플레인 단위로 차례로 프로그램한 이후, 다른 하나의 워드 라인에 연결되는 메모리 셀들을 프로그램하는 것을 특징으로 하는 프로그램 방법.
  10. 제1 항에 있어서, 상기 제1 내지 제n 워드 라인의 메모리 셀들을 포함하는 메모리 셀 스트링에 있어서, 상기 제1 워드 라인의 메모리 셀을 마지막으로 프로그램하는 것을 특징으로 하는 프로그램 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180032426A (ko) * 2016-09-22 2018-03-30 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR102475448B1 (ko) * 2016-09-29 2022-12-08 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US11232841B2 (en) 2017-09-05 2022-01-25 Samsung Electronics Co., Ltd. Methods of operating memory devices based on sub-block positions and related memory system
KR102336659B1 (ko) 2017-09-05 2021-12-07 삼성전자 주식회사 데이터 신뢰성을 향상시키기 위한 메모리 동작을 수행하는 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법
KR102336660B1 (ko) * 2017-09-12 2021-12-07 삼성전자 주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법
KR102277652B1 (ko) * 2017-10-26 2021-07-14 삼성전자주식회사 워드 라인 불량 검출 회로를 포함하는 메모리 장치 및 그 구동 방법
US11217311B2 (en) 2018-02-28 2022-01-04 Samsung Electronics Co., Ltd. Memory device with improved program performance and method of operating the same
KR102441580B1 (ko) 2018-02-28 2022-09-07 삼성전자주식회사 프로그램 성능이 개선된 메모리 장치 및 이의 동작방법
US11152074B2 (en) 2018-02-28 2021-10-19 Samsung Electronics Co., Ltd. Memory device with improved program performance and method of operating the same
US20220044746A1 (en) * 2018-11-18 2022-02-10 NEO Semiconductor, Inc. Methods and apparatus for nand flash memory
US11972811B2 (en) 2018-11-18 2024-04-30 NEO Semiconductor, Inc. Methods and apparatus for NAND flash memory
US10748627B2 (en) * 2018-12-21 2020-08-18 Sandisk Technologies Llc Reducing neighbor word line interference in a two-tier memory device by modifying word line programming order
US11568951B2 (en) * 2019-03-13 2023-01-31 Texas Instruments Incorporated Screening of memory circuits
KR20200138894A (ko) * 2019-06-03 2020-12-11 에스케이하이닉스 주식회사 메모리 시스템, 메모리 컨트롤러 및 메모리 장치
US10943662B1 (en) * 2019-12-10 2021-03-09 Western Digital Technologies, Inc. Different word line programming orders in non-volatile memory for error recovery
US11664075B2 (en) 2021-08-30 2023-05-30 Sandisk Technologies Llc Sub-block programming mode with multi-tier block

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7170788B1 (en) 2005-09-09 2007-01-30 Sandisk Corporation Last-first mode and apparatus for programming of non-volatile memory with reduced program disturb
US7518914B2 (en) * 2006-08-07 2009-04-14 Micron Technology, Inc. Non-volatile memory device with both single and multiple level cells
US7474560B2 (en) 2006-08-21 2009-01-06 Micron Technology, Inc. Non-volatile memory with both single and multiple level cells
KR100953065B1 (ko) * 2008-03-14 2010-04-13 주식회사 하이닉스반도체 불휘발성 메모리 소자
US7949821B2 (en) 2008-06-12 2011-05-24 Micron Technology, Inc. Method of storing data on a flash memory device
KR20110001102A (ko) 2009-06-29 2011-01-06 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 동작 방법
KR20110001701A (ko) * 2009-06-30 2011-01-06 주식회사 하이닉스반도체 낸드형 플래시 메모리소자의 프로그램 방법
KR20110102735A (ko) 2010-03-11 2011-09-19 삼성전자주식회사 워드 라인들 사이의 간섭을 줄이기 위한 불휘발성 메모리 장치 및 그것의 동작 방법
KR101075505B1 (ko) 2010-07-09 2011-10-21 주식회사 하이닉스반도체 메모리 장치 및 이의 동작 방법
KR20120005841A (ko) 2010-07-09 2012-01-17 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그의 동작 방법
KR20120107336A (ko) * 2011-03-21 2012-10-02 삼성전자주식회사 메모리 시스템 및 그것의 어드레싱 방법
KR101891164B1 (ko) * 2012-04-17 2018-08-23 삼성전자주식회사 프로그램 스케줄러를 포함하는 플래시 메모리 장치
US8902650B2 (en) * 2012-08-30 2014-12-02 Micron Technology, Inc. Memory devices and operating methods for a memory device
KR102083506B1 (ko) * 2013-05-10 2020-03-02 삼성전자주식회사 더미 워드 라인을 갖는 3차원 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치

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