KR20110001701A - 낸드형 플래시 메모리소자의 프로그램 방법 - Google Patents

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Abstract

에지 워드라인의 느린 소거속도로 인한 프로그램 디스터브 문제와 싸이클링에 의한 문턱전압 변동(shift) 문제를 해소할 수 있는 구조의 낸드형 플래시 메모리소자를 제공한다. 본 발명에 따른 낸드형 플래시 메모리소자의 프로그램 방법은, 드레인 및 소스 선택 트랜지스터들, 및 드레인 및 소스 선택 트랜지스터 사이에 2N +1개의 메모리 셀들이 직렬로 연결된 플래시 메모리소자의 프로그램 방법에 있어서, 메모리 셀 중 에지 워드라인에 연결된 메모리 셀들은 싱글 레벨 셀(SLC)의 프로그램 방법으로 프로그램하고, 에지 워드라인을 제외한 워드라인에 연결된 메모리 셀들은 멀티 레벨 셀(MLC)의 프로그램 방법으로 프로그램한다.
Figure P1020090059361
낸드 플래시 메모리, 전하트랩소자, 에지 워드라인, 디스터브

Description

낸드형 플래시 메모리소자의 프로그램 방법{Flash memory device of NAND type and programming method thereof}
본 발명은 플래시 메모리소자의 구동방법에 관한 것으로서, 특히 낸드형 플래시 메모리소자의 프로그램 방법에 관한 것이다.
최근 들어 비휘발성 메모리를 사용하는 장치들이 증가하고 있다. 예를 들면, MP3 플레이어, 디지털 카메라(Digital Camera), 휴대 전화, 캠코더, 플래시 카드(flash card), 및 SSD(Solid State Disk) 등은 저장장치로 비휘발성 메모리를 사용하고 있다.
플래시 메모리의 메모리 셀은 저장할 수 있는 데이터 비트 수에 따라 싱글 레벨 셀(SLC; Single Level Cell) 및 멀티 레벨 셀(MLC; Multi Level Cell)로 구분된다. 싱글 레벨 셀(SLC)은 한 비트의 데이터(single bit data)를 저장하고, 멀티 레벨 셀(MLC)은 멀티 비트 데이터(multi bit data)를 저장할 수 있다. 싱글 레벨 셀(SLC)은 문턱 전압의 분포에 따라 2개의 상태(state)를 갖는다. 메모리 셀은 프로그램 후에, 데이터 '1'을 저장하거나 데이터 '0'을 저장한다.
멀티 레벨 셀은 하나의 메모리 셀에 하위 비트(LSB: Least Significant Bit) 와 상위 비트(MSB: Most Significant Bit), 즉 2 비트 데이터를 프로그램할 수 있으므로 문턱 전압 분포에 따라 4개의 상태(11, 01, 10, 00) 중 어느 하나를 갖도록 프로그램할 수 있다. 멀티 레벨 셀 플래시 메모리는 도시된 것과 같이 프로그램된 상태의 문턱전압이 제1 읽기전압(Vread0)과 패스전압(Vpass) 사이에 분포되어야 하므로 문턱전압의 분포 폭을 가능한 좁게 형성하여야 한다.
한편, 최근 반도체소자의 최소 선폭이 감소하면서 특히 낸드 플래시 메모리소자에서는 기존의 플로팅 게이트형으로는 간섭(interference)으로 인해 기술적 한계에 도달할 것으로 예견되고 있으며, 이로 인해 새로운 형태의 플래시 메모리소자가 요구되고 있다. 이에 낸드 플래시 메모리에서 가장 주목받고 있는 소자 형태는 전하트랩층을 갖는 SONOS 구조이다. SONOS 구조의 낸드 플래시 메모리소자는 선폭이 작은 낸드 플래시 메모리에서 널리 적용될 가능성이 매우 높은 것으로 인식되고 있다.
일반적으로 전하트랩형 플래시 메모리소자의 소거 동작은 셀 스트링에 연결된 워드라인의 특성에 상관없이 블록(block) 단위로 소거동작이 이루어진다. 이러한 블록 소거방법은 전하트랩형 소자의 경우 에지(edge) 워드라인의 늦은 소거 속도로 인해 소거 불량(fail)이 발생하거나 프로그램시 디스터브(disturbance)에 취약할 수 있다. 에지 워드라인의 느린 소거 속도를 보상하기 위하여 블록 전체에 소거 바이어스를 추가로 인가하게 되고, 이로 인해 소거 속도가 빠른 워드라인의 싸이클링(cycling) 특성이 열화되는 문제점이 있다. 반복적인 프로그램/소거 싸이클링(cycling)에 의한 문턱전압의 변동(shift)은, 프로그램 측면에서는 프로그램 속 도가 증가하는 양상으로, 소거 측면에서는 소거속도가 느려지는 경향으로 나타난다. 일반적으로 소거시의 문턱전압의 변동(shift)이 프로그램시의 문턱전압의 변동보다 크게 나타나므로, 낸드 플래시 메모리소자에서 소거 속도가 느려지는 현상이 더욱 큰 문제점이 되고 있다.
본 발명이 이루고자 하는 기술적 과제는 에지 워드라인의 느린 소거속도로 인한 프로그램 디스터브 문제와 싸이클링에 의한 문턱전압 변동(shift) 문제를 해소할 수 있는 낸드형 플래시 메모리소자의 프로그램 방법을 제공하는 것이다.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 낸드형 플래시 메모리소자의 프로그램 방법은 드레인 및 소스 선택 트랜지스터들, 및 드레인 및 소스 선택 트랜지스터 사이에 2N +1개의 메모리 셀들이 직렬로 연결된 플래시 메모리소자의 프로그램 방법에 있어서, 메모리 셀 중 에지 워드라인에 연결된 메모리 셀들은 싱글 레벨 셀(SLC)의 프로그램 방법으로 프로그램하고, 에지 워드라인을 제외한 워드라인에 연결된 메모리 셀들은 멀티 레벨 셀(MLC)의 프로그램 방법으로 프로그램하는 것을 특징으로 한다.
상기 프로그램은 ISPP 방식의 프로그램을 사용할 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 낸드형 플래시 메모리소자의 프로그램 방법은, 드레인 및 소스 선택 트랜지스터들, 및 드레인 및 소스 선택 트랜지스터 사이에 2N 개의 메모리 셀들이 직렬로 연결된 플래시 메모리소자의 프로그램 방법에 있어서, 메모리 셀 중 에지 워드라인에 연결된 메모리 셀들은 싱글 레벨 셀(SLC)의 프로그램 방법으로 프로그램하고, 에지 워드라인을 제외한 워드 라인에 연결된 메모리 셀들은 멀티 레벨 셀(MLC)의 프로그램 방법으로 프로그램하는 것을 특징으로 한다. 상기 프로그램은 ISPP 방식의 프로그램을 사용할 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 낸드형 플래시 메모리소자의 프로그램 방법은, 드레인 및 소스 선택 트랜지스터들, 및 드레인 및 소스 선택 트랜지스터 사이에 복수의 워드라인이 직렬로 연결된 플래시 메모리소자의 프로그램 방법에 있어서, 프로그램할 페이지가 하위비트(LSB) 페이지인지 확인하는 단계와, 프로그램할 페이지가 하위비트 페이지인 경우 그 워드라인이 소스 혹은 드레인 선택트랜지스터와 인접한 워드라인이지 확인하는 단계, 및 확인결과, 소스 혹은 드레인 선택트랜지스터와 인접한 워드라인인 경우, 싱글 레벨 셀(SLC)의 프로그램 방법으로 프로그램하는 단계를 포함하는 것을 특징으로 한다.
상기 프로그램할 페이지가 하위비트가 아닌 경우, 모든 워드라인에 대해 멀티 비트 셀(MLC) 방법으로 프로그램 동작을 수행할 수 있다.
워드라인이 소스 혹은 드레인 선택트랜지스터와 인접한 워드라인이지 확인하는 단계에서, 상기 확인결과, 소스 혹은 드레인 선택트랜지스터와 인접한 워드라인이 아닌경우, 멀티 비트 셀(MLC) 방법으로 프로그램 동작을 수행할 수 있다.
상기 소스 및 드레인 선택트랜지스터 사이에 2N 개의 워드라인이 직렬로 연결된 것일 수 있다.
상기 소스 및 드레인 선택트랜지스터 사이에 2N +1개의 워드라인이 직렬로 연결된 것일 수 있다.
상기 소스 혹은 드레인 선택트랜지스터에 인접한 상기 워드라인 중 적어도 한 개는 더미 워드라인일 수 있다.
상기 프로그램 동작은 ISPP 방식을 사용하여 진행할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
낸드 플래시 메모리소자는 선택 트랜지스터와 비트라인 사이에 복수 개의 메모리 셀들이 직렬로 연결된 셀 스트링을 다수 개 구비한다. 하나의 셀 스트링에는 통상 4개, 8개, 16개, 32개, 64개...등 2N 개의 메모리 셀들이 연결된다. 본 발명은 에지(edge) 워드라인에서 발생하는 프로그램 디스터브 및 문턱전압의 변동 문제를 해결하기 위하여 2N 개의 메모리 셀로 이루어진 셀 스트링에 하나의 메모리 셀을 추가하여 셀 스트링이 2N+1개의 메모리 셀로 구성되도록 한다. 이 경우 워드라인의 추가로 인해 전체 칩의 크기가 증가할 수 있는데, 이를 방지하기 위하여 선택 트랜지스터의 게이트 크기와 선택 트랜지스터와 셀 트랜지스터 사이의 간격을 줄임으로써 전체 칩의 크기는 그대로 유지하도록 한다. 예를 들어, 기존의 32개의 메모리 셀로 이루어진 셀 스트링의 경우 선택 트랜지스터와 가장자리의 메모리 셀 사이에 하나의 메모리 셀을 추가하여 33개의 메모리 셀이 하나의 셀 스트링에 연결되도록 한 다. 이를 도면을 참조하여 보다 상세하게 설명한다.
도 1a는 본 발명의 일 실시예에 따른 전하트랩형 낸드 플래시 메모리소자의 워드라인 구조를 나타낸 단면도이고, 도 1b는 본 발명과의 비교를 위하여 도시한 종래의 낸드 플래시 메모리소자의 셀 스트링을 보여주는 단면도이다. 도면에서 드레인 선택라인(DSL)과 소스 선택라인(SSL)의 위치는 바뀔 수 있다.
종래의 낸드 플래시 메모리, 도 1b에 도시된 바와 같이, 기판 상에 배치된 드레인 선택라인(DSL)과 소스 선택라인(SSL) 사이에 WL0부터 WL31까지 32개의 워드라인이 배치된다.
이에 반해 본 발명의 낸드 플래시 메모리는, 도 1a에 도시된 바와 같이, 드레인 선택라인(DSL)과 소스 선택라인(SSL) 사이에 WL0부터 WL32까지 33개의 워드라인이 배치된다. 이때, 드레인 선택라인(DLS) 및 소스 선택라인(SSL)의 크기(a1)를 종래의 크기(도 1a의 a2)보다 줄이고, 드레인 선택라인(DSL)과 제1 워드라인(WL0) 사이, 그리고 소스 선택라인(SSL)과 33번째 워드라인(WL32) 사이의 간격(b1)도 종래의 간격(b2)보다 줄여 전체적인 칩의 크기가 증가되지 않도록 한다.
이렇게 구성된 본 발명의 낸드 플래시 메모리소자의 프로그램 방법에 대해 설명한다.
도 3은 본 발명에 따른 낸드 플래시 메모리소자의 프로그램 방법을 설명하기 위하여 도시한 플로차트로서, 33개의 워드라인을 포함하는 플래시 메모리소자를 예로 들었다.
먼저, 프로그램을 수행하라는 오더(order)가 입력되면, 프로그램하기 위하여 선택된 페이지(page)가 하위비트(LSB) 페이지인지 상위비트(MSB) 페이지인지를 판단한다(단계 210). 프로그램하기 위하여 하위비트(LSB) 페이지가 선택되었다면 워드라인 WL00부터 워드라인 WL32까지 모든 워드라인을 다 사용하도록 워드라인을 셋팅하고(단계 250), 하위비트(LSB) 페이지가 아닌 상위비트(MSB) 페이지가 선택되었다면 워드라인 WL01부터 워드라인 WL31까지만 프로그램에 참여하도록 워드라인을 셋팅한다(단계 220). 선택된 페이지가 상위비트(MSB) 페이지인 경우, 에지 워드라인(WL0O, WL32)의 느린 소거(erase) 특성을 보상하기 위하여 프로그램 바이어스가 강한 상위비트(MSB) 페이지를 프로그램할 때 에지 워드라인을 제외한 WL01~WL31만 선택한다.
입력된 페이지가 상위비트(MSB) 페이지인 경우, MLC의 상위비트(MSB) 프로그램 방법에 따라 프로그램한다. 즉, 상위비트(MSB) 프로그램을 위한 바이어스를 설정한다(단계 230). 프로그램 바이어스는 소자의 종류 및 특성에 따가 적절히 선택하는데, 통상 프로그램 전압은 14 ∼ 23V 정도, 스텝 전압은 0.8V 정도로 설정한다. 다음에, 설정된 바이어스에 따라 프로그램을 수행한다(단계 240). 통상 MLC 프로그램은 ISPP 방식으로 이루어지는데 프로그램 시작전압으로부터 시작하여 스텝전압만큼 프로그램전압을 증가시켜가면서 메모리 셀이 원하는 문턱전압을 갖도록, 정해진 루프(loop) 내에서 반복해서 프로그램을 수행한다.
한편, 프로그램하기 위하여 하위비트(LSB) 페이지가 선택되었다면, 그 메모리 셀이 연결된 워드라인이 첫 번째 워드라인(WL00)인지, 또는 마지막 워드라인(WL32)인지를 확인한다(단계 단계 260, 270). 프로그램하고자 하는 메모리 셀이 연결된 워드라인이 에지 워드라인, 즉 첫 번째 워드라인(WL00) 또는 마지막 워드라인(WL32)일 경우에는, SLC 소자의 프로그램 방법에 따라 프로그램 동작을 수행한다. 즉, 프로그램 시작 전압을 14 ∼ 22V로, 스텝전압을 1V로 바이어스를 설정하고(단계 단계 280), 설정된 바이어스 조건에 따라 SLC 프로그램 동작을 수행한다(단계 290). 이와 같이 에지 워드라인을 SLC 프로그램 방식으로 프로그램하면 프로그램 후 메모리 셀의 문턱전압 분포 폭을 고려하지 않아도 되기 때문에 프로그램시 스텝 바이어스를 넓게 가져갈 수 있고, 그 결과 에지 워드라인에는 최소한의 프로그램 스트레스만 가해지도록 할 수 있다. 또한, MLC 프로그램에 비해 SLC 프로그램은 시간이 짧기 때문에 추가된 워드라인으로 인해 전체 프로그램 시간이 증가하는 것을 방지할 수 있다.
한편, 프로그램할 메모리 셀이 연결된 워드라인이 에지 워드라인이 아닌 경우에는, MLC 프로그램의 하위비트(LSB) 프로그램을 위한 바이어스를 설정하고(단계 300), 설정된 바이어스에 따라 프로그램 동작을 수행한다(단계 310). 언급한 바와 같이, MLC 소자는 복수 개의 프로그램 상태를 갖고 이들 프로그램 상태의 문턱전압 분포가 일정 간격을 두고 배치되어야 하기 때문에 프로그램 후 문턱전압 분포폭을 좁게 하기 위하여 프로그램 동작의 바이어스 조건들이 설정된다. 즉, 프로그램 전압은 14 ∼ 23V, 스텝 전압은 0.3V 정도로 설정하여 프로그램을 수행한다.
이와 같이 하나의 워드라인을 추가로 배치하고, 에지 워드라인에 대해서는 SLC 프로그램 방식으로 프로그램하고 그외의 워드라인에 대해서는 MLC 프로그램 방식으로 프로그램함으로써, 에지 워드라인 프로그램시 스텝 바이어스를 넓게 설정할 수 있고 따라서 에지 워드라인에 최소한의 프로그램 스트레스가 가해지도록 할 수 있다. 따라서, 에지 워드라인이 프로그램 디스터브에 취약한 문제점과 프로그램 펄스의 수를 감소시켜 싸이클링 스트레스를 감소시키고 결과적으로 소자의 싸이클링 특성을 개선할 수 있다. 또한, 추가된 워드라인으로 인해 전체 프로그램 시간이 증가하는 것을 방지할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1a는 본 발명에 따른 전하트랩형 낸드 플래시 메모리소자의 워드라인 구조를 나타낸 단면도이고, 도 1b는 본 발명과의 비교를 위하여 도시한 종래의 낸드 플래시 메모리소자의 셀 스트링을 보여주는 단면도이다.
도 2는 본 발명에 따른 낸드 플래시 메모리소자의 프로그램 방법을 설명하기 위하여 도시한 플로차트이다.

Claims (11)

  1. 드레인 및 소스 선택 트랜지스터들, 및 드레인 및 소스 선택 트랜지스터 사이에 2N +1개의 메모리 셀들이 직렬로 연결된 플래시 메모리소자의 프로그램 방법에 있어서,
    상기 메모리 셀 중 에지 워드라인에 연결된 메모리 셀들은 싱글 레벨 셀(SLC)의 프로그램 방법으로 프로그램하고,
    상기 에지 워드라인을 제외한 워드라인에 연결된 메모리 셀들은 멀티 레벨 셀(MLC)의 프로그램 방법으로 프로그램하는 것을 특징으로 하는 플래시 메모리소자의 프로그램 방법.
  2. 제1항에 있어서,
    상기 프로그램은 ISPP 방식의 프로그램을 사용하는 것을 특징으로 하는 플래시 메모리소자의 프로그램 방법.
  3. 드레인 및 소스 선택 트랜지스터들, 및 드레인 및 소스 선택 트랜지스터 사이에 2N 개의 메모리 셀들이 직렬로 연결된 플래시 메모리소자의 프로그램 방법에 있어서,
    상기 메모리 셀 중 에지 워드라인에 연결된 메모리 셀들은 싱글 레벨 셀(SLC)의 프로그램 방법으로 프로그램하고,
    상기 에지 워드라인을 제외한 워드라인에 연결된 메모리 셀들은 멀티 레벨 셀(MLC)의 프로그램 방법으로 프로그램하는 것을 특징으로 하는 플래시 메모리소자의 프로그램 방법.
  4. 제3항에 있어서,
    상기 프로그램은 ISPP 방식의 프로그램을 사용하는 것을 특징으로 하는 플래시 메모리소자의 프로그램 방법.
  5. 드레인 및 소스 선택 트랜지스터들, 및 드레인 및 소스 선택 트랜지스터 사이에 복수의 워드라인이 직렬로 연결된 플래시 메모리소자의 프로그램 방법에 있어서,
    프로그램할 페이지가 하위비트(LSB) 페이지인지 확인하는 단계;
    프로그램할 페이지가 하위비트 페이지인 경우 그 워드라인이 소스 혹은 드레인 선택트랜지스터와 인접한 워드라인이지 확인하는 단계; 및
    상기 확인결과, 소스 혹은 드레인 선택트랜지스터와 인접한 워드라인인 경우, 싱글 레벨 셀(SLC)의 프로그램 방법으로 프로그램하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리소자의 프로그램 방법.
  6. 제5항에 있어서,
    상기 프로그램할 페이지가 하위비트가 아닌 경우, 모든 워드라인에 대해 멀티 비트 셀(MLC) 방법으로 프로그램 동작을 수행하는 것을 특징으로 하는 플래시 메모리소자의 프로그램 방법.
  7. 제5항에 있어서,
    워드라인이 소스 혹은 드레인 선택트랜지스터와 인접한 워드라인이지 확인하는 단계에서,
    상기 확인결과, 소스 혹은 드레인 선택트랜지스터와 인접한 워드라인이 아닌경우, 멀티 비트 셀(MLC) 방법으로 프로그램 동작을 수행하는 것을 특징으로 하는 플래시 메모리소자의 프로그램 방법.
  8. 제5항에 있어서,
    상기 소스 및 드레인 선택트랜지스터 사이에 2N 개의 워드라인이 직렬로 연결된 것을 특징으로 하는 플래시 메모리소자의 프로그램 방법.
  9. 제5항에 있어서,
    상기 소스 및 드레인 선택트랜지스터 사이에 2N +1개의 워드라인이 직렬로 연결된 것을 특징으로 하는 플래시 메모리소자의 프로그램 방법.
  10. 제9항에 있어서,
    상기 소스 혹은 드레인 선택트랜지스터에 인접한 상기 워드라인 중 적어도 한 개는 더미 워드라인인 것을 특징으로 하는 플래시 메모리소자의 프로그램 방법.
  11. 제6항에 있어서,
    상기 프로그램 동작은 ISPP 방식을 사용하는 것을 특징으로 하는 플래시 메모리소자의 프로그램 방법.
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* Cited by examiner, † Cited by third party
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US9076516B2 (en) 2012-03-23 2015-07-07 Samsung Electronics Co., Ltd. Method for programming a nonvolatile memory device
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