KR20070057716A - 멀티 레벨 셀을 갖는 플래시 메모리 장치의 프로그램 방법 - Google Patents

멀티 레벨 셀을 갖는 플래시 메모리 장치의 프로그램 방법 Download PDF

Info

Publication number
KR20070057716A
KR20070057716A KR1020070032226A KR20070032226A KR20070057716A KR 20070057716 A KR20070057716 A KR 20070057716A KR 1020070032226 A KR1020070032226 A KR 1020070032226A KR 20070032226 A KR20070032226 A KR 20070032226A KR 20070057716 A KR20070057716 A KR 20070057716A
Authority
KR
South Korea
Prior art keywords
memory cell
program
threshold voltage
memory cells
program operation
Prior art date
Application number
KR1020070032226A
Other languages
English (en)
Inventor
김경섭
Original Assignee
김경섭
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김경섭 filed Critical 김경섭
Priority to KR1020070032226A priority Critical patent/KR20070057716A/ko
Publication of KR20070057716A publication Critical patent/KR20070057716A/ko
Priority to KR1020070067312A priority patent/KR100892053B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 멀티 레벨 셀을 갖는 플래시 메모리 장치의 프로그램 방법에 관한 것으로, 2비트를 포함한 그 이상의 n비트로 표현되는 다수의 데이터 중 적어도 2개 이상의 데이터(바람직하게는 표헌되는 데이터들 중 절반의 데이터)를 0V 보다 낮은 문턱전압으로 표현함으로써, 각 데이터에 대한 문턱전압의 분포 폭과 문턱전압 분포 사이의 간격에 대한 마진을 보다 더 여유있게 확보할 수 있어 동작의 신뢰성을 향상시킬 수 있다.
플래시, 멀티 레벨, 문턱전압, LSB, MSB, 벌크, N웰

Description

멀티 레벨 셀을 갖는 플래시 메모리 장치의 프로그램 방법{Programming Method of flash memory apparatus having a multi level cell}
도 1은 종래의 멀티 레벨 셀에서 2비트 데이터의 문턱전압 분포를 설명하기 위한 그래프이다.
도 2는 본 발명의 실시예에 따른 방법으로 프로그램된 멀티 레벨 셀에서 2비트 데이터의 문턱전압 분포를 설명하기 위한 그래프이다.
도 3은 본 발명의 실시예에 따른 방법으로 문턱 전압을 상승시킨 상태에서 2비트 데이터의 문턱전압 분포를 설명하기 위한 그래프이다.
도 4는 본 발명의 실시예에 따른 멀티 레벨 셀의 프로그램 검증 동작 시 벌크 바이어스로 문턱전압을 조절하는 방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 실시예에 따른 멀티 프로그램 동작을 위한 플래시 메모리 장치를 설명하기 위한 회로도이다.
도 6은 본 발명의 제1 실시예에 따른 멀티 프로그램 동작을 설명하기 위한 그래프이다.
도 7a 내지 도 7c는 본 발명의 제1 실시예에 따른 멀티 프로그램 동작을 보다 상세하게 설명하기 위한 그래프이다.
도 8은 본 발명의 제2 실시예에 따른 멀티 프로그램 동작을 설명하기 위한 그래프이다.
도 9a 내지 도 9d는 본 발명의 제2 실시예에 따른 멀티 프로그램 동작을 보다 상세하게 설명하기 위한 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
400 : 반도체 기판 402 : N웰
404 : P웰 406 : 터널 절연막
408 : 전하 저장막 410 : 유전체막
412 : 콘트롤 게이트 414 : 소오스/드레인
510 : 메모리 셀 어레이 520 : 페이지 버퍼부
530 : 고전압 발생기 540 : 로우 디코더
550 : 블록 스위칭부 560 : 벌크 선택부
본 발명은 플래시 메모리 장치의 프로그램 방법에 관한 것으로, 더욱 상세하게는 하나의 메모리 셀에 저장되는 2개 이상의 데이터의 문턱전압 간격을 넓힐 수 있는 플래시 메모리 장치의 프로그램 방법에 관한 것이다.
플래시 메모리는 일반적으로 NAND 플래시 메모리와 NOR 플래시 메모리로 구분된다. NOR 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트 라인과 워드 라인에 연결되는 구조를 가지므로 랜덤 억세스 시간 특성이 우수한 반면에, NAND 플래시 메모리는 복수 개의 메모리 셀들이 직렬로 연결되어 셀 스트링 당 한 개의 컨택만을 필요로 하므로 집적도면에서 우수한 특성을 갖는다. 따라서, 고집적 플래시 메모리에는 주로 NAND 구조가 사용되고 있다.
최근에는, 동일한 집적도 내에서 플래시 메모리의 정보 저장 능력을 더욱 향상시키기 위해 한 개의 메모리 셀에 2비트 이상의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 통상 멀티 레벨 셀(Multi-Level Cell ; MLC)이라고 한다. 멀티 레벨 셀(MLC)은 통상적으로 2비트 이상의 데이터, 즉 4가지 이상의 데이터를 각각 서로 다른 문턱전압으로 표현한다.
도 1은 종래의 멀티 레벨 셀에서 2비트 데이터의 문턱전압 분포를 설명하기 위한 그래프이다. 종래에는 2비트의 데이터로 표현되는 제1 내지 제4 데이터 중 제1 데이터(예를 들어, '11')가 저장되는 경우 메모리 셀의 문턱전압은 2.7V이하가 되고, 제2 데이터(예를 들어, '10')가 저장되는 경우 메모리 셀의 문턱전압은 0.3V ~ 0.5V가 되고, 제3 데이터(예를 들어, '01' 또는 '00')가 저장되는 경우 메모리 셀의 문턱전압은 1.3V ~ 1.7V가 되고, 제4 데이터(예를 들어, '00' 또는 '01')가 저장되는 경우 메모리 셀의 문턱전압은 2.3V ~ 2.7V가 된다. 상기의 전압 분포를 살펴보면, 제2 내지 제4 데이터가 0.3V ~ 2.7V 내에서 표현되어야 한다. 이렇듯, 2.5V도 안되는 범위 내에서 3가지의 데이터가 표현되어야 하므로, 각각의 데이터에 대응하는 문턱전압이 좁은 범위 내에 분포해야 하며, 각 데이터를 구분할 수 있는 전압의 간격도 좁아진다. 이로 인해, 제2 및 제3 데이터를 표현하는 문턱전압의 분포가 넓으면 서로 중첩될 수 있으며, 이 경우 제2 데이터로 저장되지만 제3 데이터로 인식되거나 제3 데이터로 저장되지만 제2 데이터로 인식되어 오류가 발생될 수 있다. 이러한 현상은, 동작전압이 낮아지거나, 집적도가 높아지거나, 2비트 보다 더 많은 비트의 데이터를 저장하고자 하는 경우, 보다 더 심각하게 발생할 수 있다.
이에 대하여, 본 발명이 제시하는 플래시 메모리 장치의 프로그램 방법은 2비트를 포함한 그 이상의 n비트로 표현되는 다수의 데이터 중 적어도 2개 이상의 데이터(바람직하게는 표헌되는 데이터들 중 절반의 데이터)를 0V 보다 낮은 문턱전압으로 표현함으로써, 각 데이터에 대한 문턱전압의 분포 폭과 문턱전압 분포 사이의 간격에 대한 마진을 보다 더 여유있게 확보할 수 있어 동작의 신뢰성을 향상시킬 수 있다.
본 발명의 제1 실시예에 따른 플래시 메모리 장치의 프로그램 방법은 메모리 셀 블록에서 '11' 상태의 제1 메모리 셀들 중 선택된 제1 메모리 셀의 문턱전압을 '11' 상태의 제1 메모리 셀의 문턱전압보다는 높고 0V보다는 낮게 상승시켜 '10' 상태의 제2 메모리 셀들이 되도록 제1 프로그램 동작을 실시하는 단계와, '11' 상태의 제1 메모리 셀들 중 선택된 제1 메모리 셀들의 문턱전압을 제2 메모리 셀의 문턱전압보다 높게 상승시켜 '00' 상태의 제3 메모리 셀들이 되도록 제2 프로그램 동작을 실시하는 단계, 및 '10' 상태의 제2 메모리 셀들 중 선택된 제2 메모리 셀들의 문턱전압을 제3 메모리 셀의 문턱전압보다 더 높게 상승시켜 '01' 상태의 제4 메모리 셀들이 되도록 제3 프로그램 동작을 실시하는 단계를 포함한다.
본 발명의 제2 실시예에 따른 플래시 메모리 장치의 프로그램 방법은 메모리 셀 블록에서 소거된 제1 메모리 셀들 중 선택된 제1 메모리 셀들의 문턱전압을 제1 메모리 셀의 문턱전압보다는 높고 0V보다는 낮게 상승시켜 제2 메모리 셀들이 되도록 제1 프로그램 동작을 실시하는 단계와, 소거된 제1 메모리 셀들 중 선택된 제1 메모리 셀들의 문턱전압을 제2 메모리 셀의 문턱전압보다 높게 상승시켜 제3 메모리 셀들이 되도록 제2 프로그램 동작을 실시하는 단계, 및 제2 메모리 셀들 중 선택된 제2 메모리 셀들의 문턱전압을 제3 메모리 셀의 문턱전압보다 더 높게 상승시켜 제4 메모리 셀들이 되도록 제3 프로그램 동작을 실시하는 단계를 포함한다.
예시적인 실시예에 있어서, 제1 프로그램 동작을 실시한 후, 제1 프로그램 동작이 정상적으로 실시된 제2 메모리 셀의 문턱전압이 0V보다 높아지도록 웰에 벌크 바이어스를 인가한 상태에서 제1 프로그램 검증 동작을 실시하는 단계를 더 포함한다.
예시적인 실시예에 있어서, 벌크 바이어스는 제1 프로그램 검증 동작 동안 메모리 셀이 형성된 N웰에 인가된다.
예시적인 실시예에 있어서, 벌크 바이어스에 의해 제1 메모리 셀의 문턱전압은 0V보다 낮은 상태를 유지하고, 제2 메모리 셀의 문턱전압은 0V보다 높아진다.
예시적인 실시예에 있어서, 메모리 셀 블록은 다수개가 구비되고, 다수개의 메모리 셀 블록들이 적어도 2개 이상의 그룹으로 나뉘어져 서로 다른 웰에 형성되며, 벌크 바이어스가 제1 프로그램 검증 동작이 실시되는 블록의 웰에만 인가된다.
예시적인 실시예에 있어서, 제1 프로그램 검증 동작 시 제1 검증 전압으로 0V가 인가된다.
예시적인 실시예에 있어서, 제1 프로그램 동작을 실시한 후, 제1 프로그램 동작이 정상적으로 실시된 제2 메모리 셀은 턴오프되고 제1 메모리 셀은 턴온되도록 워드라인에 음전위의 검증 전압을 인가한 상태에서 제1 프로그램 검증 동작을 실시하는 단계를 더 포함한다.
예시적인 실시예에 있어서, 제2 프로그램 동작 후 워드라인에 제2 검증 전압을 인가하여 제2 프로그램 검증 동작을 실시하는 단계, 및 제3 프로그램 동작 후 워드라인에 제2 메모리 셀의 문턱전압보다 높은 제3 검증 전압을 인가하여 제3 프로그램 검증 동작을 실시하는 단계를 더 포함한다.
예시적인 실시예에 있어서, 제2 프로그램 동작 및 제3 프로그램 동작이 동시에 실시될 수 있다.
본 발명의 제3 실시예에 따른 플래시 메모리 장치의 프로그램 방법은 메모리 셀 블록에서 '11' 상태의 제1 메모리 셀들 중 선택된 제1 메모리 셀의 문턱전압을 0V보다는 높게 상승시켜 '00' 상태의 제3 메모리 셀들이 되도록 제1 프로그램 동작을 실시하는 단계, '11' 상태의 제1 메모리 셀들 중 선택된 제1 메모리 셀의 문턱전압을 '11' 상태의 제1 메모리 셀의 문턱전압보다는 높고 0V보다는 낮게 상승시켜 '10' 상태의 제2 메모리 셀들이 되도록 제2 프로그램 동작을 실시하는 단계와, 정상적인 '10' 상태의 제2 메모리 셀의 문턱전압이 0V보다 높아지도록 웰에 벌크 바이어스를 인가한 상태에서 제2 프로그램 검증 동작을 실시하는 단계, 및 '00' 상태의 제3 메모리 셀들 중 선택된 제3 메모리 셀들의 문턱전압을 보다 더 높게 상승시켜 '01' 상태의 제4 메모리 셀들이 되도록 제3 프로그램 동작을 실시하는 단계를 포함한다.
본 발명의 제4 실시예에 따른 플래시 메모리 장치의 프로그램 방법은 메모리 셀 블록에서 소거된 제1 메모리 셀들 중 선택된 제1 메모리 셀의 문턱전압을 0V보다는 높게 상승시켜 제3 메모리 셀들이 되도록 제1 프로그램 동작을 실시하는 단계와, 소거된 제1 메모리 셀들 중 선택된 제1 메모리 셀들의 문턱전압을 제1 메모리 셀의 문턱전압보다는 높고 0V보다는 낮게 상승시켜 제2 메모리 셀들이 되도록 제2 프로그램 동작을 실시하는 단계와, 정상적으로 프로그램된 제2 메모리 셀의 문턱전압이 0V보다 높아지도록 웰에 벌크 바이어스를 인가한 상태에서 제2 프로그램 검증 동작을 실시하는 단계, 및 제3 메모리 셀들 중 선택된 제3 메모리 셀들의 문턱전압을 보다 더 높게 상승시켜 제4 메모리 셀들이 되도록 제3 프로그램 동작을 실시하는 단계를 포함한다.
예시적인 실시예에 있어서, 벌크 바이어스에 의해 제1 메모리 셀의 문턱전압은 0V보다 낮은 상태를 유지하고, 제2 메모리 셀의 문턱전압은 0V보다 높아진다.
예시적인 실시예에 있어서, 제2 프로그램 검증 동작 시 검증 전압으로 0V가 인가된다.
예시적인 실시예에 있어서, 메모리 셀 블록은 다수개가 구비되고, 다수개의 메모리 셀 블록들이 적어도 2개 이상의 그룹으로 나뉘어져 서로 다른 웰에 형성되며, 벌크 바이어스가 제2 프로그램 검증 동작이 실시되는 블록의 웰에만 인가된다.
예시적인 실시예에 있어서, 제1 프로그램 동작 후 워드라인에 제1 검증 전압을 인가하여 제1 프로그램 검증 동작을 실시하는 단계, 및 제3 프로그램 동작 후 워드라인에 제2 메모리 셀의 문턱전압보다 높은 제3 검증 전압을 인가하여 제3 프로그램 검증 동작을 실시하는 단계를 더 포함한다.
예시적인 실시예에 있어서, 제2 프로그램 동작 및 제3 프로그램 동작이 동시에 실시될 수 있다.
예시적인 실시예에 있어서, 제1 내지 제3 프로그램 동작은 ISPP 방식으로 실시될 수 있다.
예시적인 실시예에 있어서, 제1 프로그램 동작을 실시하기 전에 메모리 셀 블록의 소거 동작이 실시되는 단계를 더 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 방법으로 프로그램된 멀티 레벨 셀에서 2비트 데이터의 문턱전압 분포를 설명하기 위한 그래프이다. 본 발명에서는 2비트로 표현되는 4개의 데이터(11, 10, 00 및 01) 중에 2개의 데이터가 0V 이하의 문턱전압으로 표현된다. 도 2에서는 4개의 데이터 중 '11' 및 '10'에 해당하는 데이터가 0V 보다 낮은 문턱 전압으로 표현되었으나, 반대로 표현될 수도 있으며 이들 데이터 중 하나와 나머지 데이터 중 하나가 0V보다 낮은 문턱전압으로 표현될 수도 있다. 이하, 문턱전압이 가장 낮은 소거 상태의 데이터를 '11'로 표현하기로 한다. 4개의 데이터들을 상기와 같은 문턱전압으로 분포시키기 위해서는, 소거 상태(11)의 메모리 셀의 문턱전압이 0V보다 높아지지 않을 정도로만 프로그램 동작을 실시하면 된다.
한편, 종래에는 소거 상태에 해당하는 데이터(11)의 문턱전압만 0V보다 낮고 나머지 데이터들(10, 00 및 11)의 문턱전압은 0V보다 높고 정해진 전압(예를 들어, 3V)보다 낮은 전압으로 표현되었기 때문에, 데이터들간의 문턱전압 간격이 좁았다. 하지만, 본 발명에서는 2개의 데이터(00 및 01)만 0V보다 높은 전압으로 표현되므로, 정해진 전압과 0V 사이에서 2개의 데이터(00 및 01)에 해당하는 문턱전압의 간격을 넓힐 수 있다. 따라서, 프로그램 동작 후 실시하는 프로그램 검증 동작이나 리드 동작에서 2개의 데이터(00 및 01)를 구분하는 전압과 이들 데이터의 문턱전압 차이를 증가시켜 동작 마진을 확보하고 동작 신뢰성을 향상시킬 수 있다.
상기에서, 0V보다 낮게 프로그램된 메모리 셀(01 데이터가 저장된 메모리 셀)은 워드라인에 0V가 인가되면 소거 상태의 메모리 셀과 마찬가지로 턴온된다. 따라서, 0V보다 낮게 프로그램된 메모리 셀의 문턱전압이 0V보다는 낮지만 목표 전압까지 상승하였는지 검출하기 위해서는 워드라인에 0V 보다 낮은 네가티브 바이어스를 인가한다. 즉, 소거 상태의 메모리 셀은 턴온되고 0V보다 낮게 프로그램된 메모리 셀만 턴오프될 정도의 네가티브 바이어스를 워드라인에 인가한 상태에서 10 데이터가 저장된 메모리 셀이 턴오프 되었는지를 확인한다. 만일, 10 데이터가 저장된 메모리 셀이 턴온되면 문턱전압이 목표 레벨까지 상승하지 않은 것이므로, 프로그램 동작을 다시 실시한다. 그리고, 10 데이터가 저장된 메모리 셀이 턴오프되면 문턱전압이 목표 레벨까지 상승한 것으로 판단한다. 이와 같이, 10 데이터가 저장된 메모리 셀의 문턱전압 레벨을 검출하기 위해서는 워드라인에 네가티브 바이어스를 인가해야 한다. 하지만, 일반적으로 NAND 플래시 메모리 소자에서는 네가티브 바이어스를 사용하지 않는다. 따라서, 네가티브 바이어스를 사용하지 않는 경우에는 다음에서 설명하는 방법으로 10 데이터가 저장된 메모리 셀의 문턱전압 레벨을 검출할 수 있다.
도 3은 본 발명의 실시예에 따른 방법으로 문턱 전압을 상승시킨 상태에서 2비트 데이터의 문턱전압 분포를 설명하기 위한 그래프이다.
도 3을 참조하면, 메모리 셀은 플로팅 게이트를 포함할 뿐 기본적인 동작은 트랜지스터와 동일하다. 트랜지스터의 문턱전압은 트랜지스터가 형성된 웰에 바이어스를 인가하여 조절할 수 있다. 마찬가지로, 메모리 셀이 형성된 웰에 바이어스를 인가하면 메모리 셀의 문턱전압도 조절할 수 있다. 즉, 하나의 블록에 포함된 메모리 셀들은 모두 동일한 웰에 형성되며, 웰에 바이어스를 인가하여 메모리 셀들 의 문턱전압을 상승시킬 수 있다. 이때, 문턱전압을 상승시키더라도 소거 상태의 문턱전압은 0V보다 낮고, 0V보다 낮게 프로그램된 메모리 셀의 문턱전압만 0V보다 높게 상승시키면, 0V의 전압(Vvfy)을 워드라인에 인가하여 11 데이터와 10 데이터를 구분할 수 있다. 또한, 10 데이터가 정상적으로 저장되었는지(즉, 10 데이터를 저장하기 위한 프로그램 동작이 정상적으로 이루어졌는지)를 문턱전압의 레벨로 검출하는 프로그램 동작에서 0V의 전압(Vvfy)을 워드라인에 인가하여 검증 동작을 실시할 수도 있다. 즉, 검증 동작에서 0V의 전압(Vvfy)을 워드라인에 인가했을 때 10 데이터가 저장된 메모리 셀이 턴온 상태를 유지하면 문턱전압이 목표 전압까지 상승하지 못한 것이므로 프로그램 동작을 다시 실시한다. 한편, 0V의 전압(Vvfy)을 워드라인에 인가했을 때 10 데이터가 저장된 메모리 셀이 턴오프 되면 문턱전압이 목표 전압까지 상승하여 프로그램 동작이 정상적으로 이루어진 것으로 판단한다. 한편, 물론, 11 및 10 데이터의 문턱전압이 상승함에 따라 00 및 01 데이터의 문턱전압도 비례하여 상승한다. 이렇게 문턱전압은 11 데이터 및 10 데이터를 구분하는 동작에서만 상승시키면 된다. 문턱전압을 상승시키는 원리를 보다 구체적으로 설명하면 다음과 같다.
도 4는 본 발명의 실시예에 따른 멀티 레벨 셀의 프로그램 검증 동작 시 벌크 바이어스로 문턱전압을 조절하는 방법을 설명하기 위한 단면도이다.
도 4를 참조하면, 기본적으로 단위 플래시 메모리 셀은 터널 절연막(406), 전하 저장막(408), 유전체막(410), 콘트롤 게이트(412) 및 소오스/드레인(414)을 포함한다. 여기서, 터널 절연막(406), 전하 저장막(408), 유전체막(410) 및 콘트롤 게이트(412)는 워드라인(WL)이 되며, NAND 플래시 메모리 소자의 스트링 선택 트랜지스터나 접지 선택 트랜지스터에서는 스트링 선택 라인(SSL) 또는 접지 선택 라인(GSL)이 된다. 한편, 반도체 기판(400)에는 N웰(402)이 형성되며, N웰(402)에는 P웰(404)이 형성된다. 플래시 메모리 소자나 선택 트랜지스터는 P웰(404)에 형성된다.
상기의 구조로 이루어진 메모리 셀은 전하 저장막(408)을 포함하고 있을 뿐, 기본적인 동작은 일반 트랜지스터의 동작과 거의 유사하다. 즉, 콘트롤 게이트(412)로 인가되는 전압이 문턱 전압보다 높을 경우, 메모리 셀은 턴온되어 드레인으로부터 소오스로 전류가 흐르게 된다. 일반 트랜지스터와의 차이점은 전하 저장막(408)에 트랩된 전하의 양에 따라 문턱전압이 달라진다는 것이다. 예를 들어, 전하 저장막(408)에 많은 양의 전자가 트랩되면 문턱전압이 높아지고, 트랩된 전자가 전하 저장막(408)으로부터 방출되면 문턱 전압이 낮아진다. 전하 저장막(408)에 많은 양의 전자가 트랩되어 문턱 전압이 높아지는 동작을 프로그램 동작이라고 한다. NAND 플래시 메모리 소자에서는 프로그램 동작 시 워드라인에 높은 포지티브 바이어스를 인가한다. 예를 들어, 워드라인에 15V 내지 20V의 높은 바이어스를 인가하면 기판(400)으로부터 FN 터널링에 의해 전자들이 터널 절연막(406)을 통과하여 전하 저장막(408)에 트랩된다.
한편, 메모리 셀은 트랜지스터와 구조 및 동작이 유사하므로, 벌크로 인가되는 바이어스에 따라 문턱전압이 달라진다. 예를 들어, N웰(402)에 양전위의 N웰 바이어스를 인가하면 메모리 셀의 문턱 전압이 높아진다. 이때, 메모리 셀의 문턱 전 압은 N웰 바이어스에 의해 전하 저장막(408)에 트랩된 전자들이 방출되어 낮아지는 것이 아니라, P웰(404)에 포함된 전자들이 N웰(402) 쪽으로 모이면서 문턱전압이 높아지게 된다. 상기에서는 N웰 바이어스를 조절하는 경우를 예로써 설명하였으나, 메모리 소자의 종류, 구조 또는 동작 조건의 차이에 따라 P웰 바이어스를 이용하여 문턱 전압을 조절할 수 있다. 이하, 문턱 전압을 상승시키기 위하여 P웰(404) 또는 N웰(402)에 인가되는 바이어스를 벌크 바이어스라 하기로 한다. 이렇게 벌크 바이어스에 의해 상승된 문턱 전압은 벌크 바이어스의 공급이 중단되면 벌크 바이어스 인가 전 상태로 다시 낮아지므로 FN 터널링을 이용하는 프로그램 동작과 다르다.
상기의 원리를 이용하여, 본 발명은 메모리 셀에 10 데이터가 저장되도록(즉, 문턱전압이 소거 상태보다는 높고 0V보다는 낮도록) 프로그램 동작을 실시한 후 검증 동작에서 10 데이터가 저장된 메모리 셀의 문턱전압이 0V보다 높아질 정도로 메모리 셀의 웰(예를 들어, N웰)에 벌크 바이어스를 인가한다. 그러면, 네가티브 바이어스를 사용하지 않고 워드라인에 0V의 전압을 인가한 상태에서 10 데이터가 저장된 메모리 셀의 문턱전압이 목표 전압까지 상승하였는지 검출할 수 있다. 검출 결과에 따라 문턱전압이 충분히 높아지지 않은 메모리 셀이 검출되면, 벌크 바이어스의 공급을 중단하고 10 데이터의 문턱 전압을 목표 레벨까지 상승하도록 프로그램 동작을 추가로 실시한다.
한편, 양전위의 벌크 바이어스에 의해 전하 저장막(408)에 트랩된 전자들이 방출될 가능성이 전혀 없는 것은 아니므로, 동작에 영향을 주지 않을 정도로 전자들의 방출을 최소화하면서 메모리 셀의 문턱전압을 높일 수 있도록 벌크 바이어스 의 레벨을 조절하는 것이 중요하다. 또한, 벌크 바이어스가 일부 메모리 셀들의 문턱전압에만 영향을 주도록, 메모리 셀 어레이에 포함된 블록들을 최소한 2개 그룹 이상으로 나누고, 나눠진 그룹들을 각기 다른 웰에 형성할 수도 있다. 이 경우, 벌크 바이어스는 프로그램 검증 동작이 실시되는 메모리 셀이 형성된 웰에만 선택적으로 인가된다.
이를 위해 다음에서 설명하는 플래시 메모리 장치가 요구된다.
도 5는 본 발명의 실시예에 따른 멀티 프로그램 동작을 위한 플래시 메모리 장치를 설명하기 위한 회로도이다.
도 5를 참조하면, 본 발명의 플래시 메모리 장치는 메모리 셀 어레이(510), 페이지 버퍼부(520), 고전압 발생기(530), 로우 디코더(540) 및 블록 스위칭부(550)를 포함한다. 또한, 메모리 셀 어레이(510)에 포함된 블록들이 여러 그룹으로 나누어져 각기 다른 벌크(예를 들어, 각기 다른 N웰)에 형성되는 경우, 벌크 선택부(560)를 더 포함할 수 있다.
메모리 셀 어레이(510)는 메모리 셀들이 포함된 다수의 블록(도면에서는 하나의 블록만 도시됨)으로 나누어지며, 다수의 셀렉트 라인(SSL 및 GSL), 워드라인(WL0 내지 WLm) 및 비트라인(BL0 내지 BLm)을 포함한다. 구체적으로, 각각의 블록들은 다수의 스트링을 포함한다. 스트링은 스트링 선택 트랜지스터(SST), 메모리 셀들(C0 내지 Cn) 및 접지 선택 트랜지스터(GST)를 포함한다. 스트링 선택 트랜지스터(SST)의 드레인은 비트라인(BL0)에 연결된다. 접지 선택 트랜지스터(GST)의 소오스는 공통 소오스(CS)에 연결된다. 메모리 셀들(C0 내지 Cn)은 스트링 선택 트랜 지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 직렬로 접속된다. 하나의 블록에는 1024개, 2048 또는 그 이상의 스트링이 포함된다. 하나의 블록 내에서 스트링 선택 트랜지스터(SST)의 게이트들이 서로 연결되어 스트링 선택 라인(SSL)이 되고, 접지 선택 트랜지스터(GST)의 게이트들이 서로 연결되어 접지 선택 라인(GSL)이 된다. 또한, 메모리 셀들(C0 내지 Cn)의 게이트들이 서로 연결되어 각각 워드라인(WL0 내지 WLn)이 된다. 하나의 블록에 포함된 스트링들은 하나의 N웰에 형성된 P웰 내에 형성된다. 또한, 모든 블록들이 모두 동일한 N웰에 형성된 P웰 내에 형성될 수 있으며, 블록들을 여러 그룹으로 나누어 서로 다른 N웰에 형성된 P웰 내에 각각 형성할 수도 있다. 기본적으로, 하나의 블록에 포함된 스트링들은 모두 동일한 N웰 내에 형성되는 것이 바람직하다. 이 경우, P웰 바이어스나 N웰 바이어스는 모든 메모리 셀들(C0 내지 Cn)에 영향을 준다.
페이지 버퍼부(520)는 비트라인들(BL0 내지 BLm)에 연결되는 페이지 버퍼들을 포함하며, 메모리 셀들로 프로그램 데이터를 전달하거나 메모리 셀들에 저장된 데이터를 검출한다. 도면에는 도시되지 않았으나, 각각의 페이지 버퍼는 이븐 비트라인과 오드 비트라인을 포함하는 한쌍의 비트라인과 연결되며, 이들 비트라인과 페이지 버퍼 사이에는 비트라인 선택부가 설치된다. 비트라인 선택부는 이븐 비트라인과 오드 비트라인 중 하나의 비트라인을 선택하여 페이지 버퍼와 전기적으로 연결시킨다.
고전압 발생기(530)는 메모리 셀의 문턱전압이 소거 상태보다는 높고 0V보다는 낮도록 10 데이터를 저장하는 프로그램 동작을 실시한 후 메모리 셀의 문턱전압 레벨을 검출하는 동작에서 정상적인 10 데이터의 문턱전압이 0V보다 높아지도록 메모리 셀의 벌크(예를 들어, N웰)에 인가할 벌크 전압(Vbulk)을 출력한다. 뿐만 아니라, 고전압 발생기(530)는 리드 동작, 소거 동작 또는 프로그램 동작 시 셀렉트 라인(SSL 및 GSL) 및 워드라인(WL0 내지WLm)에 인가하기 위한 동작 전압들(VSSL, VWL0 내지 VWLn 및 VGSL)을 출력한다.
로우 디코더(540)는 로우 어드레스 신호를 디코딩하여 해당 블록을 선택하기 위한 블록 선택 신호(BSELj)를 출력한다. 블록 스위칭부(550)는 블록마다 구비되며, 블록 선택 신호(BSELj)에 따라 고전압 발생기(530)로부터 출력된 동작 전압들(VSSL, VWL0 내지 VWLn 및 VGSL)을 선택된 블록의 셀렉트 라인(SSL 및 GSL) 및 워드라인(WL0 내지 WLm)으로 전달한다.
한편, 본 발명에서는 특정 동작(예를 들어, 검증 동작)을 수행하는 과정에서 벌크(예를 들어, N웰)에 양전위의 벌크 바이어스(Vbulk)가 인가되므로, 검증 동작이 수행되지 않는 다른 블록에 포함된 메모리 셀들에 영향을 줄 수 있다. 이를 최소화하기 위하여, 메모리 셀 어레이(510)에 포함된 블록들을 여러 그룹으로 나누어 각기 다른 벌크(예를 들어, 각기 다른 N웰)에 형성할 수 있다. 이 경우, 벌크 바이어스(Vbulk)가 검증 동작이 실시되는 블록의 벌크에만 인가되도록 벌크 선택부(560)를 더 포함할 수 있다. 구체적으로, 벌크 선택부(560)는 각각의 벌크에 대응하는 트랜지스터와 같은 스위칭 소자를 포함하며, 10 데이터를 저장하기 위한 프로그램 동작 이후 실시하는 검증 동작이나 10 데이터가 저장된 메모리 셀을 구분하기 위한 독출 동작에서 활성화되는 벌크 선택 신호(BULKi)에 따라 벌크 바이어 스(Vbulk)를 해당 벌크로 전달한다. 이때, 벌크 선택 신호(BULKi)는 벌크의 수만큼 생성되며, 검증 동작이나 독출 동작이 실시되는 블록이 형성된 벌크에 해당하는 벌크 선택 신호만 활성화된다. 만일, 모든 블록이 서로 다른 벌크에 형성된다면, 블록 선택 신호(BSELj)를 벌크 선택 신호(BULKi)로 사용할 수 있다. 이러한 벌크 선택 신호(BULKi)는 로우어드레스 신호에 따라 생성되므로, 로우 디코더(540)가 블록 선택 신호(BSELj)와 함께 벌크 선택 신호(BULKi)를 생성할 수 있다.
이하, 상기에서 설명한 메모리 셀의 문턱전압 상승 원리와 플래시 메모리 장치를 이용하여 프로그램 동작을 실시하는 방법을 설명하기로 한다.
도 6은 본 발명의 제1 실시예에 따른 멀티 프로그램 동작을 설명하기 위한 그래프이다.
도 6을 참조하면, 프로그램 동작 전에 소거 동작을 실시한다. 소거 동작은 블록 단위로 이루어지며, 소거 동작에 의해 블록 내의 모든 메모리 셀의 문턱전압은 0V보다 낮아지며, 11 데이터가 저장된 상태로 설정된다.
이어서, 11 데이터가 저장된 소거 상태의 메모리 셀들의 일부를 문턱전압이 높아지도록 제1 프로그램 동작을 실시한다. 이때, 제1 프로그램 동작은 소거 상태의 문턱전압보다는 높고 0V보다 낮은 정도로 메모리 셀의 문턱전압을 상승시킨다. 제1 프로그램 동작에 의해 11 데이터가 저장된 메모리 셀과 10 데이터가 저장된 메모리 셀로 나누어진다. 이어서, 소거 상태의 메모리 셀들의 일부를 문턱전압이 0V보다 높아지도록 제2 프로그램 동작을 실시하여 00 데이터를 저장하고, 11 데이터가 저장된 메모리 셀들 중 선택된 일부 메모리 셀의 문턱전압을 00 데이터가 저장 된 메모리 셀의 문턱전압보다 더 높은 레벨로 상승시켜 01 데이터가 저장되도록 제3 프로그램 동작을 실시한다. 제2 및 제3 프로그램 동작에 의해, 메모리 셀들은 11, 10, 00 및 01 데이터가 저장된 메모리 셀들로 구분된다. 이때, 제2 프로그램 동작에 의해 11 데이터가 00 데이터로 될 때 상승되는 문턱전압의 폭과 제3 프로그램 동작에 의해 10 데이터가 01 데이터로 될 때 상승되는 문턱전압의 폭이 같거나 거의 유사하다. 따라서, 제2 및 제3 프로그램 동작이 동일한 시간 내에 완료될 수 있으므로 제2 프로그램 동작 및 제3 프로그램 동작을 동시에 실시하면 전체적인 프로그램 동작 시간을 단축시킬 수 있다. 보다 구체적으로 설명하면 다음과 같다.
도 7a 내지 도 7c는 본 발명의 제1 실시예에 따른 멀티 프로그램 동작을 보다 상세하게 설명하기 위한 그래프이다.
도 7c를 참조하면, 프로그램 동작 전에 소거 동작을 실시한다. 소거 동작에 의해 블록 내의 모든 메모리 셀의 문턱전압은 0V보다 낮아지며, 11 데이터가 저장된 상태로 설정된다. 이어서, 11 데이터가 저장된 메모리 셀들 중 일부 메모리 셀에 10 데이터를 저장하기 위하여 제1 프로그램 동작을 실시한다. 이때, 제1 프로그램 동작은 메모리 셀의 문턱전압이 소거 상태의 문턱전압보다는 높고 0V보다는 낮도록 실시한다.
한편, 01 데이터를 저장할 경우에는, 도 6에서와 같이, 10 데이터가 저장된 메모리 셀의 문턱전압을 상승시켜야 하므로, 01 데이터가 저장될 메모리 셀에 대해서도 제1 프로그램 동작을 실시한다. 이로써, 메모리 셀들은 11 데이터가 저장된 소거 상태의 메모리 셀과, 10 데이터가 저장된 메모리 셀들로 나누어진다.
도 7b를 참조하면, 제1 프로그램 동작에 의해 메모리 셀의 문턱전압이 목표 전압까지 높아졌는지를 검출하기 위하여 제1 프로그램 검증 동작을 실시한다. 제1 프로그램 검증 동작은 제1 프로그램 동작이 실시된 메모리 셀이 형성된 웰에 벌크 바이어스를 인가하여 문턱전압을 상승시킨 상태에서 실시한다. 예를 들어, 10 데이터가 정상적으로 저장된 메모리 셀의 문턱전압이 0V보다 높아질 정도의 벌크 바이어스를 웰에 인가한다. 이때, 소거 상태의 메모리 셀의 문턱전압도 함께 높아지는데, 소거 상태의 메모리 셀의 문턱전압은 0V 이하로 유지되도록 벌크 바이어스의 레벨을 조절한다. 즉, 벌크 바이어스는 10 데이터가 정상적으로 저장된 메모리 셀의 문턱전압만 0V보다 높아지도록 인가한다. 그리고, 워드라인에 0V의 제1 검증 전압(Vvfy1)을 인가하여 메모리 셀의 상태를 검출한다. 즉, 제1 검증 전압을 인가했을 때 제1 프로그램 동작이 실시된 메모리 셀들이 모두 턴오프되면 문턱전압이 목표 전압까지 상승하여 제1 프로그램 동작이 정상적으로 이루어진 것을 의미한다. 하지만, 턴온된 메모리 셀이 존재하면 문턱전압이 목표전압까지 상승하지 못한 것을 의미하므로 제1 프로그램 동작을 재실시한다. 메모리 셀의 턴오프 상태 또는 턴온 상태는, 도 5에서 워드라인들(WL0 내지 WLn) 중 검증 대상 워드라인에 0V를 인가하고 나머지 워드라인에는 01 상태의 문턱전압보다 높은 패스 전압을 인가한 상태에서 비트라인(BLm)에서 공통 소오스 라인(CSL)으로 흐르는 전류의 양을 페이지 버퍼(530)가 검출하여 판단한다.
제1 검증 동작이 완료되면 벌크 바이어스의 공급을 중단한다. 그러면, 11 상태와 10 상태의 메모리 셀들의 문턱전압은 모두 벌크 바이어스가 인가되기 전상태 의 문턱전압까지 낮아진다.
한편, 제1 프로그램 동작을 재실시할 때 워드라인에 인가되는 프로그램 전압의 레벨을 높여주는 ISPP(Increasement Step Pulse Program) 방식으로 제1 프로그램 동작을 실시할 수도 있다.
한편, 도 2에서 설명한 것과 같이, 워드라인에 네거티브 바이어스를 인가하여 제1 프로그램 동작이 실시된 메모리 셀의 문턱전압을 검출할 수도 있다.
도 7b를 참조하면, 제1 프로그램 동작이 완료되면, 제2 및 제3 프로그램 동작을 실시한다. 제2 프로그램 동작은 11 상태의 메모리 셀의 문턱전압을 0V 보다 높게 상승시켜 00 데이터를 저장하는 동작이다. 제3 프로그램 동작은 10 상태의 메모리 셀의 문턱전압을 0V보다 높고 00 데이터의 문턱전압보다도 더 높게 상승시켜 01 데이터를 저장하는 동작이다. 구체적으로 설명하면 다음과 같다.
제2 프로그램 동작에 앞서, 페이지 버퍼(도 5의 520)는 제2 프로그램 동작이 실시될 워드라인에 연결된 메모리 셀들의 데이터를 읽는다. 메모리 셀들의 데이터에 따라, 10 데이터가 저장된 메모리 셀은 제2 프로그램 동작이 이루어지는 메모리 셀이 아니므로, 페이지 버퍼는 10 데이터를 저장하고 있는 메모리 셀을 포함하는 스트링과 연결된 비트라인에는 프로그램 동작이 이루어지지 않도록 프로그램 금지 전압(예를 들어, 전원전압)을 인가한다. 또한, 11 상태를 유지해야하는 메모리 셀이 포함된 스트링과 연결된 비트라인에도 프로그램 금지 전압을 인가한다. 즉, 페이지 버퍼는, 메모리 셀로부터 읽어온 데이터와 메모리 셀에 입력하기 위하여 외부로부터 입력된 데이터에 따라, 11 상태의 메모리 셀들 중 00 데이터가 저장될(즉, 00 데이터로 변경될) 메모리 셀을 포함하는 스트링과 연결된 비트라인에만 0V의 전압을 인가하여 제2 프로그램 동작이 이루어지도록 한다.
이어서, 제2 프로그램 동작을 실시하면, 11 상태의 메모리 셀들 중 일부의 메모리 셀의 문턱전압이 0V보다 높아지며, 00 데이터가 저장된다. 제2 프로그램 동작을 실시한 후 메모리 셀의 문턱전압이 목표 전압까지 높아졌는지를 검출하기 위하여 제2 프로그램 검증 동작을 실시한다.
제2 프로그램 검증 동작은 0V 높은 문턱전압의 레벨을 검출하므로 벌크 바이어스를 인가할 필요가 없다. 대신, 0V보다 높은 제2 검증 전압(Vvfy2)을 인가한다. 즉, 제2 검증 전압(Vvfy2)은 00 데이터가 정상적으로 저장된 메모리 셀만 턴온시킬 정도의 레벨로 인가한다. 제2 검증 전압(Vvfy2)을 인가했을 때 제2 프로그램 동작이 실시된 메모리 셀들이 모두 턴오프되면 문턱전압이 목표 전압까지 상승하여 제2 프로그램 동작이 정상적으로 이루어진 것을 의미한다. 하지만, 턴온된 메모리 셀이 존재하면 문턱전압이 목표전압까지 상승하지 못한 것을 의미하므로 제2 프로그램 동작을 재실시한다. 메모리 셀의 턴오프 상태 또는 턴온 상태는, 도 5에서 워드라인들(WL0 내지 WLn) 중 검증 대상 워드라인에는 제2 검증 전압(Vvfy2)을 인가하고, 나머지 워드라인에는 01 상태의 문턱전압보다 높은 패스 전압을 인가한 상태에서 비트라인(BLm)에서 공통 소오스 라인(CSL)으로 흐르는 전류의 양을 페이지 버퍼(530)가 검출하여 판단한다.
제2 프로그램 검증 동작의 결과에 따라 모든 메모리 셀이 정상적으로 프로그램되었으면 제2 프로그램 동작을 종료하고, 정상적으로 프로그램되지 않은 메모리 셀이 존재하면 제2 프로그램 동작을 재실시한다. 제2 프로그램 동작이 정상적으로 완료되면 제3 프로그램 동작을 실시한다.
제3 프로그램 동작은 10 상태의 메모리 셀들 중 일부의 메모리 셀의 문턱전압을 00 상태의 메모리 셀의 문턱전압보다 높게 상승시켜 01 데이터를 저장하는 동작이다.
제3 프로그램 동작에 앞서, 페이지 버퍼(도 5의 520)는 제3 프로그램 동작이 실시될 워드라인에 연결된 메모리 셀들의 데이터를 읽는다. 메모리 셀들의 데이터에 따라, 10 데이터가 저장된 메모리 셀을 제외한 나머지 메모리 셀들은 제3 프로그램 동작이 이루어지는 메모리 셀이 아니므로, 페이지 버퍼는 10 데이터를 저장하고 있는 메모리 셀들 중 01 데이터가 저장되어야 할(즉, 01 데이터로 변경되어야 할) 메모리 셀을 포함하는 스트링과 연결된 비트라인에만 0V의 전압을 인가하고, 나머지 비트라인들에는 프로그램 동작이 이루어지지 않도록 프로그램 금지 전압을 인가한다.
제3 프로그램 동작은 제2 프로그램 동작과 동일한 프로세스로 진행되므로 구체적인 동작 설명은 생략하기로 한다. 마찬가지로, 제3 프로그램 검증 동작도 제2 검증 전압(Vvfy2)보다 더 높은 제3 검증 전압(Vvfy3)을 이용하는 차이점 외에는 제2 프로그램 검증 동작과 동일한 프로세스로 진행된다.
상기의 프로그램 동작 중 제3 프로그램 동작 및 제3 프로그램 검증 동작이 제2 프로그램 동작 및 제2 프로그램 동작 보다 먼저 실시될 수도 있다.
앞서 설명한 바와 같이, 제2 프로그램 동작에 의해 11 데이터가 00 데이터로 될 때 상승되는 문턱전압의 폭과 제3 프로그램 동작에 의해 10 데이터가 01 데이터로 될 때 상승되는 문턱전압의 폭이 같거나 거의 유사하다. 따라서, 제2 및 제3 프로그램 동작이 동일한 시간 내에 완료될 수 있으므로 제2 프로그램 동작 및 제3 프로그램 동작을 동시에 실시하면 전체적인 프로그램 동작 시간을 단축시킬 수 있다.
보다 구체적으로 설명하면, 페이지 버퍼는 먼저 메모리 셀에 저장된 데이터를 독출하여 저장한다. 이는 검증 동작 시 검증 전압을 구분하여 인가하기 위한 것으로, 구체적인 설명은 후술하기로 한다. 이어서, 페이지 버퍼는 외부로부터 입력된 데이터에 따라 00 데이터 또는 11 데이터가 저장될 메모리 셀이 포함된 스트링과 연결된 비트라인으로 프로그램 동작이 이루어지도록 0V의 전압을 인가하고 나머지 비트라인에는 프로그램 금지 전압을 인가한다. 이 상태에서 프로그램 동작을 실시하면, 11 상태의 메모리 셀의 문턱전압은 00 상태의 문턱전압까지 상승하고, 동시에 01 상태의 메모리 셀의 문턱전압은 01 상태의 문턱전압까지 상승한다. 즉, 제2 및 제3 프로그램 동작을 동시에 실시한다. 이때, 문턱전압의 상승 전압이 유사하므로, 동일한 시간 내에 제2 및 제3 프로그램 동작이 완료된다.
이어서, 제2 프로그램 검증 동작과 제3 프로그램 검증 동작은 따로따로 실시하되, 연속적으로 실시한다. 이때, 프로그램 동작 전에 메모리 셀로부터 독출되어 페이지 버퍼에 저장된 데이터에 따라 검증 전압을 달리 인가하여 검증 동작을 실시한다. 구체적으로 설명하면, 11 데이터가 저장된 메모리 셀은 프로그램 동작에 의해 00 상태의 메모리 셀이 되므로, 저장된 데이터가 '11' 인 경우에는 제2 검증 전압(Vvfy2)을 인가하여 제2 프로그램 검증 동작을 실시한다. 그리고, 10 데이터가 저장된 메모리 셀은 프로그램 동작에 의해 01 상태의 메모리 셀이 되므로, 저장된 데이터가 '10' 인 경우에는 제3 검증 전압(Vvfy3)을 인가하여 제3 프로그램 검증 동작을 실시한다.
다른 방법을 이용한 프로그램 방법을 설명하면 다음과 같다.
도 8은 본 발명의 제2 실시예에 따른 멀티 프로그램 동작을 설명하기 위한 그래프이다.
도 8을 참조하면, 프로그램 동작 전에 소거 동작을 실시한다. 소거 동작은 블록 단위로 이루어지며, 소거 동작에 의해 블록 내의 모든 메모리 셀의 문턱전압은 0V보다 낮아지며, 11 데이터가 저장된 상태로 설정된다.
이어서, 11 데이터가 저장된 소거 상태의 메모리 셀들의 일부를 문턱전압이 높아지도록 제1 프로그램 동작을 실시한다. 이때, 제1 프로그램 동작은 소거 상태의 메모리 셀들 중 선택된 일부의 메모리 셀의 문턱전압이 0V보다 높아지도록 실시한다. 제1 프로그램 동작에 의해 11 데이터가 저장된 메모리 셀과 00 데이터가 저장된 메모리 셀로 나누어진다. 이어서, 소거 상태의 메모리 셀들 중 선택된 일부의 메모리 셀의 문턱전압이 소거 상태의 문턱전압보다는 높고 0V보다는 낮도록 제2 프로그램 동작을 실시하여 10 데이터를 저장한다. 제2 실시예의 제2 프로그램 동작은 제1 실시예의 제1 프로그램 동작과 동일하다. 한편, 00 데이터가 저장된 메모리 셀들 중 선택된 메모리 셀들의 문턱전압을 보다 더 상승시켜 01 데이터가 저장되도록 제3 프로그램 동작을 실시한다. 제1 내지 제3 프로그램 동작에 의해, 메모리 셀들은 11, 10, 00 및 01 데이터가 저장된 메모리 셀들로 구분된다. 이때, 제2 프로그 램 동작에 의해 11 데이터가 10 데이터로 될 때 상승되는 문턱전압의 폭과 제3 프로그램 동작에 의해 00 데이터가 01 데이터로 될 때 상승되는 문턱전압의 폭이 같거나 거의 유사하다. 따라서, 제2 및 제3 프로그램 동작이 동일한 시간 내에 완료될 수 있으므로 제2 프로그램 동작 및 제3 프로그램 동작을 동시에 실시하면 전체적인 프로그램 동작 시간을 단축시킬 수 있다. 보다 구체적으로 설명하면 다음과 같다.
도 9a 내지 도 9d는 본 발명의 제2 실시예에 따른 멀티 프로그램 동작을 보다 상세하게 설명하기 위한 그래프이다.
도 9a를 참조하면, 프로그램 동작 전에 소거 동작을 실시한다. 소거 동작에 의해 블록 내의 모든 메모리 셀의 문턱전압은 0V보다 낮아지며, 11 데이터가 저장된 상태로 설정된다. 이어서, 11 데이터가 저장된 메모리 셀들 중 선택된 메모리 셀에 00 데이터를 저장하기 위하여 제1 프로그램 동작을 실시한다. 제1 프로그램 동작을 실시한 후에는 제1 프로그램 검증 동작을 실시한다. 제1 프로그램 동작과 제1 프로그램 검증 동작은 제1 실시예의 도 7c에서 설명한 제2 프로그램 동작 및 제2 프로그램 검증 동작과 동일하게 진행된다.
도 9b를 참조하면, 제1 프로그램 동작이 완료되면, 제2 및 제3 프로그램 동작을 실시한다. 제2 프로그램 동작은 11 상태의 메모리 셀의 문턱전압을 11 상태의 문턱전압보다는 높고 0V 보다는 낮게 상승시켜 10 데이터를 저장하는 동작이다. 제3 프로그램 동작은 00 상태의 메모리 셀의 문턱전압을 00 상태의 문턱전압보다도 더 높게 상승시켜 01 데이터를 저장하는 동작이다. 구체적으로 설명하면 다음과 같 다.
제2 프로그램 동작에 앞서, 페이지 버퍼(도 5의 520)는 제2 프로그램 동작이 실시될 워드라인에 연결된 메모리 셀들의 데이터를 읽는다. 메모리 셀들의 데이터에 따라, 00 데이터가 저장된 메모리 셀은 제2 프로그램 동작이 이루어지는 메모리 셀이 아니므로, 페이지 버퍼는 00 데이터를 저장하고 있는 메모리 셀을 포함하는 스트링과 연결된 비트라인에는 프로그램 동작이 이루어지지 않도록 프로그램 금지 전압을 인가한다. 또한, 11 상태를 유지해야하는 메모리 셀이 포함된 스트링과 연결된 비트라인에도 프로그램 금지 전압을 인가한다. 즉, 페이지 버퍼는, 메모리 셀로부터 읽어온 데이터와 메모리 셀에 입력하기 위하여 외부로부터 입력된 데이터에 따라, 11 상태의 메모리 셀들 중 10 데이터가 저장될(즉, 10 데이터로 변경될) 메모리 셀을 포함하는 스트링과 연결된 비트라인에만 0V의 전압을 인가하여 제2 프로그램 동작이 이루어지도록 한다.
이어서, 제2 프로그램 동작을 실시하면, 11 상태의 메모리 셀들 중 선택된 메모리 셀의 문턱전압이 11 상태의 문턱전압보다 높고 0V보다 낮은 범위로 높아지며, 10 데이터가 저장된다. 제2 프로그램 동작을 실시한 후 메모리 셀의 문턱전압이 목표 전압까지 높아졌는지를 검출하기 위하여 제2 프로그램 검증 동작을 실시한다. 제2 프로그램 검증 동작은 문턱전압이 상승하도록 벌크 바이어스를 인가한 상태에서 진행되며, 제2 프로그램 검증 동작이 완료되면 벌크 바이어스의 공급을 중단한다. 제2 프로그램 검증 동작은 제1 실시예의 도 7b에서 설명한 제1 프로그램 검증 방법과 동일한 방법으로 진행되므로, 구체적인 설명은 생략하기로 한다.
제2 프로그램 검증 동작이 완료되면, 제3 프로그램 동작을 실시한다.
제3 프로그램 동작에 앞서, 페이지 버퍼(도 5의 520)는 제3 프로그램 동작이 실시될 워드라인에 연결된 메모리 셀들의 데이터를 읽는다. 메모리 셀들의 데이터에 따라, 00 데이터가 저장된 메모리 셀을 제외한 나머지 메모리 셀들은 제3 프로그램 동작이 이루어지는 메모리 셀이 아니므로, 페이지 버퍼는 00 데이터를 저장하고 있는 메모리 셀들 중 01 데이터가 저장되어야 할(즉, 01 데이터로 변경되어야 할) 메모리 셀을 포함하는 스트링과 연결된 비트라인에만 0V의 전압을 인가하고, 나머지 비트라인들에는 프로그램 동작이 이루어지지 않도록 프로그램 금지 전압을 인가한다.
이후, 제3 프로그램 동작이 실시된 후에는, 도 9d에서와 같이, 제3 프로그램 검증 동작을 실시한다. 제3 프로그램 검증 동작은 제1 실시예의 도 7c에서 설명한 제3 프로그램 검증 동작과 동일한 방식으로 진행되므로, 구체적인 설명은 생략하기로 한다.
상기에서 설명한 제2 실시예의 프로그램 방법에 있어서도, 제1 실시예에서와 마찬가지로, 제2 및 제3 프로그램 동작을 동시에 실시할 수 있다.
상기에서 사용된 수치, 전압 범위, 데이터에 대응하는 문턱전압 관계는 본 발명을 한정하고자 하는 것이 아니라 이해를 돕기 위해 사용된 것이며, 전원전압의 레벨, 소자의 집적도, 동작 속도, 프로그램 방법에 따라 달라질 수 있음은 이 기술이 속하는 분야의 당업자에게는 당연한 사실이다. 뿐만 아니라, 상기에서는 2비트 데이터를 예로써 설명하였으나, 그 이상의 n비트 데이터를 저장하는 멀티 레벨 셀 에도 적용이 가능하다. 이 경우, 적어도 2개 이상의 데이터(바람직하게는 표헌되는 데이터들 중 절반의 데이터)를 0V 보다 낮은 문턱전압으로 표현하고, 0V보다 낮은 문턱전압을 검출할 때에는 웰 바이어스에 의해 상승된 문턱전압을 측정하여 0V보다 낮은 문턱전압의 레벨을 측정한다. 또한, 상기에서 서술한 회로 및 프로그램 방법은 SONOS, MANOS 또는 TANOS 구조의 플래시 메모리 소자를 포함한 비휘발성 메모리 소자에도 적용 가능하다.
한편, 본 발명의 권리범위는 특허청구범위를 근거로 해석되어야 하며, 특허청구범위에 기재된 기술적 사상 내에서 회로의 구조 및 프로그램 방법이 변경될 수 있음은 당연하다.
상술한 바와 같이, 본 발명은 2비트를 포함한 그 이상의 n비트로 표현되는 다수의 데이터 중 적어도 2개 이상의 데이터(바람직하게는 표헌되는 데이터들 중 절반의 데이터)를 0V 보다 낮은 문턱전압으로 표현함으로써, 각 데이터에 대한 문턱전압의 분포 폭과 문턱전압 분포 사이의 간격에 대한 마진을 보다 더 여유있게 확보할 수 있어 동작의 신뢰성을 향상시킬 수 있다.
또한, 일부 프로그램 동작을 동시에 진행할 경우, 전체적인 프로그램 동작 시간을 줄일 수 있어 동작 속도를 향상시킬 수 있다.

Claims (19)

  1. 메모리 셀 블록에서 '11' 상태의 제1 메모리 셀들 중 선택된 제1 메모리 셀의 문턱전압을 상기 '11' 상태의 상기 제1 메모리 셀의 문턱전압보다는 높고 0V보다는 낮게 상승시켜 '10' 상태의 제2 메모리 셀들이 되도록 제1 프로그램 동작을 실시하는 단계;
    상기 '11' 상태의 상기 제1 메모리 셀들 중 선택된 제1 메모리 셀들의 문턱전압을 상기 제2 메모리 셀의 문턱전압보다 높게 상승시켜 '00' 상태의 제3 메모리 셀들이 되도록 제2 프로그램 동작을 실시하는 단계; 및
    상기 '10' 상태의 상기 제2 메모리 셀들 중 선택된 제2 메모리 셀들의 문턱전압을 상기 제3 메모리 셀의 문턱전압보다 더 높게 상승시켜 '01' 상태의 제4 메모리 셀들이 되도록 제3 프로그램 동작을 실시하는 단계를 포함하는 플래시 메모리 장치의 프로그램 방법.
  2. 메모리 셀 블록에서 소거된 제1 메모리 셀들 중 선택된 제1 메모리 셀들의 문턱전압을 상기 제1 메모리 셀의 문턱전압보다는 높고 0V보다는 낮게 상승시켜 제2 메모리 셀들이 되도록 제1 프로그램 동작을 실시하는 단계;
    상기 소거된 제1 메모리 셀들 중 선택된 제1 메모리 셀들의 문턱전압을 상기 제2 메모리 셀의 문턱전압보다 높게 상승시켜 제3 메모리 셀들이 되도록 제2 프로 그램 동작을 실시하는 단계; 및
    상기 제2 메모리 셀들 중 선택된 제2 메모리 셀들의 문턱전압을 상기 제3 메모리 셀의 문턱전압보다 더 높게 상승시켜 제4 메모리 셀들이 되도록 제3 프로그램 동작을 실시하는 단계를 포함하는 플래시 메모리 장치의 프로그램 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제1 프로그램 동작을 실시한 후,
    상기 제1 프로그램 동작이 정상적으로 실시된 제2 메모리 셀의 문턱전압이 상기 0V보다 높아지도록 웰에 벌크 바이어스를 인가한 상태에서 제1 프로그램 검증 동작을 실시하는 단계를 더 포함하는 플래시 메모리 장치의 프로그램 방법.
  4. 제 3 항에 있어서,
    상기 벌크 바이어스는 상기 제1 프로그램 검증 동작 동안 상기 메모리 셀이 형성된 N웰에 인가되는 플래시 메모리 장치의 프로그램 방법.
  5. 제 3 항에 있어서,
    상기 벌크 바이어스에 의해 상기 제1 메모리 셀의 문턱전압은 0V보다 낮은 상태를 유지하고, 상기 제2 메모리 셀의 문턱전압은 0V보다 높아지는 플래시 메모 리 장치의 프로그램 방법.
  6. 제 3 항에 있어서,
    상기 메모리 셀 블록은 다수개가 구비되고, 다수개의 메모리 셀 블록들이 적어도 2개 이상의 그룹으로 나뉘어져 서로 다른 웰에 형성되며, 상기 벌크 바이어스가 상기 제1 프로그램 검증 동작이 실시되는 블록의 웰에만 인가되는 플래시 메모리 장치의 프로그램 방법.
  7. 제 3 항에 있어서,
    상기 제1 프로그램 검증 동작 시 제1 검증 전압으로 0V가 인가되는 플래시 메모리 장치의 프로그램 방법.
  8. 제 1 항 또는 제 2 항에 있어서, 상기 제1 프로그램 동작을 실시한 후,
    상기 제1 프로그램 동작이 정상적으로 실시된 제2 메모리 셀은 턴오프되고 상기 제1 메모리 셀은 턴온되도록 워드라인에 음전위의 검증 전압을 인가한 상태에서 제1 프로그램 검증 동작을 실시하는 단계를 더 포함하는 플래시 메모리 장치의 프로그램 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 제2 프로그램 동작 후 워드라인에 제2 검증 전압을 인가하여 제2 프로그램 검증 동작을 실시하는 단계; 및
    상기 제3 프로그램 동작 후 상기 워드라인에 상기 제2 메모리 셀의 문턱전압보다 높은 제3 검증 전압을 인가하여 제3 프로그램 검증 동작을 실시하는 단계를 더 포함하는 플래시 메모리 장치의 프로그램 방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 제2 프로그램 동작 및 상기 제3 프로그램 동작이 동시에 실시되는 플래시 메모리 장치의 프로그램 방법.
  11. 메모리 셀 블록에서 '11' 상태의 제1 메모리 셀들 중 선택된 제1 메모리 셀의 문턱전압을 0V보다는 높게 상승시켜 '00' 상태의 제3 메모리 셀들이 되도록 제1 프로그램 동작을 실시하는 단계;
    '11' 상태의 제1 메모리 셀들 중 선택된 제1 메모리 셀의 문턱전압을 상기 '11' 상태의 상기 제1 메모리 셀의 문턱전압보다는 높고 0V보다는 낮게 상승시켜 '10' 상태의 제2 메모리 셀들이 되도록 제2 프로그램 동작을 실시하는 단계;
    정상적인 '10' 상태의 제2 메모리 셀의 문턱전압이 상기 0V보다 높아지도록 웰에 벌크 바이어스를 인가한 상태에서 제2 프로그램 검증 동작을 실시하는 단계; 및
    상기 '00' 상태의 상기 제3 메모리 셀들 중 선택된 제3 메모리 셀들의 문턱전압을 보다 더 높게 상승시켜 '01' 상태의 제4 메모리 셀들이 되도록 제3 프로그램 동작을 실시하는 단계를 포함하는 플래시 메모리 장치의 프로그램 방법.
  12. 메모리 셀 블록에서 소거된 제1 메모리 셀들 중 선택된 제1 메모리 셀의 문턱전압을 0V보다는 높게 상승시켜 제3 메모리 셀들이 되도록 제1 프로그램 동작을 실시하는 단계;
    상기 소거된 제1 메모리 셀들 중 선택된 제1 메모리 셀들의 문턱전압을 상기 제1 메모리 셀의 문턱전압보다는 높고 0V보다는 낮게 상승시켜 제2 메모리 셀들이 되도록 제2 프로그램 동작을 실시하는 단계;
    정상적으로 프로그램된 제2 메모리 셀의 문턱전압이 0V보다 높아지도록 웰에 벌크 바이어스를 인가한 상태에서 제2 프로그램 검증 동작을 실시하는 단계; 및
    상기 제3 메모리 셀들 중 선택된 제3 메모리 셀들의 문턱전압을 보다 더 높게 상승시켜 제4 메모리 셀들이 되도록 제3 프로그램 동작을 실시하는 단계를 포함하는 플래시 메모리 장치의 프로그램 방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 벌크 바이어스에 의해 상기 제1 메모리 셀의 문턱전압은 0V보다 낮은 상태를 유지하고, 상기 제2 메모리 셀의 문턱전압은 0V보다 높아지는 플래시 메모리 장치의 프로그램 방법.
  14. 제 13 항에 있어서,
    상기 제2 프로그램 검증 동작 시 검증 전압으로 0V가 인가되는 플래시 메모리 장치의 프로그램 방법.
  15. 제 11 항 또는 제 12 항에 있어서,
    상기 메모리 셀 블록은 다수개가 구비되고, 다수개의 메모리 셀 블록들이 적어도 2개 이상의 그룹으로 나뉘어져 서로 다른 웰에 형성되며, 상기 벌크 바이어스가 상기 제2 프로그램 검증 동작이 실시되는 블록의 웰에만 인가되는 플래시 메모리 장치의 프로그램 방법.
  16. 제 11 항 또는 제 12 항에 있어서,
    상기 제1 프로그램 동작 후 워드라인에 제1 검증 전압을 인가하여 제1 프로그램 검증 동작을 실시하는 단계; 및
    상기 제3 프로그램 동작 후 상기 워드라인에 상기 제2 메모리 셀의 문턱전압보다 높은 제3 검증 전압을 인가하여 제3 프로그램 검증 동작을 실시하는 단계를 더 포함하는 플래시 메모리 장치의 프로그램 방법.
  17. 제 11 항 또는 제 12 항에 있어서,
    상기 제2 프로그램 동작 및 상기 제3 프로그램 동작이 동시에 실시되는 플래시 메모리 장치의 프로그램 방법.
  18. 제 1 항, 제 2 항, 제 11 항 및 제 12 항 중 어느 한 항에 있어서,
    상기 제1 내지 제3 프로그램 동작은 ISPP 방식으로 실시되는 플래시 메모리 장치의 프로그램 방법.
  19. 제 1 항, 제 2 항, 제 11 항 및 제 12 항 중 어느 한 항에 있어서,
    제1 프로그램 동작을 실시하기 전에 상기 메모리 셀 블록의 소거 동작이 실시되는 단계를 더 포함하는 플래시 메모리 장치의 프로그램 방법.
KR1020070032226A 2006-12-12 2007-04-02 멀티 레벨 셀을 갖는 플래시 메모리 장치의 프로그램 방법 KR20070057716A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070032226A KR20070057716A (ko) 2007-04-02 2007-04-02 멀티 레벨 셀을 갖는 플래시 메모리 장치의 프로그램 방법
KR1020070067312A KR100892053B1 (ko) 2006-12-12 2007-07-05 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의프로그램 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070032226A KR20070057716A (ko) 2007-04-02 2007-04-02 멀티 레벨 셀을 갖는 플래시 메모리 장치의 프로그램 방법

Publications (1)

Publication Number Publication Date
KR20070057716A true KR20070057716A (ko) 2007-06-07

Family

ID=38354970

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070032226A KR20070057716A (ko) 2006-12-12 2007-04-02 멀티 레벨 셀을 갖는 플래시 메모리 장치의 프로그램 방법

Country Status (1)

Country Link
KR (1) KR20070057716A (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100882206B1 (ko) * 2007-06-19 2009-02-06 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법
EP2064707A1 (en) * 2006-09-13 2009-06-03 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
KR20110023333A (ko) * 2009-08-31 2011-03-08 삼성전자주식회사 비휘발성 메모리 장치, 그것의 구동 방법, 그것을 포함하는 메모리 시스템
US9588883B2 (en) 2011-09-23 2017-03-07 Conversant Intellectual Property Management Inc. Flash memory system
KR20180065132A (ko) * 2016-12-07 2018-06-18 한국과학기술연구원 양극성 전하저장 특성을 이용한 비휘발성 메모리 장치 및 프로그래밍 방법

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2064707A1 (en) * 2006-09-13 2009-06-03 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
EP2064707A4 (en) * 2006-09-13 2009-11-11 Mosaid Technologies Inc FLASH VALUE THRESHOLD DISTRIBUTION METHOD
US7821827B2 (en) 2006-09-13 2010-10-26 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
US8102708B2 (en) 2006-09-13 2012-01-24 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
US8462551B2 (en) 2006-09-13 2013-06-11 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
US8711621B2 (en) 2006-09-13 2014-04-29 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
KR100882206B1 (ko) * 2007-06-19 2009-02-06 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법
KR20110023333A (ko) * 2009-08-31 2011-03-08 삼성전자주식회사 비휘발성 메모리 장치, 그것의 구동 방법, 그것을 포함하는 메모리 시스템
US9588883B2 (en) 2011-09-23 2017-03-07 Conversant Intellectual Property Management Inc. Flash memory system
US10705736B2 (en) 2011-09-23 2020-07-07 Conversant Intellectual Property Management Inc. Flash memory system
KR20180065132A (ko) * 2016-12-07 2018-06-18 한국과학기술연구원 양극성 전하저장 특성을 이용한 비휘발성 메모리 장치 및 프로그래밍 방법

Similar Documents

Publication Publication Date Title
KR100897415B1 (ko) 비휘발성 메모리의 소거 동작들의 워드 라인 보상
US8526239B2 (en) Semiconductor memory device and method of operating the same
US9324418B2 (en) Nonvolatile memory and method for improved programming with reduced verify
KR101141908B1 (ko) 불휘발성 반도체 기억 장치
KR100859258B1 (ko) 플래시 메모리 장치 및 동작 방법
US9064580B2 (en) Nonvolatile semiconductor memory device and write-in method thereof
US8169832B2 (en) Methods of erase verification for a flash memory device
US8773910B2 (en) Programming to mitigate memory cell performance differences
KR100960479B1 (ko) 플래시 메모리 장치 및 동작 방법
EP3038111A1 (en) Multiple level program verify in a memory device
US9431126B2 (en) Non-volatile memory program algorithm device and method
KR20130125839A (ko) 플래시 멀티-레벨 임계값 분배 방식
US20080298133A1 (en) Program verifying method and programming method of flash memory device
JP3961759B2 (ja) 不揮発性半導体記憶装置
JP2009301599A (ja) 不揮発性半導体記憶装置
KR20070057716A (ko) 멀티 레벨 셀을 갖는 플래시 메모리 장치의 프로그램 방법
JP5784788B2 (ja) 不揮発性半導体記憶装置とその書き込み方法
KR20150035223A (ko) 반도체 메모리 장치 및 이의 동작방법
KR100892053B1 (ko) 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의프로그램 방법
KR100972715B1 (ko) 플래시 메모리 소자 및 그의 프로그램 동작 방법
KR101402230B1 (ko) 더미 셀을 포함하는 불휘발성 메모리 장치 및 그것의프로그램 방법
JPWO2002067267A1 (ja) 多値不揮発性半導体記憶装置
JP2014164786A (ja) 不揮発性半導体記憶装置
KR100837223B1 (ko) 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출방법
KR20080053985A (ko) 비휘발성 메모리 소자의 소거 방법

Legal Events

Date Code Title Description
A201 Request for examination
G15R Request for early opening