KR100859258B1 - 플래시 메모리 장치 및 동작 방법 - Google Patents

플래시 메모리 장치 및 동작 방법 Download PDF

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Abstract

본 발명은 플래시 메모리 장치 및 동작 방법에 관한 것으로, 프로그램 동작, 소거 동작 또는 리드 동작이 실시된 누적 횟수(사이클링 누적 횟수)에 따라 리드 동작 시 인가되는 전압 조건(또는 전류 조건)들을 다르게 조절함으로써, 프로그램 동작(또는 소거 동작)이 정상적으로 실시되었음에도 불구하고 사이클링 누적 횟수의 증가에 의해 문턱전압이 목표 전압과 다른 레벨로 변경되더라도 리드 동작의 신뢰성을 향상시켜 오동작을 방지할 수 있다.
Figure R1020070091518
플래시 메모리 소자, 사이클링, 문턱전압, 프로그램, 소거

Description

플래시 메모리 장치 및 동작 방법{Apparatus for flash memory device and operating method thereof}
본 발명은 플래시 메모리 장치 및 동작 방법에 관한 것으로, 동작 횟수가 누적됨에 따라 변경되는 동작 특성을 보상할 수 있는 플래시 메모리 장치 및 동작 방법에 관한 것이다.
메모리 소자 중에서 비휘발성 메모리 소자는 전원 공급이 중단되어도 저장된 데이터가 지워지지 않는 특성이 있다. 대표적인 비휘발성 메모리 소자로 플래시 메모리 소자가 있다. 플래시 메모리 소자는 메모리 셀 어레이의 구조에 따라 크게 노아 플래시 메모리 소자와 낸드 플래시 메모리 소자로 구분할 수 있다. 플래시 메모리 셀의 게이트는 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트를 포함하는 구조로 이루어진다.
이러한 플래시 메모리 소자(특히, 낸드 플래시 메모리 소자)는 F-N 터널링을 통해 프로그램 동작 및 소거 동작이 이루어진다. 프로그램 동작에 의해 플로팅 게 이트로 전자가 축적되고 소거 동작에 의해 플로팅 게이트에 축적된 전자가 기판으로 방출된다. 그리고, 리드 동작 시 플로팅 게이트에 축적된 전자의 양에 따라 달라지는 메모리 셀의 문턱전압을 검출하고 검출된 문턱전압의 레벨로 데이터를 독출한다.
상기 동작들의 실시 횟수(즉, 사이클링 횟수)가 증가하여 누적될수록 프로그램 상태(또는 소거 상태)의 메모리 셀의 문턱전압이 달라진다.
도 1은 플래시 메모리 소자의 사이클링 횟수에 따른 문턱전압 변화를 나타내는 특성 그래프이다.
도 1을 참조하면, 사이클링 횟수가 증가함에 따라 동일한 조건에서 프로그램 동작이 실시되더라도 메모리 셀의 문턱전압이 점점 높아진다. 소거 동작에서도 문턱전압이 높아지는 현상은 동일하게 발생된다. 사이클링 횟수가 증가함에 따라 터널 절연막에 전자들이 트랩되어 프로그램 동작에 영향을 주는 것이 하나의 요인이 될 수 있다.
이렇게 동일한 프로그램 동작 조건에서 문턱전압이 변화되면 리드 동작 시 메모리 셀에 저장된 데이터가 정상적으로 독출되지 않아 오동작이 발생될 수 있다.
본 발명이 제시하는 플래시 메모리 장치 및 동작 방법은 프로그램 동작, 소거 동작 또는 리드 동작이 실시된 누적 횟수(사이클링 누적 횟수)에 따라 리드 동작 시 인가되는 전압 조건(또는 전류 조건)들을 다르게 조절함으로써, 프로그램 동작(또는 소거 동작)이 정상적으로 실시되었음에도 불구하고 사이클링 누적 횟수의 증가에 의해 문턱전압이 목표 전압과 다른 레벨로 변경되더라도 리드 동작의 신뢰성을 향상시켜 오동작을 방지할 수 있다.
본 발명의 실시예에 따른 플래시 메모리 장치는 다수의 비트라인에 각각 연결된 스트링들을 포함하는 메인 셀 어레이와, ISPE 방식의 소거 동작 동안 실시된 메모리 셀의 소거 횟수를 저장하는 플래그 셀들이 포함된 플래그 셀 어레이와, 비트라인들과 각각 연결되는 페이지 버퍼들과, 메인 셀 어레이와 플래그 셀 어레이로 프로그램/소거/리드 동작에 필요한 전압들을 공급하기 위한 동작 전압 발생기, 및 플래그 셀들에 저장된 소거 횟수에 따라 메모리 셀의 턴온/턴오프 상태를 판단하는 기준전류 값이 달라지도록 비트라인에 흐르는 전류의 양을 조절하기 위한 비트라인 전류 제어부를 포함한다.
상기에서, 비트라인 전류 제어부는 소거 횟수에 따라 페이지 버퍼 내부의 감지 노드와 비트라인 사이에 접속된 스위칭 소자가 턴온되는 정도를 제어하여, 비트 라인에 흐르는 전류의 양을 조절한다.
비트라인 전류 제어부는 소거 횟수가 많을수록 기준전류 값이 작아지도록 스위칭 소자가 턴온되는 정도를 제어한다.
본 발명의 제1 실시예에 따른 플래시 메모리 장치의 동작 방법은 소거 전압을 인가하여 메모리 셀의 소거 동작을 실시하는 단계와, 메모리 셀의 문턱전압과 목표 전압을 비교하는 단계와, 문턱전압이 목표 전압보다 높으면 소거 전압의 레벨을 상승시켜 메모리 셀의 소거 동작을 재실시하는 단계, 및 문턱전압이 목표 전압보다 낮으면 소거 동작의 횟수를 저장하는 단계를 포함한다.
상기에서, 소거 동작의 횟수는 플래그 셀에 저장될 수 있다.
본 발명의 제2 실시예에 따른 플래시 메모리 장치의 동작 방법은 메인 셀 어레이와 플래그 셀 어레이를 포함하는 메모리 셀 블록의 소거 동작을 실시하는 단계와, 메인 셀 어레이에 포함된 메모리 셀의 문턱전압과 목표 전압을 비교하는 단계와, 문턱전압이 목표 전압보다 높으면 소거 전압의 레벨을 상승시켜 메모리 셀 블록의 소거 동작을 재실시하는 단계, 및 문턱전압이 목표 전압보다 낮으면 소거 동작의 횟수를 저장하는 단계를 포함한다.
상기에서, 소거 동작의 횟수는 플래그 셀 어레이에 포함된 플래그 셀에 저장될 수 있다.
소거 동작을 실시한 후 소거 동작의 횟수를 증가시키는 단계를 더 포함한다.
본 발명의 제3 실시예에 따른 플래시 메모리 장치의 동작 방법은 ISPE(Increasement Step Pulse Erase) 방식으로 메모리 셀 블록의 소거 동작을 실 시하는 단계와, 소거 동작 동안 실시된 메모리 셀 블록의 소거 횟수를 저장하는 단계와, 소거 횟수에 따라 리드 동작 또는 프로그램 검증 동작 시 선택된 워드라인에 인가될 전압의 레벨을 조절하는 단계, 및 선택된 워드라인에 전압을 인가하여 리드 동작 또는 프로그램 검증 동작을 실시하는 단계를 포함한다.
상기에서, 전압의 레벨은 소거 횟수가 많을수록 높아진다.
본 발명의 제4 실시예에 따른 플래시 메모리 장치의 동작 방법은 ISPE(Increasement Step Pulse Erase) 방식으로 메모리 셀 블록의 소거 동작을 실시하는 단계와, 소거 동작 동안 실시된 메모리 셀 블록의 소거 횟수를 저장하는 단계와, 소거 횟수에 따라 리드 동작 또는 프로그램 검증 동작 시 메모리 셀의 턴온/턴오프를 판단하기 위한 기준전류의 값을 설정하는 단계, 및 메모리 셀의 워드라인에 전압을 인가하고 메모리 셀에 흐르는 전류의 양과 기준전류의 값을 비교하여 리드 동작 또는 프로그램 검증 동작을 실시하는 단계를 포함한다.
상기에서, 기준전류의 값은 소거 횟수가 많을수록 낮아진다. 기준전류의 값은 비트라인에 흐르는 전류의 양을 조절하여 설정하며, 비트라인에 흐르는 전류의 양은 페이지 버퍼의 감지 노드와 비트라인 사이에 접속된 스위칭 소자가 턴온되는 정도에 따라 달라진다.
메모리 셀 블록은 메인 셀 어레이 및 플래그 셀 어레이를 포함하며, 소거 횟수는 플래그 셀 어레이에 포함된 플래그 셀에 저장될 수 있다.
소거 동작을 실시한 후 소거 횟수를 증가시키는 단계를 더 포함한다.
본 발명은 사이클링 누적 횟수가 증가하여 메모리 셀의 프로그램 특성 또는 소거 특정이 변하더라도 사이클링 누적 횟수에 따라 리드 동작 시 인가되는 동작 전압(또는 전류)을 조절하여 리드 동작의 정확도를 높임으로써, 오동작을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 2는 본 발명의 실시예에 따른 플래시 메모리 장치를 설명하기 위한 회로도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 플래시 메모리 장치는 다수의 메모리 셀 블록(MB; 편의상 하나만 도시됨)을 포함하는 메모리 셀 어레이, 페이지 버퍼부(PB), 동작 전압 발생기(210), 제어부(220), 비트라인 전류 제어부(230) 및 데이터 입출력 회로(240)를 포함한다.
메모리 셀 어레이는 다수의 메모리 셀 블록(MB)을 포함한다. 메모리 셀 블 록(MB)은 메인 셀 어레이(MCA) 및 플래그 셀 어레이(FCA)를 포함한다. 메인 셀 어레이(MCA) 및 플래그 셀 어레이(FCA)는 스트링 수(즉, 메모리 셀의 수)만 상이하고 전체적인 구조는 동일하다. 구체적으로 설명하면, 메인 셀 어레이(MCA)는 다수의 스트링을 포함한다. 스트링은 드레인 셀렉트 트랜지스터(DST), 다수의 메모리 셀(C0 내지 Cn; n은 정수) 및 소오스 셀렉트 트랜지스터(SST)가 직렬로 연결된 구조로 이루어진다. 드레인 셀렉트 트랜지스터(DST)의 드레인은 비트라인(BLm)과 연결되고, 소오스 셀렉트 트랜지스터(SST)의 소오스는 공통 소오스 라인(CSL)과 연결된다. 각각의 스트링에 포함된 드레인 셀렉트 트랜지스터(DST)의 게이트가 서로 연결되어 드레인 셀렉트 라인(DSL)이 되고, 소오스 셀렉트 트랜지스터(SST)의 게이트가 연결되어 소오스 셀렉트 라인(SSL)되고, 메모리 셀의 게이트가 연결되어 워드라인들(WL0 내지 WLn)이 된다. 플래그 셀 어레이(FCA)에서는 드레인 셀렉트 트랜지스터(DST)와 소오스 셀렉트 트랜지스터(SST) 사이에 직렬로 연결된 메모리 셀들이 플래그 셀들(FC0 내지 FCn)로 사용된다. 플래그 셀의 용도는 후술하기로 한다.
페이지 버퍼부(PB)는 다수의 페이지 버퍼(MPB 및 FPB)를 포함한다. 여기서, 페이지 버퍼(MPB)는 메인 셀 어레이(MCA)에 포함된 스트링과 비트라인(BLm)을 통해 연결되며, 페이지 버퍼(FPB)는 플래그 셀 어레이(FCA)에 포함된 스트링과 비트라인(BLf)을 통해 연결된다. 기본적으로, 페이지 버퍼(MPB)는 비트라인 선택신호(Vsel)에 따라 비트라인(BLm)과 감지 노드(SO1)를 연결하는 제1 스위칭 소자(N201), 프리차지 신호(PRECHb)에 따라 감지 노드(SO1)를 프리차지 시키기 위한 제2 스위칭 소자(P201), 감지 노드(SO1)의 전위에 따라 동작하는 제3 스위칭 소 자(N202), 제3 스위칭 소자(N202)의 일단에 연결된 래치(LAT1), 제3 스위칭 소자(N202)의 타단에 연결되며 리드 제어 신호(LATCH)에 따라 동작하는 제4 스위칭 소자(N203)를 포함한다.
상기의 페이지 버퍼(MPB)는 페이지 버퍼가 동작하는데 필요한 최소한의 구성 요소만을 도시한 것으로써, 동작 속도를 증가시키기 위하여 2개 이상의 래치를 포함할 수도 있다. 페이지 버퍼의 기본 구성 및 동작은 이미 공지된 사항이므로 구체적인 설명은 생략하기로 한다.
페이지 버퍼들(MPB 및 FPB)에 포함된 래치들(LAT1 및 LAT2)의 출력단자는 데이터 입출력 회로(240)로 연결되며, 데이터 입출력 회로(240)는 래치들(LAT1 및 LAT2)에 저장된 데이터를 순차적으로 출력하거나, 외부로부터 입력되는 데이터들을 래치들(LAT1 및 LAT2)로 전달한다.
동작 전압 발생기(210)는 메모리 셀의 동작에 필요한 전압들을 생성한다. 구체적으로 설명하면, 동작 전압 발생기(210)는 다수의 동작 전압들(예를 들어, Vpgm, Vpass, Vvfy, Vgnd, Vdsl, Vssl, Vwell)을 생성하여 글로벌 워드라인들 및 글로벌 셀렉트 라인들로 출력하며, 블록 선택부(미도시)는 블록 선택 신호(미도시)에 따라 상기 동작 전압들을 선택된 메모리 셀 블록(MB)으로 전달한다.
제어부(220)는 메모리 셀의 동작에 따라 동작 전압 발생기(210)가 프로그램 동작, 소거 동작 또는 리드 동작에 필요한 전압들을 출력하도록 동작 전압 발생기(210)를 제어한다. 또한, 제어부(220)는 ISPE(Increasement Step Pulse Erase) 방식으로 메모리 셀의 소거 동작을 실시하는 과정에서 메모리 셀 블록(MB)이 형성 된 웰 영역으로 소거 전압(Vwell)이 몇 번 인가되었는지를 카운팅한다. 즉, ISPE 방식의 소거 동작에서 실시된 소거 횟수를 카운팅한다. 구체적으로 설명하면, ISPE 방식의 소거 동작은 웰에 양전압을 인가하여 선택된 메모리 셀 블록의 메모리 셀들을 소거한 후 메모리 셀들의 문턱전압이 목표전압까지 낮아졌는지를 검증한다. 만일, 메모리 셀들의 문턱전압이 목표 전압까지 낮아지지 않았으면, 보다 높은 레벨의 양전압을 웰에 인가하여 메모리 셀들을 다시 소거하고 메모리 셀들의 문턱전압 레벨을 검출한다. 이렇게 ISPE 방식의 소거 동작에서는 웰에 양전압이 여러번 인가될 수 있는데, ISPE 방식의 소거 동작 동안 웰에 양전압이 인가된 횟수(소거 횟수)를 제어부(220)가 카운팅한다.
소거 횟수는 메모리 셀 블록(MB)의 플래그 셀들(FC0 내지 FCn) 중 일부의 플래그 셀들에 저장된다. ISPE 방식의 소거 동작 내에서 실시된 소거 횟수에 따라 메모리 셀의 동작 특성(특히, 사이클링 특성)을 파악할 수 있으며, 플래그 셀에 저장된 양전압의 인가 횟수에 따라 메모리 셀의 리드 동작이 달라진다. 즉, 소거 횟수를 저장하는 것은 메모리 셀의 사이클링 특성을 파악하고 이를 저장하는 하나의 실시예가 된다. 이들은 모두 제어부(220)에 의해 제어된다. 구체적인 동작은 후술하기로 한다.
비트라인 전류 제어부(230)는 제어부(220)에 의해 제어되며, 메모리 셀의 리드 동작 시 플래그 셀에 저장된 사이클링 특성(즉, 소거 횟수)에 따라 메모리 셀의 턴온/턴오프를 판단하기 위한 기준 전류(도 5의 Itrip1 또는 Itrip2)의 값을 조절한다. 구체적으로 예를 들어 설명하면, 비트라인 전류 제어부(230)는 사이클링 특 성에 따라 페이지 버퍼(MPB)의 감지 노드(SO)와 비트라인(BLm) 사이에 접속된 스위칭 소자(N201)로 전류 제어 신호(Vsel)를 출력하며, 스위칭 소자(N201)는 전류 제어 신호(Vsel)에 따라 턴온 정도가 조절되어 비트라인(BLm)에 흐르는 전류(Itrip)량이 조절된다. 비트라인(BLm)에 흐르는 전류(Itrip)량이 조절됨에 따라 리드 동작이나 프로그램 검증 동작 시 따라 메모리 셀의 턴온/턴오프를 판단하기 위한 기준 전류(도 5의 Itrip1 또는 Itrip2)의 값을 변경할 수 있다. 구체적으로, 비트라인에 흐르는 전류(Itrip)의 양을 감소시키면 기준 전류의 값을 낮출 수 있다.
상기의 구조로 이루어진 플래시 메모리 장치를 이용한 메모리 소자의 동작 방법을 설명하면 다음과 같다.
도 3 및 도 4는 본 발명의 실시예에 따른 메모리 소자의 동작 방법을 설명하기 위한 흐름도이다.
도 2 및 도 3을 참조하면, 본 발명은 ISPE 방식의 소거 동작을 통해 메모리 셀의 사이클링 특성을 파악하고 저장하고 이를 저장한다. 사이클링 특성은 소거 동작과 리드 동작의 실시횟수가 누적될수록 도 1에서와 같이 메모리 셀의 문턱전압 특성이 변하게 된다. 본 발명에서는 ISPE 방식의 소거 동작에서 메모리 셀의 문턱전압을 목표 전압까지 낮추기 위하여 몇 번의 메모리 셀 소거가 실시됐는지를 카운팅(즉, 양전압 인가 횟수를 카운팅)하고 그에 따라 리드 동작 시 인가되는 전압 조건들을 조절한다. 보다 구체적으로 설명하면 다음과 같다.
먼저, 소거 명령 신호가 입력되면 어드레스 신호에 따라 다수의 메모리 셀 블록들 중 하나의 블록이 선택되고, 선택된 메모리 셀 블록(MB)에 대한 ISPE 방식 의 소거 동작이 실시된다. 메모리 셀 블록에는 문턱전압이 0V보다 낮은 메모리 셀들과 0V보다 높은 메모리 셀들이 포함되어 있다. 문턱전압이 0V보다 낮은 메모리 셀들 중 문턱전압이 너무 낮은 메모리 셀들이 존재할 경우 소거 동작을 실시하면 문턱전압이 더 낮아질 수 있다. 따라서, 문턱전압이 0V보다 심하게 낮은 메모리 셀들의 문턱전압을 상승시키기 위하여 프리 프로그램 동작을 실시할 수 있다(310). 프리 프로그램 동작은 일반적인 프로그램 동작에서 인가되는 프로그램 전압보다 낮은 레벨의 프로그램 전압이 워드라인에 인가되는 것을 제외하고는 일반적인 프로그램 동작과 동일하게 실시할 수 있다.
이어서, 선택된 메모리 셀 블록(MB)에 포함된 메모리 셀들의 제1 소거 동작을 실시한다(320). 이때, 메모리 셀 블록(MB)의 벌크(예를 들어, P웰)에는 15V의 소거 전압(Vwell)이 인가된다. 제1 소거 동작을 실시한 후, 메모리 셀들의 문턱전압이 목표 전압까지 낮아졌는지를 검출하는 소거 검증을 실시한다(330). 메모리 셀들의 문턱전압을 목표 전압과 비교하여 문턱전압이 목표 전압까지 낮아졌으면 ISPE 방식의 소거 동작은 종료된다. 그렇지 않을 경우, 소거 전압(Vwell)을 상승시켜 메모리 셀의 소거 동작을 재실시 하는데 구체적으로 설명하면 다음과 같다.
소거 검증 동작에서 메모리 셀의 문턱전압이 목표 전압까지 낮아지지 않으면 소거 횟수를 카운팅하기 위하여 소거 횟수를 증가시킨다. 즉, 소거 횟수를 초기값인 '1'에서 '2'로 증가시킨다. ISPE 방식의 소거 동작에서 소거 횟수는 제어부(220) 내에 포함된 임시 저장 수단(예를 들어, 레지스터)에 저장될 수 있다. 이어서, 소거 전압(Vwell)을 상승시킨다. 예를 들어, 소거 전압(Vwell)은 15V부터 20V까지 상승할 수 있으며, 0.1V 내지 1V의 단위로 상승시킬 수 있다. 소거 전압(Vwell)을 1V 단위로 상승시키는 경우, 소거 전압(Vwell)을 16V로 상승시킨 후 메모리 셀의 제2 소거 동작을 실시한다(320).
상기에서, 단계들(320, 330 및 340)은 메모리 셀의 문턱전압이 목표 전압까지 낮아지면 중지된다. 메모리 셀의 문턱전압을 목표 전압까지 낮춘 후에는 소거 속도가 빨라 문턱전압이 목표 전압보다 너무 낮아진 메모리 셀(과소거 메모리 셀)이 존재할 수 있다. 이러한 과소거 메모리 셀의 문턱전압을 목표 전압까지 상승시키거나 목표 전압의 근처까지 상승시키기 위하여 소프트 프로그램 동작을 실시한다(350). 소프트 프로그램 동작도 프리 프로그램 동작과 마찬가지로 일반적인 프로그램 동작에서 인가되는 프로그램 전압보다 낮은 레벨의 프로그램 전압이 워드라인에 인가되는 것을 제외하고는 일반적인 프로그램 동작과 동일하게 실시할 수 있다.
소프트 프로그램 동작(360)이 완료되면 ISPE 방식의 소거 동작이 완료된다.
ISPE 방식의 소거 동작이 완료된 후에는 ISPE 방식의 소거 동작 동안 실시된 메모리 셀의 소거 횟수를 저장한다(360). 메모리 셀의 소거 횟수는 메모리 셀 블록(MB)의 플래그 셀들(FC0 내지 FCn) 중 일부의 플래그 셀들에 저장된다.
사이클링 횟수가 증가할수록 메모리 셀의 터널 절연막에 전자들이 트랩되면서 메모리 셀의 문턱전압에 영향을 준다(도 1참조). 예를 들어, 사이클링 횟수가 증가할수록 메모리 셀의 문턱전압이 높아지는 특성을 보이므로, 메모리 셀의 문턱전압을 목표 전압까지 낮추기 위해서는 ISPE 방식의 소거 동작 내에서 메모리 셀의 소거 동작이 여러 번 실시되어야 한다. 즉, 사이클링 횟수가 증가할수록 ISPE 방식 의 소거 동작 내에서 메모리 셀의 소거 동작 횟수도 증가하게 된다. 따라서, ISPE 방식의 소거 동작 내에서 실시된 메모리 셀의 소거 동작 횟수를 이용하여 사이클링 누적 횟수에 변경된 메모리 셀의 문턱전압 특성을 파악할 수 있다.
이렇듯, 본 발명에서는 ISPE 방식의 소거 동작에서 메모리 셀의 소거 횟수를 이용하여 싸이클링 횟수의 증가에 따른 메모리 셀의 문턱전압 변화를 판단한다. 그리고, 저장된 소거 횟수를 이용하여 메모리 셀의 리드 동작 시 문턱전압 레벨을 판단하기 위한 조건들을 변경한다. 구체적으로 설명하면 다음과 같다.
도 3 및 도 4를 참조하면, 외부로부터 리드 커맨드 신호가 입력(410)되면, 프로그램 동작을 통해 메모리 셀에 저장된 데이터를 읽기 위한 리드 동작이 시작된다. 먼저, 플래그 셀 어레이(FAC) 내의 플래그 셀에 저장된 소거 횟수를 리드한다(420). 리드된 소거 횟수에 따라 제어부(220)는 리드 동작 시 리드 조건들을 변경한다. 예를 들어, 제어부(220)는 메인 셀 어레이(MCA)의 셀렉트 라인(SSL 및 DSL)과 워드라인들(WL0 내지 WLn)에 인가될 동작 전압들의 레벨이 변경되도록 동작 전압 발생기(210)를 제어하거나(첫 번째 방법), 비트라인(BLm)과 페이지 버퍼(MPB)의 감지 노드(SO) 사이에 접속된 스위칭 소자(P201)로 인가되는 신호(Vsel)의 레벨을 변경하여 메모리 셀의 턴온/턴오프를 판단하기 위한 기준 전류의 값이 변경되도록 비트라인 전류 제어부(230)를 제어할 수 있다(두 번째 방법).
도 5를 참조하여 리드 동작 시 리드 조건을 변경하는 방법을 보다 상세하게 설명하기로 한다. 도 5는 본 발명의 실시예에 따른 플래시 메모리 장치의 동작 방법에서 변경되는 리드 조건을 설명하기 위한 그래프이다.
도 5를 참조하면, 사이클링 횟수의 증가에 따라 메모리 셀의 게이트(즉, 워드라인)에 인가되는 전압(Vg)에 비해 메모리 셀을 통해 흐르는 전류(Id)의 양이 줄어드는 것을 알 수 있다. 이는 메모리 셀의 문턱전압이 증가하는 것을 의미한다.
제1 전류(Itrip1)가 메모리 셀의 턴온과 턴오프 상태를 결정하는 기준 전류라고 가정할 때, 초기(Cyc1)에는 게이트에 4V의 전압(Vg)이 인가되면 메모리 셀에 제1 전류(Itrip1)가 흐르며, 이를 통해 턴온과 턴오프 상태를 구분할 수 있다. 하지만, 사이클링 누적 횟수가 천번일 때 게이트에 4V의 전압(Vg)이 인가되면, 제1 전류(Itrip1)보다 적은 양의 전류가 흐르게 된다. 제1 전류(Itrip1)와 동일한 양의 전류가 흐르게 하기 위해서는 약 5V의 전압(Vg)을 게이트에 인가해야 한다. 사이클링 누적 횟수가 만번일 때는 제1 전류(Itrip1)보다 더 적은 양의 전류가 흐르며, 제1 전류(Itrip1)와 동일한 양의 전류가 흐르게 하기 위해서는 더 높은 전압(Vg)을 게이트에 인가해야 한다. 게이트에 인가되는 전압(Vg)을 변경하지 않을 경우, 메모리 셀의 턴온 상태와 턴오프 상태를 구분하기 위한 기준 전류를 제1 전류(Itrip1)에서 제2 전류(Itrip2)로 낮추어야 한다.
다시, 도 2 및 도 5를 참조하면, 첫 번째 방법으로 ISPE 방식의 소거 동작에서 플래그 셀에 저장된 사이클링 횟수에 따라 메모리 셀의 게이트(즉, 워드라인)에 인가할 전압의 레벨을 조절할 수 있다. 여기서, 워드라인은 리드 대상 셀이 연결된 워드라인을 의미한다. 구체적으로 예를 들어 설명하면, 리드 동작에 필요한 전압들(특히, 워드라인에 인가되는 전압)을 인가하기 전에 플래그 셀에 저장된 소거 횟수를 리드한다. 그리고, 소거 횟수가 '1'인 경우 사이클링 누적 횟수가 초기값에 해당하는 것으로 간주하여 워드라인 전압을 3V로 설정하고, 소거 횟수가 '2'인 경우 사이클링 누적 횟수가 1000번에 해당하는 것으로 간주하여 워드라인 전압을 4V로 설정하고, 소거 횟수가 '3'인 경우 사이클링 누적 횟수가 10000에 해당하는 것으로 간주하여 워드라인 전압을 5V로 설정할 수 있다. 상기에서 설명한 소거 횟수에 따른 사이클링 횟수의 관계와 워드라인 전압은 동작 설명을 위해 임의로 제시한 값이며 변경 가능하다.
이렇게 문턱전압의 변화를 고려하여 소거 횟수에 따라 리드 동작 시 워드라인 전압을 변경하면 오동작을 방지할 수 있다. 앞서 설명한 바와 같이, 워드라인 전압은 제어부(220)가 플래그 셀에 저장된 소거 횟수에 따라 동작 전압 발생기(210)를 제어하여 조절할 수 있다.
두 번째 방법으로, 플래그 셀에 저장된 사이클링 횟수에 따라 메모리 셀의 턴온/턴오프 상태를 판단하는 기준전류(도 5의 Itrip1 또는 Itrip2)의 값을 변경 할 수 있다. 구체적으로 설명하면, 소거 횟수에 따라 비트라인(BLm)과 페이지 버퍼(MPB)의 감지 노드(SO) 사이에 접속된 스위칭 소자(P201)가 턴온되는 정도를 제어하여 기준전류의 값을 변경할 수 있다. 구체적으로, 스위칭 소자(P201)가 턴온되는 정도를 조절하여 비트라인에 흐르는 전류(Itrip)의 양을 감소시키면 기준 전류의 값을 낮출 수 있다.
예를 들어, 리드 동작에 필요한 전압들(특히, 워드라인에 인가되는 전압)을 인가하기 전에 플래그 셀에 저장된 소거 횟수를 리드한다. 그리고, 소거 횟수가 '1'인 경우 사이클링 누적 횟수가 초기값에 해당하는 것으로 간주하여 스위칭 소 자(P201)가 턴온되는 정도를 제어하면, 그에 따라 비트라인(BLm)에 흐르는 전류(Itrip)의 양이 조절되어 메모리 셀의 턴온/턴오프를 판단하기 위한 기준전류 값이 제1 전류(Itrip1)로 설정된다. 소거 횟수가 '2'인 경우 사이클링 누적 횟수가 1000번에 해당하는 것으로 간주하여 스위칭 소자(P201)가 턴온되는 정도를 제어하면, 그에 따라 비트라인(BLm)에 흐르는 전류(Itrip)의 양이 재조절되어 메모리 셀의 턴온/턴오프를 판단하기 위한 기준전류 값이 제1 전류(Itrip1)보다 낮은 제2 전류(Itrip2)로 설정된다. 소거 횟수가 '3'인 경우 동일한 방법으로 기준전류 값을 제2 전류(Itrip2)보다 낮은 제3 전류(Itrip3)로 설정할 수 있다.
상기에서 설명한 소거 횟수에 따른 사이클링 횟수의 관계와 비트라인에 흐르는 전류의 양은 동작 설명을 위해 임의로 제시한 값이며 변경 가능하다.
상기의 조건으로 메모리 셀의 턴온 상태나 턴오프 상태를 판단하는데 필요한 전압(즉, 워드라인 전압)이나 기준 전류(즉, 비트라인 전류)를 설정한 후 리드 동작을 실시한다(도 4의 350).
상기에서 설명한 방법을 살펴보면, ISPE 방식의 소거 동작에서 실시된 메모리 셀의 소거 횟수를 이용하여 사이클링 누적 횟수를 파악하고, 사이클링 누적 횟수가 증가할수록 리드 동작에 필요한 워드라인 전압을 상승시키거나 기준 전류값을 낮춤으로써, 메모리 셀의 문턱전압이 변하더라도 오동작이 발생하는 것을 방지할 수 있다.
한편, 플래시 메모리 셀의 프로그램 동작 후에 실시하는 프로그램 검증 동작은 리드 동작과 동일하게 진행된다. 따라서, 프로그램 검증 동작에서도 리드 동작 때와 같이 사이클링 누적 횟수가 증가할수록 리드 동작에 필요한 워드라인 전압을 상승시키거나 기준 전류값을 낮춰줄 수 있다. 이를 위해, 프로그램 검증 동작을 실시하는 초기에 플래그 셀에 저장된 소거 횟수를 먼저 읽어야 함은 당연하다.
도 1은 플래시 메모리 소자의 사이클링 횟수에 따른 문턱전압 변화를 나타내는 특성 그래프이다.
도 2는 본 발명의 실시예에 따른 플래시 메모리 장치를 설명하기 위한 회로도이다.
도 3 및 도 4는 본 발명의 실시예에 따른 메모리 소자의 동작 방법을 설명하기 위한 흐름도이다.
도 5는 본 발명의 실시예에 따른 플래시 메모리 장치의 동작 방법에서 변경되는 리드 조건을 설명하기 위한 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
MB : 메모리 셀 블록 MCA : 메인 셀 어레이
FCA : 플래그 셀 어레이 PB : 페이지 버퍼부
MPB : 메인 페이지 버퍼 FPB : 플래그 페이지 버퍼
210 : 동작 전압 발생기 220 : 소거펄스 카운터
230 : 비트라인 전류 제어부 240 : 데이터 입출력 회로

Claims (18)

  1. 다수의 제1 비트라인에 각각 연결된 스트링들을 포함하는 메인 셀 어레이;
    다수의 제2 비트라인에 각각 연결된 스트링들을 포함하는 플래그 셀 어레이;
    상기 제1 및 제2 비트라인들과 각각 연결되는 페이지 버퍼들;
    상기 메인 셀 어레이와 상기 플래그 셀 어레이로 프로그램/소거/리드 동작에 필요한 전압들을 공급하기 위한 동작 전압 발생기; 및
    상기 메인 셀 어레이에 포함된 메모리 셀의 턴온/턴오프 상태를 판단하는 기준전류 값을 변화시키는 비트라인 전류 제어부를 포함하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 플래시 셀 어레이에 포함된 플래그 셀들 중 일부에 ISPE 방식의 소거 동작 동안 실시된 메모리 셀의 소거 횟수가 저장되는 플래시 메모리 장치.
  3. 제 2 항에 있어서,
    상기 비트라인 전류 제어부는 상기 플래그 셀들에 저장된 상기 소거 횟수에 따라 상기 기준전류 값이 달라지도록 상기 제1 비트라인에 흐르는 전류의 양을 조절하는 플래시 메모리 장치.
  4. 제 2 항에 있어서,
    상기 비트라인 전류 제어부는 상기 소거 횟수에 따라 상기 페이지 버퍼 내부의 감지 노드와 상기 제1 비트라인 사이에 접속된 스위칭 소자가 턴온되는 정도를 제어하여, 상기 제1 비트라인에 흐르는 전류의 양을 조절하는 플래시 메모리 장치.
  5. 제 4 항에 있어서,
    상기 비트라인 전류 제어부는 상기 소거 횟수가 많을수록 상기 기준전류 값이 작아지도록 상기 스위칭 소자가 턴온되는 정도를 제어하는 플래시 메모리 장치.
  6. 소거 전압을 인가하여 메모리 셀의 소거 동작을 실시하는 단계;
    상기 메모리 셀의 문턱전압과 목표 전압을 비교하는 단계;
    상기 문턱전압이 상기 목표 전압보다 높으면 상기 소거 전압의 레벨을 상승시켜 상기 메모리 셀의 소거 동작을 재실시하는 단계; 및
    상기 문턱전압이 상기 목표 전압보다 낮으면 상기 소거 동작의 횟수를 저장하는 단계를 포함하는 플래시 메모리 소자의 동작 방법.
  7. 제 6 항에 있어서,
    상기 소거 동작의 횟수는 플래그 셀에 저장되는 플래시 메모리 소자의 동작 방법.
  8. 메인 셀 어레이와 플래그 셀 어레이를 포함하는 메모리 셀 블록의 소거 동작을 실시하는 단계;
    상기 메인 셀 어레이에 포함된 메모리 셀의 문턱전압과 목표 전압을 비교하는 단계;
    상기 문턱전압이 상기 목표 전압보다 높으면 상기 소거 전압의 레벨을 상승시켜 상기 메모리 셀 블록의 소거 동작을 재실시하는 단계; 및
    상기 문턱전압이 상기 목표 전압보다 낮으면 상기 소거 동작의 횟수를 상기 플래그 셀 어레이에 포함된 플래그 셀에 저장하는 단계를 포함하는 플래시 메모리 소자의 동작 방법.
  9. 제 6 항 또는 제 8 항에 있어서,
    상기 소거 동작을 실시한 후 상기 소거 동작의 횟수를 증가시키는 단계를 더 포함하는 플래시 메모리 소자의 동작 방법.
  10. ISPE(Increasement Step Pulse Erase) 방식으로 메모리 셀 블록의 소거 동작을 실시하는 단계;
    상기 소거 동작 동안 실시된 상기 메모리 셀 블록의 소거 횟수를 저장하는 단계;
    상기 소거 횟수에 따라 리드 동작 또는 프로그램 검증 동작 시 선택된 워드라인에 인가될 전압의 레벨을 조절하는 단계; 및
    상기 선택된 워드라인에 상기 전압을 인가하여 리드 동작 또는 프로그램 검증 동작을 실시하는 단계를 포함하는 플래시 메모리 장치의 동작 방법.
  11. 제 10 항에 있어서,
    상기 전압의 레벨은 상기 소거 횟수가 많을수록 높아지는 플래시 메모리 장치의 동작 방법.
  12. ISPE(Increasement Step Pulse Erase) 방식으로 메모리 셀 블록의 소거 동작을 실시하는 단계;
    상기 소거 동작 동안 실시된 상기 메모리 셀 블록의 소거 횟수를 저장하는 단계;
    상기 소거 횟수에 따라 리드 동작 또는 프로그램 검증 동작 시 메모리 셀의 턴온/턴오프를 판단하기 위한 기준전류의 값을 설정하는 단계; 및
    상기 메모리 셀의 워드라인에 전압을 인가하고 상기 메모리 셀에 흐르는 전류의 양과 상기 기준전류의 값을 비교하여 리드 동작 또는 프로그램 검증 동작을 실시하는 단계를 포함하는 플래시 메모리 장치의 동작 방법.
  13. 제 12 항에 있어서,
    상기 기준전류의 값은 상기 소거 횟수가 많을수록 낮아지는 플래시 메모리 장치의 동작 방법.
  14. 제 13 항에 있어서,
    상기 기준전류의 값은 비트라인에 흐르는 전류의 양을 조절하여 설정하는 플래시 메모리 장치의 동작 방법.
  15. 제 14 항에 있어서,
    상기 비트라인에 흐르는 전류의 양은 페이지 버퍼의 감지 노드와 상기 비트라인 사이에 접속된 스위칭 소자가 턴온되는 정도에 따라 달라지는 플래시 메모리 장치의 동작 방법.
  16. 제 10 항 또는 제 12 항에 있어서,
    상기 메모리 셀 블록은 메인 셀 어레이 및 플래그 셀 어레이를 포함하는 플래시 메모리 장치의 동작 방법.
  17. 제 16 항에 있어서,
    상기 소거 횟수는 상기 플래그 셀 어레이에 포함된 플래그 셀에 저장되는 플래시 메모리 장치의 동작 방법.
  18. 제 10 항 또는 제 12 항에 있어서,
    상기 소거 동작을 실시한 후 상기 소거 횟수를 증가시키는 단계를 더 포함하는 플래시 메모리 소자의 동작 방법.
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