KR20120034828A - 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템 - Google Patents
불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템 Download PDFInfo
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Abstract
본 발명은 기판 및 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치의 동작 방법에 관한 것이다. 본 발명의 동작 방법은 복수의 스트링 선택 라인들에 대응하는 복수의 메모리 셀들을 소거하는 단계, 그리고 소거된 복수의 메모리 셀들을 각 스트링 선택 라인의 단위로 소거 검증하는 단계로 구성된다.
Description
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 3차원 어레이 구조를 갖는 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 반도체 메모리 장치가 연구되고 있다.
본 발명의 목적은 향상된 신뢰성을 갖는 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템을 제공하는 데에 있다.
본 발명의 실시 예에 따른 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치의 동작 방법은 복수의 스트링 선택 라인들에 대응하는 복수의 메모리 셀들을 소거하는 단계; 그리고 상기 소거된 복수의 메모리 셀들을 각 스트링 선택 라인의 단위로 소거 검증하는 단계를 포함한다.
실시 예로서, 상기 소거된 복수의 메모리 셀들을 각 스트링 선택 라인의 단위로 소거 검증하는 단계는 상기 복수의 스트링 선택 라인들 중 선택된 스트링 선택 라인에 턴-온 전압을 인가하고 비선택된 스트링 선택 라인들에 턴-오프 전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 소거된 복수의 메모리 셀들을 각 스트링 선택 라인의 단위로 소거 검증하는 단계는 워드 라인들에 소거 검증 전압을 인가하는 단계를 더 포함한다.
실시 예로서, 선택된 스트링 선택 라인에 대응하는 메모리 셀들이 소거 패스되면, 상기 복수의 스트링 선택 라인들 중 상기 소거 패스된 메모리 셀들에 대응하는 스트링 선택 라인과 다른 스트링 선택 라인을 선택되고, 그리고 상기 소거검증하는 단계가 다시 수행된다.
실시 예로서, 상기 소거된 복수의 메모리 셀들을 각 스트링 선택 라인의 단위로 소거 검증하는 단계는 상기 소거된 복수의 메모리 셀들에 대응하는 접지 선택 라인들에 턴-온 전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 소거된 복수의 메모리 셀들에 대응하는 접지 선택 라인들은 공통으로 연결된다.
실시 예로서, 상기 각 메모리 블록을 준비하는 단계를 더 포함하고, 상기 각 메모리 블록을 준비하는 단계는 상기 기판 상의 제 1 방향을 따라 신장되고, 상기 기판과 교차하는 제 2 방향을 따라 적층되고, 그리고 상기 기판 상의 제 3 방향을 따라 특정 거리 만큼 이격되어 제공되는 구조물들을 준비하는 단계; 그리고 상기 구조물들에 기반하여 상기 복수의 메모리 셀들을 구성하는 단계를 포함하고, 각 구조물에서, 상기 제 1 방향을 따라 특정 거리만큼 이격되며 상기 제 2 방향을 따라 각 구조물을 관통하여 상기 기판에 접촉하는 필라들이 제공되고, 그리고 상기 기판 상에서 상기 제 1 방향은 상기 제 3 방향과 교차한다.
실시 예로서, 상기 각 메모리 블록을 준비하는 단계는 상기 기판 중 상기 구조물들 사이의 영역들에 제공되는 도핑 영역들을 준비하는 단계를 더 포함하고, 상기 도핑 영역들은 공통 소스 라인으로 동작한다.
실시 예로서, 상기 각 구조물은 상기 제 2 방향을 따라 반복적으로 적층되는 금속 물질들 및 절연 물질들을 포함하고, 상기 금속 물질들은 상기 각 메모리 블록의 상기 복수의 메모리 셀들의 게이트들로 동작한다.
실시 예로서, 상기 각 메모리 블록을 준비하는 단계를 더 포함하고, 상기 각 메모리 블록을 준비하는 단계는 상기 기판 상의 제 1 방향 및 제 3 방향을 따라 신장되고, 그리고 상기 기판과 교차하는 제 2 방향을 따라 적층되는 구조물을 준비하는 단계; 그리고 상기 구조물에 기반하여 상기 복수의 메모리 셀들을 구성하는 단계를 포함하고, 상기 구조물에서, 상기 제 1 방향 및 제 3 방향을 따라 특정 거리만큼 이격되며 상기 제 2 방향을 따라 상기 구조물을 관통하여 상기 기판에 접촉하는 필라들이 제공되고, 상기 기판 상에서 상기 제 1 방향은 상기 제 3 방향과 교차하고, 상기 기판 중 상기 구조물에 대응하는 영역에 공통 소스 라인으로 동작하는 도핑 영역이 제공된다.
실시 예로서, 상기 각 메모리 블록을 준비하는 단계를 더 포함하고, 상기 각 메모리 블록을 준비하는 단계는 상기 기판 상의 제 1 방향을 따라 신장되고, 상기 기판과 교차하는 제 2 방향을 따라 적층되고, 그리고 상기 기판 상의 제 3 방향을 따라 특정 거리 만큼 이격되어 제공되는 구조물들을 준비하는 단계; 그리고 상기 구조물들에 기반하여 상기 복수의 메모리 셀들을 구성하는 단계를 포함하고, 각 구조물에서, 상기 제 3 방향을 따라 특정 거리 만큼 이격되는 필라 쌍들이 제공되고, 상기 구조물들 중 제 1 구조물의 한 쌍의 필라들 중 하나의 필라와 제 2 구조물의 한 쌍의 필라들 중 하나의 필라는 상기 제 2 방향을 따라 상기 제 1 구조물 및 상기 제 2 구조물을 각각 관통하여 상기 기판에 접촉하고, 그리고 상기 기판에서 상기 제 3 방향을 따라 신장되어 서로 연결되고, 상기 기판 상에서 상기 제 1 방향은 상기 제 3 방향과 교차한다.
실시 예로서, 상기 소거된 복수의 메모리 셀들을 각 스트링 선택 라인의 단위로 소거 검증하는 단계는 스트링 선택 라인 카운트를 스트링 선택 라인 어드레스로 변환하는 단계; 상기 변환된 스트링 선택 라인 어드레스에 대응하는 스트링 선택 라인을 선택하는 단계; 상기 선택된 스트링 선택 라인에 대응하는 복수의 메모리 셀들을 소거 검증하는 단계; 그리고 상기 소거 검증 결과에 따라, 상기 스트링 선택 라인 카운트를 조절하는 단계를 더 포함한다.
실시 예로서, 상기 소거 검증 결과가 소거 패스이면, 상기 스트링 선택 라인 카운트가 증가되고, 상기 스트링 선택 라인 어드레스로 변환하는 단계, 상기 스트링 선택 라인을 선택하는 단계, 그리고 상기 선택된 스트링 선택 라인에 대응하는 복수의 메모리 셀들을 소거 검증하는 단계가 다시 수행된다.
실시 예로서, 상기 소거 검증 결과가 소거 페일이면, 상기 복수의 메모리 셀들을 소거하는 단계 및 상기 스트링 선택 라인 카운트에 대응하는 메모리 셀들을 소거 검증하는 단계가 다시 수행된다.
실시 예로서, 상기 소거된 복수의 메모리 셀들을 각 스트링 선택 라인의 단위로 소거 검증하는 단계가 수행될 때, 소거 페일된 메모리 셀들에 대응하는 스트링 선택 라인들의 어드레스들은 저장된다.
실시 예로서, 상기 소거 검증하는 단계가 수행된 후에 상기 저장된 어드레스가 존재하면, 상기 복수의 메모리 셀들을 소거하는 단계 및 상기 소거 검증하는 단계가 다시 수행된다.
실시 예로서, 상기 소거 검증하는 단계가 다시 수행될 때, 상기 저장된 어드레스들 중 소거 패스된 메모리 셀들에 대응하는 스트링 선택 라인들의 어드레스들은 삭제된다.
실시 예로서, 상기 복수의 스트링 선택 라인들의 어드레스들을 저장하는 단계를 더 포함하고, 상기 각 스트링 선택 라인의 단위의 소거 검증은 상기 저장된 어드레스들에 대응하는 스트링 선택 라인들에서 수행되고, 상기 저장된 어드레스들 중 소거 패스된 메모리 셀들에 대응하는 스트링 선택 라인의 어드레스는 삭제된다.
실시 예로서, 상기 소거된 복수의 메모리 셀들이 소거 검증된 후에, 상기 복수의 메모리 셀들을 소거하는 단계 및 상기 소거된 복수의 메모리 셀들을 각 스트링 선택 라인의 단위로 소거 검증하는 단계가 다시 수행된다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 각 메모리 블록은 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하고, 상기 각 메모리 블록은 복수의 워드 라인들, 복수의 스트링 선택 라인들, 그리고 복수의 접지 선택 라인들에 연결되고; 상기 복수의 워드 라인들, 상기 복수의 스트링 선택 라인들, 그리고 상기 복수의 접지 선택 라인들을 통해 상기 복수의 메모리 블록들에 연결되는 디코더; 복수의 비트 라인들을 통해 상기 복수의 메모리 블록들에 연결되는 읽기 및 쓰기부; 상기 메모리 셀 어레이 및 상기 디코더에 전압을 공급하도록 구성되는 전압 생성부; 그리고 상기 복수의 메모리 블록들 중 수신된 소거 어드레스에 대응하는 메모리 블록이 선택되도록, 그리고 상기 선택된 메모리 블록의 복수의 메모리 셀들이 소거 및 소거 검증되도록 상기 디코더, 상기 읽기 및 쓰기부, 그리고 상기 전압 생성부를 제어하는 제어 로직을 포함하고, 상기 소거 검증 시에, 상기 선택된 메모리 블록의 상기 복수의 메모리 셀들이 각 스트링 선택 라인의 단위로 소거 검증되도록 상기 디코더와 상기 읽기 및 쓰기부를 제어하는 제어 로직을 포함한다.
실시 예로서, 상기 소거 검증 시에, 상기 디코더는 상기 소거된 메모리 셀들에 대응하는 스트링 선택 라인들 중 선택된 스트링 선택 라인에 턴-온 전압을 인가하고, 비선택된 스트링 선택 라인들에 턴-오프 전압을 공급하도록 구성된다.
실시 예로서, 상기 소거 검증 시에, 상기 디코더는 상기 소거된 메모리 셀들에 대응하는 워드 라인들에 소거 검증 전압을 인가하도록 구성된다.
실시 예로서, 상기 소거 검증 시에, 상기 소거된 메모리 셀들의 소거 패스 또는 소거 페일 여부를 판별하도록 구성되는 패스/페일 체크부를 더 포함한다.
실시 예로서, 상기 제어 로직은 상기 선택된 메모리 블록의 복수의 스트링 선택 라인들 중 하나의 스트링 선택 라인에 대응하는 카운트 값을 갖는 카운터를 포함하고, 상기 카운트 값은 스트링 선택 라인의 어드레스로 변환되고, 상기 변환된 어드레스에 대응하는 스트링 선택 라인이 선택되고, 상기 소거 검증 시에, 상기 선택된 스트링 선택 라인에 대응하는 메모리 셀들이 소거 검증된다.
실시 예로서, 상기 소거 검증의 결과가 소거 패스이면, 상기 카운트 값이 조절된다.
실시 예로서, 상기 소거 검증 결과가 소거 페일이면, 상기 카운트 값은 유지되고, 상기 소거 및 상기 소거 검증이 다시 수행된다.
실시 예로서, 상기 제어 로직은 상기 소거 검증 시에 소거 페일로 판별된 메모리 셀들에 대응하는 스트링 선택 라인들의 어드레스들을 저장하도록 구성되는 래치를 포함한다.
실시 예로서, 상기 소거 검증이 종료된 후에 상기 래치에 적어도 하나의 어드레스가 존재하면, 상기 소거가 다시 수행되고, 그리고 상기 래치에 저장된 적어도 하나의 어드레스에 대응하는 적어도 하나의 스트링 선택 라인에 대응하는 복수의 메모리 셀들에서 상기 소거 검증이 다시 수행된다.
실시 예로서, 상기 소거 검증이 다시 수행될 때, 소거 패스된 메모리 셀들에 대응하는 스트링 선택 라인의 어드레스는 상기 래치로부터 삭제된다.
실시 예로서, 상기 제어 로직은 상기 소거된 메모리 셀들에 대응하는 스트링 선택 라인들의 어드레스들을 저장하도록 구성되는 래치를 포함하고, 상기 래치에 저장된 스트링 선택 라인 어드레스들에 대응하는 메모리 셀들에서 상기 소거 검증이 수행된다.
실시 예로서, 상기 래치에 저장된 어드레스들 중 소거 패스된 메모리 셀들에 대응하는 스트링 선택 라인의 어드레스는 삭제된다.
실시 예로서, 상기 각 메모리 블록은 상기 기판 상의 제 1 방향을 따라 신장되고, 상기 기판과 교차하는 제 2 방향을 따라 적층되고, 그리고 상기 기판 상의 제 3 방향을 따라 특정 거리 만큼 이격되어 제공되는 구조물들; 그리고 각 구조물에서, 상기 제 1 방향을 따라 특정 거리만큼 이격되어 제공되며 상기 제 2 방향을 따라 각 구조물을 관통하여 상기 기판에 접촉하는 필라들을 포함하고, 상기 기판 상에서 상기 제 1 방향은 상기 제 3 방향과 교차하고, 상기 구조물들 및 상기 필라들은 상기 복수의 메모리 셀들을 포함하는 상기 복수의 메모리 셀 그룹들을 구성한다.
실시 예로서, 상기 각 메모리 블록은 상기 기판 중 상기 구조물들 사이의 영역에 제공되는 도핑 영역들을 더 포함하고, 상기 도핑 영역들은 공통 소스 라인으로 동작한다.
실시 예로서, 각 구조물은 상기 제 2 방향을 따라 반복적으로 적층되는 금속 물질 및 절연 물질을 포함하고, 상기 금속 물질은 상기 복수의 메모리 셀들의 게이트로 동작한다.
실시 예로서, 상기 각 메모리 블록은 상기 기판 상의 제 1 방향 및 제 3 방향을 따라 신장되고, 그리고 상기 기판과 교차하는 제 2 방향을 따라 적층되는 구조물; 그리고 상기 제 1 방향 및 제 3 방향을 따라 특정 거리만큼 이격되어 제공되며 상기 제 2 방향을 따라 상기 구조물을 관통하여 상기 기판에 접촉하는 필라들을 포함하고, 상기 기판 상에서 상기 제 1 방향은 상기 제 3 방향과 교차하고, 상기 구조물 및 상기 필라들은 상기 복수의 메모리 셀들을 포함하는 상기 복수의 메모리 셀 그룹들을 구성한다.
실시 예로서, 상기 각 메모리 블록은 상기 기판 상의 제 1 방향을 따라 신장되고, 상기 기판과 교차하는 제 2 방향을 따라 적층되고, 그리고 상기 기판 상의 제 3 방향을 따라 특정 거리 만큼 이격되어 제공되는 구조물들; 그리고 각 구조물에서, 상기 제 3 방향을 따라 특정 거리 만큼 이격되어 제공되는 필라 쌍들을 포함하고, 상기 구조물들 제 1 구조물의 한 쌍의 필라들 중 하나의 필라와 제 2 구조물의 한 쌍의 필라들 중 하나의 필라는 상기 제 2 방향을 따라 상기 제 1 구조물 및 상기 제 2 구조물을 각각 관통하여 상기 기판에 접촉하고, 그리고 상기 기판에서 상기 제 3 방향을 따라 신장되어 서로 연결되고, 상기 구조물들 및 상기 필라 쌍들은 상기 복수의 메모리 셀들을 포함하는 상기 복수의 메모리 셀 그룹들을 구성한다.
실시 예로서, 상기 각 메모리 블록에 연결되는 상기 복수의 접지 선택 라인들은 공통으로 연결된다.
본 발명의 실시 예에 따른 메모리 시스템은 불휘발성 메모리 장치; 그리고 상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고, 상기 불휘발성 메모리 장치는 상기 컨트롤러부터 수신되는 소거 커맨드 및 어드레스에 응답하여 소거 및 소거 검증을 수행하고, 그리고 상기 소거 및 소거 검증의 결과를 상기 컨트롤러에 전송하도록 구성되고, 상기 불휘발성 메모리 장치는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 각 메모리 블록은 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하고, 상기 각 메모리 블록은 복수의 워드 라인들, 복수의 스트링 선택 라인들, 그리고 복수의 접지 선택 라인들에 연결되고; 상기 복수의 워드 라인들, 상기 복수의 스트링 선택 라인들, 그리고 상기 복수의 접지 선택 라인들을 통해 상기 복수의 메모리 블록들에 연결되는 디코더; 복수의 비트 라인들을 통해 상기 복수의 메모리 블록들에 연결되는 읽기 및 쓰기부; 상기 메모리 셀 어레이 및 상기 디코더에 전압을 공급하도록 구성되는 전압 생성부; 그리고 상기 복수의 메모리 블록들 중 수신된 소거 어드레스에 대응하는 메모리 블록이 선택되도록, 그리고 상기 선택된 메모리 블록의 복수의 메모리 셀들이 소거 및 소거 검증되도록 상기 디코더, 상기 읽기 및 쓰기부, 그리고 상기 전압 생성부를 제어하는 제어 로직을 포함하고, 상기 소거 검증 시에, 상기 선택된 메모리 블록의 상기 복수의 메모리 셀들이 각 스트링 선택 라인의 단위로 소거 검증되도록 상기 디코더와 상기 읽기 및 쓰기부를 제어하는 제어 로직을 포함한다.
실시 예로서, 상기 불휘발성 메모리 장치 및 상기 컨트롤러는 반도체 드라이브(SSD, Solid State Drive)를 구성한다.
본 발명의 다른 실시 예에 따른 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치의 동작 방법은 소거 커맨드 및 어드레스를 수신하는 단계; 상기 수신된 소거 커맨드 및 어드레스에 응답하여, 복수의 스트링 선택 라인들에 대응하는 복수의 메모리 셀들을 소거하는 단계; 그리고 상기 소거된 복수의 메모리 셀들을 각 스트링 선택 라인의 단위로 소거 검증하는 단계를 포함하고, 상기 소거 검증 시에 소거 페일된 메모리 셀들이 존재하면, 상기 소거하는 단계가 다시 수행되고 그리고 상기 소거 페일된 메모리 셀들에서 상기 각 스트링 선택 라인의 단위로 소거 검증하는 단계가 다시 수행되고, 각 메모리 블록은 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함한다.
본 발명의 또다른 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은 소거 커맨드 및 어드레스를 수신하는 단계; 스트링 선택 라인 카운트를 초기화하는 단계; 상기 수신된 소거 커맨드 및 어드레스에 응답하여, 복수의 스트링 선택 라인들에 대응하는 복수의 메모리 셀들을 소거하는 단계; 그리고 상기 스트링 선택 라인 카운트를 스트링 선택 라인 어드레스로 변환하는 단계; 상기 복수의 스트링 선택 라인들 중 상기 변환된 스트링 선택 라인 어드레스에 대응하는 스트링 선택 라인을 선택하는 단계; 상기 선택된 스트링 선택 라인에 대응하는 메모리 셀들을 소거 검증하는 단계를 포함하고; 상기 소거 검증의 결과가 소거 패스이면, 상기 스트링 선택 라인 카운트가 증가되고, 상기 스트링 선택 라인 어드레스로 변환하는 단계, 상기 스트링 선택 라인을 선택하는 단계, 그리고 상기 소거 검증하는 단계가 다시 수행되고, 상기 소거 검증의 결과가 소거 페일이면, 상기 소거하는 단계 및 상기 스트링 선택 라인 카운트에 대응하는 메모리 셀들을 소거 검증하는 단계가 다시 수행되고, 상기 불휘발성 메모리 장치는 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함한다.
본 발명의 또다른 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은 소거 커맨드 및 어드레스를 수신하는 단계; 상기 수신된 소거 커맨드 및 어드레스에 응답하여, 복수의 스트링 선택 라인들에 대응하는 메모리 셀들을 소거하는 단계; 그리고 소거 페일된 메모리 셀들에 대응하는 스트링 선택 라인의 어드레스를 저장하며, 상기 소거된 메모리 셀들을 각 스트링 선택 라인의 단위로 소거 검증하는 단계; 상기 저장된 적어도 하나의 어드레스가 존재하면, 상기 복수의 스트링 선택 라인들에 대응하는 메모리 셀들을 소거하는 단계; 그리고 소거 패스된 메모리 셀들에 대응하는 스트링 선택 라인의 어드레스를 삭제하며, 상기 저장된 적어도 하나의 어드레스에 대응하는 복수의 메모리 셀들을 각 스트링 선택 라인의 단위로 소거 검증하는 단계를 포함하고, 상기 불휘발성 메모리 장치는 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함한다.
본 발명의 또다른 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은 소거 커맨드 및 어드레스를 수신하는 단계; 상기 수신된 어드레스에 대응하는 복수의 스트링 선택 라인들의 어드레스들을 저장하는 단계; 상기 수신된 소거 커맨드 및 어드레스에 응답하여, 상기 복수의 스트링 선택 라인들에 대응하는 복수의 메모리 셀들을 소거하는 단계; 그리고 소거 패스된 메모리 셀들에 대응하는 스트링 선택 라인의 어드레스를 삭제하며, 상기 저장된 어드레스들에 대응하는 복수의 메모리 셀들을 각 스트링 선택 라인의 단위로 소거 검증하는 단계를 포함하고, 상기 불휘발성 메모리 장치는 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함한다.
본 발명에 의하면, 소거 동작 시에, 소거 및 소거 검증이 수행된다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 하나의 제 1 실시 예를 보여주는 사시도이다.
도 4는 도 3의 메모리 블록의 Ⅰ-Ⅰ' 선에 따른 단면도이다.
도 5는 도 4의 트랜지스터 구조를 보여주는 단면도이다.
도 6은 도 3 내지 도 5를 참조하여 설명된 메모리 블록의 제 1 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 7은 도 1 내지 도 6을 참조하여 설명된 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 8은 도 1의 불휘발성 메모리 장치의 동작 방법을 더 상세하게 보여주는 순서도이다.
도 9는 소거 시에 도 6의 메모리 블록에 인가되는 전압 조건들을 보여주는 테이블이다.
도 10은 도 9의 전압 조건에 따른 메모리 블록의 전압 변화를 보여주는 타이밍도이다.
도 11은 도 10의 전압 변화에 따른 메모리 블록의 하나의 낸드 스트링의 단면도이다.
도 12는 소거 검증 시에 도 6의 메모리 블록에 인가되는 전압 조건들을 보여주는 테이블이다.
도 13은 도 12의 전압 조건에 따른 메모리 블록의 전압 변화를 보여주는 타이밍도이다.
도 14는 도 13의 전압 변화에 따른 메모리 블록의 하나의 낸드 스트링의 단면도이다.
도 15는 도 3의 메모리 블록의 제 2 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 16은 소거 시에 도 15의 메모리 블록에 인가되는 전압 조건들을 보여주는 테이블이다.
도 17은 도 16의 전압 조건에 따른 메모리 블록의 전압 변화를 보여주는 타이밍도이다.
도 18은 메모리 블록의 하나의 낸드 스트링의 단면도이다.
도 19는 소거 검증 시에 도 15의 메모리 블록에 인가되는 전압 조건들을 보여주는 테이블이다.
도 20은 도 19의 전압 조건에 따른 메모리 블록의 전압 변화를 보여주는 타이밍도이다.
도 21은 도 20의 전압 변화에 따른 메모리 블록의 하나의 낸드 스트링(NS)의 단면도이다.
도 22는 도 3의 메모리 블록의 제 3 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 23은 소거 검증 시에 도 22의 메모리 블록에 인가되는 전압 조건들을 보여주는 테이블이다.
도 24는 도 23의 전압 조건에 따른 메모리 블록의 전압 변화를 보여주는 타이밍도이다.
도 25는 도 3의 메모리 블록의 제 4 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 26은 도 3의 메모리 블록의 제 5 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 27은 도 3의 메모리 블록의 제 6 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 28은 도 3의 메모리 블록의 제 7 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 29는 도 3의 메모리 블록의 제 8 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 30은 도 3의 메모리 블록의 제 9 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 31은 도 3의 메모리 블록의 제 10 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 32는 도 2의 메모리 블록들 중 하나의 제 2 실시 예를 보여주는 사시도이다.
도 33은 도 32의 메모리 블록의 Ⅱ-Ⅱ' 선에 따른 단면도이다.
도 34는 도 2의 메모리 블록들 중 하나의 제 3 실시 예를 보여주는 사시도이다.
도 35는 도 2의 메모리 블록들 중 하나의 제 4 실시 예를 보여주는 사시도이다.
도 36은 도 2의 메모리 블록들 중 하나의 제 5 실시 예를 보여주는 사시도이다.
도 37은 도 36의 Ⅲ-Ⅲ' 선에 따른 단면도이다.
도 38은 도 36 및 도 37의 메모리 블록의 소거 시의 전압 조건들의 제 1 실시 예를 보여주는 테이블이다.
도 39는 도 38의 전압 조건들에 따른 도 36 및 도 37의 메모리 블록의 전압 변화를 보여주는 타이밍도이다.
도 40은 도 39의 전압 변화에 따른 메모리 블록의 하나의 낸드 스트링의 단면도이다.
도 41은 도 36 및 도 37의 메모리 블록의 소거 시의 전압 조건들의 제 2 실시 예를 보여주는 테이블이다.
도 42는 도 41의 전압 조건들에 따른 도 36 및 도 37의 메모리 블록의 전압 변화를 보여주는 타이밍도이다.
도 43은 도 42의 전압 변화에 따른 메모리 블록의 하나의 낸드 스트링의 단면도이다.
도 44는 도 2의 메모리 블록들 중 하나의 제 6 실시 예를 보여주는 사시도이다.
도 45는 도 44의 Ⅳ-Ⅳ' 선에 따른 단면도이다.
도 46은 도 2의 메모리 블록들 중 하나의 제 7 실시 예를 보여주는 사시도이다.
도 47은 도 46의 Ⅴ-Ⅴ' 선에 따른 단면도이다.
도 48은 도 2의 메모리 블록들 중 하나의 제 8 실시 예를 보여주는 사시도이다.
도 49는 도 47의 Ⅵ-Ⅵ' 선에 따른 단면도이다.
도 50은 도 2의 메모리 블록들 중 하나의 제 9 실시 예를 보여주는 사시도이다.
도 51는 도 50의 Ⅶ-Ⅶ' 선에 따른 단면도이다.
도 52는 도 2의 메모리 블록들 중 하나의 제 10 실시 예를 보여주는 사시도이다.
도 53은 도 52의 Ⅷ-Ⅷ' 선에 따른 단면도이다.
도 54는 도 2의 메모리 블록들 중 하나의 제 11 실시 예를 보여주는 사시도이다.
도 55는 도 54의 Ⅸ-Ⅸ' 선에 따른 단면도이다.
도 56은 도 2의 메모리 블록들 중 하나의 제 12 실시 예를 보여주는 사시도이다.
도 57은 도 56의 Ⅹ-Ⅹ' 선에 따른 단면도이다.
도 58은 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 59 및 도 60은 도 58의 불휘발성 메모리 장치의 제 1 실시 예에 따른 동작 방법을 보여주는 순서도이다.
도 61은 도 58의 불휘발성 메모리 장치의 제 2 실시 예에 따른 동작 방법을 보여주는 순서도이다.
도 62는 도 1 또는 도 58을 참조하여 설명된 불휘발성 메모리 장치의 구조를 보여주는 사시도이다.
도 63은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 64는 도 63의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 65는 도 64를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 하나의 제 1 실시 예를 보여주는 사시도이다.
도 4는 도 3의 메모리 블록의 Ⅰ-Ⅰ' 선에 따른 단면도이다.
도 5는 도 4의 트랜지스터 구조를 보여주는 단면도이다.
도 6은 도 3 내지 도 5를 참조하여 설명된 메모리 블록의 제 1 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 7은 도 1 내지 도 6을 참조하여 설명된 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 8은 도 1의 불휘발성 메모리 장치의 동작 방법을 더 상세하게 보여주는 순서도이다.
도 9는 소거 시에 도 6의 메모리 블록에 인가되는 전압 조건들을 보여주는 테이블이다.
도 10은 도 9의 전압 조건에 따른 메모리 블록의 전압 변화를 보여주는 타이밍도이다.
도 11은 도 10의 전압 변화에 따른 메모리 블록의 하나의 낸드 스트링의 단면도이다.
도 12는 소거 검증 시에 도 6의 메모리 블록에 인가되는 전압 조건들을 보여주는 테이블이다.
도 13은 도 12의 전압 조건에 따른 메모리 블록의 전압 변화를 보여주는 타이밍도이다.
도 14는 도 13의 전압 변화에 따른 메모리 블록의 하나의 낸드 스트링의 단면도이다.
도 15는 도 3의 메모리 블록의 제 2 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 16은 소거 시에 도 15의 메모리 블록에 인가되는 전압 조건들을 보여주는 테이블이다.
도 17은 도 16의 전압 조건에 따른 메모리 블록의 전압 변화를 보여주는 타이밍도이다.
도 18은 메모리 블록의 하나의 낸드 스트링의 단면도이다.
도 19는 소거 검증 시에 도 15의 메모리 블록에 인가되는 전압 조건들을 보여주는 테이블이다.
도 20은 도 19의 전압 조건에 따른 메모리 블록의 전압 변화를 보여주는 타이밍도이다.
도 21은 도 20의 전압 변화에 따른 메모리 블록의 하나의 낸드 스트링(NS)의 단면도이다.
도 22는 도 3의 메모리 블록의 제 3 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 23은 소거 검증 시에 도 22의 메모리 블록에 인가되는 전압 조건들을 보여주는 테이블이다.
도 24는 도 23의 전압 조건에 따른 메모리 블록의 전압 변화를 보여주는 타이밍도이다.
도 25는 도 3의 메모리 블록의 제 4 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 26은 도 3의 메모리 블록의 제 5 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 27은 도 3의 메모리 블록의 제 6 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 28은 도 3의 메모리 블록의 제 7 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 29는 도 3의 메모리 블록의 제 8 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 30은 도 3의 메모리 블록의 제 9 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 31은 도 3의 메모리 블록의 제 10 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 32는 도 2의 메모리 블록들 중 하나의 제 2 실시 예를 보여주는 사시도이다.
도 33은 도 32의 메모리 블록의 Ⅱ-Ⅱ' 선에 따른 단면도이다.
도 34는 도 2의 메모리 블록들 중 하나의 제 3 실시 예를 보여주는 사시도이다.
도 35는 도 2의 메모리 블록들 중 하나의 제 4 실시 예를 보여주는 사시도이다.
도 36은 도 2의 메모리 블록들 중 하나의 제 5 실시 예를 보여주는 사시도이다.
도 37은 도 36의 Ⅲ-Ⅲ' 선에 따른 단면도이다.
도 38은 도 36 및 도 37의 메모리 블록의 소거 시의 전압 조건들의 제 1 실시 예를 보여주는 테이블이다.
도 39는 도 38의 전압 조건들에 따른 도 36 및 도 37의 메모리 블록의 전압 변화를 보여주는 타이밍도이다.
도 40은 도 39의 전압 변화에 따른 메모리 블록의 하나의 낸드 스트링의 단면도이다.
도 41은 도 36 및 도 37의 메모리 블록의 소거 시의 전압 조건들의 제 2 실시 예를 보여주는 테이블이다.
도 42는 도 41의 전압 조건들에 따른 도 36 및 도 37의 메모리 블록의 전압 변화를 보여주는 타이밍도이다.
도 43은 도 42의 전압 변화에 따른 메모리 블록의 하나의 낸드 스트링의 단면도이다.
도 44는 도 2의 메모리 블록들 중 하나의 제 6 실시 예를 보여주는 사시도이다.
도 45는 도 44의 Ⅳ-Ⅳ' 선에 따른 단면도이다.
도 46은 도 2의 메모리 블록들 중 하나의 제 7 실시 예를 보여주는 사시도이다.
도 47은 도 46의 Ⅴ-Ⅴ' 선에 따른 단면도이다.
도 48은 도 2의 메모리 블록들 중 하나의 제 8 실시 예를 보여주는 사시도이다.
도 49는 도 47의 Ⅵ-Ⅵ' 선에 따른 단면도이다.
도 50은 도 2의 메모리 블록들 중 하나의 제 9 실시 예를 보여주는 사시도이다.
도 51는 도 50의 Ⅶ-Ⅶ' 선에 따른 단면도이다.
도 52는 도 2의 메모리 블록들 중 하나의 제 10 실시 예를 보여주는 사시도이다.
도 53은 도 52의 Ⅷ-Ⅷ' 선에 따른 단면도이다.
도 54는 도 2의 메모리 블록들 중 하나의 제 11 실시 예를 보여주는 사시도이다.
도 55는 도 54의 Ⅸ-Ⅸ' 선에 따른 단면도이다.
도 56은 도 2의 메모리 블록들 중 하나의 제 12 실시 예를 보여주는 사시도이다.
도 57은 도 56의 Ⅹ-Ⅹ' 선에 따른 단면도이다.
도 58은 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 59 및 도 60은 도 58의 불휘발성 메모리 장치의 제 1 실시 예에 따른 동작 방법을 보여주는 순서도이다.
도 61은 도 58의 불휘발성 메모리 장치의 제 2 실시 예에 따른 동작 방법을 보여주는 순서도이다.
도 62는 도 1 또는 도 58을 참조하여 설명된 불휘발성 메모리 장치의 구조를 보여주는 사시도이다.
도 63은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 64는 도 63의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 65는 도 64를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조 번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조 번호들을 이용하여 인용될 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기부(130), 패스/페일 체크부(140), 데이터 입출력부(150), 전압 생성부(160), 그리고 제어 로직(170)을 포함한다.
메모리 셀 어레이(110)는 워드 라인들(WL) 및 선택 라인들 통해 어드레스 디코더(120)에 연결된다. 예를 들면, 선택 라인들은 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 포함할 것이다. 또한, 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 읽기 및 쓰기부(130)에 연결된다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 예를 들면, 메모리 셀 어레이(110)는 기판과 교차하는 방향을 따라 적층된 3차원 구조를 갖는 복수의 메모리 셀들을 포함한다. 예를 들면, 메모리 셀들은 기판 상에서 행 및 열을 따라 제공되며, 기판과 교차하는 방향으로 적층되어 3차원 구조를 형성할 것이다. 예시적으로, 메모리 셀 어레이(110)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있는 복수의 메모리 셀들로 구성된다.
어드레스 디코더(120)는 워드 라인들(WL), 스트링 선택 라인들(SSL), 그리고 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(170)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 워드 라인들(WL) 중 디코딩된 행 어드레스에 대응하는 워드 라인을 선택하도록 구성된다. 어드레스 디코더(120)는 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 포함하는 선택 라인들 중 디코딩된 행 어드레스에 대응하는 선택 라인들을 선택하도록 구성된다.
어드레스 디코더(120)는 전압 생성부(160)로부터 수신되는 다양한 전압들을 선택된 워드 라인, 비선택된 워드 라인, 선택된 선택 라인, 그리고 비선택된 선택 라인에 전달하도록 구성된다.
예시적으로, 어드레스 디코더(120)가 더미 워드 라인들(DWL, 미도시)을 통해 메모리 셀 어레이(110)에 추가적으로 연결될 때, 어드레스 디코더(120)는 더미 워드 라인들(DWL, 미도시) 중 디코딩된 행 어드레스에 대응하는 더미 워드 라인을 더 선택하도록 구성될 것이다. 또한, 어드레스 디코더(120)는 전압 생성부(160)로부터 수신되는 다양한 전압들을 선택된 더미 워드 라인(DWL) 및 비선택된 더미 워드 라인(DWL)에 전달하도록 구성될 것이다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(DCA)를 읽기 및 쓰기부(130)에 전달한다.
예시적으로, 어드레스 디코더(120)는 행 어드레스를 디코딩하는 행 디코더, 열 어드레스를 디코딩하는 열 디코더, 수신된 어드레스(ADDR)를 저장하는 어드레스 버퍼를 포함할 수 있다.
읽기 및 쓰기부(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 데이터 라인들(DL)을 통해 데이터 입출력부(150)에 연결된다. 읽기 및 쓰기부(130)는 제어 로직(170)의 제어에 응답하여 동작한다. 읽기 및 쓰기부(130)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스(DCA)를 수신한다. 디코딩된 열 어드레스(DCA)를 이용하여, 읽기 및 쓰기부(130)는 비트 라인들(BL)을 선택한다.
예시적으로, 읽기 및 쓰기부(130)는 데이터 입출력부(150)로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 기입한다. 읽기 및 쓰기부(130)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽어진 데이터를 데이터 입출력부(150)에 전달한다. 읽기 및 쓰기부(130)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입한다. 예를 들면, 읽기 및 쓰기부(130)는 카피-백(copy-back) 동작을 수행한다.
예시적으로, 읽기 및 쓰기부(130)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로 등과 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기 및 쓰기부(130)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로 등과 같은 구성 요소들을 포함할 수 있다.
패스/페일 체크부(140)는 읽기 및 쓰기부(130)와 제어 로직(170)에 연결된다. 소거 검증 시에, 패스/페일 체크부(140)는 읽기 및 쓰기부(130)에 의해 센싱된 데이터를 수신하도록 구성된다. 수신된 데이터에 기반하여, 패스/페일 체크부(140)는 소거 패스 또는 소거 페일의 여부를 판별한다. 판별 결과에 따라, 패스/페일 체크부(140)는 패스 신호(Pass) 또는 페일 신호(Fail)를 제어 로직(170)에 전송하도록 구성된다.
데이터 입출력부(150)는 데이터 라인들(DL)을 통해 읽기 및 쓰기부(130)에 연결된다. 데이터 입출력부(140)는 제어 로직(170)의 제어에 응답하여 동작한다. 데이터 입출력부(150)는 외부와 데이터(DATA)를 교환하도록 구성된다. 데이터 입출력부(150)는 외부로부터 전달되는 데이터(DATA)를 데이터 라인들(DL)을 통해 읽기 및 쓰기부(130)에 전달하도록 구성된다. 데이터 입출력부(150)는 읽기 및 쓰기부(130)로부터 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력하도록 구성된다. 예시적으로, 데이터 입출력부(150)는 데이터 버퍼와 같은 구성 요소를 포함할 수 있다.
전압 생성부(160)는 메모리 셀 어레이(110), 어드레스 디코더(120), 그리고 제어 로직(170)에 연결된다. 전압 생성부(160)는 외부로부터 전원을 공급받는다. 예를 들면, 전압 생성부(160)는 외부로부터 전원 전압(Vcc) 및 접지 전압(Vss)을 공급받는다. 제어 로직(170)의 제어에 응답하여, 전압 생성부(160)는 전원 전압(Vcc) 및 접지 전압(Vss)으로부터 다양한 레벨들을 갖는 전압들을 생성하도록 구성된다. 예를 들면, 전압 생성부(160)는 고전압(Vpp), 프로그램 전압(Vpgm), 패스 전압(Vpass), 읽기 전압(Vread), 소거 전압(Vers) 등과 같은 다양한 전압들을 생성하도록 구성된다.
전압 생성부(160)에 의해 생성된 전압들은 제어 로직(170)의 제어 하에 어드레스 디코더(120) 및 메모리 셀 어레이(110)에 공급된다. 예를 들면, 프로그램 동작 시에 프로그램 전압(Vpgm) 및 패스 전압(Vpass)이 어드레스 디코더(120)에 공급될 것이다. 읽기 동작 시에, 읽기 전압(Vread)이 어드레스 디코더(120)에 공급될 것이다. 메모리 셀 어레이(110)의 소거 시에, 소거 전압(Vers)이 메모리 셀 어레이(110)에 공급될 것이다.
전압 생성부(160)에 의해 생성되는 다양한 전압들이 설명되었다. 그러나, 상술된 전압들은 전압 생성부(160)에 의해 생성되는 예시적인 전압들이다. 전압 생성부(160)에 의해 생성되는 전압들은 상술된 전압들로 한정되지 않는다.
제어 로직(170)은 어드레스 디코더(120), 읽기 및 쓰기부(130), 패스/페일 체크부(160), 그리고 데이터 입출력부(150)에 연결된다. 제어 로직(170)은 불휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(170)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다.
제어 로직(170)은 소거 제어부(171), 스트링 선택 라인 카운터(173, 이하 SSL 카운터), 그리고 소거 카운터(175)를 포함한다. 소거 제어부(171)는 불휘발성 메모리 장치(100)의 소거 동작을 제어하도록 구성된다. 예를 들면, 불휘발성 메모리 장치(100)의 소거 동작은 소거 및 소거 검증을 포함한다. 소거 제어부(171)의 제어 하에 메모리 셀 어레이(110)의 선택된 메모리 블록에서 소거 및 소거 검증이 수행될 것이다.
소거 제어부(171)는 메모리 셀 어레이(110)의 선택된 메모리 블록이 소거되도록 어드레스 디코더(120), 읽기 및 쓰기부(130), 그리고 전압 생성부(160)를 제어할 것이다. 소거 제어부(171)는 메모리 셀 어레이(110)의 선택된 메모리 블록이 소거 검증되도록 어드레스 디코더(120), 읽기 및 쓰기부(130), 그리고 전압 생성부(160)를 제어할 것이다. 예를 들면, 소거 제어부(171)는 소거 카운터(175)에 저장된 정보에 기반하여 소거를 제어할 것이다. 예를 들면, 소거 제어부(171)는 SSL 카운터(173)에 저장된 정보에 기반하여 소거 검증을 제어할 것이다.
소거 제어부(171)는 패스/페일 체크부(140)의 출력에 기반하여, 소거 패스 또는 소거 페일 여부를 인식할 것이다. 소거 패스 또는 소거 페일 여부에 따라, 소거 제어부(171)는 후속하는 소거 또는 소거 검증을 제어할 것이다.
SSL 카운터(173)는 스트링 선택 라인(SSL)의 어드레스들에 대응하는 카운트 값들을 갖도록 구성된다. 예를 들면, SSL 카운터(173)의 카운트 값들은 메모리 블록(BLKa)의 제 1 내지 제 3 스트링 선택 라인들(SSL1~SSL3)의 어드레스들에 대응할 것이다. SSL 카운터(173)가 카운트 업 또는 카운트-다운 되는지에 따라, SSL 카운터(173)의 카운트 값에 대응하는 스트링 선택 라인(SSL)이 가변될 것이다.
이하에서, SSL 카운터(173)의 카운트 값을 스트링 선택 라인 카운트(이하에서, SSL 카운트)라 부르기로 한다. 즉, SSL 카운트는 메모리 블록(BLKa)의 스트링 선택 라인들(SSL1~SSL3) 중 하나에 대응할 것이다. SSL 카운트가 카운트됨에 따라, 스트링 선택 라인들(SSL1~SSL3) 중 SSL 카운트에 대응하는 스트링 선택 라인(SSL)은 가변될 것이다.
소거 카운터(175)의 카운트 값(이하에서, 소거 카운트라 부르기로 함)은 소거 동작 시에 메모리 셀 어레이(110)의 특정 메모리 블록이 소거된 횟수에 대응한다. 예를 들면, 소거 카운트는 소거 동작 시에 특정 메모리 블록에 소거 전압(Vers)이 인가된 횟수에 대응할 것이다. 예를 들면, 소거 카운트는 증가형 스텝 펄스 소거(ISPE, Incremental Step Pulse Erase) 시에 소거 전압(또는 소거 펄스)이 특정 메모리 블록에 인가된 횟수를 나타낼 것이다.
도 2는 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다. 예를 들면, 각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함한다. 예를 들면, 제 1 및 제 3 방향들을 따라 복수의 낸드 스트링들(NS)이 특정 거리만큼 이격되어 제공될 것이다.
각 낸드 스트링(NS)은 비트 라인(BL), 스트링 선택 라인(SSL), 복수의 워드 라인들(WL), 접지 선택 라인(GSL), 그리고 공통 소스 라인(CSL)에 연결된다. 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 복수의 워드 라인들(WL), 접지 선택 라인(GSL), 그리고 공통 소스 라인(CSL)에 연결된다. 메모리 블록들(BLK1~BLKz)은 도 3을 참조하여 더 상세하게 설명된다.
예시적으로, 메모리 블록들(BLK1~BLKz)은 도 1에 도시된 어드레스 디코더(120)에 의해 선택된다. 예를 들면, 어드레스 디코더(120)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록(BLK)을 선택하도록 구성된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나(BLKa)의 제 1 실시 예를 보여주는 사시도이다. 도 4는 도 3의 메모리 블록(BLKa)의 Ⅰ-Ⅰ' 선에 따른 단면도이다. 도 3 및 도 4를 참조하면, 메모리 블록(BLKa)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 타입(예를 들면, 제 1 도전형(conductive type))을 갖는 웰(well) 일 것이다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 p 웰 일 것이다. 예를 들면, 기판(111)은 n 웰 내에 제공되는 포켓 p 웰 일 것이다. 이하에서, 기판(111)은 p 타입 웰(또는 p 타입 포켓 웰)인 것으로 가정한다. 그러나, 기판(111)의 도전형은 p 타입인 것으로 한정되지 않는다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 제 2 타입(예를 들면, 제 2 도전형(conductive type))을 가질 것이다. 예를 들면, 복수의 도핑 영역들(311~314)은 n 타입을 가질 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)의 도전형은 n 타입으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 2 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 제 2 방향을 따라 특정 거리 만큼 이격되어 제공될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113)은 절연 물질들(112)을 관통하여 기판(111)과 접촉할 것이다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입을 갖는 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 내부층(115)은 에어 갭(air gap)을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 제 2 방향을 따라 마지막 절연 물질(112)의 제 2 방향 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다.
예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작을 것이다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공될 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면 상에 제 1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제 1 방향을 따라 신장되는 제 1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제 1 방향으로 신장되는 제 1 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질의 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제 1 방향을 따라 신장되는 제 1 도전 물질이 제공된다. 다시 말하면, 절연 물질들(112) 사이에 제 1 방향으로 신장되는 복수의 제 1 도전 물질들(221~281)이 제공되되, 절연 물질들(112) 및 제 1 도전 물질들(221~281) 사이에 절연막(116)이 제공되는 것으로 이해될 수 있다. 예시적으로, 제 1 도전 물질들(211~291)은 금속 물질을 포함할 것이다. 예시적으로, 제 1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질을 포함할 것이다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 제 1 도전 물질들(212~292)이 제공된다.
제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 제 1 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들을 포함할 것이다. 예를 들면, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들을 포함할 것이다. 이하에서, 드레인들(320)은 n 타입 실리콘 물질들을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 n 타입 실리콘 물질들을 포함하는 것으로 한정되지 않는다.
예시적으로, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 필라(113)의 상부에 패드 형태로 제공될 수 있다. 예시적으로, 각 드레인(320)은 대응하는 필라(113)의 표면층(114)의 일부까지 연장될 수 있다.
드레인들(320) 상에, 제 3 방향으로 신장된 제 2 도전 물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 제 1 방향을 따라 특정 거리만큼 이격되어 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제 3 방향으로 신장된 제 2 도전 물질(333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질들을 포함할 것이다. 예시적으로, 제 2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들을 포함할 것이다.
이하에서, 제 1 도전 물질들(211~291, 212~292, 213~293)의 높이가 정의된다. 제 1 도전 물질들(211~291, 212~292, 213~293)은 기판(111)으로부터 순차적으로 제 1 내지 제 9 높이를 갖는 것으로 정의된다. 즉, 기판(111)과 인접한 제 1 도전 물질들(211~213)은 제 1 높이를 갖는다. 제 2 도전 물질들(331~333)과 인접한 제 1 도전 물질들(291~293)은 제 9 높이를 갖는다. 제 1 도전 물질들(211~291, 212~292, 213~293) 중 특정 도전 물질의 기판(111)으로부터의 순서가 증가할수록, 제 1 도전 물질의 높이는 증가한다.
도 3 및 도 4에서, 각 필라(113)는 절연막(116) 및 복수의 제 1 도전 물질들(211~291, 212~292, 213~293)과 함께 스트링을 형성한다. 예를 들면, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 도전 물질들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성한다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함한다. 트랜지스터 구조(TS)는 도 5를 참조하여 더 상세하게 설명된다.
도 5는 도 4의 트랜지스터 구조(TS)를 보여주는 단면도이다. 도 3 내지 도 5를 참조하면, 절연막(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다.
필라(113)의 p 타입 실리콘을 포함하는 표면층(114)은 바디(body)로 동작할 것이다. 이하에서, 필라(113)의 p 타입 실리콘을 포함하는 표면층(114)은 제 2 방향의 바디로 동작하는 것으로 정의된다.
필라(113)에 인접한 제 1 서브 절연막(117)은 터널링 절연막으로 동작할 것이다. 예를 들면, 필라(113)에 인접한 제 1 서브 절연막(117)은 열산화막을 포함할 것이다.
제 2 서브 절연막(118)은 전하 저장막으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 전하 포획층으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 것이다.
제 1 도전 물질(233)에 인접한 제 3 서브 절연막(119)은 블로킹 절연막으로 동작할 것이다. 예시적으로, 제 1 방향으로 신장된 제 1 도전 물질(233)과 인접한 제 3 서브 절연막(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막(119)은 제 1 및 제 2 서브 절연막들(117, 118) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다.
제 1 도전 물질(233)은 게이트(또는 제어 게이트)로 동작할 것이다. 즉, 게이트(또는 제어 게이트)로 동작하는 제 1 도전 물질(233), 블로킹 절연막으로 동작하는 제 3 서브 절연막(119), 전하 저장막으로 동작하는 제 2 서브 절연막(118), 터널링 절연막으로 동작하는 제 1 서브 절연막(117), 그리고 바디로 동작하는 p 타입 실리콘을 포함하는 표면층(114)은 트랜지스터(또는 메모리 셀 트랜지스터)로 동작할 것이다. 예를 들면, 제 1 도전 물질(233), 제 3 서브 절연막(119), 제 2 서브 절연막(118), 제 1 서브 절연막(117), 그리고 표면층(114)은 전하 포획형 트랜지스터(또는 메모리 셀 트랜지스터)로 동작할 것이다.
예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO (oxide-nitride-oxide)를 구성할 수 있다.
메모리 블록(BLKa)에서, 하나의 필라(113)는 하나의 낸드 스트링(NS)에 대응한다. 예를 들면, 하나의 필라(113)는 인접한 절연막(116) 및 인접한 제 1 도전 물질들과 함께 하나의 낸드 스트링(NS)을 형성한다.
메모리 블록(BLKa)은 복수의 필라들(113)을 포함한다. 즉, 메모리 블록(BLKa)은 복수의 낸드 스트링들(NS)을 포함한다. 더 상세하게는, 메모리 블록(BLKa)은 제 2 방향(또는 기판과 수직한 방향)으로 신장되며, 제 1 및 제 3 방향을 따라 특정 거리만큼 이격되어 제공되는 복수의 낸드 스트링들(NS)을 포함한다.
각 낸드 스트링(NS)은 제 2 방향을 따라 적층되는 복수의 트랜지스터 구조들(TS)을 포함한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS)은 메모리 셀(MC) 또는 선택 트랜지스터로 동작한다. 예시적으로, 각 낸드 스트링(NS)에서, 적어도 하나의 트랜지스터 구조(TS)는 더미 메모리 셀(DMC)로 동작할 수 있다.
예를 들면, 각 낸드 스트링(NS)에서, 메모리 셀(MC)로 동작하는 트랜지스터 구조들(TS) 및 기판(111) 사이의 적어도 하나의 트랜지스터 구조(TS)는 접지 선택 트랜지스터(GST)로 동작한다. 각 낸드 스트링에서, 메모리 셀(MC)로 동작하는 트랜지스터 구조들(TS) 및 제 2 도전 물질들(331~333) 사이의 적어도 하나의 트랜지스터 구조(TS)는 스트링 선택 트랜지스터(SST)로 동작한다.
즉, 메모리 블록(BLKa)은 기판(111) 상에서 행(예를 들면, 제 1 방향) 및 열(예를 들면, 제 2 방향)을 따라 제공되며, 기판(111)과 교차하는 방향(예를 들면, 제 3 방향)으로 적층된 복수의 메모리 셀들(MC)을 포함한다. 메모리 셀들(MC)과 기판(111)의 사이 그리고 메모리 셀들(111)의 상부에 각각 적어도 하나의 선택 트랜지스터들이 제공된다.
게이트들(또는 제어 게이트들)은 제 1 방향으로 신장된 제 1 도전 물질들(211~291, 212~292, 213~293)에 대응한다. 즉, 게이트들(또는 제어 게이트들)은 제 1 방향으로 신장되어 워드 라인(WL)들, 그리고 적어도 두 개의 선택 라인들(SL, 예를 들면, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL))을 형성한다. 예시적으로, 특정 높이에 제공되는 게이트들은 더미 워드 라인(DWL)을 형성할 수 있다.
제 3 방향으로 신장된 제 2 도전 물질들(331~333)은 낸드 스트링들(NS)의 일단에 연결된다. 예시적으로, 제 3 방향으로 신장된 제 2 도전 물질들(331~333)은 비트 라인들(BL)로 동작한다. 즉, 하나의 메모리 블록(BLKa)에서, 하나의 비트 라인(BL)에 복수의 낸드 스트링들이 연결된다.
제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)이 낸드 스트링들(NS)의 타단에 제공된다. 제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)은 공통 소스 라인(CSL)으로 동작한다.
요약하면, 메모리 블록(BLKa)은 기판(111)과 교차하는 방향(제 2 방향)으로 신장된 복수의 낸드 스트링들(NS)을 포함하며, 하나의 비트 라인(BL)에 복수의 낸드 스트링들(NS)이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작한다.
도 3 내지 도 5에서, 제 1 도전 물질들(211~291, 212~292, 213~293)은 9 개의 층들에 제공되는 것으로 설명되었다. 그러나, 제 1 도전 물질들(211~291, 212~292, 213~293)은 9 개의 층들에 제공되는 것으로 한정되지 않는다. 예를 들면, 제 1 도전 물질들은 메모리 셀들을 형성하는 적어도 8 개의 층들 그리고 선택 트랜지스터들을 형성하는 적어도 2개의 층들에 제공될 수 있다. 제 1 도전 물질들은 메모리 셀들을 구성하는 적어도 16 개의 층들 그리고 선택 트랜지스터들을 형성하는 적어도 2개의 층들에 제공될 수 있다. 또한, 제 1 도전 물질들은 메모리 셀들을 형성하는 복수의 층들 그리고 선택 트랜지스터들을 형성하는 적어도 2개의 층들에 제공될 수 있다. 예를 들면, 제 1 도전 물질들은 더미 메모리 셀들을 형성하는 층에도 제공될 수 있다.
도 3 내지 도 5에서, 하나의 비트 라인(BL)에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 하나의 비트 라인(BL)에 3개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예시적으로, 메모리 블록(BLKa)에서, 하나의 비트 라인(BL)에 m 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 비트 라인(BL)에 연결되는 낸드 스트링들(NS)의 수 만큼, 제 1 방향으로 신장되는 제 1 도전 물질들(211~291, 212~292, 213~293)의 수 및 공통 소스 라인(CSL)으로 동작하는 도핑 영역들(311~314)의 수 또한 조절될 것이다.
도 3 내지 도 5에서, 제 1 방향으로 신장된 하나의 제 1 도전 물질을 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 하나의 제 1 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예를 들면, 하나의 제 1 도전 물질에, n 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 제 1 도전 물질에 연결되는 낸드 스트링들(NS)의 수 만큼, 제 3 방향으로 신장되는 제 2 도전 물질들(331~333)의 수 또한 조절될 것이다.
도 3 내지 도 5에 도시된 바와 같이, 필라(113)의 제 1 및 제 3 방향에 따른 단면적은 기판(111)과 가까울수록 감소할 수 있다. 예를 들면, 공정 상의 특성 또는 오차에 의해, 필라(113)의 제 1 방향 및 제 3 방향에 따른 단면적이 가변될 수 있다.
예시적으로, 필라(113)는 식각에 의해 형성된 홀에 실리콘 물질 및 절연 물질과 같은 물질들이 제공되어 형성된다. 식각되는 깊이가 증가할수록, 식각에 의해 형성되는 홀의 제 1 방향 및 제 3 방향에 따른 면적은 감소할 수 있다. 즉, 필라(113)의 제 1 방향 및 제 3 방향에 따른 단면적은 기판(111)에 가까울수록 감소할 수 있다.
도 6은 도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLKa)의 제 1 실시 예에 따른 등가 회로(BLKa_1)를 보여주는 회로도이다. 도 3 내지 도 6을 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11~NS31)이 제공된다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공된다. 제 3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에, 낸드 스트링들(NS13, NS23. NS33)이 제공된다. 제 1 내지 제 3 비트 라인들(BL1~BL3)은 제 3 방향으로 신장된 제 2 도전 물질들(331~333)에 각각 대응한다.
각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결된다. 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공된다.
이하에서, 행 및 열 단위로 낸드 스트링들(NS)이 정의된다. 하나의 비트 라인에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열을 형성한다. 예를 들면, 제 1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11~NS31)은 제 1 열에 대응할 것이다. 제 2 비트 라인(BL2)에 연결된 낸드 스트링들(NS12~NS32)은 제 2 열에 대응할 것이다. 제 3 비트 라인(BL3)에 연결된 낸드 스트링들(NS13~NS33)은 제 3 열에 대응할 것이다.
하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들(NS)은 하나의 행을 형성한다. 예를 들면, 제 1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11~NS13)은 제 1 행을 형성한다. 제 2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21~NS23)은 제 2 행을 형성한다. 제 3 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31~NS33)은 제 3 행을 형성한다.
각 낸드 스트링(NS)에서, 높이가 정의된다. 예시적으로, 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)의 높이는 1인 것으로 정의된다. 접지 선택 트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 2인 것으로 정의된다. 스트링 선택 트랜지스터(SST)의 높이는 9로 정의된다. 스트링 선택 트랜지스터(SST)와 인접한 메모리 셀(MC7)의 높이는 8로 정의된다.
메모리 셀(MC)의 접지 선택 트랜지스터(GST)로부터의 순서가 증가할수록, 메모리 셀(MC)의 높이는 증가한다. 즉, 제 1 내지 제 7 메모리 셀들(MC1~MC7)은 각각 제 2 내지 제 8 높이를 갖는 것으로 정의된다.
동일한 행의 낸드 스트링들(NS)은 접지 선택 라인(GSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)은 접지 선택 라인(GSL)을 공유한다. 제 1 높이를 갖는 제 1 도전 물질들(211~213)이 서로 연결되어 접지 선택 라인(GSL)을 형성할 것이다.
동일한 행의 낸드 스트링들(NS)의 동일한 높이의 메모리 셀들(MC)은 워드 라인(WL)을 공유한다. 동일한 높이를 가지며 상이한 행에 대응하는 낸드 스트링들(NS)의 워드 라인들(WL)은 공통으로 연결된다. 즉, 동일한 높이의 메모리 셀들(MC)은 워드 라인(WL)을 공유한다.
제 2 높이를 갖는 제 1 도전 물질들(221~223)이 공통으로 연결되어 제 1 워드 라인(WL1)을 형성한다. 제 3 높이를 갖는 제 1 도전 물질들(231~233)이 공통으로 연결되어 제 2 워드 라인(WL2)을 형성한다. 제 4 높이를 갖는 제 1 도전 물질들(241~243)이 공통으로 연결되어 제 3 워드 라인(WL3)을 형성한다. 제 5 높이를 갖는 제 1 도전 물질들(251~253)이 공통으로 연결되어 제 4 워드 라인(WL4)을 형성한다. 제 6 높이를 갖는 제 1 도전 물질들(261~263)이 공통으로 연결되어 제 5 워드 라인(WL5)을 형성한다. 제 7 높이를 갖는 제 1 도전 물질들(271~273)이 공통으로 연결되어 제 6 워드 라인(WL6)을 형성한다. 제 8 높이를 갖는 제 1 도전 물질들(281~283)이 공통으로 연결되어 제 7 워드 라인(WL7)을 형성한다.
동일한 행의 낸드 스트링들(NS)은 스트링 선택 라인(SSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인들(SSL1, SSL2, SSL3)에 각각 연결된다. 제 1 내지 제 3 스트링 선택 라인들(SSL1~SSL3)은 각각 제 9 높이를 갖는 제 1 도전 물질들(291~293)에 대응한다.
이하에서, 제 1 스트링 선택 라인(SSL1)에 연결된 스트링 선택 트랜지스터들(SST)은 제 1 스트링 선택 트랜지스터들(SST1)로 정의된다. 제 2 스트링 선택 라인(SSL2)에 연결된 스트링 선택 트랜지스터들(SST)은 제 2 스트링 선택 트랜지스터들(SST2)로 정의된다. 제 3 스트링 선택 라인(SSL3)에 연결된 스트링 선택 트랜지스터들(SST)은 제 3 스트링 선택 트랜지스터들(SST3)로 정의된다.
공통 소스 라인(CSL)은 낸드 스트링들(NS)에 공통으로 연결된다. 예를 들면, 제 1 내지 제 4 도핑 영역들(311~314)이 서로 연결되어 공통 소스 라인(CSL)을 형성할 것이다.
도 6에 도시된 바와 같이, 동일 높이의 워드 라인들(WL)은 공통으로 연결되어 있다. 따라서, 특정 높이의 워드 라인(WL)이 선택될 때, 선택된 워드 라인(WL)에 연결된 모든 낸드 스트링들(NS)이 선택될 것이다.
상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결되어 있다. 따라서, 스트링 선택 라인들(SSL1~SSL3)을 선택 및 비선택함으로써, 동일 워드 라인(WL)에 연결된 낸드 스트링들(NS) 중 비선택된 행의 낸드 스트링들(NS)이 대응하는 비트 라인으로부터 전기적으로 분리되고 그리고 선택된 행의 낸드 스트링들(NS)이 대응하는 비트 라인에 전기적으로 연결될 수 있다.
즉, 스트링 선택 라인들(SSL1~SSL3)을 선택 및 비선택함으로써, 낸드 스트링들(NS)의 행이 선택될 수 있다. 그리고, 비트 라인들(BL1~BL3)을 선택함으로써, 선택된 행의 낸드 스트링들(NS)의 열이 선택될 수 있다.
예시적으로, 프로그램 및 읽기 동작 시에, 스트링 선택 라인들(SSL1~SSL3) 중 하나가 선택될 것이다. 즉, 프로그램 및 읽기 동작은 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)의 행 단위로 수행될 것이다.
예시적으로, 프로그램 및 읽기 동작 시에, 선택된 행의 선택된 워드 라인에 선택 전압이 인가되고, 비선택된 워드 라인들에 비선택 전압이 인가될 것이다. 예를 들면, 선택 전압은 프로그램 전압(Vpgm) 또는 선택 읽기 전압(Vrd)일 것이다. 예를 들면, 비선택 전압은 패스 전압(Vpass) 또는 비선택 읽기 전압(Vread)일 것이다. 즉, 프로그램 및 읽기 동작은 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)의 선택된 행의 워드 라인 단위로 수행될 것이다.
예시적으로, 제 1 도전 물질들(211~291, 212~292, 213~293) 중 선택 라인들로 동작하는 제 1 도전 물질들(예를 들면, 211, 221, 231, 291, 292, 293)과 워드 라인들로 동작하는 제 1 도전 물질들(예를 들면, 221~281, 222~282, 223~283) 사이에 제공되는 절연 물질들(112)의 두께는 다른 절연 물질들(112)의 두께보다 클 수 있다.
도 3 내지 도 6에서, 제 1 높이를 갖는 제 1 도전 물질들(211, 212, 213)이 접지 선택 라인(GSL)으로 동작하고 그리고 제 9 높이를 갖는 제 1 도전 물질들(291, 292, 293)이 스트링 선택 라인들(SSL1, SSL2, SSL3)로 동작한다.
이때, 제 1 높이를 갖는 제 1 도전 물질들(211, 212, 213) 및 제 2 높이를 갖는 제 2 도전 물질들(221, 222, 223) 사이에 제공되는 절연 물질들(112)의 두께는 제 2 높이를 갖는 제 1 도전 물질들(221, 222, 223) 및 제 8 높이를 갖는 도전 물질들(281, 282, 283) 사이에 제공되는 절연 물질들(112)의 두께보다 길 수 있다.
또한, 제 8 높이를 갖는 제 1 도전 물질들(281, 282, 283) 및 제 9 높이를 갖는 제 1 도전 물질들(291, 292, 293) 사이에 제공되는 절연 물질들(112)의 두께는 제 2 높이를 갖는 제 2 도전 물질들(221, 222, 223) 및 제 8 높이를 갖는 도전 물질들(281, 282, 283) 사이에 제공되는 절연 물질들(112)의 두께보다 클 수 있다.
도 7은 도 1 내지 도 6을 참조하여 설명된 불휘발성 메모리 장치(100)의 동작 방법을 보여주는 순서도이다. 더 상세하게는, 불휘발성 메모리 장치(100)의 소거 동작의 순서가 도시되어 있다. 도 1, 도 6, 그리고 도 7을 참조하면, S110 단계에서 복수의 스트링 선택 라인들(SSL1~SSL3)에 대응하는 메모리 셀들이 소거된다. S110 단계는 불휘발성 메모리 장치(100)의 블록 소거를 보여준다. 즉, 도 6에 도시된 바와 같이 하나의 메모리 블록(BLKa)이 제 1 내지 제 3 스트링 선택 라인들(SSL1~SSL3)을 포함할 때, 제 1 내지 제 3 스트링 선택 라인들(SSL1~SSL3)에 대응하는 메모리 셀들(MC1~MC7)이 소거될 것이다.
S120 단계에서, 각 스트링 선택 라인(SSL) 단위로 소거된 메모리 셀들이 소거 검증된다. 예를 들면, 제 1 스트링 선택 라인(SSL1)에 대응하는 메모리 셀들, 제 2 스트링 선택 라인(SSL2)에 대응하는 메모리 셀들, 그리고 제 3 스트링 선택 라인(SSL3)에 대응하는 메모리 셀들이 각각 소거 검증될 것이다.
도 8은 도 1의 불휘발성 메모리 장치(100)의 동작 방법을 더 상세하게 보여주는 순서도이다. 더 상세하게는, 불휘발성 메모리 장치(100)의 소거 동작의 순서가 도시되어 있다. 도 1, 도 6, 그리고 도 8을 참조하면, S205 단계에서, 소거 커맨드 및 어드레스가 수신된다. 예를 들면, 수신된 어드레스는 적어도 두 개의 스트링 선택 라인들(SSL)에 대응할 것이다.
S210 단계에서 SSL 카운트가 리셋되고, 그리고 소거 카운트가 리셋된다. 예를 들면, 소거 제어부(271)는 SSL 카운터(173)를 리셋함으로써 SSL 카운트를 리셋할 것이다. 예를 들면, 소거 제어부(271)는 소거 카운터(175)를 리셋함으로써 소거 카운트를 리셋할 것이다.
예를 들면, 리셋된 SSL 카운트는 수신된 어드레스에 대응하는 메모리 블록(예를 들면, BLKa)의 첫 번째 스트링 선택 라인(예를 들면, SSL1)에 대응할 것이다. 예를 들면, 리셋된 소거 카운트는 논리값 '1'을 가질 것이다.
S220 단계에서, 수신된 어드레스에 대응하는 메모리 셀들(MC)이 소거된다. 예를 들면, 메모리 블록(BLKa)이 소거된다. 예를 들면, 메모리 블록(BLKa)의 복수의 스트링 선택 라인들(SSL1~SSL3)에 대응하는 메모리 셀들(MC1~MC7)이 소거될 것이다.
S230 단계에서, SSL 카운트에 대응하는 메모리 셀들(MC)이 소거 검증된다. 예시적으로, SSL 카운트가 제 1 스트링 선택 라인(SSL1)을 나타낼 때, 제 1 스트링 선택 라인(SSL1)에 대응하는 제 1 행의 낸드 스트링들(NS11~NS13)의 메모리 셀들(MC1~MC7)이 소거 검증될 것이다. SSL 카운트가 제 k 스트링 선택 라인(SSLk)을 나타낼 때, 제 k 스트링 선택 라인(SSLk)에 대응하는 제 k 행의 낸드 스트링들(NSk1~NSk3)의 메모리 셀들(MC1~MC7)이 소거 검증될 것이다.
S240 단계에서, 소거 검증 결과가 소거 패스인지 판별된다. 예를 들면, 소거 패스인지 또는 소거 페일인지의 여부는 패스/페일 체크부(140)에 의해 판별될 것이다. 소거 검증 결과가 소거 페일로 판별되면, S250 단계가 수행된다.
S250 단계에서, 소거 카운트가 최대값에 도달했는지 판별된다. 예시적으로, 소거 카운트의 최대값은 증가형 스텝 펄스 소거(ISPE, Incremental Step Pulse Erase)에서 소거 펄스가 인가되는 최대 횟수에 대응할 것이다. 소거 카운트가 최대값에 도달하지 않았으면, S251 단계에서 소거 카운트가 카운트 업 된다. S253 단계에서 소거 전압(Vers)이 조절된다. 예를 들면, 소거 전압(Vers)의 레벨이 상승될 것이다. 이후에, S220 단계 내지 S240 단계에서 소거 및 소거 검증이 다시 수행된다.
S250 단계에서, 소거 카운트가 최대값에 도달하였으면, S255 단계에서 에러 리포트가 수행된다. 예를 들면, 불휘발성 메모리 장치(100)의 호스트(host)에 에러 메시지가 전달될 것이다. 예시적으로, 에러 메시지가 전달되면, 호스트(host)에 의해 배드 프로세스가 수행될 것이다. 예를 들면, 메모리 블록(BLKa)이 배드 블록으로 처리될 것이다.
S240 단계에서, 소거 패스로 판별되면 S260 단계가 수행된다. S260 단계에서, SSL 카운트가 최대값에 도달했는지 판별된다. SSL 카운트의 최대값은 메모리 블록(BLKa)의 마지막 스트링 선택 라인 어드레스에 대응할 것이다.
SSL 카운트가 최대값에 도달하지 않았으면, 즉 모든 SSL 카운트에 대해 소거 검증이 수행되지 않았으면, S261 단계에서 SSL 카운트가 카운트 업 된다. 이후에, S230 단계 및 S240 단계에서 카운트 업 된 SSL 카운트에 대응하는 메모리 셀들이 소거 검증된다.
SSL 카운트가 최대값에 도달하였으면, 즉 모든 SSL 카운트에 대해 소거 검증이 수행되었으면, S270 단계에서 소거 동작이 완료된다.
즉, 메모리 블록(BLKa)이 소거된 후에, 소거된 메모리 셀들(MC1~MC7)이 각 스트링 선택 라인(SSL) 단위로 소거 검증된다. 선택된 스트링 선택 라인(SSL)에 대응하는 메모리 셀들이 소거 패스될 때까지, 메모리 블록(BLKa)의 소거 및 선택된 스트링 선택 라인(SSL)에 대응하는 메모리 셀들의 소거 검증이 반복된다. 이때, 소거 횟수가 최대값에 도달하면, 소거는 종료되며, 메모리 블록(BLKa)은 에러 처리된다.
선택된 스트링 선택 라인(SSL)에 대응하는 메모리 셀들이 소거 패스되면, 다음 스트링 선택 라인(SSL)이 선택된다. 이후에, 새롭게 선택된 스트링 선택 라인(SSL)에 대응하는 메모리 셀들이 소거 검증된다.
메모리 블록(BLKa) 단위의 소거 및 스트링 선택 라인(SSL) 단위의 소거 검증은 메모리 블록(BLKa)의 메모리 셀들(MC1~MC7)이 소거 패스될 때까지, 또는 메모리 블록(BLKa)의 소거가 에러 처리될 때까지 반복된다.
예시적으로, 소거 패스 및 소거 페일의 기준은 불휘발성 메모리 장치(100)와 함께 사용되는 전자 장치들에 따라 가변될 수 있다. 예를 들면, n 비트 에러 정정 기능을 갖는 장치가 불휘발성 메모리 장치(100)와 함께 사용될 때, 소거 검증 시에 발생하는 n 비트 미만(또는 이하)의 페일 비트들은 무시될 수 있다. 즉, 소거 검증 시에 n 비트 미만(또는 이하)의 페일 비트들이 검출되어도 소거 패스인 것으로 판별될 수 있다.
도 9는 소거 시에 도 6의 메모리 블록(BLKa_1)에 인가되는 전압 조건들을 보여주는 테이블이다. 도 3, 도 6, 그리고 9를 참조하면, 스트링 선택 라인들(SSL1~SSL3)은 플로팅된다. 워드 라인들(WL1~WL7)에 제 1 워드 라인 소거 전압(Vwe1)이 인가된다. 접지 선택 라인(GSL)은 플로팅된다. 기판(111)에 제 1 소거 전압(Vers1)이 인가된다.
도 10은 도 9의 전압 조건에 따른 메모리 블록(BLKa_1)의 전압 변화를 보여주는 타이밍도이다. 도 11은 도 10의 전압 변화에 따른 메모리 블록(BLKa)의 하나의 낸드 스트링(NS)의 단면도이다. 예시적으로, 메모리 블록(BLKa_1)의 제 1 행 제 3 열의 낸드 스트링(NS13)에 대응하는 단면도가 도시되어 있다.
도 8 내지 도 11을 참조하면, 제 1 시간(t1)에 기판(111)에 제 1 소거 전압(Vers1)이 인가된다. 예시적으로, 제 1 소거 전압(Vers1)은 고전압일 것이다.
기판(111)은 제 2 방향의 바디로 동작하는 표면층(114)과 동일한 타입으로 도핑되어 있다. 따라서, 제 1 소거 전압(Vers1)은 낸드 스트링(NS)의 표면층(114)에 전달된다.
제 1 높이를 갖는 제 1 도전 물질(211)은 접지 선택 라인(GSL)으로 동작하며, 접지 선택 트랜지스터(GST)의 게이트(또는 제어 게이트)로 동작한다. 제 1 시간(t1)에, 접지 선택 라인(GSL)은 플로팅된다. 제 1 도전 물질(211)은 표면층(114)으로부터 커플링의 영향을 받는다. 따라서, 표면층(114)의 전압이 제 1 소거 전압(Vers1)으로 상승함에 따라, 접지 선택 라인(GSL)으로 동작하는 제 1 도전 물질(211)의 전압이 상승한다. 예시적으로, 접지 선택 라인(GSL)의 전압은 제 1 접지 선택 라인 전압(Vgsl1)으로 상승할 것이다.
제 2 방향의 바디로 동작하는 표면층(114)의 전압은 제 1 소거 전압(Vers1)이고, 접지 선택 트랜지스터(GST)의 게이트(또는 제어 게이트)로 동작하는 제 1 도전 물질(211)의 전압은 제 1 접지 선택 라인 전압(Vgsl1)이다. 예시적으로, 제 1 소거 전압(Vers1) 및 제 1 접지 선택 라인 전압(Vgsl1)의 차이는 Fowler-Nordheim 터널링을 유발할 정도로 크지 않을 것이다. 따라서, 접지 선택 트랜지스터(GST)는 소거 금지될 것이다.
제 2 내지 제 8 높이를 갖는 제 1 도전 물질들(221~281)은 각각 제 1 내지 제 7 워드 라인들(WL1~WL7)로 동작하며, 제 1 내지 제 7 메모리 셀들(MC1~MC7)의 게이트(또는 제어 게이트)로 동작한다. 제 1 시간(t1)에, 워드 라인들(WL1~WL7)에 제 1 워드 라인 소거 전압(Vwe1)이 인가된다. 예시적으로, 제 1 워드 라인 소거 전압(Vwe1)은 저전압일 것이다. 예를 들면, 제 1 워드 라인 소거 전압(Vwe1)은 접지 전압(Vss)일 것이다.
제 2 방향의 바디로 동작하는 표면층(114)의 전압은 제 1 소거 전압(Vers1)이고, 제 1 내지 제 7 메모리 셀들(MC1~MC7)의 게이트(또는 제어 게이트)로 동작하는 제 1 도전 물질들(221~241)의 전압은 제 1 워드 라인 소거 전압(Vwe1)이다. 예시적으로, 제 1 소거 전압(Vers1) 및 제 1 워드 라인 소거 전압(Vwe1)의 차이는 Fowler-Nordheim을 유발할 것이다. 예를 들면, Fowler-Nordheim이 발생되도록 제 1 소거 전압(Vers1) 및 제 1 워드 라인 소거 전압(Vwe1)의 레벨이 설정될 것이다. 따라서, 메모리 블록(BLKa)의 제 1 내지 제 7 메모리 셀들(MC1~MC7)은 소거될 것이다.
제 9 높이를 갖는 제 1 도전 물질(291)은 스트링 선택 라인(SSL)으로 동작하며, 스트링 선택 트랜지스터(SST)의 게이트(또는 제어 게이트)로 동작한다. 제 1 시간(t1)에, 스트링 선택 라인(SSL)은 플로팅된다. 제 1 도전 물질(291)은 표면층(114)으로부터 커플링의 영향을 받는다. 따라서, 표면층(114)의 전압이 제 1 소거 전압(Vers1)으로 상승함에 따라, 스트링 선택 라인(SSL)으로 동작하는 제 1 도전 물질(291)의 전압이 상승한다. 예시적으로, 스트링 선택 라인(SSL)의 전압은 제 1 스트링 선택 라인 전압(Vssl1)으로 상승할 것이다.
제 2 방향의 바디로 동작하는 표면층(114)의 전압은 제 1 소거 전압(Vers1)이고, 스트링 선택 트랜지스터(SST)의 게이트(또는 제어 게이트)로 동작하는 제 1 도전 물질(291)의 전압은 제 1 스트링 선택 라인 전압(Vssl1)이다. 예시적으로, 제 1 소거 전압(Vers1) 및 제 1 스트링 선택 라인 전압(Vssl1)의 차이는 Fowler-Nordheim 터널링을 유발할 정도로 크지 않을 것이다. 따라서, 스트링 선택 트랜지스터(SST)는 소거 금지될 것이다.
도 11의 단면도를 참조하여 설명된 동작은 메모리 블록(BLKa_1)의 모든 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)에서도 발생할 것이다. 따라서, 스트링 선택 라인들(SSL1~SSL3)에 대응하는 메모리 셀들(MC1~MC7), 예를 들면 메모리 블록(BLKa_1)의 모든 메모리 셀들이 소거된다.
상술한 실시 예에서, 소거 전압(Vers), 워드 라인 소거 전압(Vwe), 그리고 제 1 더미 워드 라인 전압(Vdwl1)은 제 1 시간에 인가되는 것으로 설명되었다. 그러나, 소거 전압(Vers), 워드 라인 소거 전압(Vwe), 그리고 제 1 더미 워드 라인 전압(Vdwl1)은 미리 설정된 순서에 따라 순차적으로 인가될 수 있다.
도 12는 소거 검증 시에 도 6의 메모리 블록(BLKa_1)에 인가되는 전압 조건들을 보여주는 테이블이다. 도 3, 도 6, 그리고 도 12를 참조하면, 비트 라인들(BL1~BL3)들에 프리차지 전압(Vpre)이 인가된다. 예를 들면, 프리차지 전압(Vpre)은 전원 전압(Vcc)일 것이다.
도 7 및 도 8을 참조하여 설명된 바와 같이, 소거 검증은 각 스트링 선택 라인(SSL)의 단위로 수행된다. 따라서, 스트링 선택 라인들(SSL1~SSL3) 중 하나는 선택되고 나머지는 비선택될 것이다.
선택된 스트링 선택 라인(SSL)에 제 2 스트링 선택 라인 전압(Vssl2)이 인가된다. 예를 들면, 제 2 스트링 선택 라인 전압(Vssl2)은 스트링 선택 트랜지스터들(SST)을 턴-온 하는 전압이다. 예를 들면, 제 2 스트링 선택 라인 전압(Vssl2)은 전원 전압(Vcc)이다.
비선택된 스트링 선택 라인들(SSL)에 제 3 스트링 선택 라인 전압(Vssl3)이 인가된다. 예를 들면, 제 3 스트링 선택 라인 전압(Vssl3)은 스트링 선택 트랜지스터들(SST)을 턴-오프 하는 전압이다. 예를 들면, 제 3 스트링 선택 라인 전압(Vssl3)은 접지 전압(Vss)이다.
워드 라인들(WL1~WL7)에 소거 검증 전압(Vvfy)이 인가된다. 예를 들면, 소거 검증 전압(Vvfy)은 소거 상태의 메모리 셀들에 요구되는 문턱 전압들의 상한으로 설정될 것이다. 예를 들면, 소거 검증 전압(Vvfy)은 접지 전압(Vss)일 것이다.
접지 선택 라인(GSL)에 제 2 접지 선택 라인 전압(Vgsl2)이 인가된다. 예를 들면, 제 2 접지 선택 라인 전압(Vgsl2)은 접지 선택 트랜지스터들(GST)을 턴-온 하는 전압이다. 예를 들면, 제 2 접지 선택 라인 전압(Vgsl2)은 접지 전압(Vss)일 것이다.
공통 소스 라인(CSL)에 공통 소스 라인 전압(Vcsl)이 인가된다. 예를 들면, 공통 소스 라인 전압(Vcsl)은 프리차지 전압(Vpre) 보다 낮은 레벨을 가질 것이다. 예를 들면, 공통 소스 라인 전압(Vcsl)은 접지 전압(Vss)일 것이다.
도 13은 도 12의 전압 조건에 따른 메모리 블록(BLKa_1)의 전압 변화를 보여주는 타이밍도이다. 도 14는 도 13의 전압 변화에 따른 메모리 블록(BLKa)의 하나의 낸드 스트링(NS)의 단면도이다. 예시적으로, 메모리 블록(BLKa_1)의 제 1 행 제 3 열의 낸드 스트링(NS13)에 대응하는 단면도가 도시되어 있다.
도 8, 도 12 내지 도 14를 참조하면, 제 1 시간(t1)에 프리차지가 수행된다. 비트 라인들(BL1~BL3)에 프리차지 전압(Vpre)이 인가된다. 즉, 제 3 비트 라인(BL3)으로 동작하는 제 2 도전 물질(333)에 프리차지 전압(Vpre)이 인가된다.
제 2 시간(t2)에, 디벨러프가 수행된다. 프리차지 전압(Vpre)으로 충전된 비트 라인들(BL1~BL3)은 플로팅될 것이다.
선택된 스트링 선택 라인(예를 들면, SSL1)에 제 2 스트링 선택 라인 전압(Vssl2)이 인가된다. 즉, 선택된 스트링 선택 라인(SSL1)에 대응하는 스트링 선택 트랜지스터들(SST1)은 턴-온 된다. 따라서, 제 1 행의 낸드 스트링들(NS11~NS13)은 비트 라인들(BL1~BL3)과 전기적으로 연결된다.
비선택된 스트링 선택 라인들(예를 들면, SSL2, SSL3)에 제 3 스트링 선택 라인 전압(Vssl3)이 인가된다. 즉, 비선택된 스트링 선택 라인들(SSL2, SSL3)에 대응하는 스트링 선택 트랜지스터들(SST2, SST3)은 턴-오프 된다. 따라서, 제 2 및 제 3 행들의 낸드 스트링들(NS21~NS23, NS31~NS33)은 비트 라인들(BL1~BL3)로부터 전기적으로 분리된다.
워드 라인들(WL1~WL7)에 소거 검증 전압(Vvfy)이 인가된다. 제 1 행의 낸드 스트링들(NS11~NS13)의 메모리 셀들(MC1~MC7) 중 소거 검증 전압(Vvfy) 보다 높은 문턱 전압을 갖는 메모리 셀들은 턴-오프 될 것이다. 제 1 행의 낸드 스트링들(NS11~NS13)의 메모리 셀들(MC1~MC7) 중 소거 검증 전압(Vvfy) 보다 낮은 문턱 전압을 갖는 메모리 셀들은 턴-온 될 것이다.
접지 선택 라인(GSL)에 제 2 접지 선택 라인 전압(Vgsl2)이 인가된다. 따라서, 접지 선택 트랜지스터들(GST)은 턴-온 되며, 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)은 공통 소스 라인(CSL)과 전기적으로 연결된다.
제 1 행의 낸드 스트링들(NS11~NS13) 중 특정 낸드 스트링의 메모리 셀들(MC1~MC7)이 모두 턴-온 되면, 대응하는 비트 라인(BL) 및 공통 소스 라인(CSL) 사이에 채널이 형성된다. 따라서, 대응하는 비트 라인(BL)으로부터 공통 소스 라인(CSL)으로 전류가 흐르며, 대응하는 비트 라인(BL)의 전압이 프리차지 전압(Vpre)으로부터 낮아진다.
제 1 행의 낸드 스트링들(NS11~NS13) 중 특정 낸드 스트링의 메모리 셀들(MC1~MC7) 중 적어도 하나가 턴-오프 되면, 대응하는 비트 라인(BL) 및 공통 소스 라인(CSL) 사이에 채널이 형성되지 않는다. 따라서, 대응하는 비트 라인(BL)으로부터 공통 소스 라인(CSL)으로 전류가 흐르지 않으며, 대응하는 비트 라인(BL)의 전압이 프리차지 전압(Vpre)으로 유지된다.
제 3 시간(t3)에 데이터 래치가 수행된다. 예를 들면, 비트 라인들(BL1~BL3)의 전압에 따라, 소거 패스 및 소거 페일이 판별될 것이다.
예를 들면, 제 1 내지 제 3 비트 라인들(BL1~BL3)의 전압이 프리차지 전압(Vpre) 보다 낮을때, 즉 메모리 블록(BLKa_1)의 선택된 제 1 행의 메모리 셀들(MC1~MC7)의 문턱 전압들이 소거 검증 전압(Vvfy) 보다 낮을 때, 소거 패스로 판별된다.
제 1 내지 제 3 비트 라인들(BL1~BL3) 중 적어도 하나의 전압이 프리차지 전압(Vpre)일 때, 즉 메모리 블록(BLKa_1)의 선택된 제 1 행의 메모리 셀들(MC1~MC7) 중 적어도 하나의 문턱 전압이 소거 검증 전압(Vvfy) 보다 높을 때, 소거 페일로 판별된다.
도 8을 참조하여 설명된 바와 같이, 제 1 행의 낸드 스트링들(NS11~NS13) 중 적어도 하나에서 소거 페일이 검출되면, 도 9 내지 도 11을 참조하여 설명된 소거가 다시 수행될 것이다. 제 1 행의 낸드 스트링들(NS11~NS13)이 소거 패스되면, 다음 스트링 선택 라인(예를 들면, SSL2)이 선택되고, 선택된 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21~NS23)의 메모리 셀들(MC1~MC7)이 소거 검증된다.
도 15는 도 3의 메모리 블록(BLKa)의 제 2 실시 예에 따른 등가 회로(BLKa_2)를 보여주는 회로도이다. 도 3, 도 4, 그리고 도 15를 참조하면, 메모리 블록(BLKa_2)은 제 2 방향을 따라 복수의 서브 블록들로 분할된다. 그리고, 서브 블록들의 사이에, 더미 메모리 셀들(DMC) 및 더미 메모리 셀들(DMC)에 연결된 더미 워드 라인(DWL)이 제공된다.
제 2 내지 제 4 높이를 갖는 제 1 도전 라인들(221~241, 222~242, 223~243)은 제 1 내지 제 3 메모리 셀들(MC1~MC3)을 형성하며, 제 1 서브 블록을 구성한다. 제 5 높이를 갖는 제 1 도전 라인들(251, 252, 253)은 더미 메모리 셀들(DMC)을 형성한다. 제 6 내지 제 8 높이를 갖는 제 1 도전 라인들(261~281, 262~282, 263~283)은 제 4 내지 제 6 메모리 셀들(MC4~MC6)을 형성하며, 제 2 서브 블록을 구성한다.
메모리 블록(BLKa_2)은 서브 블록 단위로 소거된다. 즉, 각 서브 블록은 독립적으로 소거된다.
서브 블록 단위로 소거되는 것을 제외하면, 메모리 블록(BLKa_2)은 도 7 및 도 8을 참조하여 설명된 바와 같이 소거 및 소거 검증된다. 예를 들면, 메모리 블록(BLKa_2)의 서브 블록의 메모리 셀들(MC)이 소거된 후에, 소거된 메모리 셀들(MC)이 스트링 선택 라인(SSL)의 단위로 소거 검증된다.
예시적으로, 메모리 블록(BLKa_2)은 두 개의 서브 블록들로 분할되는 것으로 설명된다. 그러나, 서브 블록들의 수는 한정되지 않는다. 또한, 메모리 블록(BKLa_2)의 서브 블록들 사이에 하나의 더미 워드 라인(DWL)이 제공되는 것으로 설명된다. 그러나, 서브 블록들 사이에 제공되는 더미 워드 라인(DWL)의 수는 한정되지 않는다.
도 16은 소거 시에 도 15의 메모리 블록(BLKa_2)에 인가되는 전압 조건들을 보여주는 테이블이다. 도 15 및 도 16을 참조하면, 소거 시에 스트링 선택 라인들(SSL1~SSL3)은 플로팅된다. 비선택된 서브 블록의 워드 라인들(WL)은 플로팅된다. 선택된 서브 블록의 워드 라인들(WL)에 제 1 워드 라인 소거 전압(Vwe1)이 인가된다. 더미 워드 라인(DWL)에 제 1 더미 워드 라인 전압(Vdwl1)이 인가된다. 접지 선택 라인(GSL)은 플로팅된다. 그리고, 기판(111)에 제 1 소거 전압(Vers1)이 인가된다.
예시적으로, 제 1 서브 블록이 선택된 것으로 가정한다. 소거 시에, 선택된 제 1 서브 블록의 워드 라인들(WL1~WL3)에 제 1 워드 라인 소거 전압(Vwe1)이 인가될 것이다. 그리고, 소거 시에, 비선택된 제 2 서브 블록의 워드 라인들(WL4~WL6)은 플로팅될 것이다.
도 17은 도 16의 전압 조건에 따른 메모리 블록(BLKa_2)의 전압 변화를 보여주는 타이밍도이다. 도 18은 메모리 블록(BLKa_2)의 하나의 낸드 스트링의 단면도이다. 예시적으로, 메모리 블록(BLKa_1)의 제 1 행 제 3 열의 낸드 스트링(NS13)에 대응하는 단면도가 도시되어 있다. 예시적으로, 제 1 서브 블록이 소거되며, 제 2 서브 블록은 소거 금지되는 것으로 가정된다.
도 15 내지 도 18을 참조하면, 제 1 시간(t1)에 기판(111)에 제 1 소거 전압(Vers1)이 인가된다. 예시적으로, 제 1 소거 전압(Vers1)은 고전압일 것이다. 제 1 소거 전압(Vers1)은 낸드 스트링(NS)의 표면층(114)에 전달된다.
접지 선택 라인(GSL)은 플로팅된다. 표면층(114)으로부터의 커플링의 영향에 의해, 접지 선택 라인(GSL)으로 동작하는 제 1 도전 물질(211)의 전압이 상승한다. 예시적으로, 접지 선택 라인(GSL)의 전압은 제 1 접지 선택 라인 전압(Vgsl1)으로 상승할 것이다. 따라서, 접지 선택 트랜지스터(GST)는 소거 금지된다.
선택된 워드 라인들에 제 1 워드 라인 소거 전압(Vwe1)이 인가된다. 즉, 제 1 내지 제 3 워드 라인들(WL1~WL3)에 제 1 워드 라인 소거 전압(Vwe1)이 인가된다. 예시적으로, 제 1 워드 라인 소거 전압(Vwe1)은 저전압일 것이다. 예를 들면, 제 1 워드 라인 소거 전압(Vwe1)은 접지 전압(Vss)일 것이다. 따라서, 선택된 제 1 서브 블록의 제 1 내지 제 3 메모리 셀들(MC1~MC3)은 소거된다.
비선택된 워드 라인들은 플로팅된다. 표면층(114)으로부터의 커플링의 영향에 의해, 제 4 내지 제 6 워드 라인들(WL4~WL6)로 동작하는 제 1 도전 물질들(261~281)의 전압이 상승한다. 예시적으로, 제 4 내지 제 6 워드 라인들(WL4~WL6)의 전압은 제 1 비선택 워드 라인 전압(Vuwl1)으로 상승할 것이다. 예시적으로, 제 2 소거 전압(Vers2) 및 비선택 워드 라인 전압(Vuwl1)의 차이는 Fowler-Nordheim 터널링을 유발할 정도로 크지 않을 것이다. 따라서, 비선택된 제 2 서브 블록의 제 4 내지 제 6 메모리 셀들(MC4~MC6)은 소거 금지된다.
스트링 선택 라인(SSL)은 플로팅된다. 표면층(114)으로부터의 커플링의 영향에 의해, 스트링 선택 라인(SSL)으로 동작하는 제 1 도전 물질(211)의 전압이 상승한다. 예시적으로, 스트링 선택 라인(SSL)의 전압은 제 1 스트링 선택 라인 전압(Vssl1)으로 상승할 것이다. 따라서, 스트링 선택 트랜지스터(SST)는 소거 금지된다.
제 5 높이를 갖는 제 1 도전 물질(251)은 더미 워드 라인(DWL)으로 동작하며, 더미 메모리 셀(DMC)의 게이트(또는 제어 게이트)로 동작한다. 더미 워드 라인(DWL)에 제 1 더미 워드 라인 전압(Vdwl1)이 인가된다. 예시적으로, 표면층(114) 및 더미 메모리 셀(DMC)의 게이트(또는 제어 게이트) 사이의 전압 차이에 의해 Fowler-Nordheim이 발생되지 않도록, 제 1 더미 워드 라인 전압(Vdwl1)의 레벨이 설정된다. 즉, 더미 메모리 셀(DMC)은 소거 금지된다.
예시적으로, 제 1 더미 워드 라인 전압(Vdwl1)은 제 1 워드 라인 소거 전압(Vwe1) 및 제 1 소거 전압(Vers1) 사이의 레벨을 갖는다. 예를 들면, 제 1 더미 워드 라인 전압(Vdwl1)은 제 1 워드 라인 소거 전압(Vwe1) 및 제 1 비선택 워드 라인 전압(Vuwl1) 사이의 레벨을 갖는다. 더미 메모리 셀들(DMC), 더미 워드 라인(DWL), 그리고 제 1 더미 워드 라인 전압(Vdwl1)은 서브 블록들 사이의 커플링을 감소시킨다.
예시적으로, 소거 시에 더미 워드 라인(DWL)은 플로팅될 수 있다. 더미 워드 라인(DWL)의 전압은 표면층(114)의 전압 상승으로 인한 커플링에 의해 상승할 것이다. 따라서, 더미 워드 라인(DWL)이 플로팅되면, 더미 메모리 셀들(DMC)은 소거 금지될 것이다.
예시적으로, 비선택된 서브 블록의 워드 라인들(WL4~WL6)은 플로팅되는 것으로 설명되었다. 그러나, 소거 시에, 비선택된 서브 블록의 워드 라인들(WL4~WL6)에 소거 금지 전압이 인가될 수 있다. 소거 금지 전압은 제 1 소거 전압(Vers1)과의 전압 차이에 의해 Fowler-Nordheim 터널링이 발생하지 않도록 설정될 것이다. 예를 들면, 소거 금지 전압은 고전압일 것이다.
도 19는 소거 검증 시에 도 15의 메모리 블록(BLKa_2)에 인가되는 전압 조건들을 보여주는 테이블이다. 도 3, 도 15, 그리고 도 19를 참조하면, 비트 라인들(BL1~BL3)들에 프리차지 전압(Vpre)이 인가된다. 예를 들면, 프리차지 전압(Vpre)은 전원 전압(Vcc)일 것이다.
도 7 및 도 8을 참조하여 설명된 바와 같이, 소거 검증은 각 스트링 선택 라인(SSL)의 단위로 수행된다. 따라서, 스트링 선택 라인들(SSL1~SSL3) 중 하나는 선택되고 나머지는 비선택될 것이다.
선택된 스트링 선택 라인(SSL)에 제 2 스트링 선택 라인 전압(Vssl2)이 인가된다. 예를 들면, 제 2 스트링 선택 라인 전압(Vssl2)은 스트링 선택 트랜지스터들(SST)을 턴-온 하는 전압이다. 예를 들면, 제 2 스트링 선택 라인 전압(Vssl2)은 전원 전압(Vcc)이다.
비선택된 스트링 선택 라인들(SSL)에 제 3 스트링 선택 라인 전압(Vssl3)이 인가된다. 예를 들면, 제 3 스트링 선택 라인 전압(Vssl3)은 스트링 선택 트랜지스터들(SST)을 턴-오프 하는 전압이다. 예를 들면, 제 3 스트링 선택 라인 전압(Vssl3)은 접지 전압(Vss)이다.
선택된 서브 블록의 워드 라인들에 소거 검증 전압(Vvfy)이 인가된다. 예를 들면, 소거 검증 전압(Vvfy)은 소거 상태의 메모리 셀들에 요구되는 문턱 전압들의 상한으로 설정될 것이다. 예를 들면, 소거 검증 전압(Vvfy)은 접지 전압(Vss)일 것이다.
비선택된 서브 블록의 워드 라인들에 제 1 읽기 전압(Vread1)이 인가된다. 예를 들면, 제 1 읽기 전압(Vread1)은 메모리 셀들(MC)의 논리 상태에 관계없이 메모리 셀들(MC)을 턴-온 하는 전압이다. 예를 들면, 제 1 읽기 전압(Vread1)은 고전압이다.
더미 워드 라인(DWL2)에 제 2 읽기 전압(Vread2)이 인가된다. 예를 들면, 제 2 읽기 전압(Vread2)은 더미 메모리 셀들(DMC)을 턴-온 하는 전압이다. 예를 들면, 제 2 읽기 전압(Vread2)은 고전압이다. 예를 들면, 제 2 읽기 전압(Vread2)은 제 1 읽기 전압(Vread1)과 같거나 그보다 높은 레벨을 가질 것이다.
접지 선택 라인(GSL)에 제 2 접지 선택 라인 전압(Vgsl2)이 인가된다. 예를 들면, 제 2 접지 선택 라인 전압(Vgsl2)은 접지 선택 트랜지스터들(GST)을 턴-온 하는 전압이다. 예를 들면, 제 2 접지 선택 라인 전압(Vgsl2)은 접지 전압(Vss)일 것이다.
공통 소스 라인(CSL)에 공통 소스 라인 전압(Vcsl)이 인가된다. 예를 들면, 공통 소스 라인 전압(Vcsl)은 프리차지 전압(Vpre) 보다 낮은 레벨을 가질 것이다. 예를 들면, 공통 소스 라인 전압(Vcsl)은 접지 전압(Vss)일 것이다.
도 20은 도 19의 전압 조건에 따른 메모리 블록(BLKa_2)의 전압 변화를 보여주는 타이밍도이다. 도 21은 도 20의 전압 변화에 따른 메모리 블록(BLKa_2)의 하나의 낸드 스트링(NS)의 단면도이다. 예시적으로, 메모리 블록(BLKa_2)의 제 1 행 제 3 열의 낸드 스트링(NS13)에 대응하는 단면도가 도시되어 있다.
도 15, 도 19 내지 도 21을 참조하면, 제 1 시간(t1)에 프리차지가 수행된다. 비트 라인들(BL1~BL3)에 프리차지 전압(Vpre)이 인가된다. 즉, 제 3 비트 라인(BL3)으로 동작하는 제 2 도전 물질(333)에 프리차지 전압(Vpre)이 인가된다.
제 2 시간(t2)에, 디벨러프가 수행된다. 프리차지 전압(Vpre)으로 충전된 비트 라인들(BL1~BL3)은 플로팅될 것이다.
선택된 스트링 선택 라인(예를 들면, SSL1)에 제 2 스트링 선택 라인 전압(Vssl2)이 인가된다. 즉, 선택된 스트링 선택 라인(SSL1)에 대응하는 스트링 선택 트랜지스터들(SST1)은 턴-온 된다. 따라서, 선택된 제 1 행의 낸드 스트링들(NS11~NS13)은 비트 라인들(BL1~BL3)과 전기적으로 연결된다.
비선택된 스트링 선택 라인들(예를 들면, SSL2, SSL3)에 제 3 스트링 선택 라인 전압(Vssl3)이 인가된다. 즉, 비선택된 스트링 선택 라인들(SSL2, SSL3)에 대응하는 스트링 선택 트랜지스터들(SST2, SST3)은 턴-오프 된다. 따라서, 비선택된 제 2 및 제 3 행들의 낸드 스트링들(NS21~NS23, NS31~NS33)은 비트 라인들(BL1~BL3)로부터 전기적으로 분리된다.
선택된 제 1 서브 블록의 워드 라인들(WL1~WL3)에 소거 검증 전압(Vvfy)이 인가된다. 제 1 서브 블록의 제 1 행의 메모리 셀들(MC1~MC3) 중 소거 검증 전압(Vvfy) 보다 높은 문턱 전압을 갖는 메모리 셀들은 턴-오프 될 것이다. 제 1 서브 블록의 제 1 행의 메모리 셀들(MC1~MC3) 중 소거 검증 전압(Vvfy) 보다 낮은 문턱 전압을 갖는 메모리 셀들은 턴-온 될 것이다.
비선택된 제 2 서브 블록의 워드 라인들(WL4~WL6)에 제 1 읽기 전압(Vread1)이 인가된다. 따라서, 비선택된 제 2 서브 블록의 메모리 셀들(MC4~MC6)은 턴-온 된다.
더미 워드 라인(DWL)에 제 2 읽기 전압(Vread2)이 인가된다. 따라서, 더미 메모리 셀들(DMC)은 턴-온 된다.
접지 선택 라인(GSL)에 제 2 접지 선택 라인 전압(Vgsl2)이 인가된다. 따라서, 접지 선택 트랜지스터들(GST)은 턴-온 되며, 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)은 공통 소스 라인(CSL)과 전기적으로 연결된다.
제 1 서브 블록의 메모리 셀들(MC1~MC3) 중 제 1 행의 특정 낸드 스트링에 대응하는 메모리 셀들(MC1~MC3)이 모두 턴-온 되면, 대응하는 비트 라인(BL) 및 공통 소스 라인(CSL) 사이에 채널이 형성된다. 따라서, 대응하는 비트 라인(BL)으로부터 공통 소스 라인(CSL)으로 전류가 흐르며, 대응하는 비트 라인(BL)의 전압이 프리차지 전압(Vpre)으로부터 낮아진다.
제 1 서브 블록의 메모리 셀들(MC1~MC3) 중 제 1 행의 특정 낸드 스트링에 대응하는 메모리 셀들(MC1~MC3) 중 적어도 하나가 턴-오프 되면, 대응하는 비트 라인(BL) 및 공통 소스 라인(CSL) 사이에 채널이 형성되지 않는다. 따라서, 대응하는 비트 라인(BL)으로부터 공통 소스 라인(CSL)으로 전류가 흐르지 않으며, 대응하는 비트 라인(BL)의 전압이 프리차지 전압(Vpre)으로 유지된다.
제 3 시간(t3)에 데이터 래치가 수행된다. 예를 들면, 비트 라인들(BL1~BL3)의 전압에 따라, 소거 패스 및 소거 페일이 판별될 것이다.
예를 들면, 제 1 내지 제 3 비트 라인들(BL1~BL3)의 전압이 프리차지 전압(Vpre) 보다 낮을때, 즉 메모리 블록(BLKa_2)의 선택된 제 1 서브 블록의 선택된 제 1 행의 메모리 셀들(MC1~MC3)의 문턱 전압들이 소거 검증 전압(Vvfy) 보다 낮을 때, 소거 패스로 판별된다.
제 1 내지 제 3 비트 라인들(BL1~BL3) 중 적어도 하나의 전압이 프리차지 전압(Vpre)일 때, 즉 메모리 블록(BLKa_2)의 선택된 제 1 서브 블록의 선택된 제 1 행의 메모리 셀들(MC1~MC3) 중 적어도 하나의 문턱 전압이 소거 검증 전압(Vvfy) 보다 높을 때, 소거 페일로 판별된다.
도 8을 참조하여 설명된 바와 같이, 제 1 행의 낸드 스트링들(NS11~NS13) 중 적어도 하나에서 소거 페일이 검출되면, 도 9 내지 도 11을 참조하여 설명된 소거가 다시 수행될 것이다. 즉, 제 1 서브 블록의 제 1 행의 메모리 셀들(MC1~MC3)에서 소거 페일이 검출되면, 제 1 서브 블록의 메모리 셀들(MC1~MC3)은 다시 소거된다.
제 1 행의 낸드 스트링들(NS11~NS13)이 소거 패스되면, 다음 스트링 선택 라인(예를 들면, SSL2)이 선택되고, 선택된 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21~NS23)의 메모리 셀들(MC1~MC7)이 소거 검증된다. 즉, 제 1 서브 블록의 제 1 행의 메모리 셀들(MC1~MC3)이 소거 패스되면, 제 1 서브 블록의 다른 행(예를 들면, 제 2 행)의 메모리 셀들(MC1~MC3)이 소거 검증된다.
도 22는 도 3의 메모리 블록(BLKa)의 제 3 실시 예에 따른 등가 회로(BLKa_3)를 보여주는 회로도이다. 도 3 및 도 22를 참조하면, 동일한 행의 낸드 스트링들(NS)은 접지 선택 라인(GSL1, GSL2, 또는 GSL3)을 공유한다. 상이한 행의 낸드 스트링들(NS)은 상이한 접지 선택 라인들(GSL1, GSL2, GSL3)에 각각 연결된다.
동일한 높이의 메모리 셀들(MC)은 워드 라인을 공유한다. 상이한 높이의 메모리 셀들(MC)은 각각 상이한 워드 라인들에 연결된다. 즉, 제 1 내지 제 7 메모리 셀들(MC1~MC7)은 각각 제 1 내지 제 7 워드 라인들(WL1~WL7)에 연결된다.
동일한 행의 낸드 스트링들(NS)은 스트링 선택 라인(SSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인들(SSL1, SSL2, SSL3)에 각각 연결된다.
복수의 접지 선택 라인들(GSL1~GSL3)이 제공되는 것을 제외하면, 메모리 블록(BLKa_3)은 도 7 및 도 8을 참조하여 설명된 바와 같이 소거 및 소거 검증된다. 예를 들면, 메모리 블록(BLKa_3)의 메모리 셀들(MC1~MC7)이 소거된 후에, 소거된 메모리 셀들(MC1~MC7)이 스트링 선택 라인(SSL)의 단위로 소거 검증된다.
복수의 접지 선택 라인들(GSL1~GSL3)이 제공되는 것을 제외하면, 메모리 블록(BLKa_3)은 도 9 내지 도 11을 참조하여 설명된 바와 마찬가지로 소거된다. 예를 들면, 스트링 선택 라인들(SSL1~SSL3) 및 접지 선택 라인들(GSL1~GSL3)이 플로팅되고, 워드 라인들(WL1~WL7)에 제 1 워드 라인 소거 전압(Vwe1)이 인가되고, 그리고 기판(111)에 제 1 소거 전압(Vers1)이 인가될 것이다.
도 23은 소거 검증 시에 도 22의 메모리 블록(BLKa_3)에 인가되는 전압 조건들을 보여주는 테이블이다. 선택된 접지 선택 라인에 제 2 접지 선택 라인 전압(Vgsl2)이 인가되고 비선택된 접지 선택 라인에 제 3 접지 선택 라인 전압(Vgsl3)이 인가되는 것을 제외하면, 소거 검증 시의 전압 조건은 도 12에 도시된 전압 조건과 동일하다.
예시적으로, 제 2 접지 선택 라인 전압(Vgsl2)은 접지 선택 트랜지스터(GST)를 턴-온 하는 전압이다. 예를 들면, 제 2 접지 선택 라인 전압(Vgsl2)은 전원 전압(Vcc)일 것이다.
예시적으로, 제 3 접지 선택 라인 전압(Vgsl3)은 접지 선택 트랜지스터(GST)를 턴-오프 하는 전압이다. 예를 들면, 제 3 접지 선택 라인 전압(Vgsl3)은 접지 전압(Vss)일 것이다.
도 24는 도 23의 전압 조건에 따른 메모리 블록(BLKa_3)의 전압 변화를 보여주는 타이밍도이다. 도 3, 도 22 내지 도 24를 참조하면, 제 1 시간(t1)에 프리차지가 수행된다. 비트 라인들(BL1~BL3)에 프리차지 전압(Vpre)이 인가된다.
제 2 시간(t2)에 디벨러프가 수행된다. 비트 라인들(BL1~BL3)은 플로팅된다. 선택된 스트링 선택 라인(예를 들면, SSL1)에 제 2 스트링 선택 라인 전압(Vssl2)이 인가되고, 비선택된 스트링 선택 라인(예를 들면, SSL2~SSL3)에 제 3 스트링 선택 라인 전압(Vssl3)이 인가된다.
워드 라인들(WL1~WL7)에 소거 검증 전압(Vvfy)이 인가된다.
선택된 접지 선택 라인(예를 들면, GSL1)에 제 2 접지 선택 라인 전압(Vgsl2)이 인가되고, 비선택된 접지 선택 라인들(예를 들면, GSL2~GSL3)에 제 3 접지 선택 라인 전압(Vgsl3)이 인가된다.
공통 소스 라인(CSL)에 공통 소스 라인 전압(Vcsl)이 인가된다.
선택된 제 1 행의 특정 낸드 스트링의 메모리 셀들(MC1~MC7)의 문턱 전압이 소거 검증 전압(Vvfy) 보다 낮으면, 대응하는 비트 라인(BL)의 전압은 프리차지 전압(Vpre)으로부터 낮아질 것이다. 선택된 제 1 행의 특정 낸드 스트링의 적어도 하나의 메모리 셀(MC)의 문턱 전압이 소거 검증 전압(Vvfy) 보다 높으면, 대응하는 비트 라인(BL)의 전압은 프리차지 전압(Vpre)을 유지할 것이다.
제 3 시간(t3)에, 데이터 래치가 수행된다. 예를 들면, 비트 라인들(BL1~BL3)의 전압에 따라 소거 패스 및 소거 페일이 판별된다.
예를 들면, 제 1 내지 제 3 비트 라인들(BL1~BL3)의 전압이 프리차지 전압(Vpre) 보다 낮을때, 즉 메모리 블록(BLKa_3)의 선택된 제 1 행의 메모리 셀들(MC1~MC7)의 문턱 전압들이 소거 검증 전압(Vvfy) 보다 낮을 때, 소거 패스로 판별된다.
제 1 내지 제 3 비트 라인들(BL1~BL3) 중 적어도 하나의 전압이 프리차지 전압(Vpre)일 때, 즉 메모리 블록(BLKa_3)의 선택된 제 1 행의 메모리 셀들(MC1~MC7) 중 적어도 하나의 문턱 전압이 소거 검증 전압(Vvfy) 보다 높을 때, 소거 페일로 판별된다.
도 8을 참조하여 설명된 바와 같이, 제 1 행의 낸드 스트링들(NS11~NS13) 중 적어도 하나에서 소거 페일이 검출되면, 도 9 내지 도 11을 참조하여 설명된 소거가 다시 수행될 것이다. 제 1 행의 낸드 스트링들(NS11~NS13)이 소거 패스되면, 다음 스트링 선택 라인(예를 들면, SSL2)이 선택되고, 선택된 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21~NS23)의 메모리 셀들(MC1~MC7)이 소거 검증된다.
예시적으로, 도 15 내지 도 21을 참조하여 설명된 바와 같이, 메모리 블록(BLKa_3)은 제 2 방향을 따라 복수의 서브 블록들로 분할될 수 있다. 서브 블록들 사이에 더미 메모리 셀들(DMC) 및 더미 워드 라인(DWL)이 제공될 수 있다. 소거 시에, 선택 및 비선택된 워드 라인들, 그리고 더미 워드 라인(DWL)의 전압 조건 및 전압 변화는 도 16 내지 도 18을 참조하여 설명된 바와 같이 제어될 것이다. 소거 검증 시에, 선택 및 비선택된 워드 라인들, 그리고 더미 워드 라인(DWL)의 전압 조건 및 전압 변화는 도 19 내지 도 21을 참조하여 설명된 바와 같이 제어될 것이다.
도 25는 도 3의 메모리 블록(BLKa)의 제 4 실시 예에 따른 등가 회로(BLKa_4)를 보여주는 회로도이다. 도 6의 등가 회로(BLKa_1)와 비교하면, 메모리 블록(BLKa_4)의 각 낸드 스트링(NS)에 측면 트랜지스터(LTR)가 추가적으로 제공된다.
각 낸드 스트링(NS)에서, 측면 트랜지스터(LTR)는 접지 선택 트랜지스터(GST) 및 공통 소스 라인 사이(CSL)에 연결된다. 측면 트랜지스터(LTR)의 게이트(또는 제어 게이트)는 접지 선택 트랜지스터(GST)의 게이트(또는 제어 게이트)와 함께 접지 선택 라인(GSL)에 연결된다.
도 3 내지 도 6을 참조하여 설명된 바와 같이, 제 1 높이를 갖는 제 1 도전 물질들(211, 212, 213)은 각각 제 1 내지 제 3 접지 선택 라인들(GSL1~GSL3)에 대응한다.
제 1 높이를 갖는 제 1 도전 물질들(211, 212, 213)에 특정 전압이 인가되면, 제 1 도전 물질들(211, 212, 213)에 인접한 표면층(114)의 영역에 채널이 형성된다. 즉, 접지 선택 트랜지스터들(GST)에 채널이 형성된다. 또한, 제 1 도전 물질들(211, 212, 213)에 특정 전압이 인가되면, 제 1 도전 물질들(211, 212, 213)에 인접한 기판(111)의 영역에 채널이 형성된다.
제 1 도핑 영역(311)은 제 1 도전 물질(211)의 전압에 의해 기판(111)에 생성된 채널과 연결된다. 제 1 도전 물질(211)의 전압에 의해 기판(111)에 생성된 채널은 제 1 도전 물질(211)의 전압에 의해 표면층(114)에 생성된 채널과 연결된다.
마찬가지로, 제 1 도전 물질들(211, 212, 213)의 전압에 의해 기판(111)에 채널이 형성된다. 제 1 내지 제 4 도핑 영역들(311~314)은 제 1 도전 물질들(211, 212, 213)의 전압에 의해 기판(111)에 생성된 채널들을 통해 표면층들(114)에 생성된 채널들에 각각 연결된다.
도 3 내지 도 6을 참조하여 설명된 바와 같이, 제 1 내지 제 4 도핑 영역들(311~314)은 공통으로 연결되어 공통 소스 라인(CSL)을 형성한다. 공통 소스 라인(CSL) 및 메모리 셀들(MC1~MC7)의 채널은 접지 선택 라인(GSL)의 전압에 의해 기판(111)에 생성된 채널(예를 들면, 수평 채널) 및 표면층(114)에 생성된 채널(예를 들면, 수직 채널)을 통해 전기적으로 연결된다.
즉, 공통 소스 라인(CSL) 및 제 1 메모리 셀들(MC1) 사이에, 접지 선택 라인(GSL)에 의해 구동되며 기판에 수직한 트랜지스터 및 기판과 평행한 트랜지스터가 제공되는 것으로 이해될 수 있다. 기판에 수직한 트랜지스터는 접지 선택 트랜지스터(GST)로 이해될 수 있으며, 기판에 평행한 트랜지스터는 측면 트랜지스터(LTR)로 이해될 수 있다.
예시적으로, 도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 블록(BLKa_4)은 복수의 스트링 선택 라인들(SSL1~SSL3)의 단위로 소거되고, 그리고 각 스트링 선택 라인(SSL)의 단위로 소거 검증된다.
예시적으로, 도 15 내지 도 21을 참조하여 설명된 바와 같이, 메모리 블록(BLKa_4)은 제 2 방향을 따라 복수의 서브 블록들로 분할될 수 있다. 서브 블록들 사이에 더미 메모리 셀들(DMC) 및 더미 워드 라인(DWL)이 제공될 수 있다. 소거 및 소거 검증 시에, 선택 및 비선택된 워드 라인들, 그리고 더미 워드 라인(DWL)의 전압들은 도 15 내지 도 21을 참조하여 설명된 바와 같이 제어될 것이다.
예시적으로, 도 22 내지 도 24를 참조하여 설명된 바와 같이, 메모리 블록(BLKa_4)에서, 상이한 행의 접지 선택 트랜지스터들(GST)은 상이한 접지 선택 라인들(GSL1~GSL3)에 각각 연결될 수 있다. 소거 및 소거 검증 시에, 접지 선택 라인들(GSL1~GSL3)의 전압들은 도 22 내지 도 24를 참조하여 설명된 바와 같이 제어될 것이다.
도 26은 도 3의 메모리 블록(BLKa)의 제 5 실시 예에 따른 등가 회로(BLKa_5)를 보여주는 회로도이다. 도 6의 등가 회로(BLKa_1)과 비교하면, 각 낸드 스트링(NS)에서, 메모리 셀들(MC1~MC6) 및 공통 소스 라인(CSL) 사이에 두 개의 접지 선택 트랜지스터들(GSTa, GSTb)이 제공된다.
제 1 높이를 갖는 제 1 도전 라인들(211, 212, 213)은 제 a 접지 선택 트랜지스터들(GSTa)을 형성하고, 제 2 높이를 갖는 제 1 도전 라인들(221, 222, 223)은 제 b 접지 선택 트랜지스터들(GSTb)을 형성한다.
동일한 행의 낸드 스트링들에서, 접지 선택 트랜지스터들(GSTa, GSTb)은 하나의 접지 선택 라인(GSL)을 공유한다. 상이한 행들의 낸드 스트링들에서, 접지 선택 트랜지스터들(GSTa, GST)은 하나의 접지 선택 라인(GSL)을 공유한다. 즉, 접지 선택 트랜지스터들(GSTa, GSTb)은 하나의 접지 선택 라인(GSL)에 공통으로 연결된다.
예시적으로, 각 낸드 스트링(NS)에서 두 개의 접지 선택 트랜지스터들(GSTa, GSTb)이 제공되는 것으로 설명되었다. 즉, 제 1 도전 물질들(211~291, 212~292, 213~293) 중 두 개의 층들(예를 들면, 제 1 및 제 2 높이)의 제 1 도전 물질들이 접지 선택 트랜지스터들(GSTa, GSTb)을 형성하는 것으로 설명되었다. 그러나, 각 낸드 스트링(NS)에 제공되는 접지 선택 트랜지스터들의 수는 한정되지 않는다. 예를 들면, 각 낸드 스트링(NS)에서, 세 개 또는 그 이상의 접지 선택 트랜지스터들이 제공될 수 있다.
예시적으로, 도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 블록(BLKa_5)은 복수의 스트링 선택 라인들(SSL1~SSL3)의 단위로 소거되고, 그리고 각 스트링 선택 라인(SSL)의 단위로 소거 검증된다.
예시적으로, 도 15 내지 도 21을 참조하여 설명된 바와 같이, 메모리 블록(BLKa_5)은 제 2 방향을 따라 복수의 서브 블록들로 분할될 수 있다. 서브 블록들 사이에 더미 메모리 셀들(DMC) 및 더미 워드 라인(DWL)이 제공될 수 있다. 소거 및 소거 검증 시에, 선택 및 비선택된 워드 라인들, 그리고 더미 워드 라인(DWL)의 전압들은 도 15 내지 도 21을 참조하여 설명된 바와 같이 제어될 것이다.
예시적으로, 도 22 내지 도 24를 참조하여 설명된 바와 같이, 메모리 블록(BLKa_5)에서, 상이한 행의 접지 선택 트랜지스터들(GSTa, GSTb)은 상이한 접지 선택 라인들(GSL1~GSL3)에 각각 연결될 수 있다. 소거 및 소거 검증 시에, 접지 선택 라인들(GSL1~GSL3)의 전압들은 도 22 내지 도 24를 참조하여 설명된 바와 같이 제어될 것이다.
도 27은 도 3의 메모리 블록(BLKa)의 제 6 실시 예에 따른 등가 회로(BLKa_6)를 보여주는 회로도이다. 도 26의 등가 회로(BLKa_5)와 비교하면, 각 낸드 스트링(NS)에서, 메모리 셀들(MC1~MC5) 및 비트 라인(BL) 사이에 두 개의 스트링 선택 트랜지스터들(SSTa, SSTb)이 제공된다.
제 8 높이를 갖는 제 1 도전 라인들(281, 282, 283)은 제 a 스트링 선택 트랜지스터들(SSTa)을 형성하고, 제 9 높이를 갖는 제 1 도전 라인들(291, 292, 293)은 제 b 스트링 선택 트랜지스터들(SSTb)을 형성한다.
동일한 행의 낸드 스트링들에서, 동일한 높이의 스트링 선택 트랜지스터들(SSTa 또는 SSTb)은 하나의 스트링 선택 라인(SSL)을 공유한다. 상이한 높이의 스트링 선택 트랜지스터들(SSTa, SSTb)은 각각 상이한 스트링 선택 라인들에 연결된다.
제 1 행의 낸드 스트링들(NS11~NS13)에서, 제 a 스트링 선택 트랜지스터들(SSTa)은 제 1a 스트링 선택 라인(SSL1a)을 공유한다. 제 b 스트링 선택 트랜지스터들(SSTb)은 제 1b 스트링 선택 라인(SSL1b)을 공유한다.
제 2 행의 낸드 스트링들(NS21~NS23)에서, 제 a 스트링 선택 트랜지스터들(SST1)은 제 2a 스트링 선택 라인(SSL2a)을 공유한다. 제 b 스트링 선택 트랜지스터들(SSTb)은 제 2b 스트링 선택 라인(SSL2b)을 공유한다.
제 3 행의 낸드 스트링들(NS31~NS33)에서, 제 a 스트링 선택 트랜지스터들(SSTa)은 제 3a 스트링 선택 라인(SSL3a)을 공유한다. 제 b 스트링 선택 트랜지스터들(SSTb)은 제 3b 스트링 선택 라인(SSL3b)을 공유한다.
예시적으로, 각 낸드 스트링(NS)에서 두 개의 스트링 선택 트랜지스터들(SSTa, SSTb)이 제공되는 것으로 설명되었다. 즉, 제 1 도전 물질들(211~291, 212~292, 213~293) 중 두 개의 층들(예를 들면, 제 8 및 제 9 높이)의 제 1 도전 물질들이 스트링 선택 트랜지스터들(SSTa, SSTb)을 형성하는 것으로 설명되었다. 그러나, 각 낸드 스트링(NS)에 제공되는 스트링 선택 트랜지스터들의 수는 한정되지 않는다. 예를 들면, 각 낸드 스트링(NS)에서, 세 개 또는 그 이상의 스트링 선택 트랜지스터들이 제공될 수 있다.
예시적으로, 도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 블록(BLKa_4)은 복수의 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b, SSL3a, SSL3b)의 단위로 소거되고, 그리고 각 스트링 선택 라인(SSL)의 단위로 소거 검증된다.
예시적으로, 도 15 내지 도 21을 참조하여 설명된 바와 같이, 메모리 블록(BLKa_6)은 제 2 방향을 따라 복수의 서브 블록들로 분할될 수 있다. 서브 블록들 사이에 더미 메모리 셀들(DMC) 및 더미 워드 라인(DWL)이 제공될 수 있다. 소거 및 소거 검증 시에, 선택 및 비선택된 워드 라인들, 그리고 더미 워드 라인(DWL)의 전압들은 도 15 내지 도 21을 참조하여 설명된 바와 같이 제어될 것이다.
예시적으로, 도 22 내지 도 24를 참조하여 설명된 바와 같이, 메모리 블록(BLKa_6)에서, 상이한 행의 접지 선택 트랜지스터들(GSTa, GSTb)은 상이한 접지 선택 라인들(GSL1~GSL3)에 각각 연결될 수 있다. 소거 및 소거 검증 시에, 접지 선택 라인들(GSL1~GSL3)의 전압들은 도 22 내지 도 24를 참조하여 설명된 바와 같이 제어될 것이다.
도 28은 도 3의 메모리 블록(BLKa)의 제 7 실시 예에 따른 등가 회로(BLKa_7)를 보여주는 회로도이다. 도 27의 등가 회로(BLKa_6)와 비교하면, 동일한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 스트링 선택 라인(SSL)을 공유한다.
도 27을 참조하여 설명된 바와 같이, 각 낸드 스트링(NS)에 제공되는 스트링 선택 트랜지스터들의 수는 한정되지 않는다.
예시적으로, 도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 블록(BLKa_7)은 복수의 스트링 선택 라인들(SSL1~SSL3)의 단위로 소거되고, 그리고 각 스트링 선택 라인(SSL)의 단위로 소거 검증된다.
예시적으로, 도 15 내지 도 21을 참조하여 설명된 바와 같이, 메모리 블록(BLKa_7)은 제 2 방향을 따라 복수의 서브 블록들로 분할될 수 있다. 서브 블록들 사이에 더미 메모리 셀들(DMC) 및 더미 워드 라인(DWL)이 제공될 수 있다. 소거 및 소거 검증 시에, 선택 및 비선택된 워드 라인들, 그리고 더미 워드 라인(DWL)의 전압들은 도 15 내지 도 21을 참조하여 설명된 바와 같이 제어될 것이다.
예시적으로, 도 22 내지 도 24를 참조하여 설명된 바와 같이, 메모리 블록(BLKa_7)에서, 상이한 행의 접지 선택 트랜지스터들(GST)은 상이한 접지 선택 라인들(GSL1~GSL3)에 각각 연결될 수 있다. 소거 및 소거 검증 시에, 접지 선택 라인들(GSL1~GSL3)의 전압들은 도 22 내지 도 24를 참조하여 설명된 바와 같이 제어될 것이다.
도 26 내지 도 28을 참조하여 설명된 바와 같이, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)의 수는 가변될 수 있다. 즉, 제 1 도전 물질들(211~291, 212~292, 213~293) 중 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)로 사용되는 제 1 도전 물질들의 수는 가변될 수 있다.
도 29는 도 3의 메모리 블록(BLKa)의 제 8 실시 예에 따른 등가 회로(BLKa_8)를 보여주는 회로도이다. 도 6의 등가 회로(BLKa_1)와 비교하면, 각 낸드 스트링(NS)에서 스트링 선택 트랜지스터(SST) 및 메모리 셀들(MC1~MC6) 사이에 더미 메모리 셀(DMC)이 제공된다.
제 8 높이를 갖는 제 1 도전 라인들(281, 282, 283)은 더미 메모리 셀들(DMC)을 형성한다. 더미 메모리 셀들(DMC)은 더미 워드 라인(DWL)에 공통으로 연결된다. 즉, 스트링 선택 라인들(SSL1~SSL3) 및 워드 라인들(WL1~WL6) 사이에 더미 워드 라인(DWL)이 제공된다.
예시적으로, 각 낸드 스트링(NS)에서 메모리 셀들(MC1~MC6) 및 스트링 선택 트랜지스터(SST) 사이에 하나의 더미 메모리 셀(DMC)이 제공되는 것으로 설명되었다. 그러나, 각 낸드 스트링(NS)에서 메모리 셀들(MC1~MC6) 및 스트링 선택 트랜지스터(SST) 사이에 제공되는 더미 메모리 셀(DMC)의 수는 한정되지 않는다. 예를 들면, 각 낸드 스트링(NS)에서, 메모리 셀들(MC1~MC6) 및 스트링 선택 트랜지스터(SST) 사이에 두 개 또는 그 이상의 더미 메모리 셀들이 제공될 수 있다.
예시적으로, 소거 및 소거 검증 시에, 더미 워드 라인(DWL)의 전압은 도 15 내지 도 21을 참조하여 설명된 바와 같이 제어될 것이다. 소거 시에, 더미 워드 라인(DWL)에 제 1 더미 워드 라인 전압(Vdwl1)이 인가될 것이다. 따라서, 더미 메모리 셀(DMC)은 소거 금지될 것이다. 소거 검증 시에, 더미 워드 라인(DWL)에 제 2 읽기 전압(Vread2)이 인가될 것이다. 따라서, 더미 메모리 셀(DMC)은 턴-온 될 것이다.
예시적으로, 도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 블록(BLKa_8)은 복수의 스트링 선택 라인들(SSL1~SSL3)의 단위로 소거되고, 그리고 각 스트링 선택 라인(SSL)의 단위로 소거 검증된다.
예시적으로, 도 15 내지 도 21을 참조하여 설명된 바와 같이, 메모리 블록(BLKa_8)은 제 2 방향을 따라 복수의 서브 블록들로 분할될 수 있다. 서브 블록들 사이에 더미 메모리 셀들(DMC) 및 더미 워드 라인(DWL)이 제공될 수 있다. 소거 및 소거 검증 시에, 선택 및 비선택된 워드 라인들, 그리고 더미 워드 라인(DWL)의 전압들은 도 15 내지 도 21을 참조하여 설명된 바와 같이 제어될 것이다.
예시적으로, 도 22 내지 도 24를 참조하여 설명된 바와 같이, 메모리 블록(BLKa_8)에서, 상이한 행의 접지 선택 트랜지스터들(GST)은 상이한 접지 선택 라인들(GSL1~GSL3)에 각각 연결될 수 있다. 소거 및 소거 검증 시에, 접지 선택 라인들(GSL1~GSL3)의 전압들은 도 22 내지 도 24를 참조하여 설명된 바와 같이 제어될 것이다.
예시적으로, 도 26 내지 도 28을 참조하여 설명된 바와 같이, 접지 선택 트랜지스터(GST)의 수 및 스트링 선택 트랜지스터(SST)의 수는 가변될 수 있다.
도 30은 도 3의 메모리 블록(BLKa)의 제 9 실시 예에 따른 등가 회로(BLKa_9)를 보여주는 회로도이다. 도 6의 등가 회로(BLKa_1)와 비교하면, 각 낸드 스트링에서 접지 선택 트랜지스터(GST) 및 메모리 셀들(MC1~MC6) 사이에 더미 메모리 셀(DMC)이 제공된다.
제 2 높이를 갖는 제 1 도전 라인들(221, 222, 223)은 더미 메모리 셀들(DMC)을 형성한다. 더미 메모리 셀들(DMC)은 더미 워드 라인(DWL)에 공통으로 연결된다. 즉, 접지 선택 라인(GSL) 및 워드 라인들(WL1~WL6) 사이에 더미 워드 라인(DWL)이 제공된다.
예시적으로, 각 낸드 스트링(NS)에서 메모리 셀들(MC1~MC6) 및 접지 선택 트랜지스터(GST) 사이에 하나의 더미 메모리 셀(DMC)이 제공되는 것으로 설명되었다. 그러나, 각 낸드 스트링(NS)에서 메모리 셀들(MC1~MC6) 및 접지 선택 트랜지스터(GST) 사이에 제공되는 더미 메모리 셀(DMC)의 수는 한정되지 않는다. 예를 들면, 각 낸드 스트링(NS)에서, 메모리 셀들(MC1~MC6) 및 접지 선택 트랜지스터(GST) 사이에 두 개 또는 그 이상의 더미 메모리 셀들이 제공될 수 있다.
예시적으로, 소거 및 소거 검증 시에, 더미 워드 라인(DWL)의 전압은 도 15 내지 도 21을 참조하여 설명된 바와 같이 제어될 것이다. 소거 시에, 더미 워드 라인(DWL)에 제 1 더미 워드 라인 전압(Vdwl1)이 인가될 것이다. 따라서, 더미 메모리 셀(DMC)은 소거 금지될 것이다. 소거 검증 시에, 더미 워드 라인(DWL)에 제 2 읽기 전압(Vread2)이 인가될 것이다. 따라서, 더미 메모리 셀(DMC)은 턴-온 될 것이다.
예시적으로, 도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 블록(BLKa_9)은 복수의 스트링 선택 라인들(SSL1~SSL3)의 단위로 소거되고, 그리고 각 스트링 선택 라인(SSL)의 단위로 소거 검증된다.
예시적으로, 도 15 내지 도 21을 참조하여 설명된 바와 같이, 메모리 블록(BLKa_9)은 제 2 방향을 따라 복수의 서브 블록들로 분할될 수 있다. 서브 블록들 사이에 더미 메모리 셀들(DMC) 및 더미 워드 라인(DWL)이 제공될 수 있다. 소거 및 소거 검증 시에, 선택 및 비선택된 워드 라인들, 그리고 더미 워드 라인(DWL)의 전압들은 도 15 내지 도 21을 참조하여 설명된 바와 같이 제어될 것이다.
예시적으로, 도 22 내지 도 24를 참조하여 설명된 바와 같이, 메모리 블록(BLKa_9)에서, 상이한 행의 접지 선택 트랜지스터들(GST)은 상이한 접지 선택 라인들(GSL1~GSL3)에 각각 연결될 수 있다. 소거 및 소거 검증 시에, 접지 선택 라인들(GSL1~GSL3)의 전압들은 도 22 내지 도 24를 참조하여 설명된 바와 같이 제어될 것이다.
예시적으로, 도 26 내지 도 28을 참조하여 설명된 바와 같이, 접지 선택 트랜지스터(GST)의 수 및 스트링 선택 트랜지스터(SST)의 수는 가변될 수 있다.
도 31은 도 3의 메모리 블록(BLKa)의 제 10 실시 예에 따른 등가 회로(BLKa_10)를 보여주는 회로도이다. 도 6의 등가 회로(BLKa_1)와 비교하면, 각 낸드 스트링(NS)에서 접지 선택 트랜지스터(GST) 및 메모리 셀들(MC1~MC5) 사이에 제 1 더미 메모리 셀(DMC1)이 제공된다.
제 2 높이를 갖는 제 1 도전 라인들(221, 222, 223)이 제 1 더미 메모리 셀들(DMC1)을 형성한다. 제 1 더미 메모리 셀들(DMC1)은 제 1 더미 워드 라인(DWL1)에 공통으로 연결된다. 즉, 접지 선택 라인(GSL) 및 워드 라인들(WL1~WL5) 사이에 제 1 더미 워드 라인(DWL1)이 제공된다.
각 낸드 스트링(NS)에서 스트링 선택 트랜지스터(SST) 및 메모리 셀들(MC1~MC5) 사이에 제 2 더미 메모리 셀(DMC2)이 제공된다.
제 8 높이를 갖는 제 1 도전 라인들(281, 282, 283)이 제 2 더미 메모리 셀들(DMC2)을 형성한다. 제 2 더미 메모리 셀(DMC2)은 제 2 더미 워드 라인(DWL2)에 공통으로 연결된다. 즉, 스트링 선택 라인들(SSL1~SSL3) 및 워드 라인들(WL1~WL5) 사이에 제 1 더미 워드 라인(DWL1)이 제공된다.
예시적으로, 각 낸드 스트링(NS)에서 메모리 셀들(MC1~MC5) 및 접지 선택 트랜지스터(GST) 사이에 그리고 메모리 셀들(MC1~MC5) 및 스트링 선택 트랜지스터(SST) 사이에 각각 하나의 더미 메모리 셀(DMC)이 제공되는 것으로 설명되었다. 그러나, 각 낸드 스트링(NS)에서 메모리 셀들(MC1~MC5) 및 접지 선택 트랜지스터(GST) 사이에 제공되는 더미 메모리 셀(DMC)의 수는 한정되지 않는다. 또한, 각 낸드 스트링(NS)에서, 메모리 셀들(MC1~MC5) 및 스트링 선택 트랜지스터(SST) 사이에 제공되는 더미 메모리 셀(DMC)의 수는 한정되지 않는다.
예를 들면, 각 낸드 스트링(NS)에서, 메모리 셀들(MC1~MC5) 및 접지 선택 트랜지스터(GST) 사이에 두 개 또는 그 이상의 더미 메모리 셀들이 제공될 수 있다. 각 낸드 스트링(NS)에서, 메모리 셀들(MC1~MC5) 및 스트링 선택 트랜지스터(SST) 사이에 두 개 또는 그 이상의 더미 메모리 셀들이 제공될 수 있다.
예시적으로, 소거 및 소거 검증 시에, 제 1 및 제 2 더미 워드 라인들(DWL1, DWL2)의 전압은 도 15 내지 도 21을 참조하여 설명된 바와 같이 제어될 것이다. 소거 시에, 제 1 및 제 2 더미 워드 라인들(DWL1, DWL2)에 제 1 더미 워드 라인 전압(Vdwl1)이 인가될 것이다. 따라서, 제 1 및 제 2 더미 메모리 셀들(DMC1, DMC2)은 소거 금지될 것이다. 소거 검증 시에, 제 1 및 제 2 더미 워드 라인들(DWL1, DWL2)에 제 2 읽기 전압(Vread2)이 인가될 것이다. 따라서, 제 1 및 제 2 더미 메모리 셀들(DMC1, DMC2)은 턴-온 될 것이다.
예시적으로, 도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 블록(BLKa_10)은 복수의 스트링 선택 라인들(SSL1~SSL3)의 단위로 소거되고, 그리고 각 스트링 선택 라인(SSL)의 단위로 소거 검증된다.
예시적으로, 도 15 내지 도 21을 참조하여 설명된 바와 같이, 메모리 블록(BLKa_10)은 제 2 방향을 따라 복수의 서브 블록들로 분할될 수 있다. 서브 블록들 사이에 더미 메모리 셀들(DMC) 및 더미 워드 라인(DWL)이 제공될 수 있다. 소거 및 소거 검증 시에, 선택 및 비선택된 워드 라인들, 그리고 더미 워드 라인(DWL)의 전압들은 도 15 내지 도 21을 참조하여 설명된 바와 같이 제어될 것이다.
예시적으로, 도 22 내지 도 24를 참조하여 설명된 바와 같이, 메모리 블록(BLKa_10)에서, 상이한 행의 접지 선택 트랜지스터들(GST)은 상이한 접지 선택 라인들(GSL1~GSL3)에 각각 연결될 수 있다. 소거 및 소거 검증 시에, 접지 선택 라인들(GSL1~GSL3)의 전압들은 도 22 내지 도 24를 참조하여 설명된 바와 같이 제어될 것이다.
예시적으로, 도 26 내지 도 28을 참조하여 설명된 바와 같이, 접지 선택 트랜지스터(GST)의 수 및 스트링 선택 트랜지스터(SST)의 수는 가변될 수 있다.
도 32는 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 제 2 실시 예를 보여주는 사시도이다. 도 33은 도 32의 메모리 블록(BLKb)의 Ⅱ-Ⅱ' 선에 따른 단면도이다.
도 3 및 도 4를 참조하여 설명된 메모리 블록(BLKa)과 비교하면, 메모리 블록(BLKb)에서 하나의 필라는 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함한다. 메모리 블록(BLKa)의 필라(113)가 제 1 및 제 2 서브 필라들(113a, 113b)로 대체되는 것을 제외하면, 메모리 블록(BLKb)은 메모리 블록(BLKa)과 동일한 구조를 갖는다. 따라서, 중복되는 설명은 생략된다.
도 32 및 도 33을 참조하면, 기판(111) 상에 제 1 서브 필라(113a)가 제공된다. 예시적으로, 제 1 서브 필라(113a)의 표면층(114a)은 p 타입을 갖는 실리콘 물질을 포함한다. 제 1 서브 필라(113a)의 표면층(114a)은 제 2 방향의 바디로 동작한다. 제 1 서브 필라(113a)의 내부층(115a)은 절연 물질로 구성된다.
제 1 서브 필라(113a) 상에 제 2 서브 필라(113b)가 제공된다. 예시적으로, 제 2 서브 필라(113b)의 표면층(114b)은 p 타입을 갖는 실리콘 물질을 포함한다. 제 2 서브 필라(113b)의 표면층(114b)은 제 2 방향의 바디로 동작한다. 제 2 서브 필라(113b)의 내부층(115b)은 절연 물질로 구성된다.
예시적으로, 제 1 서브 필라(113a)의 표면층(114a) 및 제 2 서브 필라(113b)의 표면층(114b)은 연결된다. 예를 들면, 도 32 및 도 33에 도시된 바와 같이, 제 1 서브 필라(113a)의 표면층(114a) 및 제 2 서브 필라(113b)의 표면층(114b)은 p 타입을 갖는 실리콘 패드(SIP)를 통해 연결될 것이다.
예시적으로, 실리콘 패드(SIP)에 대응하는 높이, 즉 제 5 높이를 갖는 제 1 도전 물질들(251, 252, 253)은 더미 워드 라인(DWL) 및 더미 메모리 셀(DMC)을 형성할 것이다. 예를 들면, 메모리 블록(BLKb)이 제 2 방향을 따라 복수의 서브 블록들로 분할되는 경우, 메모리 블록(BLKb)은 실리콘 패드(SIP)에 대응하는 높이를 기준으로 서브 블록들로 분할될 것이다.
예시적으로, 메모리 블록(BLKb)의 등가 회로는 도 6, 도 15, 그리고 도 22를 참조하여 설명된 등가 회로들(BLKa_1, BLKa_2, BLKa_3) 중 하나에 대응할 수 있다. 예시적으로, 메모리 블록(BLKb)의 등가 회로는 도 25 내지 도 31을 참조하여 설명된 등가 회로들(BLKa_4~BLKa_10) 중 하나에 대응할 수 있다.
도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 블록(BLKb)이 소거된 후에, 소거된 메모리 셀들(MC)이 각 스트링 선택 라인(SSL)의 단위로 소거 검증될 것이다.
예시적으로, 필라는 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함하는 것으로 설명되었다. 그러나, 필라는 세 개 또는 그 이상의 서브 필라들을 포함할 수 있다.
도 34는 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 제 3 실시 예를 보여주는 사시도이다. 메모리 블록(BLKc)의 Ⅰ-Ⅰ' 선에 따른 단면도는 도 4에 도시된 단면도와 동일하다.
도 3 및 도 4를 참조하여 설명된 메모리 블록(BLKa)과 비교하면, 메모리 블록(BLKc)에서, 필라들(113')은 사각 기둥의 형태로 제공된다. 또한, 제 1 방향을 따라 특정 거리 만큼 이격되어 배치된 필라들(113') 사이에, 절연 물질들(101)이 제공된다. 예시적으로, 절연 물질들(101)은 제 2 방향을 따라 신장되어 기판(111)에 접촉될 것이다.
도 3을 참조하여 설명된 제 1 도전 물질들(211~291, 212~292, 213~293)은 절연 물질들(101)이 제공되는 영역에서 제 1 부분들(211a~291a, 212a~292a, 213a~293a) 및 제 2 부분들(211b~291b, 212b~292b, 213b~293b)로 분리된다.
제 1 및 제 2 도핑 영역들(311, 312) 상의 영역에서, 각 필라(113')는 제 1 도전 물질들의 제 1 부분들(211a~291a) 및 절연막(116)과 하나의 낸드 스트링(NS)을 형성하고, 제 1 도전 물질들의 제 2 부분들(211b~291b) 및 절연막(116)과 다른 하나의 낸드 스트링(NS)을 형성한다.
제 2 및 제 3 도핑 영역들(312, 313) 상의 영역에서, 각 필라(113')는 제 1 도전 물질들의 제 1 부분들(212a~292a) 및 절연막(116)과 하나의 낸드 스트링(NS)을 형성하고, 제 1 도전 물질들의 제 2 부분들(212b~292b) 및 절연막(116)과 다른 하나의 낸드 스트링(NS)을 형성한다.
제 3 및 제 4 도핑 영역들(313, 314) 상의 영역에서, 각 필라(113')는 제 1 도전 물질들의 제 1 부분들(213a~293a) 및 절연막(116)과 하나의 낸드 스트링(NS)을 형성하고, 제 1 도전 물질들의 제 2 부분들(213b~293b) 및 절연막(116)과 다른 하나의 낸드 스트링(NS)을 형성한다.
즉, 절연 물질(101)을 이용하여 각 필라(113')의 양 측면에 제공되는 제 1 도전 물질들의 제 1 및 제 2 부분들(211a~291a, 211b~291b)을 분리함으로써, 각 필라(113')는 두 개의 낸드 스트링(NS)을 형성할 수 있다.
도 3 내지 도 6을 참조하여 설명된 바와 같이, 제 1 도전 물질들의 제 1 부분들(211a~291a) 및 제 2 부분들(211b~291b, 212b~292b, 213b~293b)은 접지 선택 라인들(GSL), 워드 라인들(WL), 그리고 스트링 선택 라인들(SST)에 대응할 것이다. 동일한 높이의 워드 라인들(WL)은 공통으로 연결될 것이다.
예시적으로, 메모리 블록(BLKc)의 등가 회로는 낸드 스트링들(NS)의 행들의 수를 제외하면 도 6, 도 15, 그리고 도 22를 참조하여 설명된 등가 회로들(BLKa_1, BLKa_1, BLKa_2) 중 하나에 대응할 것이다. 예를 들면, 메모리 블록(BLKc)의 등가 회로의 낸드 스트링들(NS)의 행들의 수는 도 6, 도 15, 그리고 도 22을 참조하여 설명된 등가 회로들(BLKa_1, BLKa_2, BLKa_3)의 낸드 스트링들(NS)의 행들의 수의 2배일 것이다.
예시적으로, 메모리 블록(BLKc)의 등가 회로는 낸드 스트링들(NS)의 행들의 수를 제외하면 도 25 내지 도 31을 참조하여 설명된 등가 회로들(BLKa_4~BLKa_10) 중 하나에 대응할 것이다. 예를 들면, 메모리 블록(BLKc)의 등가 회로의 낸드 스트링들(NS)의 행들의 수는 도 25 내지 도 31을 참조하여 설명된 등가 회로들(BLKa_4~BLKa_10)의 낸드 스트링들(NS)의 행들의 수의 2배일 것이다.
도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 블록(BLKc)이 소거된 후에, 소거된 메모리 셀들(MC)이 각 스트링 선택 라인(SSL)의 단위로 소거 검증될 것이다.
도 35는 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 제 4 실시 예를 보여주는 사시도이다. 메모리 블록(BLKd)의 Ⅱ-Ⅱ' 선에 따른 단면도는 도 33에 도시된 단면도와 동일하다. 메모리 블록(BLKd)의 하나의 필라가 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함하는 것을 제외하면, 메모리 블록(BLKd)은 도 34를 참조하여 설명된 메모리 블록(BLKc)과 동일하다.
도 32 및 도 33을 참조하여 설명된 바와 마찬가지로, 메모리 블록(BLKd)에서 하나의 필라는 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함한다. 사각 기둥 형태의 구조를 갖는 것을 제외하면, 제 1 서브 필라들(113a) 및 제 2 서브 필라들(113b)는 도 32 및 도 33을 참조하여 설명된 제 1 및 제 2 서브 필라들(113a, 113b)과 동일한 구조를 갖는다.
도 34를 참조하여 설명된 바와 마찬가지로, 하나의 필라(113')는 두 개의 낸드 스트링(NS)을 형성한다. 제 1 도전 물질들의 제 1 부분들(211a~291a) 및 제 2 부분들(211b~291b, 212b~292b, 213b~293b)은 접지 선택 라인들(GSL), 워드 라인들(WL), 그리고 스트링 선택 라인들(SST)에 대응한다. 동일한 높이의 워드 라인들(WL)은 공통으로 연결될 것이다.
예시적으로, 메모리 블록(BLKd)의 등가 회로는 낸드 스트링들(NS)의 행들의 수를 제외하면 도 6, 도 15, 그리고 도 22를 참조하여 설명된 등가 회로들(BLKa_1, BLKa_2, BLKa_3) 중 하나에 대응할 것이다. 예를 들면, 메모리 블록(BLKd)의 등가 회로의 낸드 스트링들(NS)의 행들의 수는 도 6, 도 15, 그리고 도 22에 도시된 등가 회로들(BLKa_1, BLKa_2, BLKa_3)의 낸드 스트링들(NS)의 행들의 수의 2배일 것이다.
예시적으로, 메모리 블록(BLKd)의 등가 회로는 낸드 스트링들(NS)의 행들의 수를 제외하면 도 25 내지 도 31을 참조하여 설명된 등가 회로들(BLKa_4~BLKa_10) 중 하나에 대응할 것이다. 예를 들면, 메모리 블록(BLKd)의 등가 회로의 낸드 스트링들(NS)의 행들의 수는 도 25 내지 도31을 참조하여 설명된 등가 회로들(BLKa_4~BLKa_10)의 낸드 스트링들(NS)의 행들의 수의 2배일 것이다.
도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 블록(BLKc)이 소거된 후에, 소거된 메모리 셀들(MC)이 각 스트링 선택 라인(SSL)의 단위로 소거 검증될 것이다.
예시적으로, 필라는 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함하는 것으로 설명되었다. 그러나, 필라는 세 개 또는 그 이상의 서브 필라들을 포함할 수 있다.
도 36은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 제 5 실시 예를 보여주는 사시도이다. 도 37은 도 36의 Ⅲ-Ⅲ' 선에 따른 단면도이다. 공통 소스 라인(CSL)을 형성하는 n 타입 도핑 영역(315)이 플레이트(plate) 형태로 제공되는 것을 제외하면, 메모리 블록(BLKe)은 도 3 및 도 4를 참조하여 설명된 메모리 블록(BLKa)과 동일한 구조를 갖는다. 예시적으로, n 타입 도핑 영역(315)은 n 타입 웰로서 제공될 수 있다.
도 3 내지 도 6을 참조하여 설명된 바와 같이, 제 1 도전 물질들(211~291, 212~292, 213~293)은 접지 선택 라인들(GSL), 워드 라인들(WL), 그리고 스트링 선택 라인들(SST)에 대응할 것이다. 동일한 높이의 워드 라인들(WL)은 공통으로 연결될 것이다.
예시적으로, 메모리 블록(BLKe)의 등가 회로는 도 6, 도 15, 그리고 도 22를 참조하여 설명된 등가 회로들(BLKa_1, BLKa_2, BLKa_3) 중 하나에 대응할 것이다. 예시적으로, 메모리 블록(BLKe)의 등가 회로는 도 25 내지 도 31을 참조하여 설명된 등가 회로들(BLKa_4~BLKa_10) 중 하나에 대응할 수 있다.
도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 블록(BLKe)이 소거된 후에, 소거된 메모리 셀들(MC)이 각 스트링 선택 라인(SSL)의 단위로 소거 검증될 것이다.
도 38은 도 36 및 도 37의 메모리 블록(BLKe)의 소거 시의 전압 조건들의 제 1 실시 예를 보여주는 테이블이다. 예시적으로, 메모리 블록(BLKe)의 등가 회로가 도 6을 참조하여 설명된 등가 회로(BLKa_1)에 대응할 때의 전압 조건들이 도시되어 있다.
도 6, 그리고 도 36 내지 도 38을 참조하면, 소거 시에 스트링 선택 라인들(SSL1~SSL3)은 플로팅된다. 워드 라인들(WL1~WL7)은 플로팅된 후에 제 2 워드 라인 소거 전압(Vwe2)으로 구동된다. 접지 선택 라인(GSL)은 접지 전압(Vss)으로 구동된 후에 플로팅된다. 그리고, 기판(111)은 프리 전압(Vpr)으로 구동된 후에 제 2 소거 전압(Vers2)으로 구동된다.
도 39는 도 38의 전압 조건들에 따른 도 36 및 도 37의 메모리 블록(BLKe)의 전압 변화를 보여주는 타이밍도이다. 도 40은 도 39의 전압 변화에 따른 메모리 블록(BLKe)의 하나의 낸드 스트링(NS)의 단면도이다. 예시적으로, 메모리 블록(BLKa_1)의 제 1 행 제 3 열의 낸드 스트링(NS13)에 대응하는 단면도가 도시되어 있다.
도 6, 그리고 도 36 내지 도 40을 참조하면, 제 1 시간(t1)에 기판(111)에 프리 전압(Vpr)이 인가된다. 예시적으로, 기판(111)은 p 타입 실리콘 물질을 포함하고, 도핑 영역(315)은 n 타입 실리콘 물질을 포함한다. 기판(111) 및 도핑 영역(315)이 순 바이어스 조건을 형성하므로, 프리 전압(Vpr)은 기판(111)을 통해 도핑 영역(315)에 전달된다. 예를 들면, 프리 전압(Vpr)은 고전압일 것이다.
접지 선택 라인(GSL)에 접지 전압(Vss)이 인가되어 있다. 접지 선택 트랜지스터(GST)의 게이트(또는 제어 게이트)에 접지 전압이 인가되고 소스에 프리 전압(Vpr)이 인가된다. 프리 전압(Vpr)이 고전압이므로, 접지 선택 트랜지스터(GST)에서 열 전자가 발생한다. 예를 들면, 접지 선택 트랜지스터(GST)에서 게이트 유도 드레인 누설(GIDL, gate induced drain leakage)에 의해 열 전자가 발생할 것이다. 발생된 열 전자는 도핑 영역(315)으로부터 제 2 방향의 바디로 동작하는 표면층(114)으로 전달된다. 따라서, 표면층(114)의 전압은 상승한다.
워드 라인들(WL1~WL7)은 플로팅되어 있다. 따라서, 워드 라인들(WL1~WL7)의 전압은 표면층(114)의 전압 상승에 따른 커플링에 의해 상승한다.
스트링 선택 라인들(SSL1~SSL3)은 플로팅되어 있다. 따라서, 스트링 선택 라인들(SSL1~SSL3)의 전압은 표면층(114)의 전압 상승에 따른 커플링에 의해 상승한다.
제 2 시간(t2)에, 기판(111)에 제 2 소거 전압(Vers2)이 인가된다. 제 2 소거 전압(Vers2)은 도핑 영역(315)에 전달된다.
접지 선택 라인(GSL)은 플로팅된다. 따라서, 표면층(114)의 전압 상승에 따른 커플링에 의해, 접지 선택 라인(GSL)의 전압은 상승할 것이다. 예를 들면, 접지 선택 라인(GSL)의 전압은 제 4 접지 선택 라인 전압(Vgsl4) 까지 상승할 것이다.
제 2 소거 전압(Vers2) 및 제 4 접지 선택 라인 전압(Vgsl4) 사이의 차이로 인해, 접지 선택 트랜지스터(GST)에서 열 전자가 발생할 것이다. 예를 들면, 접지 선택 트랜지스터(GST)에서 게이트 유도 드레인 누설(GIDL)에 의해 열 전자가 발생할 것이다. 발생된 열 전자가 표면층(114)에 주입되어, 표면층(114)의 전압이 상승할 것이다.
워드 라인들(WL1~WL7)은 플로팅되어 있다. 따라서, 워드 라인들(WL1~WL7)의 전압은 표면층(114)의 전압 상승에 따른 커플링에 의해 상승한다. 예를 들면, 워드 라인들(WL1~WL7)의 전압은 워드 라인 전압(Vwl) 까지 상승할 것이다.
스트링 선택 라인들(SSL1~SSL3)은 플로팅되어 있다. 따라서, 스트링 선택 라인들(SSL1~SSL3)의 전압은 표면층(114)의 전압 상승에 따른 커플링에 의해 상승한다. 예를 들면, 스트링 선택 라인들(SSL1~SSL3)의 전압은 제 4 스트링 선택 라인 전압(Vssl4) 까지 상승할 것이다.
제 3 시간(t3)에, 워드 라인들(WL1~WL7)에 제 2 워드 라인 소거 전압(Vwe2)이 인가된다. 예를 들면, 제 2 워드 라인 소거 전압(Vwe2)은 저전압이다. 예를 들면, 제 2 워드 라인 소거 전압(Vwe2)은 접지 전압(Vss)이다. 이때, 표면층(114)의 전압은 고전압이다. 따라서, 선택된 서브 블록의 메모리 셀들에서 Fowler-Nordheim 커플링이 발생한다. F-N 터널링에 의해, 메모리 블록(BLKe)의 메모리 셀들(MC1~MC7)은 소거된다.
접지 선택 라인(GSL)의 전압은 제 4 접지 선택 라인 전압(Vgsl4)의 레벨을 갖는다. 예시적으로, 제 4 접지 선택 라인 전압(Vgsl4)은 표면층(114)의 전압 상승에 따른 커플링에 의해 생성된 전압일 것이다. 예를 들면, 제 4 접지 선택 라인 전압(Vgsl4)은 고전압일 것이다. 예시적으로, 접지 선택 트랜지스터들(GST)에서 F-N 터널링이 발생되지 않도록, 제 2 접지 선택 라인 전압(Vgsl2)의 레벨이 설정된다. 예를 들면, 접지 선택 라인(GSL)이 플로팅되는 시점을 조절함으로써, 제 4 접지 선택 라인 전압(Vgsl4)의 레벨이 조절될 수 있다. 따라서, 접지 선택 트랜지스터(GST)는 소거 방지된다.
스트링 선택 라인들(SSL1~SSL3)의 전압은 제 4 스트링 선택 라인 전압(Vssl4)의 레벨을 갖는다. 예시적으로, 제 4 스트링 선택 라인 전압(Vssl4)은 표면층(114)의 전압 상승에 따른 커플링에 의해 생성된 전압일 것이다. 예를 들면, 제 4 스트링 선택 라인 전압(Vssl4)은 고전압일 것이다. 예시적으로, 제 4 스트링 선택 라인 전압(Vssl4)은 스트링 선택 트랜지스터(SST)에서 F-N 터널링이 발생하는 것을 방지할 것이다. 따라서, 스트링 선택 트랜지스터들(SST)은 소거 방지된다.
메모리 블록(BLKe)의 등가 회로가 도 6을 참조하여 설명된 등가 회로(BLKa_1)에 대응할 때, 메모리 블록(BLKe)의 소거 검증은 도 12 내지 도 14를 참조하여 설명된 소거 검증과 동일한 방법으로 수행된다. 따라서, 메모리 블록(BLKe)의 소거 검증에 대한 설명은 생략된다.
도 41은 도 36 및 도 37의 메모리 블록(BLKe)의 소거 시의 전압 조건들의 제 2 실시 예를 보여주는 테이블이다. 예시적으로, 메모리 블록(BLKe)의 등가 회로가 도 15를 참조하여 설명된 등가 회로(BLKa_2)에 대응할 때의 전압 조건들이 도시되어 있다. 예시적으로, 제 1 서브 블록이 선택되고, 제 2 서브 블록이 비선택된 것으로 가정한다.
도 15, 도 36 및 도 37, 그리고 도 41을 참조하면, 소거 동작 시에 스트링 선택 라인들(SSL1~SSL3)은 플로팅된다. 비선택된 서브 블록의 워드 라인들(WL4~WL6)은 플로팅된다. 선택된 서브 블록의 워드 라인들(WL1~WL3)은 플로팅된 후에 제 2 워드 라인 소거 전압(Vwe2)으로 구동된다. 더미 워드 라인(DWL)에 제 2 더미 워드 라인 전압(Vdwl2)이 인가된다. 접지 선택 라인(GSL)은 접지 전압(Vss)으로 구동된 후에 플로팅된다. 그리고, 기판(111)은 프리 전압(Vpr)으로 구동된 후에 제 2 소거 전압(Vers2)으로 구동된다.
도 42는 도 41의 전압 조건들에 따른 도 36 및 도 37의 메모리 블록(BLKe)의 전압 변화를 보여주는 타이밍도이다. 도 43은 도 42의 전압 변화에 따른 메모리 블록(BLKe)의 하나의 낸드 스트링(NS)의 단면도이다. 예시적으로, 메모리 블록(BLKa_2)의 제 1 행 제 3 열의 낸드 스트링(NS13)에 대응하는 단면도가 도시되어 있다.
도 15, 도 36 및 도 37, 그리고 도 41 내지 도 43을 참조하면, 제 1 시간(t1)에 기판(111)에 프리 전압(Vpr)이 인가된다. 프리 전압(Vpre)은 기판(111)을 통해 도핑 영역(315)에 전달된다. 예를 들면, 프리 전압(Vpr)은 고전압일 것이다.
접지 선택 라인(GSL)에 접지 전압(Vss)이 인가되어 있다. 프리 전압(Vpr) 및 접지 전압(Vss) 사이의 전압 차이로 인해, 접지 선택 트랜지스터(GST)에서 열 전자가 발생한다. 발생된 열 전자는 도핑 영역(315)으로부터 표면층(114)으로 전달된다. 따라서, 표면층(114)의 전압은 상승한다.
선택된 서브 블록의 워드 라인들(WL1~WL3) 및 비선택된 서브 블록의 워드 라인들(WL4~WL6)은 플로팅되어 있다. 따라서, 선택된 서브 블록의 워드 라인들(WL1~WL3) 및 비선택된 서브 블록의 워드 라인들(WL4~WL6)의 전압은 표면층(114)의 전압 상승에 따른 커플링에 의해 상승한다.
더미 워드 라인(DWL)에 제 2 더미 워드 라인 전압(Vdwl2)이 인가된다.
스트링 선택 라인들(SSL1~SSL3)은 플로팅되어 있다. 따라서, 스트링 선택 라인들(SSL1~SSL3)의 전압은 표면층(114)의 전압 상승에 따른 커플링에 의해 상승한다.
제 2 시간(t2)에, 기판(111)에 제 2 소거 전압(Vers2)이 인가된다. 제 2 소거 전압(Vers2)은 도핑 영역(315)에 전달된다.
접지 선택 라인(GSL)은 플로팅된다. 따라서, 표면층(114)의 전압 상승에 따른 커플링에 의해, 접지 선택 라인(GSL)의 전압은 상승할 것이다. 예를 들면, 접지 선택 라인(GSL)의 전압은 제 4 접지 선택 라인 전압(Vgsl4) 까지 상승할 것이다.
제 2 소거 전압(Vers2) 및 제 4 접지 선택 라인 전압(Vgsl4) 사이의 차이로 인해, 접지 선택 트랜지스터(GST)에서 열 전자가 발생할 것이다. 발생된 열 전자가 표면층(114)에 주입되어, 표면층(114)의 전압이 상승할 것이다.
선택된 서브 블록의 워드 라인들(WL1~WL3) 및 비선택된 서브 블록의 워드 라인들(WL4~WL6)은 플로팅되어 있다. 따라서, 선택된 서브 블록의 워드 라인들(WL1~WL3) 및 비선택된 서브 블록의 워드 라인들(WL4~WL6)의 전압은 표면층(114)의 전압 상승에 따른 커플링에 의해 상승한다. 예를 들면, 선택된 서브 블록의 워드 라인들(WL1~WL3) 및 비선택된 서브 블록의 워드 라인들(WL4~WL6)의 전압은 워드 라인 전압(Vwl) 까지 상승할 것이다.
스트링 선택 라인들(SSL1~SSL3)은 플로팅되어 있다. 따라서, 스트링 선택 라인들(SSL1~SSL3)의 전압은 표면층(114)의 전압 상승에 따른 커플링에 의해 상승한다. 예를 들면, 스트링 선택 라인들(SSL1~SSL3)의 전압은 제 4 스트링 선택 라인 전압(Vssl4) 까지 상승할 것이다.
제 3 시간(t3)에, 선택된 서브 블록의 워드 라인들(WL1~WL3)에 제 2 워드 라인 소거 전압(Vwe2)이 인가된다. 예를 들면, 제 2 워드 라인 소거 전압(Vwe2)은 저전압이다. 예를 들면, 제 2 워드 라인 소거 전압(Vwe2)은 접지 전압(Vss)이다. 이때, 표면층(114)의 전압은 고전압이다. 따라서, 선택된 서브 블록의 메모리 셀들에서 Fowler-Nordheim 커플링이 발생한다. F-N 터널링에 의해, 선택된 서브 블록의 메모리 셀들(MC1~MC3)은 소거된다.
비선택 서브 블록의 워드 라인들(WL4~WL6)의 전압은 워드 라인 전압(Vwl)의 레벨을 갖는다. 예시적으로, 워드 라인 전압(Vwl)은 표면층(114)의 전압 상승에 따른 커플링에 의해 생성된 전압일 것이다. 예를 들면, 워드 라인 전압(Vwl)은 고전압일 것이다. 예시적으로, 워드 라인 전압(Vwl)은 비선택 서브 블록의 메모리 셀들(MC4~MC6)에서 F-N 터널링이 발생하는 것을 방지할 것이다. 따라서, 비선택 서브 블록의 메모리 셀들(MC4~MC6)은 소거 금지된다.
접지 선택 라인(GSL)의 전압은 제 4 접지 선택 라인 전압(Vgsl4)의 레벨을 갖는다. 따라서, 접지 선택 트랜지스터(GST)는 소거 방지된다.
스트링 선택 라인(SSL)의 전압은 제 4 스트링 선택 라인 전압(Vssl4)의 레벨을 갖는다. 따라서, 스트링 선택 트랜지스터(SST)는 소거 방지된다.
제 2 시간 내지 제 3 시간(t2~t3)에서, 더미 워드 라인(DWL)의 전압은 제 2 더미 워드 라인 전압(Vdwl2)으로 유지된다. 예시적으로, 제 2 더미 워드 라인 전압(Vdwl2)의 레벨은 더미 메모리 셀(DMC)에서 F-N 터널링이 방지되도록 설정될 것이다. 따라서, 더미 메모리 셀(DMC)은 소거 방지된다.
예시적으로, 제 2 더미 워드 라인 전압(Vdwl2)은 제 2 소거 전압(Vers2) 및 제 2 워드 라인 소거 전압(Vwe2) 사이의 레벨을 가질 수 있다. 예를 들면, 제 2 더미 워드 라인 전압(Vdwl2)은 워드 라인 전압(Vwl) 및 제 2 워드 라인 소거 전압(Vwe2) 사이의 레벨을 가질 수 있다.
예시적으로, 소거 시에 더미 워드 라인(DWL)은 플로팅될 수 있다. 더미 워드 라인(DWL)의 전압은 표면층(114)의 전압 상승으로 인한 커플링에 의해 상승할 것이다. 따라서, 더미 워드 라인(DWL)이 플로팅되면, 더미 메모리 셀들(DMC)은 소거 금지될 것이다.
상술한 실시 예에서, 비선택된 서브 블록의 워드 라인들(WL4~WL6)은 플로팅되는 것으로 설명되었다. 그러나, 비선택된 서브 블록의 워드 라인들(WL4~WL6)에 소거 금지 전압이 인가될 수 있다. 비선택된 서브 블록의 메모리 셀들(MC4~MC6)에서 Fowler-Nordheim 터널링이 발생되지 않도록, 소거 금지 전압의 레벨이 설정될 수 있다.
메모리 블록(BLKe)의 등가 회로가 도 15를 참조하여 설명된 등가 회로(BLKa_2)에 대응할 때, 메모리 블록(BLKe)의 소거 검증은 도 19 내지 도 21을 참조하여 설명된 소거 검증과 동일한 방법으로 수행된다. 따라서, 메모리 블록(BLKe)의 소거 검증에 대한 설명은 생략된다.
도 44는 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 제 6 실시 예를 보여주는 사시도이다. 도 45는 도 44의 Ⅳ-Ⅳ' 선에 따른 단면도이다. 메모리 블록(BLKf)의 하나의 필라가 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함하는 것을 제외하면, 메모리 블록(BLKf)은 도 36 및 도 37을 참조하여 설명된 메모리 블록(BLKe)과 동일하다.
도 32 및 도 33을 참조하여 설명된 바와 마찬가지로, 메모리 블록(BLKf)에서 하나의 필라는 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함한다. 제 1 서브 필라들(113a) 및 제 2 서브 필라들(113b)는 도 32 및 도 33을 참조하여 설명된 제 1 및 제 2 서브 필라들(113a, 113b)과 동일한 구조를 가질 것이다.
도 36 및 도 37을 참조하여 설명된 바와 마찬가지로, 공통 소스 라인(CSL)을 형성하는 n 타입 도핑 영역(315)이 플레이트(plate) 형태로 제공된다.
예시적으로, 메모리 블록(BLKf)의 등가 회로는 도 6, 도 15, 그리고 도 22를 참조하여 설명된 등가 회로들(BLKa_1, BLKa_2, BLKa_3) 중 하나에 대응할 것이다. 예시적으로, 메모리 블록(BLKf)의 등가 회로는 도 25 내지 도 31을 참조하여 설명된 등가 회로들(BLKa_4~BLKa_10) 중 하나에 대응할 것이다.
도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 블록(BLKf)이 소거된 후에, 소거된 메모리 셀들(MC)이 각 스트링 선택 라인(SSL)의 단위로 소거 검증될 것이다.
메모리 블록(BLKf)의 소거 및 소거 검증은 도 36 내지 도 43을 참조하여 설명된 방법과 동일한 방법으로 수행된다. 따라서, 상세한 설명은 생략된다.
예시적으로, 도 32 및 도 33을 참조하여 설명된 바와 같이, 실리콘 패드(SIP)에 대응하는 높이, 즉 제 5 높이를 갖는 제 1 도전 물질들(251, 252, 253)이 더미 워드 라인(DWL) 및 더미 메모리 셀(DMC)을 형성할 수 있다.
예시적으로, 필라는 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함하는 것으로 설명되었다. 그러나, 필라는 적어도 두 개의 서브 필라들을 포함할 수 있다.
예시적으로, 도 3 내지 도 5, 도 32 내지 도 37, 그리고 도 44 및 도 45를 참조하여 설명된 메모리 블록들(BLKa~BLKf)에서, 필라들(113, 또는 113a 및 113b)이 생성된 후에 제 1 도전 물질들(211~291, 212~292, 213~293)이 생성될 수 있다. 즉, 제 1 도전 물질들(211~291, 212~292, 213~293)은 식각이 불가능한 금속 물질을 포함할 수 있다.
도 46은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 제 7 실시 예를 보여주는 사시도이다. 도 47은 도 46의 Ⅴ-Ⅴ' 선에 따른 단면도이다. 도 46 및 도 47을 참조하면, 공통 소스 라인(CSL)을 형성하는 n 타입 도핑 영역(315)은 도 36 및 도 37을 참조하여 설명된 바와 같이 플레이트(plate) 형태로 제공된다.
도 3 및 도 4를 참조하여 설명된 메모리 블록(BLKa)과 비교하면, 제 1 내지 제 8 높이를 갖는 제 1 도전 물질들(211p~281p)은 플레이트(plate) 형태로 제공된다. 제 9 높이를 갖는 제 1 도전 물질들(291'~293')은 제 1 방향을 따라 신장되며, 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다.
필라(113')는 절연막(116'), 채널막(114'), 그리고 내부 물질(115')을 포함한다.
각 필라(113')의 표면층(116')은 절연막을 포함한다. 필라(113')의 표면층(116')은 도 5를 참조하여 설명된 절연막(116)과 마찬가지로 데이터를 저장하도록 구성된다. 예를 들면, 표면층(116')은 터널링 절연막, 전하 저장막, 그리고 블로킹 절연막을 포함할 것이다. 필라(113')의 중간층(114')은 p 타입 실리콘을 포함한다. 필라(113')의 중간층(114')은 제 2 방향의 바디로 동작한다. 필라(113')의 내부층(115')은 절연 물질을 포함한다.
예시적으로, 메모리 블록(BLKg)의 등가 회로는 도 6 및 도 15를 참조하여 설명된 등가 회로들(BLKa_1, BLKa_2) 중 하나에 대응할 것이다. 예시적으로, 메모리 블록(BLKg)의 등가 회로는 도 25 내지 도 31을 참조하여 설명된 등가 회로들(BLKa_4~BLKa_10) 중 하나에 대응할 것이다.
예시적으로, 필라(116')의 채널막(114') 내에 내부 물질(115')이 제공되는 것으로 설명되었다. 그러나, 필라(116')에 내부 물질(115')이 제공되지 않을 수 있다. 이때, 내부 물질(115')이 제공되는 공간은 채널막(114')에 의해 충진될 수 있다.
도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 블록(BLKg)이 소거된 후에, 소거된 메모리 셀들(MC)이 각 스트링 선택 라인(SSL)의 단위로 소거 검증될 것이다.
메모리 블록(BLKg)의 소거 및 소거 검증은 도 36 내지 도 43을 참조하여 설명된 방법과 동일한 방법으로 수행된다. 따라서, 상세한 설명은 생략된다.
도 48은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 제 8 실시 예를 보여주는 사시도이다. 도 49는 도 47의 Ⅵ-Ⅵ' 선에 따른 단면도이다. 도 46 및 도 47을 참조하여 설명된 메모리 블록(BLKg)과 비교하면, 메모리 블록(BLKh)의 제 1 높이를 갖는 제 1 도전 물질들(211'~213')은 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다.
예시적으로, 메모리 블록(BLKh)의 등가 회로는 도 22를 참조하여 설명된 등가 회로(BLKa_3)에 대응할 것이다.
도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 블록(BLKh)이 소거된 후에, 소거된 메모리 셀들(MC)이 각 스트링 선택 라인(SSL)의 단위로 소거 검증될 것이다.
메모리 블록(BLKh)의 소거 및 소거 검증은 도 36 내지 도 43을 참조하여 설명된 방법과 동일한 방법으로 수행된다. 따라서, 상세한 설명은 생략된다.
도 50은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 제 9 실시 예를 보여주는 사시도이다. 도 51는 도 50의 Ⅶ-Ⅶ' 선에 따른 단면도이다. 메모리 블록(BLKi)의 하나의 필라가 제 1 서브 필라(113a') 및 제 2 서브 필라(113b')를 포함하는 것을 제외하면, 메모리 블록(BLKi)은 도 46 및 도 47를 참조하여 설명된 메모리 블록(BLKg)과 동일하다.
메모리 블록(BLKi)에서 하나의 필라는 제 1 서브 필라(113a') 및 제 2 서브 필라(113b')를 포함한다. 제 1 서브 필라(113a')는 절연막(116a'), 채널막(114a'), 그리고 내부 물질(115a')을 포함한다. 제 2 서브 필라(113b')는 절연막(116b'), 채널막(114b'), 그리고 내부 물질(115b')을 포함한다.
예시적으로, 제 1 서브 필라(113a')의 중간층(114a') 및 제 2 서브 필라(113b')의 중간층(114b')은 연결된다. 예를 들면, 도 50 및 도 51에 도시된 바와 같이, 제 1 서브 필라(113a')의 중간층(114a') 및 제 2 서브 필라(113b')의 중간층(114b')은 p 타입을 갖는 실리콘 패드(SIP)를 통해 연결될 것이다.
예시적으로, 실리콘 패드(SIP)에 대응하는 높이, 즉 제 5 높이를 갖는 제 1 도전 물질(251p)은 더미 워드 라인(DWL) 및 더미 메모리 셀들(DMC)을 형성할 것이다.
예시적으로, 메모리 블록(BLKi)의 등가 회로는 도 6 및 도 15를 참조하여 설명된 등가 회로들(BLKa_1, BLKa_2) 중 하나에 대응할 것이다. 예시적으로, 메모리 블록(BLKi)의 등가 회로는 도 25 내지 도 31을 참조하여 설명된 등가 회로들(BLKa_4~BLKa_10) 중 하나에 대응할 것이다.
예시적으로, 제 1 서브 필라(113a') 및 제 2 서브 필라(113b')의 채널막들(114a', 114b') 내에 내부 물질들(115a', 115b')이 각각 제공되는 것으로 설명되었다. 그러나, 제 1 서브 필라(113a') 및 제 2 서브 필라(113b')에 내부 물질들(115a', 115b')이 제공되지 않을 수 있다. 이때, 내부 물질들(115a', 115b')이 제공되는 공간은 채널막들(114a', 114b')에 의해 각각 충진될 수 있다.
도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 블록(BLKi)이 소거된 후에, 소거된 메모리 셀들(MC)이 각 스트링 선택 라인(SSL)의 단위로 소거 검증될 것이다.
메모리 블록(BLKi)의 소거 및 소거 검증은 도 36 내지 도 43을 참조하여 설명된 방법과 동일한 방법으로 수행된다. 따라서, 상세한 설명은 생략된다.
도 52는 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 제 10 실시 예를 보여주는 사시도이다. 도 53은 도 52의 Ⅷ-Ⅷ' 선에 따른 단면도이다. 도 50 및 도 51을 참조하여 설명된 메모리 블록(BLKi)과 비교하면, 메모리 블록(BLKj)의 제 1 높이를 갖는 제 1 도전 물질들(211'~213')은 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다.
예시적으로, 메모리 블록(BLKj)의 등가 회로는 도 22를 참조하여 설명된 등가 회로(BLKa_3)에 대응할 것이다.
도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 블록(BLKj)이 소거된 후에, 소거된 메모리 셀들(MC)이 각 스트링 선택 라인(SSL)의 단위로 소거 검증될 것이다.
메모리 블록(BLKj)의 소거 및 소거 검증은 도 36 내지 도 43을 참조하여 설명된 방법과 동일한 방법으로 수행된다. 따라서, 상세한 설명은 생략된다.
도 54는 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 제 11 실시 예를 보여주는 사시도이다. 도 55는 도 54의 Ⅸ-Ⅸ' 선에 따른 단면도이다. 도 54 및 도 55를 참조하면, 기판(111) 상에, 제 1 방향을 따라 신장되는 제 1 내지 제 4 상부 워드 라인들(UW1~UW4)이 제공된다. 제 1 내지 제 4 상부 워드 라인들(UW1~UW4)은 제 2 방향을 따라 특정 거리 만큼 이격되어 제공된다. 제 1 방향을 따라 특정 거리만큼 이격되어 제공되며, 제 2 방향을 따라 제 1 내지 제 4 상부 워드 라인들(UW1~UW4)을 관통하는 제 1 상부 필라들(UP1)이 제공된다.
기판(111) 상에, 제 1 방향을 따라 신장되는 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)이 제공된다. 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)은 제 2 방향을 따라 특정 거리 만큼 이격되어 제공된다. 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)은 제 1 내지 제 4 상부 워드 라인들(UW1~UW4)로부터 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다.
제 1 방향을 따라 특정 거리만큼 이격되어 배치되며, 제 2 방향을 따라 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)을 관통하는 제 1 하부 필라들(DP1)이 제공된다. 그리고, 제 1 방향을 따라 특정 거리만큼 이격되어 제공되며, 제 2 방향을 따라 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)을 관통하는 제 2 하부 필라들(DP2)이 제공된다. 예시적으로, 제 1 하부 필라들(DP1) 및 제 2 하부 필라들(DP2)은 제 2 방향을 따라 평행하게 배치될 수 있다. 제 1 하부 필라들(DP1) 및 제 2 하부 필라들(DP2)은 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다.
기판(111) 상에, 제 1 방향을 따라 신장되는 제 5 내지 제 8 상부 워드 라인들(UW5~UW8)이 제공된다. 제 5 내지 제 8 상부 워드 라인들(UW5~UW8)은 제 2 방향을 따라 특정 거리 만큼 이격되어 제공된다. 제 5 내지 제 8 상부 워드 라인들(UW5~UW8)은 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)로부터 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다. 제 1 방향을 따라 특정 거리만큼 이격되어 배치되며, 제 2 방향을 따라 제 5 내지 제 8 상부 워드 라인들(UW5~UW8)을 관통하는 제 2 상부 필라들(UP2)이 제공된다.
제 1 및 제 2 하부 필라들(DP1, DP2)의 상부에 제 1 방향으로 신장되는 공통 소스 라인(CSL)이 제공된다. 예시적으로, 공통 소스 라인(CSL)은 n 타입 실리콘 물질을 포함할 것이다. 예시적으로, 공통 소스 라인(CSL)이 n 타입 또는 p 타입과 같은 도전형(conductive type)을 갖지 않는 도전 물질로 구성될 때, 공통 소스 라인(CSL) 및 제 1 및 제 2 하부 필라들(DP1, DP2) 사이에 n 타입 소스들이 추가적으로 제공될 수 있다. 예를 들면, 제 1 및 제 2 하부 필라들(DP1, DP2)의 영역 중 공통 소스 라인(CSL)과 인접한 영역이 n 타입으로 도핑되어 소스로 동작할 수 있다. 예시적으로, 공통 소스 라인(CSL) 및 제 1 및 제 2 하부 필라들(DP1, DP2)은 콘택 플러그들을 통해 각각 연결될 수 있다. 이때, 콘택 플러그들이 n 타입으로 도핑되어 소스로 동작할 수 있다.
제 1 및 제 2 상부 필라들(UP1, UP2) 상부에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 n 타입 실리콘 물질을 포함할 것이다. 드레인들(320)의 상부에 제 3 방향을 따라 신장되는 복수의 비트 라인들(BL1~BL3)이 제공된다. 예를 들면, 비트 라인들(BL1~BL3)은 제 1 방향을 따라 특정 거리만큼 이격되어 제공될 것이다. 제 3 방향을 따라 제공되는 상부 필라들(UP1, UP2)은 동일한 비트 라인에 공통으로 연결된다. 예시적으로, 비트 라인들(BL1~BL3)은 금속으로 구성될 것이다. 예시적으로, 비트 라인들(BL1~BL3) 및 드레인들(320)은 콘택 플러그들(미도시)을 통해 연결될 수 있다.
제 1 및 제 2 상부 필라들(UP1, UP2) 각각은 표면층(116'') 및 내부층(114'')을 포함한다. 제 1 및 제 2 하부 필라들(DP1, DP2) 각각은 표면층(116'') 및 내부층(114'')을 포함한다. 도 47 및 도 48을 참조하여 설명된 바와 마찬가지로, 제 1 및 제 2 상부 필라들(UP1, UP2)과 제 1 및 제 2 하부 필라들(DP1, DP2)의 표면층(116'')은 블로킹 절연막, 전하 저장막, 그리고 터널링 절연막을 포함할 것이다.
예시적으로, 터널링 절연막은 열산화막을 포함할 것이다. 전하 저장막은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 것이다. 블로킹 절연막은은 단일층 또는 다층으로 형성될 수 있다. 블로킹 절연막은 터널링 절연막 및 전하 저장막 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다. 예시적으로, 터널링 절연막, 전하 저장막, 그리고 블로킹 절연막은 ONO (oxide-nitride-oxide)를 구성할 수 있다.
제 1 및 제 2 상부 필라들(UP1, UP2), 그리고 제 1 및 제 2 하부 필라들(DP1, DP2)의 내부층(114'')은 p 타입 실리콘 물질을 포함할 것이다. 제 1 및 제 2 상부 필라들(UP1, UP2), 그리고 제 1 및 제 2 하부 필라들(DP1, DP2)의 내부층(114'')은 제 2 방향의 바디로 동작한다.
제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)은 제 1 파이프라인 컨택들(PC1)을 통해 연결된다. 예시적으로, 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 표면층들(116'')은 제 1 파이프라인 컨택들(PC1)의 표면층들을 통해 각각 연결된다. 제 1 파이프라인 컨택들(PC1)의 표면층들은 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 표면층들(116'')과 동일한 물질들로 구성될 것이다.
제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 내부층들(114'')은 제 1 파이프라인 컨택들(PC1)의 내부층들을 통해 각각 연결된다. 제 1 파이프라인 컨택들(PC1)의 내부층들은 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 내부층들(114'')과 동일한 물질들로 구성될 것이다.
즉, 제 1 상부 필라들(UP1) 및 제 1 내지 제 4 상부 워드 라인들(UW1~UW4)은 제 1 상부 스트링들을 형성하고, 제 1 하부 필라들(DP1) 및 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)은 제 1 하부 스트링들을 형성한다. 제 1 상부 스트링들 및 제 1 하부 스트링들은 각각 제 1 파이프라인 컨택들(PC1)을 통해 연결된다. 제 1 상부 스트링들의 일단에 드레인들(320) 및 비트 라인들(BL1~BL3)이 연결된다. 제 1 하부 스트링들의 일단에 공통 소스 라인(CSL)이 연결된다. 즉, 제 1 상부 스트링들 및 제 1 하부 스트링들은 비트 라인들(BL1~BL3) 및 공통 소스 라인(CSL) 사이에 연결된 복수의 낸드 스트링들(NS)을 형성한다.
마찬가지로, 제 2 상부 필라들(UP2) 및 제 5 내지 제 8 상부 워드 라인들(UW5~UW8)은 제 2 상부 스트링들을 형성하고, 제 2 하부 필라들(DP2) 및 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)은 제 2 하부 스트링들을 형성한다. 제 2 상부 스트링들 및 제 2 하부 스트링들은 제 2 파이프라인 컨택들(PC2)을 통해 연결된다. 제 2 상부 스트링들의 일단에 드레인들(320) 및 비트 라인들(BL1~BL3)이 연결된다. 제 2 하부 스트링들의 일단에 공통 소스 라인(CSL)이 연결된다. 즉, 제 2 상부 스트링들 및 제 2 하부 스트링들은 비트 라인들(BL1~BL3) 및 공통 소스 라인(CSL) 사이에 연결되는 복수의 낸드 스트링들(NS)을 형성한다.
예시적으로, 제 1 및 제 2 파이프라인 컨택들(PC1, PC2) 내의 내부층들(114'')에 각각 채널들을 형성하기 위하여, 제 1 및 제 2 파이프라인 컨택 게이트들(미도시)이 각각 제공될 수 있다. 예시적으로, 제 1 및 제 2 파이프라인 컨택 게이트들(미도시)은 제 1 및 제 2 파이프라인 컨택들(PC1, PC2)의 표면상에 제공될 것이다. 예를 들면, 제 1 및 제 2 파이프라인 컨택 게이트들(미도시)은 더미 메모리 셀들(DMC)에 대응할 것이다.
예시적으로, 하나의 스트링에 8 개의 트랜지스터들이 제공되고, 제 1 내지 제 3 비트 라인들(BL1~BL3) 각각에 두 개의 스트링들이 연결되는 것을 제외하면, 메모리 블록(BLKk)의 등가 회로는 도 6, 도 15, 그리고 도 25 내지 도 31을 참조하여 설명된 등가 회로들(BLKa_1, BLKa_2, BLKa_4~BLKa_10) 중 하나에 대응할 것이다.
도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 블록(BLKk)이 소거된 후에, 소거된 메모리 셀들(MC)이 각 스트링 선택 라인(SSL)의 단위로 소거 검증될 것이다.
메모리 블록(BLKk)의 소거 및 소거 검증은 도 36 내지 도 43을 참조하여 설명된 방법과 동일한 방법으로 수행된다. 따라서, 상세한 설명은 생략된다.
도 56은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 제 12 실시 예를 보여주는 사시도이다. 도 57은 도 56의 Ⅹ-Ⅹ' 선에 따른 단면도이다. 도 54 및 도 55를 참조하여 설명된 메모리 블록(BLKk)과 비교하면, 메모리 블록(BLKl)에서 제 1 하부 워드 라인은 제 1 부분(DW1a) 및 제 2 부분(DW1b)으로 분할된다. 제 1 부분(DW1a) 및 제 2 부분(DW1b)은 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다.
제 1 상부 필라들(UP1)과 함께 낸드 스트링들(NS)을 구성하는 제 1 하부 필라들(DP1)은 제 1 하부 워드 라인의 제 1 부분(DW1a)을 관통한다. 제 2 상부 필라들(UP2)과 함께 낸드 스트링들(NS)을 구성하는 제 2 하부 필라들(DP2)은 제 1 하부 워드 라인의 제 2 부분(DW1b)을 관통한다.
예시적으로, 하나의 스트링에 8 개의 트랜지스터들이 제공되고, 제 1 내지 제 3 비트 라인들(BL1~BL3) 각각에 두 개의 스트링들이 연결되는 것을 제외하면, 메모리 블록(BLKl)의 등가 회로는 도 22를 참조하여 설명된 등가 회로(BLKa_3)에 대응할 것이다.
도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 블록(BLKl)이 소거된 후에, 소거된 메모리 셀들(MC)이 각 스트링 선택 라인(SSL)의 단위로 소거 검증될 것이다.
메모리 블록(BLKl)의 소거 및 소거 검증은 도 36 내지 도 43을 참조하여 설명된 방법과 동일한 방법으로 수행된다. 따라서, 상세한 설명은 생략된다.
예시적으로, 도 46 내지 도 57을 참조하여 설명된 메모리 블록들(BLKg~BLKl)에서, 필라들(113', 또는 113a' 및 113b')은 제 1 도전 물질들(211p~281p 및 291'~293', 또는 211'~213' 및 221p~281 및 291'~293')이 생성된 후에 생성될 수 있다. 즉, 제 1 도전 물질들(211p~281p 및 291'~293', 또는 211'~213' 및 221p~281 및 291'~293')은 식각이 가능한 도전 물질로 구성될 것이다.
도 58은 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치(100')를 보여주는 블록도이다. 제어 로직(180)을 제외하면, 불휘발성 메모리 장치(100')는 도 1을 참조하여 설명된 불휘발성 메모리 장치(100)와 동일한 구조를 갖는다. 따라서, 중복되는 설명은 생략된다.
제어 로직(180)은 어드레스 디코더(120), 읽기 및 쓰기부(130), 패스/페일 체크부(160), 그리고 데이터 입출력부(150)에 연결된다. 제어 로직(180)은 불휘발성 메모리 장치(100')의 제반 동작을 제어하도록 구성된다. 제어 로직(180)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다.
제어 로직(180)은 소거 제어부(181), 스트링 선택 라인 어드레스 래치(173, 이하 SSL 래치), 그리고 소거 카운터(185)를 포함한다. 소거 제어부(181)는 불휘발성 메모리 장치(100')의 소거 동작을 제어하도록 구성된다. 예를 들면, 불휘발성 메모리 장치(100')의 소거 동작은 소거 및 소거 검증을 포함한다. 소거 제어부(181)의 제어 하에 메모리 셀 어레이(110)의 선택된 메모리 블록에서 소거 및 소거 검증이 수행될 것이다.
소거 제어부(181)는 메모리 셀 어레이(110)의 선택된 메모리 블록이 소거되도록 어드레스 디코더(120), 읽기 및 쓰기부(130), 그리고 전압 생성부(160)를 제어할 것이다. 소거 제어부(181)는 메모리 셀 어레이(110)의 선택된 메모리 블록이 소거 검증되도록 어드레스 디코더(120), 읽기 및 쓰기부(130), 그리고 전압 생성부(160)를 제어할 것이다. 예를 들면, 소거 제어부(181)는 소거 카운터(185)에 저장된 정보에 기반하여 소거를 제어할 것이다. 예를 들면, 소거 제어부(181)는 SSL 래치(183)에 저장된 정보에 기반하여 소거 검증을 제어할 것이다.
소거 제어부(181)는 패스/페일 체크부(140)의 출력에 기반하여, 소거 패스 또는 소거 페일 여부를 인식할 것이다. 소거 패스 또는 소거 페일 여부에 따라, 소거 제어부(181)는 후속하는 소거 또는 소거 검증을 제어할 것이다.
SSL 래치(183)는 스트링 선택 라인(SSL)의 어드레스들을 저장하도록 구성된다. 예를 들면, SSL 래치(183)는 소거 제어부(181)의 제어 하에, 소거 페일된 메모리 셀들에 대응하는 스트링 선택 라인(SSL)의 어드레스를 저장하도록 구성된다. 예를 들면, SSL 래치(183)는 소거 제어부(181)의 제어 하에, 소거 패스된 메모리 셀들에 대응하는 스트링 선택 라인(SSL)의 어드레스를 저장하도록 구성된다.
소거 카운터(185)의 카운트 값(이하에서, 소거 카운트라 부르기로 함)은 소거 동작 시에 메모리 셀 어레이(110)의 특정 메모리 블록이 소거된 횟수에 대응한다. 예를 들면, 소거 카운트는 소거 동작 시에 특정 메모리 블록에 소거 전압(Vers)이 인가된 횟수에 대응할 것이다. 예를 들면, 소거 카운트는 증가형 스텝 펄스 소거(ISPE, Incremental Step Pulse Erase) 시에 소거 전압(또는 소거 펄스)이 특정 메모리 블록에 인가된 횟수를 나타낼 것이다.
도 7을 참조하여 설명된 바와 같이, 불휘발성 메모리 장치(100')는 메모리 블록(BLK) 단위로 메모리 셀들(MC)을 소거하고, 소거된 메모리 셀들(MC)을 각 스트링 선택 라인(SSL)의 단위로 소거 검증하도록 구성된다.
도 59 및 도 60은 도 58의 불휘발성 메모리 장치(100')의 제 1 실시 예에 따른 동작 방법을 보여주는 순서도이다. 더 상세하게는, 불휘발성 메모리 장치(100')의 제 1 실시 예에 따른 소거 동작의 순서가 도시되어 있다. 도 58 내지 도 60을 참조하, S305 단계에서, 소거 커맨드 및 어드레스가 수신된다. 예를 들면, 수신된 어드레스는 적어도 두 개의 스트링 선택 라인들(SSL)에 대응할 것이다.
S311 단계에서, SSL 래치(183) 및 소거 카운트가 리셋된다. 예를 들면, 소거 제어부(181)는 SSL 래치(183)에 저장된 정보를 삭제하고, 그리고 소거 카운터(185)를 초기화할 것이다.
S313 단계에서, 수신된 어드레스에 대응하는 메모리 셀들(MC)이 소거된다. 예시적으로, 소거 제어부(181)는 메모리 셀 어레이(110)의 선택된 메모리 블록(BLK)이 소거되도록 어드레스 디코더(120) 및 전압 생성부(160)를 제어할 것이다. 예를 들면, 메모리 블록(BLK)의 소거는 도 1의 불휘발성 메모리 장치(100)를 참조하여 설명된 소거 방법과 동일하게 수행될 것이다.
S315 단계에서, 제 1 스트링 선택 라인(SSL1)이 선택된다. 예를 들면, 소거된 메모리 셀들(MC)에 대응하는 스트링 선택 라인들(SSL1~SSL3) 중 제 1 스트링 선택 라인(SSL1)이 선택될 것이다.
S317 단계에서, 선택된 스트링 선택 라인(SSL1)에 대응하는 메모리 셀들(MC)이 소거 검증된다. 예를 들면, 소거 검증은 도 1을 참조하여 설명된 불휘발성 메모리 장치(100)의 소거 검증 방법과 동일하게 수행될 것이다.
S319 단계에서, 소거 페일인지 판별된다. 소거 검증된 메모리 셀들(MC)이 소거 페일로 판별되면, S323 단계가 수행된다. S323 단계에서, 선택된 스트링 선택 라인(SSL)의 어드레스가 SSL 래치(183)에 저장된다. 제 1 스트링 선택 라인(SSL1)이 선택된 경우, 제 1 스트링 선택 라인(SSL1)의 어드레스가 SSL 래치에 저장될 것이다. 이후에 S325 단계가 수행된다. 소거 검증된 메모리 셀들(MC)이 소거 패스로 판별되면, S323 단계가 생략되고 S325 단계가 수행된다.
S325 단계에서, 선택된 스트링 선택 라인(SSL)이 마지막 스트링 선택 라인(SSL)인지 판별된다. 선택된 스트링 선택 라인(SSL)이 마지막 스트링 선택 라인(SSL)이 아니면, S321 단계에서 다음 스트링 선택 라인(SSL)이 선택된다. 이루에, S317 단계 내지 S323 단계가 다시 수행된다. 선택된 스트링 선택 라인(SSL)이 마지막 스트링 선택 라인(SSL)이면, S327 단계가 수행된다.
즉, S315 단계 내지 S325 단계가 수행되면, 소거된 메모리 셀들(MC)이 각 스트링 선택 라인(SSL)의 단위로 소거 검증된다. 소거된 메모리 셀들(MC) 중 소거 페일된 메모리 셀들(MC)에 대응하는 스트링 선택 라인들(SSL)의 어드레스가 SSL 래치(183)에 저장된다.
S327 단계에서, SSL 래치(183)에 스트링 선택 라인(SSL)의 어드레스가 저장되어 있는지 판별된다. 즉, 소거 검증 결과 소거 페일된 메모리 셀들(MC)이 존재하는지 판별된다. 소거 페일된 메모리 셀들(MC)이 존재하지 않으면, 즉 SSL 래치(183)에 스트링 선택 라인(SSL)의 어드레스가 저장되어 있지 않으면, S349 단계에서 소거 동작이 완료된다.
SSL 래치(183)에 스트링 선택 라인(SSL)의 어드레스가 저장되어 있으면, 즉 소거 페일된 메모리 셀들(MC)이 존재하면, S329 단계에서 소거 카운트가 카운트 업 된다.
S331 단계에서, 소거 전압(Vers)이 조절된다. 예를 들면, 소거 전압(Vers)의 레벨이 증가될 것이다. 예를 들면, 소거 제어부(181)의 제어에 따라, 전압 생성부(160)는 소거 전압(Vers)의 레벨을 증가시킬 것이다.
S333 단계에서, 메모리 블록(BLK)이 소거된다. 예를 들면, 조절된 레벨을 갖는 소거 전압(Vers)을 이용하여 선택된 메모리 블록(BLK)이 다시 소거될 것이다.
S335 단계에서, SSL 래치(183)로부터 첫 번째 스트링 선택 라인(SSL)이 선택된다. 예를 들면, SSL 래치(183)에 저장된 스트링 선택 라인(SSL)의 어드레스들 중 첫 번째 어드레스에 대응하는 스트링 선택 라인(SSL)이 선택될 것이다. 즉, 소거 페일된 메모리 셀들(MC)에 대응하는 스트링 선택 라인들(SSL) 중 첫 번째 스트링 선택 라인(SSL)이 선택될 것이다.
S337 단계에서, 선택된 스트링 선택 라인(SSL)에 대응하는 메모리 셀들이 소거 검증된다.
S339 단계에서, 소거 패스인지 판별된다. 소거 검증된 메모리 셀들(MC)이 소거 패스로 판별되면, S343 단계에서 SSL 래치(183)로부터 선택된 스트링 선택 라인(SSL)의 어드레스가 삭제된다. 이후에, S345 단계가 수행된다. 소거 검증된 메모리 셀들(MC)이 소거 페일로 판별되면, S343 단계가 생략되고 S345 단계가 수행된다.
S345 단계에서, 선택된 스트링 선택 라인(SSL)이 마지막 스트링 선택 라인(SSL)인지 판별된다. 예를 들면, 선택된 스트링 선택 라인(SSL)이 SSL 래치(183)에 저장된 스트링 선택 라인(SSL)의 어드레스들 중 마지막 어드레스에 대응하는지 판별된다.
선택된 스트링 선택 라인(SSL)이 마지막 스트링 선택 라인(SSL)이 아니면, S341 단계에서 SSL 래치(341)로부터 다음 스트링 선택 라인(SSL)이 선택된다. 이후에, S337 단계 내지 S343 단계가 다시 수행된다.
선택된 스트링 선택 라인(SSL)이 마지막 스트링 선택 라인(SSL)이면, S347 단계가 수행된다.
S335 단계 내지 S345 단계가 수행되면, SSL 래치(183)에 저장된 스트링 선택 라인(SSL)의 어드레스들에 대응하는 메모리 셀들(MC)이 각 스트링 선택 라인(SSL)의 단위로 소거 검증된다. 그리고, 소거 페일된 메모리 셀들(MC)에 대응하는 스트링 선택 라인(SSL)의 어드레스가 SSL 래치(183)에 저장된다.
S347 단계에서, SSL 래치(183)가 스트링 선택 라인(SSL)의 어드레스를 저장하는지 판별된다. 즉, 소거 페일된 메모리 셀들(MC)이 존재하는지 판별된다.
소거 페일된 메모리 셀들(MC)이 존재하지 않으면, 즉 SSL 래치(183)가 스트링 선택 라인(SSL)의 어드레스를 저장하고 있지 않으면, S349 단계에서 소거 동작이 완료된다. 소거 페일된 메모리 셀들(MC)이 존재하면, 즉 SSL 래치(183)가 스트링 선택 라인(SSL)의 어드레스를 저장하고 있으면, S351 단계가 수행된다.
S351 단계에서, 소거 카운트가 최대값에 도달하였는지 판별된다. 소거 카운트가 최대값에 도달하지 않았으면, S329 단계 내지 S347 단계가 다시 수행된다. 소거 카운트가 최대값에 도달하였으면, S353 단계에서 에러 리포트가 수행된다. 그리고, 소거 동작이 종료된다.
상술된 바와 같이, 소거 제어부(181)의 제어 하에 메모리 블록(BLK)이 소거되고, 소거된 메모리 셀들(MC)이 각 스트링 선택 라인(SSL)의 단위로 소거 검증된다. 소거 페일로 판별된 메모리 셀들(MC)에 대응하는 스트링 선택 라인(SSL)의 어드레스는 SSL 래치(183)에 저장된다. SSL 래치(183)에 저장된 스트링 선택 라인(SSL)의 어드레스가 존재하지 않을 때까지 또는 소거 카운트가 최대값에 도달할 때까지, 소거 및 소거 검증이 반복된다.
예시적으로, 소거 패스 및 소거 페일의 기준은 불휘발성 메모리 장치(100)와 함께 사용되는 전자 장치들에 따라 가변될 수 있다. 예를 들면, n 비트 에러 정정 기능을 갖는 장치가 불휘발성 메모리 장치(100')와 함께 사용될 때, 소거 검증 시에 발생하는 n 비트 미만(또는 이하)의 페일 비트들은 무시될 수 있다. 즉, 소거 검증 시에 n 비트 미만(또는 이하)의 페일 비트들이 검출되어도 소거 패스인 것으로 판별될 수 있다.
도 61은 도 58의 불휘발성 메모리 장치(100')의 제 2 실시 예에 따른 동작 방법을 보여주는 순서도이다. 더 상세하게는, 불휘발성 메모리 장치(100')의 소거 동작의 순서가 도시되어 있다.
도 58 및 도 61을 참조하면, S405 단계에서, 소거 커맨드 및 어드레스가 수신된다. 예시적으로, 수신된 어드레스는 적어도 두 개의 스트링 선택 라인들(SSL)에 대응할 것이다.
S410 단계에서 SSL 래치(183)가 셋 되고, 소거 카운트가 리셋 된다. 예를 들면, SSL 래치(183)는 수신된 어드레스에 대응하는 적어도 두 개의 스트링 선택 라인들(SSL)의 어드레스들을 저장하도록 제어된다. 예를 들면, 소거 제어부(181)의 제어 하에 SSL 래치(183)는 수신된 어드레스에 대응하는 메모리 블록(BLK)의 스트링 선택 라인들(SSL)의 어드레스들을 저장하도록 제어된다. 또한, 소거 제어부(181)의 제어 하에, 소거 카운터(185)는 초기화될 것이다.
S415 단계에서, 수신된 어드레스에 대응하는 메모리 셀들(MC)이 소거된다. 예를 들면, 선택된 메모리 블록(BLK)이 소거된다. 예를 들면, 선택된 메모리 블록(BLK)이 소거되도록 소거 제어부(181)는 어드레스 디코더(120) 및 전압 생성부(160)를 제어할 것이다. 불휘발성 메모리 장치(100')의 소거는 도 1을 참조하여 설명된 불휘발성 메모리 장치(100)의 소거와 동일한 방법으로 수행될 것이다.
S420 단계에서, SSL 래치(183)로부터 첫 번째 스트링 선택 라인(SSL)이 선택된다. 예를 들면, SSL 래치(183)에 저장된 스트링 선택 라인(SSL)의 어드레스들 중 첫 번째 어드레스에 대응하는 스트링 선택 라인(SSL)이 선택될 것이다.
S425 단계에서, 선택된 스트링 선택 라인(SSL)에 대응하는 메모리 셀들(MC)이 소거 검증된다. 예를 들면, 소거 제어부(181)는 선택된 스트링 선택 라인(SSL)에 대응하는 메모리 셀들(MC)이 소거 검증되도록, 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 그리고 전압 생성부(160)를 제어할 것이다. 불휘발성 메모리 장치(100')의 소거 검증은 도 1을 참조하여 설명된 불휘발성 메모리 장치(100)의 소거 검증과 동일한 방법으로 수행될 것이다.
S430 단계에서, 소거 검증된 메모리 셀들(MC)이 소거 패스인지 판별된다. 소거 검증된 메모리 셀들(MC)이 소거 패스로 판별되면, S440 단계에서 선택된 스트링 선택 라인(SSL)의 어드레스가 SSL 래치(183)로부터 삭제된다. 이후에 S445 단계가 수행된다. 소거 검증된 메모리 셀들(MC)이 소거 페일로 판별되면, S440 단계가 생략되고 S445 단계가 수행된다.
S445 단계에서, 마지막 스트링 선택 라인(SSL)인지 판별된다. 예를 들면, 선택된 스트링 선택 라인(SSL)이 SSL 래치(183)에 저장된 스트링 선택 라인(SSL)의 어드레스들 중 마지막 어드레스인지 판별된다. 선택된 스트링 선택 라인(SSL)이 마지막 스트링 선택 라인(SSL)이 아니면, S435 단계에서 SSL 래치(183)로부터 다음 스트링 선택 라인(SSL)이 선택된다. 이후에, S425 단계 내지 S445 단계가 다시 수행된다. 선택된 스트링 선택 라인(SSL)이 마지막 스트링 선택 라인(SSL)이면, S450 단계가 수행된다.
S420 단계 내지 S445 단계가 수행되면, 소거된 메모리 셀들(MC)이 각 스트링 선택 라인(SSL)의 단위로 소거 검증된다. 소거 패스로 판별된 메모리 셀들(MC)에 대응하는 스트링 선택 라인(SSL)의 어드레스는 SSL 래치(183)로부터 삭제된다. 즉, SSL 래치(183)는 소거 페일된 메모리 셀들(MC)에 대응하는 스트링 선택 라인(SSL)의 어드레스들을 저장한다.
S450 단계에서, SSL 래치(183)에 스트링 선택 라인(SSL)의 어드레스가 저장되어 있는지 판별된다. 즉, 소거 페일로 판별된 메모리 셀들(MC)이 존재하는지 판별된다.
소거 페일된 메모리 셀들(MC)이 존재하지 않으면, 즉 SSL 래치(183)에 스트링 선택 라인(SSL)의 어드레스들이 저장되어 있지 않으면, S455 단계에서 소거 동작이 완료된다. 소거 페일된 메모리 셀들(MC)이 존재하면, 즉 SSL 래치(183)에 스트링 선택 라인(SSL)의 어드레스들이 저장되어 있으면, S460 단계가 수행된다.
S460 단계에서, 소거 카운트가 최대값에 도달하였는지 판별된다. 소거 카운트가 최대값에 도달하였으면, S475 단계에서 에러 리포트가 수행된다. 그리고, 소거 동작이 종료된다.
소거 카운트가 최대값에 도달하지 않았으면, S465 단계에서 소거 카운트가 카운트 업 된다. 그리고, S470 단계에서 소거 전압(Vers)이 조절된다. 예를 들면, 소거 전압(Vers)의 레벨이 증가될 것이다. 예를 들면, 소거 제어부(181)의 제어 하에, 전압 생성부(160)는 소거 전압(Vers)의 레벨을 증가시킬 것이다. 이후에, S415 단계 내지 S450 단계가 다시 수행된다.
상술된 바와 같이, 선택된 메모리 블록(BLK)이 소거된 후에, 소거된 메모리 셀들(MC)이 각 스트링 선택 라인(SSL)의 단위로 소거 검증된다. 소거 및 소거 검증은 메모리 셀들(MC)이 소거 패스될 때까지 또는 소거 카운트가 최대값에 도달할 때까지 반복된다.
예시적으로, 소거 패스 및 소거 페일의 기준은 불휘발성 메모리 장치(100')와 함께 사용되는 전자 장치들에 따라 가변될 수 있다. 예를 들면, n 비트 에러 정정 기능을 갖는 장치가 불휘발성 메모리 장치(100)와 함께 사용될 때, 소거 검증 시에 발생하는 n 비트 미만(또는 이하)의 페일 비트들은 무시될 수 있다. 즉, 소거 검증 시에 n 비트 미만(또는 이하)의 페일 비트들이 검출되어도 소거 패스인 것으로 판별될 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100 또는 100')는 소거 후에 소거 검증을 수행하도록 구성된다. 따라서, 불휘발성 메모리 장치(100 또는 100')의 신뢰성이 향상된다.
도 62는 도 1 또는 도 58을 참조하여 설명된 불휘발성 메모리 장치(100 또는 100')의 구조를 보여주는 사시도이다. 도 62를 참조하면, 불휘발성 메모리 장치(100 또는 100')는 3차원 메모리 셀 어레이(110) 및 평면 주변 회로들(120, 130, 140, 150, 160, 그리고 170 또는 180)을 포함한다.
도 2 내지 도 57을 참조하여 설명된 바와 같이, 메모리 셀 어레이(110)는 기판과 교차하는 방향으로 적층된 메모리 셀들을 포함한다. 즉, 메모리 셀 어레이(110)는 메모리 셀들이 3차원 구조로 배열된 3차원 구조를 갖는다.
반면, 주변 회로들(120, 130, 140, 150, 160, 그리고 170 또는 180)은 기판 상에 단일 층으로 제공되는 소자들로 구성된다. 즉, 주변 회로들(120, 130, 140, 150, 160, 그리고 170 또는 180)은 평면 구조를 갖는 소자들에 의해 구성된다.
예시적으로, 3차원 메모리 셀 어레이(110)의 일 측면에 평면 주변 회로들(120, 130, 140, 150, 160, 그리고 170 또는 180)이 제공되는 것으로 도시되어 있다. 그러나, 3차원 메모리 셀 어레이(110) 및 평면 주변 회로들(120, 130, 140, 150, 160, 그리고 170 또는 180) 사이의 위치 관계 및 수는 한정되지 않는다.
예를 들면, 3차원 메모리 셀 어레이(110)의 적어도 두 개의 측면들에 평면 주변 회로들(120, 130, 140, 150, 160, 그리고 170 또는 180)이 제공될 수 있다. 또한, 적어도 두 개의 3차원 메모리 셀 어레이들(110)가 제공되고, 적어도 두 개의 3차원 메모리 셀 어레이들(110) 각각의 적어도 하나의 측면에 평면 주변 회로들(120, 130, 140, 150, 160, 그리고 170 또는 180)이 제공될 수 있다.
도 63은 본 발명의 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 63을 참조하면, 메모리 시스템(1000)은 불휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
불휘발성 메모리 장치(1100)는 도 1을 참조하여 설명된 불휘발성 메모리 장치(100) 또는 도 58을 참조하여 설명된 불휘발성 메모리 장치(100')와 동일한 구조를 가지며, 동일하게 동작할 것이다. 즉, 불휘발성 메모리 장치(1100)는 선택된 메모리 블록(BLK)을 소거하고, 소거된 메모리 셀들(MC)을 각 스트링 선택 라인(SSL)의 단위로 소거 검증하도록 구성된다.
컨트롤러(1200)는 호스트(Host) 및 불휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 도 1 및 도 58을 참조하여 설명된 바와 같이, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)에 제어 신호(CTRL) 및 어드레스(ADDR)를 제공하도록 구성된다. 그리고, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)와 데이터(DATA)를 교환하도록 구성된다.
예시적으로, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)에 소거 커맨드 및 어드레스를 제공한다. 불휘발성 메모리 장치(1100)는 컨트롤러(1200)로부터 제공되는 소거 커맨드 및 어드레스에 응답하여, 본 발명의 실시 예에 따른 동작 방법에 따라 소거 및 소거 검증을 수행한다. 예를 들면, 불휘발성 메모리 장치(1100)는 수신된 어드레스에 대응하는 메모리 셀들(MC)을 소거하고, 소거된 메모리 셀들(MC)을 각 스트링 선택 라인(SSL)의 단위로 소거 검증하도록 구성된다.
불휘발성 메모리 장치(1100)는 소거 동작의 결과를 컨트롤러(1200)에 전송하도록 구성된다. 예를 들면, 수신된 어드레스에 대응하는 메모리 셀들(MC)이 소거 패스되면, 불휘발성 메모리 장치(1100)는 소거 패스를 나타내는 신호를 컨트롤러(1200)에 제공할 것이다. 수신된 어드레스에 대응하는 메모리 셀들(MC)이 소거 패스되기 전에 소거 카운트가 최대값에 도달하면, 불휘발성 메모리 장치(1100)는 에러 리포트를 컨트롤러(1200)에 제공할 것이다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 불휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 불휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다. 오류 정정 블록은 불휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 64는 도 63의 메모리 시스템(1000)의 응용 예를 보여주는 블록도이다. 도 64를 참조하면, 메모리 시스템(2000)은 불휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 불휘발성 메모리 장치(2100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예시적으로, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
각 불휘발성 메모리 칩은 도 1을 참조하여 설명된 불휘발성 메모리 장치(100) 또는 도 58을 참조하여 설명된 불휘발성 메모리 장치(100')와 동일한 구조를 가지며, 동일하게 동작할 것이다. 즉, 각 불휘발성 메모리 칩은 선택된 메모리 블록(BLK)을 소거하고, 소거된 메모리 셀들(MC)을 각 스트링 선택 라인(SSL)의 단위로 소거 검증하도록 구성된다.
도 64에서, 하나의 채널에 복수의 불휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 불휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 65는 도 64를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다. 도 65를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 65에서, 불휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.
도 65에서, 도 64를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 63을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다.
예시적으로, 컴퓨팅 시스템(3000)은 도 63 및 도 64를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
상술한 실시 예들에서, 스트링 선택 라인 및 워드 라인을 참조하여, 주소를 저장하도록 구성된 래치를 리셋하는 동작 및 래치에 저장된 주소를 삭제하는 동작이 설명되었다. 리셋된 래치는 특정한 논리값을 갖는 것으로 한정되지 않는다. 예시적으로, 리셋된 래치가 주소를 저장하지 않는 것으로 처리되는 한, 리셋된 래치는 다양한 논리값을 갖는 것으로 응용될 수 있다. 마찬가지로, 래치에서 특정 주소가 삭제된 때에, 주소가 삭제된 저장 영역이 갖는 논리값은 한정되지 않는다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100 ; 불휘발성 메모리 장치
110 ; 메모리 셀 어레이
BLK1~BLKz ; 메모리 블록
NS ; 낸드 스트링
SSL1~SSL3 ; 제 1 내지 제 3 스트링 선택 라인들
Vers1, Vers2 ; 소거 전압
Vew1, Ver2 ; 워드 라인 소거 전압
Vvfy ; 소거 검증 전압
110 ; 메모리 셀 어레이
BLK1~BLKz ; 메모리 블록
NS ; 낸드 스트링
SSL1~SSL3 ; 제 1 내지 제 3 스트링 선택 라인들
Vers1, Vers2 ; 소거 전압
Vew1, Ver2 ; 워드 라인 소거 전압
Vvfy ; 소거 검증 전압
Claims (43)
- 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
복수의 스트링 선택 라인들에 대응하는 복수의 메모리 셀들을 소거하는 단계; 그리고
상기 소거된 복수의 메모리 셀들을 각 스트링 선택 라인의 단위로 소거 검증하는 단계를 포함하는 동작 방법. - 제 1 항에 있어서,
상기 소거된 복수의 메모리 셀들을 각 스트링 선택 라인의 단위로 소거 검증하는 단계는
상기 복수의 스트링 선택 라인들 중 선택된 스트링 선택 라인에 턴-온 전압을 인가하고 비선택된 스트링 선택 라인들에 턴-오프 전압을 인가하는 단계를 포함하는 동작 방법. - 제 1 항에 있어서,
상기 소거된 복수의 메모리 셀들을 각 스트링 선택 라인의 단위로 소거 검증하는 단계는
워드 라인들에 소거 검증 전압을 인가하는 단계를 더 포함하는 동작 방법. - 제 1 항에 있어서,
선택된 스트링 선택 라인에 대응하는 메모리 셀들이 소거 패스되면, 상기 복수의 스트링 선택 라인들 중 상기 소거 패스된 메모리 셀들에 대응하는 스트링 선택 라인과 다른 스트링 선택 라인을 선택되고, 그리고 상기 소거검증하는 단계가 다시 수행되는 동작 방법. - 제 1 항에 있어서,
상기 소거된 복수의 메모리 셀들을 각 스트링 선택 라인의 단위로 소거 검증하는 단계는
상기 소거된 복수의 메모리 셀들에 대응하는 접지 선택 라인들에 턴-온 전압을 인가하는 단계를 포함하는 동작 방법. - 제 5 항에 있어서,
상기 소거된 복수의 메모리 셀들에 대응하는 접지 선택 라인들은 공통으로 연결되는 동작 방법. - 제 1 항에 있어서,
상기 각 메모리 블록을 준비하는 단계를 더 포함하고,
상기 각 메모리 블록을 준비하는 단계는
상기 기판 상의 제 1 방향을 따라 신장되고, 상기 기판과 교차하는 제 2 방향을 따라 적층되고, 그리고 상기 기판 상의 제 3 방향을 따라 특정 거리 만큼 이격되어 제공되는 구조물들을 준비하는 단계; 그리고
상기 구조물들에 기반하여 상기 복수의 메모리 셀들을 구성하는 단계를 포함하고,
각 구조물에서, 상기 제 1 방향을 따라 특정 거리만큼 이격되며 상기 제 2 방향을 따라 각 구조물을 관통하여 상기 기판에 접촉하는 필라들이 제공되고, 그리고
상기 기판 상에서 상기 제 1 방향은 상기 제 3 방향과 교차하는 동작 방법. - 제 7 항에 있어서,
상기 각 메모리 블록을 준비하는 단계는 상기 기판 중 상기 구조물들 사이의 영역들에 제공되는 도핑 영역들을 준비하는 단계를 더 포함하고,
상기 도핑 영역들은 공통 소스 라인으로 동작하는 동작 방법. - 제 7 항에 있어서,
상기 각 구조물은 상기 제 2 방향을 따라 반복적으로 적층되는 금속 물질들 및 절연 물질들을 포함하고,
상기 금속 물질들은 상기 각 메모리 블록의 상기 복수의 메모리 셀들의 게이트들로 동작하는 동작 방법. - 제 1 항에 있어서,
상기 각 메모리 블록을 준비하는 단계를 더 포함하고,
상기 각 메모리 블록을 준비하는 단계는
상기 기판 상의 제 1 방향 및 제 3 방향을 따라 신장되고, 그리고 상기 기판과 교차하는 제 2 방향을 따라 적층되는 구조물을 준비하는 단계; 그리고
상기 구조물에 기반하여 상기 복수의 메모리 셀들을 구성하는 단계를 포함하고,
상기 구조물에서, 상기 제 1 방향 및 제 3 방향을 따라 특정 거리만큼 이격되며 상기 제 2 방향을 따라 상기 구조물을 관통하여 상기 기판에 접촉하는 필라들이 제공되고,
상기 기판 상에서 상기 제 1 방향은 상기 제 3 방향과 교차하고,
상기 기판 중 상기 구조물에 대응하는 영역에 공통 소스 라인으로 동작하는 도핑 영역이 제공되는 동작 방법. - 제 1 항에 있어서,
상기 각 메모리 블록을 준비하는 단계를 더 포함하고,
상기 각 메모리 블록을 준비하는 단계는
상기 기판 상의 제 1 방향을 따라 신장되고, 상기 기판과 교차하는 제 2 방향을 따라 적층되고, 그리고 상기 기판 상의 제 3 방향을 따라 특정 거리 만큼 이격되어 제공되는 구조물들을 준비하는 단계; 그리고
상기 구조물들에 기반하여 상기 복수의 메모리 셀들을 구성하는 단계를 포함하고,
각 구조물에서, 상기 제 3 방향을 따라 특정 거리 만큼 이격되는 필라 쌍들이 제공되고,
상기 구조물들 중 제 1 구조물의 한 쌍의 필라들 중 하나의 필라와 제 2 구조물의 한 쌍의 필라들 중 하나의 필라는 상기 제 2 방향을 따라 상기 제 1 구조물 및 상기 제 2 구조물을 각각 관통하여 상기 기판에 접촉하고, 그리고 상기 기판에서 상기 제 3 방향을 따라 신장되어 서로 연결되고,
상기 기판 상에서 상기 제 1 방향은 상기 제 3 방향과 교차하는 동작 방법. - 제 1 항에 있어서,
상기 소거된 복수의 메모리 셀들을 각 스트링 선택 라인의 단위로 소거 검증하는 단계는
스트링 선택 라인 카운트를 스트링 선택 라인 어드레스로 변환하는 단계;
상기 변환된 스트링 선택 라인 어드레스에 대응하는 스트링 선택 라인을 선택하는 단계;
상기 선택된 스트링 선택 라인에 대응하는 복수의 메모리 셀들을 소거 검증하는 단계; 그리고
상기 소거 검증 결과에 따라, 상기 스트링 선택 라인 카운트를 조절하는 단계를 더 포함하는 동작 방법. - 제 12 항에 있어서,
상기 소거 검증 결과가 소거 패스이면, 상기 스트링 선택 라인 카운트가 증가되고, 상기 스트링 선택 라인 어드레스로 변환하는 단계, 상기 스트링 선택 라인을 선택하는 단계, 그리고 상기 선택된 스트링 선택 라인에 대응하는 복수의 메모리 셀들을 소거 검증하는 단계가 다시 수행되는 동작 방법. - 제 12 항에 있어서,
상기 소거 검증 결과가 소거 페일이면, 상기 복수의 메모리 셀들을 소거하는 단계 및 상기 스트링 선택 라인 카운트에 대응하는 메모리 셀들을 소거 검증하는 단계가 다시 수행되는 동작 방법. - 제 1 항에 있어서,
상기 소거된 복수의 메모리 셀들을 각 스트링 선택 라인의 단위로 소거 검증하는 단계가 수행될 때, 소거 페일된 메모리 셀들에 대응하는 스트링 선택 라인들의 어드레스들은 저장되는 동작 방법. - 제 15 항에 있어서,
상기 소거 검증하는 단계가 수행된 후에 상기 저장된 어드레스가 존재하면, 상기 복수의 메모리 셀들을 소거하는 단계 및 상기 소거 검증하는 단계가 다시 수행되는 동작 방법. - 제 16 항에 있어서,
상기 소거 검증하는 단계가 다시 수행될 때, 상기 저장된 어드레스들 중 소거 패스된 메모리 셀들에 대응하는 스트링 선택 라인들의 어드레스들은 삭제되는 동작 방법. - 제 1 항에 있어서,
상기 복수의 스트링 선택 라인들의 어드레스들을 저장하는 단계를 더 포함하고,
상기 각 스트링 선택 라인의 단위의 소거 검증은 상기 저장된 어드레스들에 대응하는 스트링 선택 라인들에서 수행되고,
상기 저장된 어드레스들 중 소거 패스된 메모리 셀들에 대응하는 스트링 선택 라인의 어드레스는 삭제되는 동작 방법. - 제 18 항에 있어서,
상기 소거된 복수의 메모리 셀들이 소거 검증된 후에, 상기 복수의 메모리 셀들을 소거하는 단계 및 상기 소거된 복수의 메모리 셀들을 각 스트링 선택 라인의 단위로 소거 검증하는 단계가 다시 수행되는 동작 방법. - 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
각 메모리 블록은 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하고, 상기 각 메모리 블록은 복수의 워드 라인들, 복수의 스트링 선택 라인들, 그리고 복수의 접지 선택 라인들에 연결되고;
상기 복수의 워드 라인들, 상기 복수의 스트링 선택 라인들, 그리고 상기 복수의 접지 선택 라인들을 통해 상기 복수의 메모리 블록들에 연결되는 디코더;
복수의 비트 라인들을 통해 상기 복수의 메모리 블록들에 연결되는 읽기 및 쓰기부;
상기 메모리 셀 어레이 및 상기 디코더에 전압을 공급하도록 구성되는 전압 생성부; 그리고
상기 복수의 메모리 블록들 중 수신된 소거 어드레스에 대응하는 메모리 블록이 선택되도록, 그리고 상기 선택된 메모리 블록의 복수의 메모리 셀들이 소거 및 소거 검증되도록 상기 디코더, 상기 읽기 및 쓰기부, 그리고 상기 전압 생성부를 제어하는 제어 로직을 포함하고,
상기 소거 검증 시에, 상기 선택된 메모리 블록의 상기 복수의 메모리 셀들이 각 스트링 선택 라인의 단위로 소거 검증되도록 상기 디코더와 상기 읽기 및 쓰기부를 제어하는 제어 로직을 포함하는 불휘발성 메모리 장치. - 제 20 항에 있어서,
상기 소거 검증 시에, 상기 디코더는 상기 소거된 메모리 셀들에 대응하는 스트링 선택 라인들 중 선택된 스트링 선택 라인에 턴-온 전압을 인가하고, 비선택된 스트링 선택 라인들에 턴-오프 전압을 공급하도록 구성되는 불휘발성 메모리 장치. - 제 20 항에 있어서,
상기 소거 검증 시에, 상기 디코더는 상기 소거된 메모리 셀들에 대응하는 워드 라인들에 소거 검증 전압을 인가하도록 구성되는 불휘발성 메모리 장치. - 제 20 항에 있어서,
상기 소거 검증 시에, 상기 소거된 메모리 셀들의 소거 패스 또는 소거 페일 여부를 판별하도록 구성되는 패스/페일 체크부를 더 포함하는 불휘발성 메모리 장치. - 제 23 항에 있어서,
상기 제어 로직은 상기 선택된 메모리 블록의 복수의 스트링 선택 라인들 중 하나의 스트링 선택 라인에 대응하는 카운트 값을 갖는 카운터를 포함하고,
상기 카운트 값은 스트링 선택 라인의 어드레스로 변환되고, 상기 변환된 어드레스에 대응하는 스트링 선택 라인이 선택되고,
상기 소거 검증 시에, 상기 선택된 스트링 선택 라인에 대응하는 메모리 셀들이 소거 검증되는 불휘발성 메모리 장치. - 제 24 항에 있어서,
상기 소거 검증의 결과가 소거 패스이면, 상기 카운트 값이 조절되는 불휘발성 메모리 장치. - 제 24 항에 있어서,
상기 소거 검증 결과가 소거 페일이면, 상기 카운트 값은 유지되고, 상기 소거 및 상기 소거 검증이 다시 수행되는 불휘발성 메모리 장치. - 제 23 항에 있어서,
상기 제어 로직은 상기 소거 검증 시에 소거 페일로 판별된 메모리 셀들에 대응하는 스트링 선택 라인들의 어드레스들을 저장하도록 구성되는 래치를 포함하는 불휘발성 메모리 장치. - 제 27 항에 있어서,
상기 소거 검증이 종료된 후에 상기 래치에 적어도 하나의 어드레스가 존재하면, 상기 소거가 다시 수행되고, 그리고 상기 래치에 저장된 적어도 하나의 어드레스에 대응하는 적어도 하나의 스트링 선택 라인에 대응하는 복수의 메모리 셀들에서 상기 소거 검증이 다시 수행되는 불휘발성 메모리 장치. - 제 28 항에 있어서,
상기 소거 검증이 다시 수행될 때, 소거 패스된 메모리 셀들에 대응하는 스트링 선택 라인의 어드레스는 상기 래치로부터 삭제되는 불휘발성 메모리 장치. - 제 23 항에 있어서,
상기 제어 로직은 상기 소거된 메모리 셀들에 대응하는 스트링 선택 라인들의 어드레스들을 저장하도록 구성되는 래치를 포함하고,
상기 래치에 저장된 스트링 선택 라인 어드레스들에 대응하는 메모리 셀들에서 상기 소거 검증이 수행되는 불휘발성 메모리 장치. - 제 30 항에 있어서,
상기 래치에 저장된 어드레스들 중 소거 패스된 메모리 셀들에 대응하는 스트링 선택 라인의 어드레스는 삭제되는 불휘발성 메모리 장치. - 제 20 항에 있어서,
상기 각 메모리 블록은
상기 기판 상의 제 1 방향을 따라 신장되고, 상기 기판과 교차하는 제 2 방향을 따라 적층되고, 그리고 상기 기판 상의 제 3 방향을 따라 특정 거리 만큼 이격되어 제공되는 구조물들; 그리고
각 구조물에서, 상기 제 1 방향을 따라 특정 거리만큼 이격되어 제공되며 상기 제 2 방향을 따라 각 구조물을 관통하여 상기 기판에 접촉하는 필라들을 포함하고,
상기 기판 상에서 상기 제 1 방향은 상기 제 3 방향과 교차하고,
상기 구조물들 및 상기 필라들은 상기 복수의 메모리 셀들을 포함하는 상기 복수의 메모리 셀 그룹들을 구성하는 불휘발성 메모리 장치. - 제 32 항에 있어서,
상기 각 메모리 블록은 상기 기판 중 상기 구조물들 사이의 영역에 제공되는 도핑 영역들을 더 포함하고, 상기 도핑 영역들은 공통 소스 라인으로 동작하는 불휘발성 메모리 장치. - 제 32 항에 있어서,
각 구조물은 상기 제 2 방향을 따라 반복적으로 적층되는 금속 물질 및 절연 물질을 포함하고,
상기 금속 물질은 상기 복수의 메모리 셀들의 게이트로 동작하는 불휘발성 메모리 장치. - 제 20 항에 있어서,
상기 각 메모리 블록은
상기 기판 상의 제 1 방향 및 제 3 방향을 따라 신장되고, 그리고 상기 기판과 교차하는 제 2 방향을 따라 적층되는 구조물; 그리고
상기 제 1 방향 및 제 3 방향을 따라 특정 거리만큼 이격되어 제공되며 상기 제 2 방향을 따라 상기 구조물을 관통하여 상기 기판에 접촉하는 필라들을 포함하고,
상기 기판 상에서 상기 제 1 방향은 상기 제 3 방향과 교차하고,
상기 구조물 및 상기 필라들은 상기 복수의 메모리 셀들을 포함하는 상기 복수의 메모리 셀 그룹들을 구성하는 불휘발성 메모리 장치. - 제 20 항에 있어서,
상기 각 메모리 블록은
상기 기판 상의 제 1 방향을 따라 신장되고, 상기 기판과 교차하는 제 2 방향을 따라 적층되고, 그리고 상기 기판 상의 제 3 방향을 따라 특정 거리 만큼 이격되어 제공되는 구조물들; 그리고
각 구조물에서, 상기 제 3 방향을 따라 특정 거리 만큼 이격되어 제공되는 필라 쌍들을 포함하고,
상기 구조물들 제 1 구조물의 한 쌍의 필라들 중 하나의 필라와 제 2 구조물의 한 쌍의 필라들 중 하나의 필라는 상기 제 2 방향을 따라 상기 제 1 구조물 및 상기 제 2 구조물을 각각 관통하여 상기 기판에 접촉하고, 그리고 상기 기판에서 상기 제 3 방향을 따라 신장되어 서로 연결되고,
상기 구조물들 및 상기 필라 쌍들은 상기 복수의 메모리 셀들을 포함하는 상기 복수의 메모리 셀 그룹들을 구성하는 불휘발성 메모리 장치. - 제 20 항에 있어서,
상기 각 메모리 블록에 연결되는 상기 복수의 접지 선택 라인들은 공통으로 연결되는 불휘발성 메모리 장치. - 불휘발성 메모리 장치; 그리고
상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고,
상기 불휘발성 메모리 장치는 상기 컨트롤러부터 수신되는 소거 커맨드 및 어드레스에 응답하여 소거 및 소거 검증을 수행하고, 그리고 상기 소거 및 소거 검증의 결과를 상기 컨트롤러에 전송하도록 구성되고,
상기 불휘발성 메모리 장치는
복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
각 메모리 블록은 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하고, 상기 각 메모리 블록은 복수의 워드 라인들, 복수의 스트링 선택 라인들, 그리고 복수의 접지 선택 라인들에 연결되고;
상기 복수의 워드 라인들, 상기 복수의 스트링 선택 라인들, 그리고 상기 복수의 접지 선택 라인들을 통해 상기 복수의 메모리 블록들에 연결되는 디코더;
복수의 비트 라인들을 통해 상기 복수의 메모리 블록들에 연결되는 읽기 및 쓰기부;
상기 메모리 셀 어레이 및 상기 디코더에 전압을 공급하도록 구성되는 전압 생성부; 그리고
상기 복수의 메모리 블록들 중 수신된 소거 어드레스에 대응하는 메모리 블록이 선택되도록, 그리고 상기 선택된 메모리 블록의 복수의 메모리 셀들이 소거 및 소거 검증되도록 상기 디코더, 상기 읽기 및 쓰기부, 그리고 상기 전압 생성부를 제어하는 제어 로직을 포함하고,
상기 소거 검증 시에, 상기 선택된 메모리 블록의 상기 복수의 메모리 셀들이 각 스트링 선택 라인의 단위로 소거 검증되도록 상기 디코더와 상기 읽기 및 쓰기부를 제어하는 제어 로직을 포함하는 메모리 시스템. - 제 38 항에 있어서,
상기 불휘발성 메모리 장치 및 상기 컨트롤러는 반도체 드라이브(SSD, Solid State Drive)를 구성하는 메모리 시스템. - 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
소거 커맨드 및 어드레스를 수신하는 단계;
상기 수신된 소거 커맨드 및 어드레스에 응답하여, 복수의 스트링 선택 라인들에 대응하는 복수의 메모리 셀들을 소거하는 단계; 그리고
상기 소거된 복수의 메모리 셀들을 각 스트링 선택 라인의 단위로 소거 검증하는 단계를 포함하고,
상기 소거 검증 시에 소거 페일된 메모리 셀들이 존재하면, 상기 소거하는 단계가 다시 수행되고 그리고 상기 소거 페일된 메모리 셀들에서 상기 각 스트링 선택 라인의 단위로 소거 검증하는 단계가 다시 수행되고,
각 메모리 블록은 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하는 동작 방법. - 불휘발성 메모리 장치의 동작 방법에 있어서:
소거 커맨드 및 어드레스를 수신하는 단계;
스트링 선택 라인 카운트를 초기화하는 단계;
상기 수신된 소거 커맨드 및 어드레스에 응답하여, 복수의 스트링 선택 라인들에 대응하는 복수의 메모리 셀들을 소거하는 단계; 그리고
상기 스트링 선택 라인 카운트를 스트링 선택 라인 어드레스로 변환하는 단계;
상기 복수의 스트링 선택 라인들 중 상기 변환된 스트링 선택 라인 어드레스에 대응하는 스트링 선택 라인을 선택하는 단계;
상기 선택된 스트링 선택 라인에 대응하는 메모리 셀들을 소거 검증하는 단계를 포함하고;
상기 소거 검증의 결과가 소거 패스이면, 상기 스트링 선택 라인 카운트가 증가되고, 상기 스트링 선택 라인 어드레스로 변환하는 단계, 상기 스트링 선택 라인을 선택하는 단계, 그리고 상기 소거 검증하는 단계가 다시 수행되고,
상기 소거 검증의 결과가 소거 페일이면, 상기 소거하는 단계 및 상기 스트링 선택 라인 카운트에 대응하는 메모리 셀들을 소거 검증하는 단계가 다시 수행되고,
상기 불휘발성 메모리 장치는 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하는 동작 방법. - 불휘발성 메모리 장치의 동작 방법에 있어서:
소거 커맨드 및 어드레스를 수신하는 단계;
상기 수신된 소거 커맨드 및 어드레스에 응답하여, 복수의 스트링 선택 라인들에 대응하는 메모리 셀들을 소거하는 단계; 그리고
소거 페일된 메모리 셀들에 대응하는 스트링 선택 라인의 어드레스를 저장하며, 상기 소거된 메모리 셀들을 각 스트링 선택 라인의 단위로 소거 검증하는 단계;
상기 저장된 적어도 하나의 어드레스가 존재하면, 상기 복수의 스트링 선택 라인들에 대응하는 메모리 셀들을 소거하는 단계; 그리고
소거 패스된 메모리 셀들에 대응하는 스트링 선택 라인의 어드레스를 삭제하며, 상기 저장된 적어도 하나의 어드레스에 대응하는 복수의 메모리 셀들을 각 스트링 선택 라인의 단위로 소거 검증하는 단계를 포함하고,
상기 불휘발성 메모리 장치는 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하는 동작 방법. - 불휘발성 메모리 장치의 동작 방법에 있어서:
소거 커맨드 및 어드레스를 수신하는 단계;
상기 수신된 어드레스에 대응하는 복수의 스트링 선택 라인들의 어드레스들을 저장하는 단계;
상기 수신된 소거 커맨드 및 어드레스에 응답하여, 상기 복수의 스트링 선택 라인들에 대응하는 복수의 메모리 셀들을 소거하는 단계; 그리고
소거 패스된 메모리 셀들에 대응하는 스트링 선택 라인의 어드레스를 삭제하며, 상기 저장된 어드레스들에 대응하는 복수의 메모리 셀들을 각 스트링 선택 라인의 단위로 소거 검증하는 단계를 포함하고,
상기 불휘발성 메모리 장치는 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하는 동작 방법.
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