KR102385908B1 - 스토리지 장치로부터 데이터를 검색하는 방법 - Google Patents

스토리지 장치로부터 데이터를 검색하는 방법 Download PDF

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Abstract

본 발명은 스토리지 장치로부터 데이터를 검색하는 방법에 관한 것이다. 본 발명의 방법은, 쿼리(query)에 기반하여 스토리지 장치를 이용하여 스토리지 장치에 저장된 각 테이블에 대해 스토리지 장치의 읽기 단위들의 선택도를 측정하는 단계, 그리고 읽기 단위들의 선택도에 기반하여 스토리지 장치로부터 데이터를 검색하는 단계로 구성된다.

Description

스토리지 장치로부터 데이터를 검색하는 방법{METHOD FOR SEARCHING DATA FROM STORAGE DEVICE}
본 발명은 스토리지 장치의 동작 방법에 관한 것으로, 더 상세하게는 스토리지 장치로부터 데이터를 검색하는 방법에 관한 것이다.
스토리지 장치는 외부의 호스트 장치로부터 전달되는 데이터를 저장하도록 구성된다. 스토리지 장치에 저장된 데이터를 관리 및 검색하기 위하여, 다양한 형태의 데이터베이스 구조 또는 데이터베이스 시스템이 연구되고 있다.
데이터베이스 구조 또는 데이터베이스 시스템 중 일부는 구조화 쿼리(또는 질의) 언어(SQL, Structured Query Language)에 기반한다. 구조화 쿼리 언어(SQL)에 기반한 데이터베이스 구조 또는 데이터베이스 시스템에서, 스토리지 장치에 저장된 데이터를 검색하고자 하는 사용자 또는 호스트 장치는 검색 목표 또는 검색 대상을 포함하는 쿼리(Query)를 데이터베이스 구조 또는 데이터베이스 시스템에 전달한다. 데이터베이스 구조 또는 데이터베이스 시스템은 쿼리(Query)를 분석하고, 쿼리 계획(Query Plan)을 생성하고, 쿼리 계획(Query Plan)에 따라 스토리지 장치로부터 데이터를 검색한다. 쿼리(Query)의 처리 품질, 예를 들어 처리 속도는 쿼리 계획(Query Plan)에 따라 수행되는 데이터 검색에 소요되는 시간에 따라 결정된다. 데이터 검색에 소요되는 시간이 증가할수록 쿼리(Query)의 처리 속도가 감소하며, 따라서 쿼리(Query)의 처리 품질이 감소한다.
쿼리(Query)의 처리 품질, 즉 처리 속도를 향상시키기 위하여, 향상된 쿼리 계획(Query Plan)을 수립하는 장치 또는 방법에 대한 연구가 지속적으로 요구되고 있다.
본 발명의 목적은 향상된 속도로 스토리지 장치로부터 데이터를 검색하는 방법을 제공하는 데에 있다.
본 발명의 실시 예들에 따라 스토리지 장치로부터 데이터를 검색하는 방법은, 쿼리에 기반하여 스토리지 장치를 이용하여 스토리지 장치에 저장된 각 테이블에 대해 스토리지 장치의 읽기 단위들의 선택도를 측정하는 단계, 그리고 읽기 단위들의 선택도에 기반하여 스토리지 장치로부터 데이터를 검색하는 단계를 포함한다.
본 발명의 실시 예들에 따라 스토리지 장치로부터 데이터를 검색하는 방법은, 데이터가 저장된 위치들, 여과 술어의 비트 패턴 및 여과 술어의 연산자를 수신하는 단계, 위치들에 대응하는 제1 읽기 단위들 중에서 비트 패턴 및 연산자에 대응하는 제2 읽기 단위들의 수를 카운트하는 단계, 그리고 제2 읽기 단위들의 수에 기반하여 여과 술어의 선택도를 계산하는 단계를 포함한다.
본 발명의 실시 예들에 따르면, 스토리지 장치의 읽기 단위들의 선택도에 따라 쿼리 계획(Query Plan)이 수립되며, 스토리지 장치의 읽기 단위들의 선택도에 따라 스토리지 장치로부터 데이터가 검색된다. 따라서, 스토리지 장치의 액세스 횟수를 감소시키며 스토리지 장치로부터 데이터가 검색되며, 스토리지 장치로부터 데이터를 검색하는 속도가 향상된다.
도 1은 본 발명의 실시 예에 따른 데이터베이스 서버를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따라 스토리지 장치로부터 데이터를 검색하는 방법을 보여주는 순서도이다.
도 4는 스토리지 장치에 의해 읽기 단위들의 선택도를 측정하는 방법을 보여주는 순서도이다.
도 5는 필드값들의 선택도가 계산되는 예를 보여준다.
도 6은 읽기 단위들의 선택도가 계산되는 예를 보여준다.
도 7은 본 발명의 실시 예에 따라 읽기 단위들의 선택도에 기반하여 데이터를 검색하는 방법을 보여주는 순서도이다.
도 8은 스토리지 장치로부터 데이터를 검색할 때에, 스토리지 장치가 읽기 단위들의 선택도를 계산하는 예를 보여주는 순서도이다.
도 9는 스토리지 장치가 샘플 개수에 따라 읽기 단위들을 선택하는 예들을 보여준다.
도 10은 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다.
도 11은 도 10에 도시된 컨트롤러의 예를 보여주는 블록도이다.
도 12는 제어 회로들 중 하나를 보여주는 블록도이다.
도 13은 제어 회로들 중 하나의 다른 예를 보여주는 블록도이다.
도 14는 제어 회로들 중 하나의 또 다른 예를 보여주는 블록도이다.
도 15는 제어 회로들 중 하나의 또 다른 예를 보여주는 블록도이다.
도 16은 도 10의 스토리지 장치의 다른 예를 보여준다.
도 17은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 데이터베이스 서버(10)를 보여주는 블록도이다. 도 1을 참조하면, 데이터베이스 서버(10)는 스토리지 장치(100) 및 호스트 장치(20)를 포함한다.
스토리지 장치(100)는 호스트 장치(20)의 제어에 따라, 호스트 장치(20)로부터 전달되는 데이터를 기입하고, 호스트 장치(20)가 요청하는 데이터를 읽어 호스트 장치(20)로 전달할 수 있다. 예를 들어, 스토리지 장치(100)는 플래시 메모리, PRAM (Phase Change Random Access Memory), MRAM (Magnetic RAM), FeRAM (Ferroelectric RAM), RRAM (Resistive RAM) 등과 같은 불휘발성 메모리, 또는 DRAM (Dynamic RAM), SRAM (Static RAM) 등과 같은 휘발성 메모리를 포함할 수 있다.
호스트 장치(20)는 스토리지 장치(100)를 제어하며, 스토리지 장치(100)에 데이터를 기입하거나 스토리지 장치(100)로부터 데이터를 읽을 수 있다. 호스트 장치(20)는 외부의 장치 또는 사용자로부터 쿼리(Query)를 수신할 수 있다. 호스트 장치(20)는 수신된 쿼리(Query)를 분석하고, 쿼리 계획(Query Plan)을 수립하고, 쿼리 계획에 따라 스토리지 장치(100)로부터 데이터를 검색할 수 있다.
호스트 장치(20)는 선택도 쿼리 관리자(30)를 포함한다. 선택도 쿼리 관리자(30)는 쿼리(Query)에 포함된 술어(predicate) 또는 쿼리(Query)에 대응하는 테이블의 선택도(selectivity)를 측정하고, 측정된 선택도에 따라 쿼리 계획을 수립할 수 있다. 호스트 장치(20)는 선택도가 반영된 쿼리 계획에 따라 스토리지 장치(100)로부터 데이터를 검색할 수 있다. 예시적으로, 선택도 쿼리 관리자(30)는 호스트 장치(20)에서 구동되는 소프트웨어, 호스트 장치(20)에 실장 또는 탑재되는 하드웨어 모듈, 또는 하드웨어 모듈과 소프트웨어가 결합된 형태로 구현될 수 있다.
도 2는 본 발명의 실시 예에 따라 스토리지 장치(100)로부터 데이터를 검색하는 방법을 보여주는 순서도이다. 도 1 및 도 2를 참조하면, S110 단계에서, 호스트 장치(20)는 외부 장치 또는 사용자로부터 쿼리(query)를 수신할 수 있다.
S120 단계에서, 호스트 장치(20) 또는 스토리지 장치(100)는 스토리지 장치(100)에 저장된 각 테이블에 대해 스토리지 장치(100)의 읽기 단위들의 선택도(SLT)를 측정할 수 있다.
예를 들어, 호스트 장치(20)가 스토리지 장치(100)를 제어하여 스토리지 장치(100)로부터 각 테이블의 데이터를 읽고, 스토리지 장치(100)의 읽기 단위들의 선택도(SLT)를 측정할 수 있다. 이 경우, 호스트 장치(20)는 스토리지 장치(100)로부터 스토리지 장치(100)의 읽기 단위에 대한 정보를 선택도(SLT)의 측정 이전에 획득할 수 있다.
다른 예로서, 호스트 장치(20)는 스토리지 장치(100)가 읽기 단위들의 선택도(SLT)를 측정하여 보고하도록 스토리지 장치(100)를 제어할 수 있다.
예시적으로, 스토리지 장치(100)의 읽기 단위는 스토리지 장치(100)에 포함되며, 쿼리(query)에 따른 검색의 대상인 데이터(예를 들어, 각 테이블)를 저장하는 메모리 장치의 읽기 단위일 수 있다. 예를 들어, 읽기 단위는 별도의 옵션 또는 오프셋을 설정되지 않은 상태에서 기본적인(basic) 읽기 커맨드 및 기본적인(basic) 어드레스에 따라 메모리 장치가 한 번의 읽기를 통해 읽어내는 데이터의 사이즈일 수 있다. 예를 들어, 읽기 단위는 메모리 장치가 지원하는 읽기 모드들 중에서 가장 높은 스루풋(throughput)을 갖는 읽기 모드에서 지원하는 읽기 모드 시에 메모리 장치가 한 번의 읽기를 통해 읽어내는 데이터의 사이즈일 수 있다.
예시적으로, 읽기 단위들의 선택도(SLT)는 각 테이블이 저장된 읽기 단위들 중에서 쿼리(query)에 포함된 술어(predicate), 더 상세하게는 여과 술어(FP, filtering predicate)에 해당하는 읽기 단위들의 비율을 가리킨다.
S130 단계에서, 호스트 장치(20)는 읽기 단위들의 선택도(SLT)에 기반하여 스토리지 장치(100)로부터 데이터를 검색한다. 예를 들어, 호스트 장치(20)는 스토리지 장치(100)의 읽기 단위들의 선택도(SLT)에 기반하여 쿼리 계획(query plan)을 수립할 수 있다. 호스트 장치(20)는 읽기 단위들의 선택도(SLT)가 반영된 쿼리 계획(query plan)에 기반하여, 스토리지 장치(100)로부터 데이터를 검색할 수 있다.
도 3은 스토리지 장치(100)에 저장되는 테이블들의 예를 보여준다. 예시적으로, TPC (Transaction Processing Performance Council) BENCHMARKTM H (TPC-H) 에 기재된 테이블들 중에서 PART 테이블, SUPPLIER 테이블, PARTSUPP 테이블, NATION 테이블, 그리고 REGION 테이블이 도시되어 있다.
예를 들어, PART 테이블은 2,000,000개의 레코드들을 가질 수 있다. PART 테이블에 속한 각 레코드는 PARTKEY 필드, NAME 필드, MFGR 필드, BRAND 필드, TYPE 필드, SIZE 필드, CONTAINER 필드, RETAILPRICE 필드, 그리고 COMMENT 필드에 각각 대응하는 레코드들을 가질 수 있다. PARTKEY 필드에 대응하는 필드값은 식별자(identifier)일 수 있다. NAME 필드에 대응하는 필드값은 55 사이즈(size 55)의 가변 텍스트(variable text)일 수 있다. MFGR 필드에 대응하는 필드값은 25 사이즈의 고정 텍스트(fixed text)일 수 있다. BRAND 필드에 대응하는 필드값은 10 사이즈의 고정 텍스트일 수 있다. TYPE 필드에 대응하는 필드값은 25 사이즈의 가변 텍스트일 수 있다. SIZE 필드에 대응하는 필드값은 정수(integer)일 수 있다. CONTAINER 필드에 대응하는 필드값은 10 사이즈의 고정 텍스트일 수 있다. RETAILPRICE 필드에 대응하는 필드값은 10진수(decimal)일 수 있다. COMMENT 필드에 대응하는 필드값은 23 사이즈의 가변 텍스트일 수 있다. PART 테이블에서, PARTKEY 필드가 주요 키(primary key)일 수 있다.
SUPPLIER 테이블은 100,000 개의 레코드들을 가질 수 있다. PART 테이블에 속한 각 레코드는 SUPPKEY 필드, NAME 필드, ADDRESS 필드, NATIONKEY 필드, PHONE 필드, ACCTBAL 필드, 그리고 COMMENT 필드를 가질 수 있다. SUPPKEY 필드에 대응하는 필드값은 식별자일 수 있다. NAME 필드에 대응하는 필드값은 25 사이즈의 고정 텍스트일 수 있다. ADDRESS 필드에 대응하는 필드값은 40 사이즈의 가변 텍스트일 수 있다. NATIONKEY 필드에 대응하는 필드값은 식별자일 수 있다. PHONE 필드에 대응하는 필드값은 15 사이즈의 고정 텍스트일 수 있다. ACCTBAL 필드에 대응하는 필드값은 10진수일 수 있다. COMMENT 필드에 대응하는 필드값은 101 사이즈의 가변 텍스트일 수 있다. SUPPLIER 테이블에서 SUPPKEY 필드가 주요 키(primary key)일 수 있다.
PARTSUPP 테이블은 9,000,000 개의 레코드들을 가질 수 있다. PARTSUPP 테이블에 속한 각 레코드는 PARTKEY 필드, SUPPKEY 필드, AVAILQTY 필드, SUPPLYCOST 필드, 그리고 COMMENT 필드를 가질 수 있다. PARTKEY 필드에 대응하는 필드값은 식별자일 수 있다. SUPPKEY 필드에 대응하는 필드값은 식별자일 수 있다. AVAILQTY 필드에 대응하는 필드값은 정수일 수 있다. SUPPLYCOST 필드에 대응하는 필드값은 10진수일 수 있다. COMMENT 필드에 대응하는 필드값은 199 사이즈의 가변 텍스트일 수 있다. PARTSUPP 테이블에서, PARTKEY 필드 및 SUPPKEY 필드가 주요 키(primary key)일 수 있다.
NATION 테이블은 25 개의 레코드들을 가질 수 있다. NATION 테이블에 속한 각 레코드는 NATIONKEY 필드, NAME 필드, REGIONKEY 필드, 그리고 COMMENT 필드를 가질 수 있다. NATIONKEY 필드에 대응하는 필드값은 식별자일 수 있다. NAME 필드에 대응하는 필드값은 25 사이즈의 고정 텍스트일 수 있다. REGIONKEY 필드에 대응하는 필드값은 식별자일 수 있다. COMMENT 필드에 대응하는 필드값은 152 사이즈의 가변 텍스트일 수 있다. NATION 테이블에서, NATIONKEY 필드가 주요 키(primary key)일 수 있다.
REGION 테이블은 5개의 레코드들을 가질 수 있다. REGION 테이블에 속한 각 레코드는 REGIONKEY 필드, NAME 필드, 그리고 COMMENT 필드를 가질 수 있다. REGIONKEY 필드에 대응하는 필드값은 식별자일 수 있다. NAME 필드에 대응하는 필드값은 25 사이즈의 고정 텍스트일 수 있다. COMMENT 필드에 대응하는 필드값은 152 사이즈의 가변 텍스트일 수 있다.
TPC-H의 제2 질문에서, 두 가지 여과 술어들(FP, filtering predicate)이 사용된다. 제1 여과 술어는 PART 테이블에서 TYPR 필드의 필드값이 "BRASS"일 것을 지정한다. 제2 여과 술어는 REGION 테이블에서 NAME 필드의 필드값이 "EUROPE"일 것을 지정한다. 이와 같이, 여과 술어는 적어도 하나의 테이블과 연관되어 설정된다. 본 발명의 실시 예에 따르면, 각 여과 술어 또는 각 여과 술어에 대응하는 각 테이블에 대해, 스토리지 장치(100)의 읽기 단위들의 선택도(SLT)가 측정된다.
도 4는 스토리지 장치(100)에 의해 읽기 단위들의 선택도(SLT)를 측정하는 방법(S120 단계)을 보여주는 순서도이다. 도 1 및 도 4를 참조하면, S210 단계에서, 호스트 장치(20)는 쿼리(query)로부터 여과 술어(FP)를 검출한다. 예를 들어, 쿼리(Query)가 TPC-H의 제2 질문에 해당하는 경우, "BRASS" 및 "EUROPE"이 여과 술어(FP)로 검출될 수 있다.
S220 단계에서, 검출된 여과 술어(FP)가 존재하지 않으면, 선택도(SLT)의 측정은 종료된다. S220 단계에서, 검출된 여과 술어(FP)가 존재하면, S230 단계로 진입한다.
S230 단계에서, 호스트 장치(20)는 적어도 하나의 여과 술어(FP)에 대응하는 테이블을 선택한다. 예를 들어, 제1 여과 술어인 "BRASS"에 대응하는 PART 테이블 또는 제2 여과 술어인 "EUROPR"에 대응하는 REGION 테이블이 선택될 수 있다.
S240 단계에서, 호스트 장치(20)는 선택된 테이블의 데이터가 저장된 스토리지 장치(100)의 위치들, 비트 패턴, 연산자 및 샘플 개수(SPN)를 스토리지 장치(100)로 전송할 수 있다.
예를 들어, 호스트 장치(20)는 선택된 테이블의 필드값들의 위치들 또는 선택된 테이블의 데이터 중에서 여과 술어와 연관된 필드의 필드값들의 위치들을 스토리지 장치(100)로 전송할 수 있다. 예를 들어, 선택된 테이블에서 둘 이상의 여과 술어들이 지정된 때에, 호스트 장치(20)는 둘 이상의 여과 술어들과 연관된 필드들의 위치들을 스토리지 장치(100)로 전송할 수 있다. 위치들은 스토리지 장치(100)의 어드레스들을 포함할 수 있다.
예를 들어, 호스트 장치(20)는 여과 술어(FP)의 비트 패턴을 스토리지 장치(100)로 전송할 수 있다. 예를 들어, PART 테이블이 선택된 때에, 제1 여과 술어인 "BRASS"의 비트 패턴이 스토리지 장치(100)로 전송될 수 있다. REGION 테이블이 선택된 때에, 제2 여과 술어인 "EUROPE"의 비트 패턴이 스토리지 장치(100)로 전송될 수 있다. 예를 들어, 선택된 테이블에서 둘 이상의 여과 술어들이 지정된 때에, 호스트 장치(20)는 둘 이상의 여과 술어들의 비트 패턴들을 스토리지 장치(100)로 전송할 수 있다.
예를 들어, 호스트 장치(20)는 여과 술어(FP)와 연관된 연산자를 스토리지 장치(100)로 전송할 수 있다. 연산자는 '=', '<', '>', '<>', '<=' 등을 포함할 수 있다. 하나의 여과 술어(FP)가 둘 이상의 연산자들과 연관된 때에, 호스트 장치(20)는 둘 이상의 연산자들을 하나의 여과 술어(FP)와 연관하여 스토리지 장치(100)로 전송할 수 있다. 선택된 테이블에서 둘 이상의 여과 술어들이 지정된 때에, 호스트 장치(20)는 둘 이상의 여과 술어들과 연관된 연산자들을 스토리지 장치(100)로 전송할 수 있다.
예를 들어, 호스트 장치(20)는 샘플 개수(SPN)를 스토리지 장치(100)로 전송할 수 있다. 샘플 개수(SPN)는 스토리지 장치(100)로 전송되는 위치들에 대응하는 읽기 단위들 중에서 선택도(SLT)를 측정하는 데에 사용될 읽기 단위들의 수를 가리킨다. 예를 들어, 샘플 개수(SPN)는 1 이상이고, 위치들에 대응하는 읽기 단위들의 개수 이하일 수 있다. 선택된 테이블에서 둘 이상의 여과 술어들이 지정된 때에, 호스트 장치(20)는 둘 이상의 여과 술어들에 대해 동일한 샘플 개수 또는 상이한 샘플 개수를 설정할 수 있다. 둘 이상의 여과 술어들에 동일한 샘플 개수가 설정된 경우, 호스트 장치(20)는 스토리지 장치(100)로 하나의 샘플 개수를 전송할 수 있다. 둘 이상의 여과 술어들에 상이한 샘플 개수들이 설정된 경우, 호스트 장치(20)는 스토리지 장치(100)로 상이한 샘플 개수들을 전송할 수 있다.
S250 단계에서, 스토리지 장치(100)는 매치 체크를 수행하여 읽기 단위들의 선택도(SLT)를 계산할 수 있다. 예를 들어, 매치 체크는 샘플 개수(SPN)에 대응하는 읽기 단위들에 저장된 비트들 중에서 비트 패턴 및 연산자에 대응하는 비트들이 존재하는지 체크하는 동작일 수 있다. 예를 들어, PART 테이블이 선택된 경우, 스토리지 장치(100)는 샘플 개수(SPN)에 대응하는 읽기 단위들에 저장된 데이터 중에서 "BRASS"의 비트 패턴과 동일한 비트들이 존재하는지 체크할 수 있다. 예를 들어, REGION 테이블이 선택된 경우, 스토리지 장치(100)는 샘플 개수(SPN)에 대응하는 읽기 단위들에 저장된 데이터 중에서 "EUROPE"의 비트 패턴과 동일한 비트들이 존재하는지 체크할 수 있다.
예시적으로, 매치 체크 시에 스토리지 장치(100)의 읽기 단위들에 비트 패턴과 동일한 비트들이 존재하는지 체크되는 것으로 설명되었다. 그러나, 매치 체크는 연산자의 종류에 따라 다양하게 수행될 수 있다. 예를 들어, 읽기 단위들에 저장된 데이터 중에서 비트 패턴이 가리키는 값 보다 큰 값을 가리키는 비트들이 존재하는지, 비트 패턴들이 가리키는 값보다 작은 값을 가리키는 비트들이 존재하는지, 또는 비트 패턴들이 가리키는 값들 사이의 값을 가리키는 비트들이 존재하는지 체크될 수 있다.
스토리지 장치(100)는 매치 체크의 결과에 따라 읽기 단위들의 선택도(SLT)를 계산할 수 있다. 예를 들어, 샘플 개수(SPN)에 대응하는 읽기 단위들 중에서 여과 술어에 대응하는 읽기 단위들, 즉 비트 패턴 및 연산자에 대응하는 비트들을 포함하는 읽기 단위들이 검출될 수 있다. 스토리지 장치(100)는 검출된 읽기 단위들을 샘플 개수(SPN)에 대응하는 읽기 단위들의 수로 나눔으로써, 읽기 단위들의 선택도(SLT)를 계산할 수 있다.
즉, 선택도(SLT)는 샘플 개수(SPN)에 대응하는 읽기 단위들 중에서 여과 술어 및 연산자에 해당하는 읽기 단위들의 비율을 가리킨다. 샘플 개수(SPN)에 대응하는 읽기 단위들은 선택된 테이블에서 여과 술어와 연관된 필드의 필드값들이 저장된 읽기 단위들의 일부 또는 전부일 수 있다.
S260 단계에서, 호스트 장치(20)는 스토리지 장치(100)로부터 선택된 테이블에 대응하는 선택도(SLT)를 수신한다. 이후에, S270 단계에서, 선택도(SLT)를 계산할 테이블이 남아있으면 S230 단계가 수행된다. S270 단계에서, 현재 선택도(SLT)가 계산된 테이블이 마지막 테이블이면, 선택도(SLT)의 측정이 종료된다.
상술된 실시 예에서, 선택도(SLT)의 계산은 스토리지 장치(100)에서 수행되는 것으로 설명되었다. 그러나, 선택도(SLT)의 계산은 스토리지 장치(100)에서 수행되는 것으로 한정되지 않는다. 예를 들어, 호스트 장치(20)가 스토리지 장치(100)로부터 읽기 단위들을 읽고, 선택도(SLT)를 계산할 수 있다.
도 5는 필드값들의 선택도(SLT)가 계산되는 예를 보여준다. 도 5를 참조하면, 선택된 테이블에서 여과 술어와 연관된 필드의 필드값들의 수는 1000개일 수 있다. 1000개의 필드값들 중에서, 여과 술어(FP)에 대응하는 선택된 필드값들의 수는 10개일 수 있다. 이 경우, 필드값들의 선택도(SLT)는 0.01로 계산된다.
도 6은 읽기 단위들의 선택도(SLT)가 계산되는 예를 보여준다. 예시적으로, 하나의 읽기 단위에 10개의 필드값들이 저장된 것으로 가정한다. 도 5 및 도 6을 참조하면, 1000개의 필드값들은 100개의 읽기 단위들에 저장될 수 있다. 즉, 선택된 테이블에서, 여과 술어와 연관된 필드의 필드값들이 저장된 읽기 단위들의 수는 100개일 수 있다.
제1 예로서, 여과 술어(FP)에 대응하는 10개의 선택된 필드값들은 10개의 읽기 단위들에 분산될 수 있다. 이 경우, 선택된 필드값들에 대응하는 선택된 읽기 단위들의 수는 10개이며, 읽기 단위들의 선택도(SLT)는 0.1이다.
제2 예로서, 여과 술어(FP)에 대응하는 10개의 선택된 필드값들은 5개의 읽기 단위들에 분산될 수 있다. 이 경우, 선택된 필드값들에 대응하는 선택된 읽기 단위들의 수는 5개이며, 읽기 단위들의 선택도(SLT)는 0.05이다.
제3 예로서, 여과 술어(FP)에 대응하는 10개의 선택된 필드값들은 2개의 읽기 단위들에 분산될 수 있다. 이 경우, 선택된 필드값들에 대응하는 선택된 읽기 단위들의 수는 2개이며, 읽기 단위들의 선택도(SLT)는 0.02이다.
제4 예로서, 여과 술어(FP)에 대응하는 10개의 선택된 필드값들은 1개의 읽기 단위들에 분산될 수 있다. 이 경우, 선택된 필드값들에 대응하는 선택된 읽기 단위들의 수는 1개이며, 읽기 단위들의 선택도(SLT)는 0.01이다.
즉, 여과 술어(FP)에 대응하는 10개의 선택된 필드값들이 k개(k는 1 이상 10 이하의 정수)의 읽기 단위들에 분산되면, 읽기 단위들의 선택도(SLT)는 k/100으로 계산된다.
도 5에서, 필드값들의 선택도(SLT)는 0.01로 계산된다. 즉, 여과 술어를 반영하면, 전체 필드값들 중에서 1%의 필드값들에 대해서 결합 술어(join predicate)의 검색이 수행되다. 그러나, 필드값들의 선택도(SLT)는 스토리지 장치(100)에서 읽기가 발생하는 횟수를 반영하지 못한다. 예를 들어, 도 6에 도시된 바와 같이, 선택된 필드값들이 읽기 단위들에 분산되는 정도에 따라, 읽기 단위들의 선택도(SLT)가 달라진다. 읽기 단위들의 선택도(SLT)를 반영하여 데이터가 검색되면 또는 쿼리 계획이 수립되면, 스토리지 장치(100)에서 읽기가 발생하는 비율이 데이터의 검색 또는 쿼리 계획에 반영된다. 따라서, 스토리지 장치(100)로부터 데이터를 검색하는 속도가 향상된다.
도 7은 본 발명의 실시 예에 따라 읽기 단위들의 선택도(SLT)에 기반하여 데이터를 검색하는 방법(S130 단계)을 보여주는 순서도이다. 도 1 및 도 7을 참조하면, S310 단계에서, 읽기 단위들의 선택도(SLT)가 존재하면, S320 단계가 수행된다. S320 단계에서, 호스트 장치(20)는 가장 낮은 선택도(SLT)가 문턱값(TH) 이상인지 판별한다. 가장 낮은 선택도(SLT)가 문턱값(TH)보다 작으면, S330 단계가 수행된다. S330 단계에서, 호스트 장치(20)는 가장 낮은 선택도(SLT)를 갖는 테이블을 첫 번째 목표로 선택할 수 있다. 이후에, 호스트 장치(20)는 첫 번째 목표로 선택된 테이블로부터 결합 술어(join predicate)에 기반하여 데이터를 검색할 수 있다.
읽기 단위들(SLT)의 선택도가 존재하지 않거나 또는 가장 낮은 선택도가 문턱값(TH) 이상이면, S340 단계에서, 읽기 단위들의 선택도(SLT) 없이 쿼리 계획이 수립될 수 있다.
예시적으로, 쿼리에 여과 술어가 존재하지 않거나 또는 선택도(SLT)의 계산 시에 오류가 발생한 경우, 읽기 단위들의 선택도(SLT0가 존재하지 않을 수 있다.
예시적으로, 문턱값(TH)은 읽기 단위들의 선택도(SLT)를 반영하여도 데이터 검색의 속도가 개선되지 않거나 또는 데이터 검색의 속도가 지연되는 것을 방지하도록 설정될 수 있다. 예를 들어, 문턱값(TH)은 0.3 또는 이와 유사한 값을 가질 수 있다.
도 8은 스토리지 장치(100)로부터 데이터를 검색할 때에, 스토리지 장치(100)가 읽기 단위들의 선택도(SLT)를 계산하는 예를 보여주는 순서도이다. 도 1 및 도 8을 참조하면, S410 단계에서, 스토리지 장치(100)는 위치들, 여과 술어(FP)의 비트 패턴, 여과 술어(FP)와 연관된 연산자, 그리고 샘플 개수(SPN)를 수신할 수 있다. 위치들은 스토리지 장치(100)에 할당된 어드레스들을 포함할 수 있다.
S420 단계에서, 스토리지 장치(100)는 위치들에 대응하는 읽기 단위들 중에서 샘플 개수(SPN)에 대응하는 읽기 단위들을 선택할 수 있다. 또한, 스토리지 장치(100)는 샘플 개수(SPN)에 대응하는 읽기 단위들 중에서 첫 번째 읽기 단위를 선택할 수 있다.
S430 단계에서, 스토리지 장치(100)는 선택된 읽기 단위로부터 데이터를 읽을 수 있다.
S440 단계에서, 스토리지 장치(100)는 선택된 읽기 단위로부터 읽혀진 데이터에 대해 비트 패턴 및 연산자에 따라 매치 체크를 수행할 수 있다. 비트 패턴 및 연산자에 대응하는 비트들이 읽혀진 데이터에 존재하면, S450 단계에서, 매치가 발생한 것으로 판별된다. 매치가 발생하면, S460 단계에서 카운트(CNT)가 증가된다. 매치가 발생하지 않으면, 카운트(CNT)는 증가되지 않는다.
S470 단계에서, 읽기가 수행된 횟수가 샘플 개수(SPN)에 도달했는지 판별된다. 예를 들어, 샘플 개수(SPN)에 대응하는 모든 읽기 단위들에 대해 매치 체크가 완료되었는지 판별될 수 있다. 샘플 개수(SPN)에 대응하는 모든 읽기 단위들에 대해 매치 체크가 완료되지 않았으면, S420 단계에서 다음 읽기 단위가 선택된다. 이후에, S430 단계 내지 S460 단계에서, 다음 읽기 단위에 대해 매치 체크가 수행된다.
샘플 개수(SPN)에 대응하는 모든 읽기 단위들에 대해 매치 체크가 완료되었으면, S480 단계에서, 스토리지 장치(100)는 카운트(CNT)를 샘플 개수(SPN)로 나눔으로써 선택도(SLT)를 계산할 수 있다. 이후에, S490 단계에서, 스토리지 장치(100)는 선택도(SLT)를 호스트 장치(20)로 전송할 수 있다.
도 9는 스토리지 장치(100)가 샘플 개수(SPN)에 따라 읽기 단위들을 선택하는 예들을 보여준다. 도 9의 제1 스킴(S1)을 참조하면, 스토리지 장치(100)는 호스트 장치(20)로부터 전송된 위치들에 대응하는 읽기 단위들 중에서 처음의 샘플 개수(SPN)의 읽기 단위들을 선택할 수 있다. 예를 들어, 스토리지 장치(100)는 가장 낮은 어드레스들(또는 어드레스 범위)에 대응하는 샘플 개수(SPN)의 읽기 단위들을 선택할 수 있다.
제2 스킴(S2)을 참조하면, 스토리지 장치(100)는 위치들에 대응하는 읽기 단위들 중에서 마지막 샘플 개수(SPN)의 읽기 단위들을 선택할 수 있다. 예를 들어, 스토리지 장치(100)는 가장 높은 어드레스들(또는 어드레스 범위)에 대응하는 샘플 개수(SPN)의 읽기 단위들을 선택할 수 있다.
제3 스킴(S3)을 참조하면, 스토리지 장치(100)는 위치들에 대응하는 읽기 단위들 중에서 중간의 샘플 개수(SPN)의 읽기 단위들을 선택할 수 있다. 예를 들어, 스토리지 장치(100)는 중간 어드레스들(또는 어드레스 범위)에 대응하는 샘플 개수(SPN)의 읽기 단위들을 선택할 수 있다.
제4 스킴(S4)을 참조하면, 스토리지 장치(100)는 위치들에 대응하는 읽기 단위들 중에서 샘플 개수(SPN)의 읽기 단위들을 임의로 선택할 수 있다.
제5 스킴(S5)을 참조하면, 스토리지 장치(100)는 위치들에 대응하는 읽기 단위들 중에서 샘플 개수(SPN)의 읽기 단위들을 패턴에 따라 선택할 수 있다. 예를 들어, 홀수 번째에 위치한 샘플 개수(SPN)의 읽기 단위들, 짝수 번째에 위치한 샘플 개수(SPN)의 읽기 단위들 등이 선택될 수 있다.
제6 스킴(S6)을 참조하면, 스토리지 장치(100)는 제1 내지 제5 스킴들(S1~S5) 중 하나를 순차적으로 선택할 수 있다.
제7 스킴(S7)을 참조하면, 스토리지 장치(100)는 제1 내지 제5 스킴들(S1~S5) 중 하나를 임의로 선택할 수 있다.
제8 스킴(S8)을 참조하면, 스토리지 장치(100)는 제1 내지 제5 스킴들(S1~S5) 중 하나를 패턴에 따라 선택할 수 있다.
도 10은 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 10을 참조하면, 스토리지 장치(100)는 불휘발성 메모리 장치들(110_1~110_n), 컨트롤러(120), 그리고 랜덤 액세스 메모리(130)를 포함한다.
불휘발성 메모리 장치들(110_1~110_n)은 복수의 채널들을 통해 컨트롤러(120)와 통신하도록 구성된다. 불휘발성 메모리 장치들(110_1)은 제1 채널(CH1)을 통해 컨트롤러(120)와 통신한다. 불휘발성 메모리 장치들(110_2)은 제2 채널(CH2)을 통해 컨트롤러(120)와 통신한다. 불휘발성 메모리 장치들(110_n)은 제n 채널(CHn)을 통해 컨트롤러(120)와 통신한다.
각 채널에 연결된 불휘발성 메모리 장치들은 컨트롤러(120)와 통신하는 입출력 라인들 및 제1 제어 라인들을 공유할 수 있다. 각 채널에 연결된 불휘발성 메모리 장치들은 컨트롤러(120)와 통신하는 제2 제어 라인들을 별도로 구비할 수 있다.
각 채널에 연결된 불휘발성 메모리 장치들은 입출력 라인들을 통해 데이터, 커맨드 및 어드레스를 컨트롤러(120)와 공통으로 통신할 수 있다.
각 채널에 연결된 불휘발성 메모리 장치들은 제1 제어 라인들을 통해 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 커맨드임을 가리키는 커맨드 래치 인에이블 신호(CLE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 어드레스임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 커맨드 또는 어드레스가 전송될 때에 컨트롤러(120)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 컨트롤러(120)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 입출력 채널을 통해 전달되는 데이터의 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로부터 수신할 수 있다.
각 채널에 연결된 불휘발성 메모리 장치들은 제2 제어 라인들을 통해 불휘발성 메모리 칩들 중 적어도 하나의 불휘발성 메모리 칩을 선택하는 칩 인에이블 신호들(/CE)을 각각 수신할 수 있다.
각 채널에 연결된 불휘발성 메모리 장치들은 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 데이터의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 제1 제어 라인들을 통해 컨트롤러(120)로 전송할 수 있다.
각 채널에 연결된 불휘발성 메모리 장치들은 제2 제어 라인들을 통해 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호들(R/nB)을 각각 컨트롤러(120)로 전송할 수 있다.
각 채널에 연결된 불휘발성 메모리 장치들은 웨이들(ways)을 형성할 수 있다. 예시적으로, 각 채널에 연결된 불휘발성 메모리 장치들이 m개일 때, 각 채널에 연결된 불휘발성 메모리 장치들은 m-웨이를 형성할 수 있다. 불휘발성 메모리 장치들(110_1~110_n)이 n개의 채널들(CH1~CHn)을 통해 컨트롤러(120)와 통신하므로, 스토리지 장치(100)는 n-채널 m-웨이 구조를 가질 수 있다.
컨트롤러(120)는 하나의 채널에 연결된 m-웨이의 불휘발성 메모리 장치들을 교대로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널들에 연결된 불휘발성 메모리 장치들을 독립적으로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널에 연결된 불휘발성 메모리 장치들을 교대로 또는 동시에 액세스할 수 있다.
불휘발성 메모리 장치들(110_1~110_n)은 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리 장치들(110_1~110_n)은 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리 장치들(110_1~110_n)은 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리 장치들 중 적어도 하나를 포함할 수 있다.
컨트롤러(120)는 불휘발성 메모리 장치들(110_1~110_n)을 제어하고, 랜덤 액세스 메모리(130)를 제어하도록 구성된다. 컨트롤러(120)는 랜덤 액세스 메모리(130)를 버퍼 메모리, 캐시 메모리 또는 동작 메모리로 사용하며, 불휘발성 메모리 장치들(110_1~110_n)에 데이터를 기입하거나, 불휘발성 메모리 장치들(110_1~110_n)로부터 데이터를 읽거나, 또는 불휘발성 메모리 장치들(110_1~110_n)에 기입된 데이터를 소거할 수 있다.
랜덤 액세스 메모리(130)는 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리 장치들 중 적어도 하나를 포함할 수 있다.
컨트롤러(120)는 매치 체크 회로(MCC) 및 체크 제어부(CCU)를 포함한다. 체크 제어부(CCU)는 호스트 장치(20)로부터 수신되는 위치들, 비트 패턴, 연산자 및 샘플 개수(SPN)에 기반하여 매치 체크를 수행하도록 매치 체크 회로(MCC)를 제어할 수 있다. 매치 체크 회로(MCC)는 체크 제어부(CCU)의 제어에 때라 매치 체크를 수행할 수 있다.
예시적으로, 불휘발성 메모리 장치들(110_1~110_n)은 와이드IO (Wide IO) 형태로 컨트롤러(120)와 연결될 수 있다. 예를 들어, 서로 다른 채널들에 연결된 불휘발성 메모리 칩들이 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유할 수 있다. 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유하는 불휘발성 메모리 칩들은 동시에 액세스될 수 있다. 서로 다른 채널들의 데이터 라인들이 동시에 사용되므로, 넓은 입출력 대역폭이 달성될 수 있다.
스토리지 장치(100)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지 장치(100)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page NAND) 등과 같은 실장형 메모리를 포함할 수 있다.
도 11은 도 10에 도시된 컨트롤러(120)의 예를 보여주는 블록도이다. 도 10 및 도 11을 참조하면, 컨트롤러(120)는 버스(121), 프로세서(122), 랜덤 액세스 메모리(123), 호스트 인터페이스(125), 버퍼 컨트롤 회로(126), 그리고 메모리 인터페이스(127)를 포함한다.
버스(121)는 컨트롤러(120)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(122)는 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치와 통신하고, 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치들(110_1~110_n)과 통신하고, 그리고 버퍼 제어 회로(126)를 통해 랜덤 액세스 메모리(130)와 통신할 수 있다. 프로세서(122)는 랜덤 액세스 메모리(123)를 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용하여 스토리지 장치(100)를 제어할 수 있다.
랜덤 액세스 메모리(123)는 프로세서(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 랜덤 액세스 메모리(123)는 프로세서(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. 랜덤 액세스 메모리(123)는 프로세서(122)에 의해 처리되는 데이터를 저장할 수 있다. 랜덤 액세스 메모리(123)는 SRAM (Static RAM)을 포함할 수 있다.
제1 매치 체크 회로(MCC1)는 랜덤 액세스 메모리(130)로부터 버퍼 제어 회로(126)를 통해 읽히는 데이터에 대해 매치 체크를 수행할 수 있다. 예시적으로, 제1 매치 체크 회로(MCC1)는 하드웨어, 소프트웨어 또는 하드웨어 및 소프트웨어가 조합된 형태로 구현될 수 있다. 제1 매치 체크 회로(MCC1)가 하드웨어로 구현되면, 제1 매치 체크 회로(MCC1)가 매치 체크를 수행하는 속도가 향상될 수 있다. 예시적으로, 제1 매치 체크 회로(MCC1)는 버퍼 제어 회로(126)의 일부로서 하드웨어로 구현될 수 있다.
호스트 인터페이스(125)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어 회로(126)는 프로세서(122)의 제어에 따라, 랜덤 액세스 메모리(130)를 제어하도록 구성된다.
메모리 인터페이스(127)는 프로세서(122)의 제어에 따라, 불휘발성 메모리 장치들(110_1~110_n)과 통신하도록 구성된다. 메모리 인터페이스(127)는 제1 내지 제n 채널들(CH1~CHn)에 각각 대응하는 제1 내지 제n 제어 회로들(127_1~127_n)을 포함한다. 각 제어 회로는 대응하는 채널을 통해 대응하는 불휘발성 메모리 장치들을 제어할 수 있다.
제1 내지 제n 제어 회로들(127_1~127_n)은 각각 제2 매치 체크 회로들(MCC2_1~MCC2_n)을 포함한다. 제2 매치 체크 회로들(MCC2_1~MCC2_n)은 각각 제1 내지 제n 채널들(CH1~CHn)을 통해 읽히는 데이터에 대해 매치 체크를 수행하도록 구성될 수 있다.
제2 매치 체크 회로들(MCC2_1~MCC2_n) 각각은 하드웨어, 소프트웨어 또는 하드웨어 및 소프트웨어가 조합된 형태로 구현될 수 있다. 제2 매치 체크 회로들(MCC2_1~MCC2_n) 각각이 하드웨어로 구현되면, 제2 매치 체크 회로들(MCC2_1~MCC2_n)이 매치 체크를 수행하는 속도가 향상될 수 있다.
프로세서(122)는 체크 제어부(CCU)를 포함할 수 있다. 체크 제어부(CCU)는 호스트 장치(20)로부터 수신된 위치들의 읽기 단위들 중에서 샘플 개수(SPN)에 대응하는 읽기 단위들을 선택할 수 있다. 체크 제어부(CCU)는 샘플 개수(SPN)에 대응하는 읽기 단위들을 순차적으로 선택할 수 있다. 체크 제어부(CCU)는 비트 패턴 및 연산자를 매치 체크 회로들(MCC1, MCC2_1~MCC2_n)로 전달할 수 있다. 체크 제어부(CCU)는 선택된 읽기 단위들에 대해 매치 체크를 수행하도록 매치 체크 회로들(MCC1, MCC2_1~MCC2_n)을 제어할 수 있다.
예를 들어, 선택된 읽기 단위의 데이터가 랜덤 액세스 메모리(130)에 저장된 경우, 체크 제어부(CCU)는 랜덤 액세스 메모리(130)로부터 선택된 읽기 단위의 데이터를 읽도록 버퍼 제어 회로(126)를 제어할 수 있다. 체크 제어부(CCU)는 버퍼 제어 회로(126)에 의해 읽히는 데이터에 대해 매치 체크를 수행하도록 제1 매치 체크 회로(MCC1)를 제어할 수 있다.
예를 들어, 선택된 읽기 단위의 데이터가 랜덤 액세스 메모리(130)에 저장된 경우, 체크 제어부(CCU)는 불휘발성 메모리 장치들(110_1~110_n)로부터 선택된 읽기 단위의 데이터를 읽도록 메모리 인터페이스(127)를 제어할 수 있다. 체크 제어부(CCU)는 불휘발성 메모리 장치들(110_1~110_n)로부터 읽히는 데이터에 대해 매치 체크를 수행하도록 제2 매치 체크 회로들(MCC2_1~MCC2_n)을 제어할 수 있다.
샘플 개수(SPN)에 대응하는 읽기 단위들에서 매치 체크가 완료되면, 체크 제어부(CCU)는 선택도(SLT)를 계산할 수 있다. 체크 제어부(CCU)는 계산된 선택도(SLT)를 호스트 장치(20)로 출력하도록 호스트 인터페이스(125)를 제어할 수 있다.
예시적으로, 체크 제어부(CCU)는 프로세서(122)에 의해 구동되는 소프트웨어, 프로세서(122)의 일부로서 제공되는 하드웨어, 또는 소프트웨어 및 하드웨어가 조합된 형태로 구현될 수 있다.
도 12는 제어 회로들(127_1~127_n) 중 하나(127_k)를 보여주는 블록도이다. 도 11 및 도 12를 참조하면, 버스(121)는 제1 회로(C1), 제2 회로(C2) 및 제2 매치 체크 회로(MCC2_k)를 통해 채널(CHk)과 연결된다.
예를 들어, 제1 회로(C1)는 암호화 및 복호화 회로, 임의화 및 역임의화 회로, 상태 변환 및 복원 회로, 및 에러 정정 인코딩 및 디코딩 회로 중 적어도 하나를 포함할 수 있다. 암호화 및 복호화 회로는 채널(CHk)로 전달되는 데이터를 암호화하고, 채널(CHk)로부터 전달되는 데이터를 복호화할 수 있다. 임의화 및 역임의화 회로는 채널(CHk)로 전달되는 데이터의 비트 패턴을 임의화하고, 채널(CHk)로부터 전달되는 데이터의 비트 패턴을 역임의화할 수 있다. 상태 변환 및 복원 회로는 채널(CHk)로 전달되는 데이터에서 하나의 메모리 셀에 기입되는 비트들 중 특정한 패턴들을 감소시키고, 채널(CHk)로부터 전달되는 데이터에서 감소된 패턴들을 복원할 수 있다. 에러 정정 인코딩 및 디코딩 회로는 채널(CHk)로 전달되는 데이터에 따라 패리티를 생성하여 데이터와 함께 전송하고, 채널(CHk)로부터 데이터와 함께 전송되는 패리티를 이용하여 데이터의 에러를 정정할 수 있다.
예를 들어, 제2 회로(C2)는 암호화 및 복호화 회로, 임의화 및 역임의화 회로, 상태 변환 및 복원 회로, 및 에러 정정 인코딩 및 디코딩 회로 중 적어도 하나를 포함할 수 있다.
도 13은 제어 회로들(127_1~127_n) 중 하나(127_k)의 다른 예를 보여주는 블록도이다. 도 11 및 도 13을 참조하면, 버스(121)는 제1 회로(C1), 제2 매치 체크 회로(MCC2_k), 및 제2 회로(C2)를 통해 채널(CHk)과 연결된다. 예를 들어, 제1 회로(C1)는 암호화 및 복호화 회로, 임의화 및 역임의화 회로, 상태 변환 및 복원 회로, 및 에러 정정 인코딩 및 디코딩 회로 중 적어도 하나를 포함할 수 있다. 예를 들어, 제2 회로(C2)는 암호화 및 복호화 회로, 임의화 및 역임의화 회로, 상태 변환 및 복원 회로, 및 에러 정정 인코딩 및 디코딩 회로 중 적어도 하나를 포함할 수 있다.
도 14는 제어 회로들(127_1~127_n) 중 하나(127_k)의 또 다른 예를 보여주는 블록도이다. 도 11 및 도 14를 참조하면, 버스(121)는 제2 매치 체크 회로(MCC2_k), 제1 회로(C1), 및 제2 회로(C2)를 통해 채널(CHk)과 연결된다. 예를 들어, 제1 회로(C1)는 암호화 및 복호화 회로, 임의화 및 역임의화 회로, 상태 변환 및 복원 회로, 및 에러 정정 인코딩 및 디코딩 회로 중 적어도 하나를 포함할 수 있다. 예를 들어, 제2 회로(C2)는 암호화 및 복호화 회로, 임의화 및 역임의화 회로, 상태 변환 및 복원 회로, 및 에러 정정 인코딩 및 디코딩 회로 중 적어도 하나를 포함할 수 있다.
도 15는 제어 회로들(127_1~127_n) 중 하나(127_k)의 또 다른 예를 보여주는 블록도이다. 도 11 및 도 14를 참조하면, 버스(121)로부터 채널(CHk)로 전송되는 데이터는 제3 회로(C3) 및 제4 회로(C4)를 통해 전달된다. 제3 회로(C3)는 암호화 회로, 임의화 회로, 상태 변환 회로 및 에러 정정 인코딩 회로 중 적어도 하나를 포함할 수 있다. 제4 회로(C4)는 암호화 회로, 임의화 회로, 상태 변환 회로 및 에러 정정 인코딩 회로 중 적어도 하나를 포함할 수 있다.
채널(CHk)로부터 버스(121)로 전달되는 데이터는 제6 회로(C6), 제5 회로(C5), 그리고 제2 매치 체크 회로(MCC2_k)를 통해 전달된다. 제5 회로(C5)는 복호화 회로, 역임의화 회로, 상태 복원 회로 및 에러 정정 디코딩 회로 중 적어도 하나를 포함할 수 있다. 제6 회로(C6)는 복호화 회로, 역임의화 회로, 상태 복원 회로 및 에러 정정 디코딩 회로 중 적어도 하나를 포함할 수 있다.
도 16은 도 10의 스토리지 장치(100)의 다른 예를 보여준다. 도 10 및 도 11과 비교하면, 도 16의 스토리지 장치(100')에서, 제1 매치 체크 회로(MCC1)는 컨트롤러(120)에 제공된다. 제2 매치 체크 회로들(MCC2_1~MCC2_n)은 컨트롤러(120)와 불휘발성 메모리 장치들(110_1~110_n)의 사이의 채널들(CH1~CHn)에 제공될 수 있다.
도 17은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)를 보여주는 블록도이다. 도 10 및 도 17을 참조하면, 불휘발성 메모리 장치(110)는 메모리 셀 어레이(111), 행 디코더 회로(113), 페이지 버퍼 회로(115), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 블록 어드레스에 의해 식별되는 물리적 저장 공간을 포함할 수 있다. 복수의 워드 라인들(WL) 각각은 행 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 복수의 비트 라인들(BL) 각각은 열 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다.
행 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 행 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 행 디코더 회로(113)는 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 어드레스를 디코딩하고, 디코딩된 어드레스에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 시에, 행 디코더 회로(113)는, 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들)을 인가할 수 있다.
페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.
프로그램 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.
데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)에 의해 읽힌 데이터를 입출력 채널을 통해 컨트롤러(120)로 출력하고, 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다.
제어 로직 회로(119)는 컨트롤러(120)로부터 입출력 채널을 통해 커맨드를 수신하고, 제어 채널을 통해 제어 신호를 수신할 수 있다. 제어 로직 회로(119)는 제어 신호에 응답하여 입출력 채널을 통해 수신되는 커맨드를 수신하고, 입출력 채널을 통해 수신되는 어드레스를 행 디코더 회로(113)로 라우팅하고, 그리고 입출력 채널을 통해 수신되는 데이터를 데이터 입출력 회로(117)로 라우팅할 수 있다. 제어 로직 회로(119)는 수신된 커맨드를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다.
예시적으로, 읽기 시에, 제어 로직 회로(119)는 컨트롤러(120)로부터 제어 채널을 통해 수신되는 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성할 수 있다. 생성된 데이터 스트로브 신호(DQS)는 제어 채널을 통해 컨트롤러(120)로 출력될 수 있다. 쓰기 시에, 제어 로직 회로(119)는 컨트롤러(120)로부터 제어 채널을 통해 데이터 스트로브 신호(DQS)를 수신할 수 있다.
도 18은 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 18을 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GST)의 소스들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인들(GSL1, GSL2)에 각각 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 행의 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GST)은 제1 접지 선택 라인(GSL1)에 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GST)은 제2 접지 선택 라인(GSL2)에 연결될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.
메모리 블록(BLKa)에서, 각 플레인의 각 높이의 메모리 셀들은 물리 페이지를 형성할 수 있다. 물리 페이지는 메모리 셀들(MC1~MC6)의 쓰기 및 읽기의 단위일 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 제2 워드 라인(WL2)에 선택 전압이 인가되고, 나머지 워드 라인들(WL1, WL3~WL6)에 비선택 전압이 인가될 수 있다. 즉, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 및 워드 라인들(WL1~WL6)의 전압들을 조절함으로써, 제2 플레인의 제2 워드 라인(WL2)에 대응하는 물리 페이지가 선택될 수 있다. 선택된 물리 페이지의 메모리 셀들(MC2)에서, 쓰기 또는 읽기가 수행될 수 있다.
메모리 블록(BLKa)에서, 메모리 셀들(MC1~MC6)의 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6) 중 일부는 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들(MC)에 연결된 워드 라인에 저전압(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압)이 공급되고, 소거 금지된 메모리 셀들(MC)에 연결된 워드 라인은 플로팅될 수 있다.
예시적으로, 메모리 블록(BLKa)은 블록 어드레스에 의해 식별되는 물리적 저장 공간을 포함할 수 있다. 워드 라인들(WL1~WL6) 각각은 행 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 비트 라인들(BL1, BL2) 각각은 열 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 서로 다른 행의 스트링 선택 라인들(SSL1a 및 SSL2a, 또는 SSL1b 및 SSL2b) 각각은 또는 서로 다른 행의 접지 선택 라인들(GSL1 및 GSL2)은 플레인 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다.
도 18에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 18에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
예시적으로, 하나의 물리 페이지에 속한 메모리 셀들(MC)은 적어도 세 개의 논리 페이지들에 대응할 수 있다. 예를 들어, 하나의 메모리 셀(MC)에 k 개(k는 2보다 큰 양의 정수)의 비트들이 프로그램될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC)에서, 각 메모리 셀(MC)에 프로그램되는 k 개의 비트들은 각각 k 개의 논리 페이지들을 형성할 수 있다.
예를 들어, 하나의 물리 페이지는 블록 어드레스, 행 어드레스, 열 어드레스 및 플레인 어드레스에 의해 식별되는 물리적 저장 공간을 포함한다. 하나의 물리 페이지는 둘 이상의 논리 페이지들을 포함할 수 있다. 논리 페이지들 각각은 물리 페이지의 어드레스에 더하여 논리 페이지들을 식별하는 추가 어드레스(또는 오프셋)에 의해 식별되는 논리적 저장 공간을 포함할 수 있다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이가 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 포획 레이어를 포함한다. 각 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
예시적으로, 각 불휘발성 메모리 장치에 메모리 셀 어레이(111)가 하나가 제공될 수 있다. 스토리지 장치(100 또는 100')의 읽기 단위는 장치의 읽기 단위는 페이지(논리 페이지 또는 물리 페이지)일 수 있다.
각 불휘발성 메모리 장치에 둘 이상의 메모리 셀 어레이들이 제공되고, 둘 이상의 메모리 셀 어레이들에 각각 속한 둘 이상의 페이지들이 동시에 액세스될 수 있다. 예를 들어, 둘 이상의 페이지들이 슈퍼 페이지를 형성할 수 있다. 스토리지 장치(100 또는 100')의 읽기 단위는 슈퍼 페이지일 수 있다.
둘 이상의 불휘발성 메모리 장치들에 각각 속한 둘 이상의 페이지들(또는 슈퍼 페이지들)이 동시에 액세스될 수 있다. 이 경우, 둘 이상의 불휘발성 메모리 장치들에 각각 속한 둘 이상의 페이지들(또는 슈퍼 페이지들)은 슈퍼 페이지(또는 상위 슈퍼 페이지)를 형성할 수 있다. 스토리지 장치(100 또는 100')의 읽기 단위는 슈퍼 페이지(또는 상위 슈퍼 페이지)일 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10; 데이터베이스 서버 20; 호스트 장치
30; 선택도 쿼리 관리자 100; 스토리지 장치
110; 불휘발성 메모리 장치 111; 메모리 셀 어레이
113; 행 디코더 회로 115; 페이지 버퍼 회로
117; 데이터 입출력 회로 119; 제어 로직 회로
120; 컨트롤러 121; 버스
122; 프로세서 123; 랜덤 액세스 메모리
125; 호스트 인터페이스 126; 버퍼 제어 회로
127; 메모리 인터페이스 MCC; 매치 체크 회로
CCU; 체크 제어부 130; 랜덤 액세스 메모리

Claims (19)

  1. 스토리지 장치로부터 데이터를 검색하는 방법에 있어서:
    상기 스토리지 장치에 저장된 각 테이블의 제2 읽기 단위들의 수에 대한, 쿼리에 포함된 여과 술어들에 연관된 필드 값들이 분산된 제1 읽기 단위들의 수의 비율에 기반하여, 상기 스토리지 장치에 저장된 각 테이블의 읽기 단위들에 대한 선택도를 판단하는 단계; 그리고
    상기 읽기 단위들의 상기 선택도에 기반하여 상기 스토리지 장치로부터 상기 데이터를 검색하는 단계를 포함하고,
    상기 읽기 단위들의 각각은 상기 스토리지 장치에 의해 한 번의 읽기 동작에서 읽혀지는 데이터의 양을 갖는 방법
  2. 제1항에 있어서,
    상기 판단하는 단계는,
    상기 쿼리로부터 상기 여과 술어를 검출하는 단계; 그리고
    상기 여과 술어에 대응하는 테이블이 저장된 위치들, 상기 여과 술어의 비트 패턴, 그리고 상기 여과 술어의 연산자를 상기 스토리지 장치로 전송하는 단계를 포함하는 방법.
  3. 제2항에 있어서,
    상기 읽기 단위들의 상기 선택도를 측정하는 단계는,
    상기 스토리지 장치에 의해, 상기 위치들에 대응하는 제1 읽기 단위들에서 상기 비트 패턴 및 상기 연산자에 대응하는 제2 읽기 단위들의 수를 카운트하는 단계를 더 포함하는 방법.
  4. 제3항에 있어서,
    상기 판단하는 단계는;
    상기 스토리지 장치에 의해, 상기 제2 읽기 단위들의 수를 상기 위치들에 대응하는 상기 제1 읽기 단위들의 수로 나누어 상기 선택도를 판단하는 단계를 더 포함하는 방법.
  5. 제2항에 있어서,
    상기 판단하는 단계는,
    샘플들의 개수를 상기 스토리지 장치로 전송하는 단계를 더 포함하고,
    상기 샘플들은 상기 위치들에 대응하는 제3 읽기 단위들에 있는 방법.
  6. 제5항에 있어서,
    상기 판단하는 단계는,
    상기 스토리지 장치에 의해, 상기 샘플들의 개수에 대응하는 제5 읽기 단위들에서 상기 비트 패턴 및 상기 연산자에 대응하는 제4 읽기 단위들의 수를 카운트하는 단계를 더 포함하는 방법.
  7. 제6항에 있어서,
    상기 판단하는 단계는;
    상기 스토리지 장치에 의해, 상기 제4 읽기 단위들의 수를 상기 샘플들의 개수에 대응하는 상기 제5 읽기 단위들의 수로 나누어 상기 선택도를 판단하는 단계를 더 포함하는 방법.
  8. 제1항에 있어서,
    상기 검색하는 단계는,
    상기 읽기 단위들의 상기 선택도가 문턱값보다 작으면 상기 선택도에 대응하는 테이블을 첫 번째 검색 목표로 설정하는 단계; 그리고
    상기 읽기 단위들의 상기 선택도가 상기 문턱값 이상이면 상기 선택도에 대응하지 않는 테이블을첫 번째 검색 목표로 설정하는 단계를 포함하는 방법.
  9. 제8항에 있어서,
    상기 검색하는 단계는,
    상기 쿼리에 기반하여 적어도 두 개의 선택도들이 판단되면, 상가 적어도 두 개의 선택도들 중 가장 낮은 선택도를 선택하는 단계를 더 포함하는 방법.
  10. 스토리지 장치로부터 데이터를 검색하는 방법에 있어서:
    상기 스토리지 장치에 의해, 데이터가 저장된 위치들, 여과 술어의 비트 패턴, 상기 여과 술어의 연산자, 그리고 샘플들의 개수를 수신하는 단계;
    상기 스토리지 장치에 의해, 상기 위치들에 대응하는 제2 읽기 단위들 중에서 상기 비트 패턴 및 상기 연산자에 대응하는 제1 읽기 단위들의 수를 카운트하는 단계;
    상기 스토리지 장치에 의해, 상기 제1 읽기 단위들의 수에 기반하여 상기 여과 술어에 대한 선택도를 판단하는 단계; 그리고
    상기 스토리지 장치에 의해, 상기 데이터를 검색하는데 사용되도록 상기 판단된 선택도를 호스트 장치로 전송하는 단계를 포함하고,
    상기 카운트하는 단계는 상기 샘플들의 개수에 대응하는 제3 읽기 단위들 중에서 상기 제1 읽기 단위들의 수를 카운트하는 단계를 포함하고, 그리고
    상기 판단하는 단계는 상기 제1 읽기 단위들의 수를 상기 제3 읽기 단위들의 수로 나누어 상기 선택도를 판단하는 단계를 포함하는 방법.
  11. 제10항에 있어서,
    상기 스토리지 장치는 불휘발성 메모리 장치들, 랜덤 액세스 메모리, 그리고 상기 불휘발성 메모리 장치들 및 상기 랜덤 액세스 메모리를 제어하도록 구성되는 컨트롤러를 포함하는 방법.
  12. 제11항에 있어서,
    상기 카운트하는 단계는,
    상기 제2 읽기 단위들 중 적어도 일부에 대응하는 제1 데이터가 상기 랜덤 액세스 메모리에 저장되어 있을 때, 상기 제1 데이터에 기반하여 상기 제2 읽기 단위들의 수를 카운트하는 단계; 그리고
    상기 제2 읽기 단위들 중 나머지 일부에 대응하는 제2 데이터가 상기 불휘발성 메모리 장치에 저장되어 있을 때, 상기 제2 데이터에 기반하여 상기 제2 읽기 단위들의 수를 더 카운트하는 단계를 포함하는 방법.
  13. 제12항에 있어서,
    상기 스토리지 장치는,
    상기 랜덤 액세스 메모리로부터 읽히는 상기 제1 데이터가 상기 비트 패턴 및 상기 연산자에 대응하는지 판별하도록 구성되는 제1 매치 체크 회로; 그리고
    상기 불휘발성 메모리 장치들로부터 읽히는 상기 제2 데이터가 상기 비트 패턴 및 상기 연산자에 대응하는지 판별하도록 구성되는 제2 매치 체크 회로를 더 포함하는 방법.
  14. 제13항에 있어서,
    상기 제1 매치 체크 회로 ?? 상기 제2 매치 체크 회로 중 적어도 하나는 상기 컨트롤러의 내부에 포함되는 방법.
  15. 스토리지 장치로부터 데이터를 검색하는 방법에 있어서:
    쿼리로부터 여과 술어를 검출하는 단계;
    상기 스토리지 장치에 의해, 상기 여과 술어에 대응하는 테이블을 선택하고, 그리고 상기 테이블의 데이터가 저장된 위치들, 상기 여과 술어의 비트 패턴, 그리고 상기 여과 술어와 연관된 연산자에 기반하여 읽기 단위들의 선택도를 판단하는 단계; 그리고
    상기 선택도에 기반하여 상기 테이블을 첫 번째 검색 목표로 판단하는 단계를 포함하고,
    상기 읽기 단위들의 각각은 상기 스토리지 장치에 의해 한 번의 읽기 동작에서 읽혀지는 데이터의 양을 갖고,
    상기 읽기 단위들의 선택도는, 상기 스토리지 장치에 저장된 각 테이블의 제1 읽기 단위들의 수에대한, 각 테이블에서 상기 여과 술어와 연관된 필드 값들이 분산된 제2 읽기 단위들의 수의 비율을 가리키는 방법.
  16. 제15항에 있어서,
    상기 선택도를 판단하는 단계는,
    상기 위치들에 대응하는 상기 제1 읽기 단위들이 상기 비트 패턴 및 상기 연산자에 대응하는지 매치 체크를 수행하는 단계; 그리고
    상기 매치 체크의 결과에 기반하여 상기 선택도를 판단하는 단계를 포함하는 방법.
  17. 제16항에 있어서,
    상기 선택도를 판단하는 단계는,
    상기 제1 읽기 단위들의 수 및 상기 제2 읽기 단위들의 수에 기반하여 상기 선택도를 판단하는 단계를 더 포함하는 방법.
  18. 제16항에 있어서,
    상기 제1 읽기 단위들 중에서 샘플 읽기 단위들을 선택하는 단계를 더 포함하고,
    상기 매치 체크는 상기 샘플 읽기 단위들에 대해 수행되고, 그리고 상기 선택도는 상기 샘플 읽기 단위들에 대한 상기 매치 체크의 겨로가에 기반하여 판단되는 방법.
  19. 제18항에 있어서,
    상기 테이블을 첫 번째 검색 목표로 판단하는 단계는 문턱보다 작은 상기 선택도에 기반하여 상기 테이블을 상기 첫 번째 검색 목표로 판단하는 단계를 더 포함하는 방법.
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