KR102291309B1 - 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치 - Google Patents

불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치 Download PDF

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Abstract

본 발명은 불휘발성 메모리 장치에 관한 것이다. 본 발명의 불휘발성 메모리장치는, 메모리 셀들을 포함하는 메모리 셀 어레이, 워드 라인들을 통해 메모리 셀들에 연결되는 행 디코더 회로, 비트 라인들을 통해 메모리 셀들에 연결되는 페이지 버퍼 회로, 그리고 메모리 셀들에 대해 소거 및 소거 검증을 포함하는 소거 루프를 반복적으로 수행하도록 행 디코더 회로 및 페이지 버퍼 회로를 제어하는 제어 회로로 구성된다. 제1 소거 루프의 소거 검증의 결과에 따라, 제어 회로는 소거 전압의 증가 및 감소 중 하나를 선택하고, 선택 결과에 따라 조절된 소거 전압을 제2 소거 루프의 소거 시에 메모리 셀들에 인가한다.

Description

불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치{NONVOLATILE MEMORY DEVICE AND STORAGE DEVICE INCLUDING NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트 폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 스토리지 장치의 고집적화 및 그에 따른 대용량화가 지속적으로 진행되고 있다. 스토리지 장치의 고집적화는 스토리지 장치의 생산 비용을 감소시킨다는 장점을 갖는다. 그러나, 스토리지 장치의 고집적화로 인해 스토리지 장치의 스케일이 감소하고 구조가 변화하면서, 기존에 발견되지 않은 다양한 문제들이 발견되고 있다. 새롭게 발견되고 있는 다양한 문제들은 스토리지 장치에 저장된 데이터를 손상시킬 수 있으며, 따라서, 스토리지 장치의 신뢰성이 저해될 수 있다. 스토리지 장치의 신뢰성을 향상시킬 수 있는 방법 및 장치에 대한 요구가 지속적으로 제기되고 있다.
본 발명의 목적은 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치를 제공하는 데에 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 메모리 셀들을 포함하는 메모리 셀 어레이; 워드 라인들을 통해 상기 메모리 셀들에 연결되는 행 디코더 회로; 비트 라인들을 통해 상기 메모리 셀들에 연결되는 페이지 버퍼 회로; 그리고 상기 복수의 메모리 셀들에 대해 소거 및 소거 검증을 포함하는 소거 루프를 반복적으로 수행하도록 상기 행 디코더 회로 및 상기 페이지 버퍼 회로를 제어하는 제어 회로를 포함하고, 제1 소거 루프의 소거 검증의 결과에 따라, 상기 제어 회로는 소거 전압의 증가 및 감소 중 하나를 선택하고, 선택 결과에 따라 조절된 상기 소거 전압을 제2 소거 루프의 소거 시에 상기 메모리 셀들에 인가하도록 구성된다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치는, 메모리 셀들을 포함하는 메모리 셀 어레이; 워드 라인들을 통해 상기 메모리 셀들에 연결되는 행 디코더 회로; 비트 라인들을 통해 상기 메모리 셀들에 연결되는 페이지 버퍼 회로; 그리고 상기 복수의 메모리 셀들에 대해 소거 및 소거 검증을 포함하는 소거 루프를 반복적으로 수행하도록 상기 행 디코더 회로 및 상기 페이지 버퍼 회로를 제어하는 제어 회로를 포함하고, 상기 제어 회로는 제1 소거 루프의 소거 검증 시에 소거 페일된 메모리 셀들의 수 및 소거 패스된 메모리 셀들의 수 중 적어도 하나에 기반하여 소거 전압을 조절하고, 상기 조절된 소거 전압을 제2 소거 루프의 소거 시에 상기 메모리 셀들에 인가하도록 구성된다.
본 발명의 실시 예에 따른 스토리지 장치는, 불휘발성 메모리 장치; 그리고 상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고,
상기 불휘발성 메모리 장치는 소거 검증 결과를 상기 컨트롤러로 출력하고, 상기 컨트롤러로부터 수신되는 조절 방법에 따라 소거 전압을 조절하고, 그리고 상기 소거 전압을 이용하여 소거 루프를 수행하도록 구성되고, 상기 컨트롤러는 상기 불휘발성 메모리 장치로부터 수신되는 상기 소거 검증 결과에 기반하여 상기 소거 전압에 대한 상기 조절 방법을 선택하고, 그리고 상기 조절 방법을 상기 불휘발성 메모리 장치에 전달하도록 구성된다.
본 발명의 실시 예들에 따르면, 소거되는 메모리 셀들이 과소거(deep erase)되는 것이 방지된다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 3은 본 발명의 제1 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 4는 도 3에 도시된 소거 동작의 방법에 따라 선택된 소거 단위에서 소거 루프가 반복되는 과정을 보여주는 타이밍도이다.
도 5는 소거가 수행됨에 따라 메모리 셀들의 문턱 전압들이 변화하는 과정을 보여주는 그래프이다.
도 6은 도 3의 소거 동작 시에 소거 전압의 조절 방법을 결정하는 예를 보여준다.
도 7은 본 발명의 실시 예에 따라 소거되는 메모리 셀들의 문턱 전압 산포의 변화를 보여준다.
도 8은 본 발명의 제2 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 9는 본 발명의 제3 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 10은 도 9에 도시된 소거 동작의 방법에 따라 선택된 소거 단위에서 소거 루프가 반복되는 과정을 보여주는 타이밍도이다.
도 11은 도 9의 소거 동작 시에 소거 전압의 조절 방법을 결정하는 예를 보여준다.
도 12는 본 발명의 제4 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 13은 본 발명의 제5 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 14는 도 13의 프로그램 동작 시에 프로그램 전압의 조절 방법을 결정하는 예를 보여준다.
도 15는 도 13에 도시된 프로그램 동작의 방법에 따라 선택된 프로그램 단위에서 프로그램 루프가 반복되는 과정을 보여주는 타이밍도이다.
도 16은 도 13의 동작 방법에 따라 메모리 셀들이 프로그램되는 과정을 보여주는 그래프들이다.
도 17은 전압이 증가 또는 감소될 때에 증가량 및 감소량이 조절되는 예를 보여주는 순서도이다.
도 18은 도 17에 도시된 방법에 따라 소거 전압 또는 프로그램 전압이 증가 또는 감소되는 예를 보여주는 타이밍도이다.
도 19는 본 발명의 제6 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 20은 도 19의 동작 방법에 따라 소거 전압 또는 프로그램 전압이 증가 또는 감소되는 예를 보여주는 타이밍도이다.
도 21은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 22는 컨트롤러가 소거 전압 또는 프로그램 전압의 조절 방법을 선택하는 제1 예를 보여준다.
도 23은 컨트롤러가 소거 전압 또는 프로그램 전압의 조절 방법을 선택하는 제2 예를 보여준다.
도 24는 본 발명의 실시 예에 따른 컨트롤러를 보여주는 블록도이다.
도 25는 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(110)는 메모리 셀 어레이(111), 행 디코더 회로(113), 페이지 버퍼 회로(115), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다. 예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
행 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 행 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 행 디코더 회로(113)는 컨트롤러로부터 입출력 채널을 통해 수신되는 어드레스를 디코딩하고, 디코딩된 어드레스에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 시에, 행 디코더 회로(113)는, 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들)을 인가할 수 있다.
페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.
프로그램 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.
데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)에 의해 읽힌 데이터를 입출력 채널을 통해 컨트롤러로 출력하고, 컨트롤러로부터 입출력 채널을 통해 수신되는 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다.
제어 로직 회로(119)는 컨트롤러로부터 입출력 채널을 통해 커맨드를 수신하고, 제어 채널을 통해 제어 신호를 수신할 수 있다. 제어 로직 회로(119)는 제어 신호에 응답하여 입출력 채널을 통해 수신되는 커맨드를 수신하고, 입출력 채널을 통해 수신되는 어드레스는 행 디코더 회로(113)로 라우팅하고, 그리고 입출력 채널을 통해 수신되는 데이터를 데이터 입출력 회로(117)로 라우팅할 수 있다. 제어 로직 회로(119)는 수신된 커맨드를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다.
예시적으로, 읽기 시에, 제어 로직 회로(119)는 컨트롤러로부터 제어 채널을 통해 수신되는 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성할 수 있다. 생성된 데이터 스트로브 신호(DQS)는 제어 채널을 통해 컨트롤러로 출력될 수 있다. 쓰기 시에, 제어 로직 회로(119)는 컨트롤러로부터 제어 채널을 통해 데이터 스트로브 신호(DQS)를 수신할 수 있다.
제어 로직 회로(119)는 전압 제어 회로(VC)를 포함한다. 전압 제어 회로(VC)는 메모리 셀 어레이(111)로 공급되는 소거 전압(VERS)의 레벨을 조절하도록 구성된다. 예를 들어, 전압 제어 회로(VC)는 패스/페일 체크 회로(PF)로부터 수신되는 패스 신호(P), 페일 신호(F), 또는 소거 검증의 결과를 가리키는 검증 정보(VI)에 기반하여 소거 전압(VERS)의 레벨을 조절할 수 있다.
패스/페일 체크 회로(PF)는 페이지 버퍼 회로(115)와 연결된다. 패스/페일 체크 회로(PF)는 페이지 버퍼 회로(115)로부터 소거 검증 시에 메모리 셀 어레이(111)로부터 읽혀진 데이터를 수신할 수 있다. 수신된 데이터에 기반하여, 패스/페일 체크 회로(PF)는 소거 패스 또는 소거 페일을 판별할 수 있다. 소거 검증의 결과가 소거 패스로 판별되면, 패스/페일 체크 회로(PF)는 패스 신호(P)를 제어 로직 회로(119)로 출력할 수 있다. 소거 검증의 결과가 소거 페일로 판별되면, 패스/페일 체크 회로(PF)는 페일 신호(F)를 제어 로직 회로(119)로 출력할 수 있다.
패스/페일 체크 회로(PF)는 카운터(CNT)를 포함한다. 카운터(CNT)는 페이지 버퍼 회로(115)로부터 수신된 데이터 중에서 소거 패스로 판별되는 패스 셀들의 수 또는 소거 페일로 판별되는 페일 셀들의 수를 카운트할 수 있다.
패스/페일 체크 회로(PF)는 페이지 버퍼 회로(115)로부터 수신된 데이터, 패스 비트들의 수 또는 페일 비트들의 수를 검증 정보(VI)로서 제어 로직 회로(119)로 출력할 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 2를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GST)의 소스들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인들(GSL1, GSL2)에 각각 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 행의 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GST)은 제1 접지 선택 라인(GSL1)에 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GST)은 제2 접지 선택 라인(GSL2)에 연결될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.
메모리 블록(BLKa)에서, 각 플레인의 각 높이의 메모리 셀들은 물리 페이지를 형성할 수 있다. 물리 페이지는 메모리 셀들(MC1~MC6)의 쓰기 및 읽기의 단위일 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 제2 워드 라인(WL2)에 선택 전압이 인가되고, 나머지 워드 라인들(WL1, WL3~WL6)에 비선택 전압이 인가될 수 있다. 즉, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 및 워드 라인들(WL1~WL6)의 전압들을 조절함으로써, 제2 플레인의 제2 워드 라인(WL2)에 대응하는 물리 페이지가 선택될 수 있다. 선택된 물리 페이지의 메모리 셀들(MC2)에서, 쓰기 또는 읽기가 수행될 수 있다.
메모리 블록(BLKa)에서, 메모리 셀들(MC1~MC6)의 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6) 중 일부는 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들(MC)에 연결된 워드 라인에 저전압(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압)이 공급되고, 소거 금지된 메모리 셀들(MC)에 연결된 워드 라인은 플로팅될 수 있다.
도 2에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 2에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
예시적으로, 하나의 물리 페이지에 속한 메모리 셀들(MC)은 적어도 세 개의 논리 페이지들에 대응할 수 있다. 예를 들어, 하나의 메모리 셀(MC)에 k 개(k는 2보다 큰 양의 정수)의 비트들이 프로그램될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC)에서, 각 메모리 셀(MC)에 프로그램되는 k 개의 비트들은 각각 k 개의 논리 페이지들을 형성할 수 있다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이가 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 포획 레이어를 포함한다. 각 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 3은 본 발명의 제1 실시 예에 따른 불휘발성 메모리 장치(110)의 동작 방법을 보여주는 순서도이다. 예시적으로, 불휘발성 메모리 장치(110)가 선택된 소거 단위(예를 들어, 메모리 블록 또는 서브 블록)에 대해 소거 동작을 수행하는 방법이 도 3에 도시되어 있다.
도 1 내지 도 3을 참조하면, 소거 동작은 소거 및 소거 검증을 포함하는 소거 루프를 반복적으로 수행하는 것을 포함한다. 도 3의 S110 단계 내지 S160 단계는 하나의 소거 루프를 보여준다. S110 단계는 각 소거 루프의 소거에 해당한다. S120 단계 및 S130 단계는 각 소거 루프의 소거 검증에 해당한다. S140 단계 내지 S160 단계는 소거 전압(VERS)의 조절에 해당한다.
S110 단계에서, 제어 로직 회로(119)는 선택된 소거 단위의 메모리 셀들(MC)에 소거 전압(VERS)을 인가한다. 예를 들어, 소거 전압(VERS)은 양의 고전압일 수 있다. 소거 전압(VERS)은 선택된 소거 단위의 메모리 셀들(MC)의 바디들(bodies)에 인가될 수 있다.
S120 단계에서, 제어 로직 회로(119)는 소거 전압(VERS)이 인가된 메모리 셀들(MC)에 대해 소거 검증을 수행하도록 행 디코더 회로(113) 및 페이지 버퍼 회로(115)를 제어할 수 있다.
예를 들어, 소거 검증은 동시에 또는 순차적으로 수행될 수 있다. 소거 검증이 동시에 수행되는 경우, 행 디코더 회로(113)는 선택된 소거 단위의 모든 워드 라인들(WL)에 소거 검증 전압(VER)을 인가할 수 있다. 소거 검증 전압(VER)은 접지 전압 또는 그와 유사한 레벨을 갖는 저전압일 수 있다. 또한, 행 디코더 회로(113)는 선택된 소거 단위에 대응하는 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)에 턴-온 전압을 인가할 수 있다. 턴-온 전압은 턴-온 전압이 인가되는 트랜지스터들 또는 메모리 셀들을 턴-온 하는 레벨을 가질 수 있다.
페이지 버퍼 회로(115)는 비트 라인들(BL)을 전원 전압 또는 양의 전압으로 프리차지한 후에 비트 라인들(BL)을 플로팅할 수 있다. 페이지 버퍼 회로(115)는 디벨러프(develop) 시간이 경과한 후에, 비트 라인들(BL)의 전압들을 래치함으로써, 소거 검증의 대상인 메모리 셀들(MC)로부터 데이터를 읽을 수 있다. 페이지 버퍼 회로(115)에 의해 읽혀진 데이터는 패스/페일 체크 회로(PF)로 전달된다.
소거 검증이 순차적으로 수행되는 경우, 선택된 소거 단위는 둘 이상의 소거 검증 단위들로 분할될 수 있다. 둘 이상의 소거 검증 단위들을 순차적으로 선택하며, 소거 검증이 수행될 수 있다. 행 디코더 회로(113)는 선택된 소거 검증 단위에 대응하는 워드 라인 또는 워드 라인들에 소거 검증 전압(VER)을 인가할 수 있다. 또한, 행 디코더 회로(113)는 선택된 소거 검증 단위에 대응하는 스트링 선택 라인 또는 스트링 선택 라인들과 접지 선택 라인 또는 접지 선택 라인들에 턴-온 전압을 인가할 수 있다.
페이지 버퍼 회로(115)는 비트 라인들(BL)을 전원 전압 또는 양의 전압으로 프리차지한 후에 비트 라인들(BL)을 플로팅할 수 있다. 페이지 버퍼 회로(115)는 디벨러프(develop) 시간이 경과한 후에, 비트 라인들(BL)의 전압들을 래치함으로써, 소거 검증의 대상인 메모리 셀들(MC)로부터 데이터를 읽을 수 있다. 페이지 버퍼 회로(115)에 의해 읽혀진 데이터는 패스/페일 체크 회로(PF)로 전달된다.
소거 검증이 소거 검증 단위들에 대해 순차적으로 수행되는 동안, 페이지 버퍼 회로(115)는 소거 검증 단위들의 수에 해당하는 횟수만큼, 소거 검증 단위들로부터 읽혀진 데이터를 패스/페일 체크 회로(PF)로 출력할 수 있다.
S130 단계에서, 제어 로직 회로(119)는 페이지 버퍼 회로(115)에 의해 읽혀진 데이터를 이용하여 패스/페일 체크를 수행하도록 패스/페일 체크 회로(PF)를 제어할 수 있다.
예시적으로, 패스/페일 체크 회로(PF)로 전달된 비트가 '1'인 경우, 전달된 비트와 연관된 메모리 셀 또는 메모리 셀들 중 적어도 하나는 소거 페일인 것으로 판별될 수 있다. 패스/페일 체크 회로(PF)로 전달된 비트가 '0'인 경우, 전달된 비트와 연관된 메모리 셀 또는 메모리 셀들 중 적어도 하나는 소거 패스인 것으로 판별될 수 있다.
소거 검증이 동시에 또는 순차적으로 수행되는 동안 페이지 버퍼 회로(115)로부터 전달된 데이터에 '1'이 존재하지 않거나 또는 '1'의 개수가 미리 정해진 에러 허용 범위 내에 속할 때, 패스/페일 체크 회로(PF)는 선택된 소거 단위의 소거가 패스인 것으로 판별할 수 있다. 페이지 버퍼 회로(115)로부터 전달된 데이터에 '1'이 존재하거나 또는 '1'의 개수가 미리 정해진 에러 허용 범위에 속하지 않을 때, 패스/페일 체크 회로(PF)는 선택된 소거 단위의 소거가 페일인 것으로 판별할 수 있다.
선택된 소거 단위의 소거가 페일로 판별되는 경우, 카운터(CNT)는 소거 페일을 가리키는 '1'의 개수 또는 소거 패스를 가리키는 '0'의 개수를 카운트할 수 있다. 카운트 값은 검증 정보(VI)로서 제어 로직 회로(119)로 전달될 수 있다.
S140 단계에서, 제어 로직 회로(119)는 소거 전압(VERS)의 레벨을 조절하는 조절 방법을 결정할 수 있다. 예를 들어, 제어 로직 회로(119)는 소거 전압(VERS)의 증가 및 감소 중 하나를 선택할 수 있다.
제어 로직 회로(119)가 소거 전압(VERS)의 증가를 선택하는 경우, S150 단계에서, 전압 제어 회로(VC)는 소거 전압(VERS)의 레벨을 증가시킨다. 제어 로직 회로(119)가 소거 전압(VERS)의 감소를 선택하는 경우, S160 단계에서, 전압 제어 회로(VC)는 소거 전압(VERS)의 레벨을 감소시킨다. 이후에, S110 단계가 다시 수행된다.
요약하면, 제어 로직 회로(119)는 현재 소거 루프의 검증 정보(VI)에 기반하여 다음 소거 루프의 소거 전압(VERS)의 레벨을 조절할 수 있다. 예를 들어, 제어 로직 회로(119)는 현재 소거 루프의 검증 정보(VI)에 따라, 다음 소거 루프의 소거 전압(VERS)을 현재 소거 루프의 소거 전압(VERS)보다 증가 또는 감소시킬 수 있다.
도 4는 도 3에 도시된 소거 동작의 방법에 따라 선택된 소거 단위에서 소거 루프가 반복되는 과정을 보여주는 타이밍도이다. 도 4에서, 가로 축은 시간(T)을 가리키고, 세로 축은 선택된 소거 단위의 메모리 셀들(MC)에 인가되는 전압(V)을 가리킨다.
간결한 설명을 위하여, 도 4에서, 각 소거 루프(EL)에서 소거 단위의 메모리 셀들(MC)의 바디들에 소거 전압(VERS)이 인가되는 것과 소거 단위의 메모리 셀들(MC)에 연결된 워드 라인들(WL)에 소거 검증 전압(VER)이 인가되는 것 외의 다른 전압들은 생략되어 있다.
도 1 및 도 4를 참조하면, 제1 소거 루프(EL1)에서, 선택된 소거 단위의 메모리 셀들(MC)에 소거 전압(VERS)이 인가되고, 소거 검증 전압(VER)이 인가된다. 예를 들어, 제1 소거 루프(EL1)에서 소거 전압(VERS)의 증가가 선택될 수 있다.
제2 소거 루프(EL2)에서, 선택된 소거 단위의 메모리 셀들(MC)에 소거 전압(VERS)이 인가되고, 소거 검증 전압(VER)이 인가된다. 제2 소거 루프(EL2)의 소거 전압(VERS)의 레벨은 제1 소거 루프(EL1)의 소거 전압(VERS)의 레벨보다 높을 수 있다. 예를 들어, 제2 소거 루프(EL2)에서 소거 전압(VERS)의 증가가 선택될 수 있다.
제3 소거 루프(EL3)에서, 선택된 소거 단위의 메모리 셀들(MC)에 소거 전압(VERS)이 인가되고, 소거 검증 전압(VER)이 인가된다. 제3 소거 루프(EL3)의 소거 전압(VERS)의 레벨은 제2 소거 루프(EL2)의 소거 전압(VERS)의 레벨보다 높을 수 있다. 예를 들어, 제3 소거 루프(EL3)에서 소거 전압(VERS)의 감소가 선택될 수 있다.
제4 소거 루프(EL4)에서, 선택된 소거 단위의 메모리 셀들(MC)에 소거 전압(VERS)이 인가되고, 소거 검증 전압(VER)이 인가된다. 제4 소거 루프(EL4)의 소거 전압(VERS)의 레벨은 제3 소거 루프(EL3)의 소거 전압(VERS)의 레벨보다 높을 수 있다.
상술된 바와 같이, 제어 로직 회로(119)는 소거 동작의 초기의 소거 루프들에서 소거 전압(VERS)을 증가시킬 수 있다. 또한, 제어 로직 회로(119)는 소거 동작의 후기의 소거 루프들에서 소거 전압(VERS)을 감소시킬 수 있다.
도 5는 소거가 수행됨에 따라 메모리 셀들(MC)의 문턱 전압들이 변화하는 과정을 보여주는 그래프이다. 도 5에서, 가로 축은 메모리 셀들(MC)의 문턱 전압들(VTH)을 가리키고, 세로 축은 메모리 셀들(MC)의 수를 가리킨다. 즉, 도 5에 메모리 셀들(MC)의 문턱 전압들의 산포도가 도시된다.
도 1 및 도 5를 참조하면, 소거 루프가 반복됨에 따라 메모리 셀들(MC)의 문턱 전압은 낮아진다. 소거 검증 전압(VER)보다 낮은 문턱 전압을 갖는 패스 셀들(PC)은 소거 검증 시에 '0'으로 읽혀지며, 패스된 것으로 판별된다. 소거 검증 전압(VER)보다 높은 문턱 전압을 갖는 페일 셀들(FC)은 소거 검증 시에 '1'로 읽혀지며, 페일된 것으로 판별된다.
통상적인 소거 동작 시에, 페일 셀들(FC)이 존재하면(또는 페일 셀들(FC)의 수가 에러 허용 범위 밖이면), 소거 전압(VERS)의 레벨은 소거 루프가 반복될 때마다 증가된다. 이 경우, 소거 검증 전압(VER)과 유사한 레벨의 문턱 전압을 갖는 페일 셀들(FC)에서, 소거 전압(VERS)의 레벨의 증가에 따라 과소거(deep erase)가 발생할 수 있다. 과소거가 발생하면, 메모리 셀들(MC)에 강한 스트레스가 인가되며, 메모리 셀들이 열화될 수 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)는 소거 동작의 초기 소거 루프들(EL)에서 소거 전압(VERS)을 증가시키고, 소거 동작의 후기 소거 루프들(EL)에서 소거 전압(VERS)을 감소시킴으로써, 메모리 셀들(MC)이 과소거되는 것을 방지할 수 있다.
도 6은 도 3의 소거 동작 시에 소거 전압(VERS)의 조절 방법을 결정하는 예를 보여준다. 도 1 및 도 6을 참조하면, 제어 로직 회로(119)는 패스/페일 체크 회로(PF)로부터 검증 정보(VI)로서 페일 셀들(FC)의 수를 수신할 수 있다.
S210 단계에서, 제어 로직 회로(119)는 페일 셀들(FC)의 수가 제1 임계값(CV1) 이하인지 판별한다. 페일 셀들(FC)의 수가 제1 임계값(CV1) 이하이면, S220 단계에서, 제어 로직 회로(119)는 소거 전압(VERS)의 조절 방법으로서 감소를 선택할 수 있다. 페일 셀들(FC)의 수가 제1 임계값(CV1)보다 크면, 제어 로직 회로(119)는 소거 전압(VERS)의 조절 방법으로서 증가를 선택할 수 있다.
예를 들어, 제1 임계값(CV1)은 소거 검증 시에 페이지 버퍼 회로(115)에 의해 읽힌 데이트의 비트들의 수에 대한 비율로 정해질 수 있다. 예를 들어, 제1 임계값(CV1)은 소거 검증 시에 페이지 버퍼 회로(115)에 의해 읽힌 데이터의 비트들의 수의 1/3일 수 있다.
도 7은 본 발명의 실시 예에 따라 소거되는 메모리 셀들(MC)의 문턱 전압 산포의 변화를 보여준다. 도 7에서, 가로 축은 메모리 셀들(MC)의 문턱 전압들을 가리키고, 세로 축은 메모리 셀들(MC)의 수를 가리킨다. 도 1, 도 6 및 도 7을 참조하면, 제1 시점(T1)에, 페일 셀들(FC)의 수가 제1 임계값(CV1)에 도달할 수 있다. 따라서, 제1 시점(T1) 이후의 소거 루프에서 소거 전압(VERS)의 레벨이 감소될 수 있다.
예를 들어, 제1 시점(T1)의 제K 소거 루프에서, 소거 전압(VERS)의 감소가 결정될 수 있다. 이후에, 제K+1 소거 루프에서 인가되는 소거 전압(VERS)의 레벨은 제K 소거 루프의 소거 전압(VERS)의 레벨보다 낮을 수 있다. 이후에, 소거 루프가 반복됨에 따라, 소거 전압(VERS)의 레벨은 점차 감소할 수 있다.
다른 예로서, 제1 시점(T1)의 제K 소거 루프에서, 소거 전압(VERS)의 감소가 결정될 수 있다. 이후에, 제K+1 소거 루프에서 인가되는 소거 전압(VERS)의 레벨은 제K 소거 루프의 소거 전압(VERS)의 레벨보다 낮을 수 있다. 이후에, 소거 루프가 반복될 때, 제K+1 소거 루프의 소거 전압(VERS)의 레벨이 유지될 수 있다.
즉, 소거 전압(VERS)의 감소가 결정된 후 소거 루프가 반복됨에 따라, 소거 전압(VERS)의 레벨이 지속적으로 감소하거나 또는 정해진 횟수만큼 감소된 후에 일정하게 유지될 수 있다.
제2 시점(T2)에, 소거 동작이 완료된다. 제1 시점(T1)에서 소거 전압(VERS)의 레벨이 감소하므로, 제1 시점(T1) 이후에 소거 루프가 반복될 때마다 페일 셀들(FC)의 문턱 전압들의 변화량은 감소한다. 또한, 패스 셀들(PC)의 문턱 전압들의 변화량은 페일 셀들(FC)의 문턱 전압들의 변화량보다 더 낮아진다. 따라서, 제2 타이밍(T2)의 그래프와 같이, 메모리 셀들(MC)의 문턱 전압들의 산포폭이 감소하며, 메모리 셀들(MC)이 과소거되는 것이 방지된다.
상술된 실시 예에서, 페일 셀들(FC)의 개수에 따라 소거 전압(VERS)의 조절 방법이 결정되는 것으로 설명되었다. 그러나, 소거 전압(VERS)의 조절 방법은 소거 루프가 수행된 횟수에 따라 결정될 수 있다. 예를 들어, 하나의 소거 동작 동안에 소거 루프가 수행된 횟수가 임계값 이하이면, 소거 전압(VERS)의 증가가 선택될 수 있다. 하나의 소거 동작 동안에 소거 루프가 수행된 횟수가 임계값보다 크면, 소거 전압(VERS)의 감소가 선택될 수 있다.
도 8은 본 발명의 제2 실시 예에 따른 불휘발성 메모리 장치(100)의 동작 방법을 보여주는 순서도이다. 도 1, 도 3 및 도 8을 참조하면, S310 단계 내지 S330 단계는 도 3의 S110 단계 내지 S130 단계와 동일하고, S340 단계 내지 S360 단계는 도 3의 S140 단계 내지 S150 단계와 동일하다.
도 3의 동작 방법과 비교하면, S335 단계에서, 제어 로직 회로(119)는 선택된 소거 단위의 메모리 셀들(MC) 중 샘플 그룹에 대해 소거 검증을 수행하도록 제어한다. 샘플 그룹에 대한 소거 검증의 결과에 따라, 검증 정보(VI)가 생성될 수 있다.
즉, 불휘발성 메모리 장치(110)는 소거 단위에 대한 소거 검증의 결과가 소거 페일인 경우, 소거 단위에 속한 샘플 그룹에 대한 소거 검증을 수행하고, 샘플 그룹의 소거 검증의 결과에 따라 소거 전압(VERS)의 조절 방법을 결정할 수 있다.
도 9는 본 발명의 제3 실시 예에 따른 불휘발성 메모리 장치(100)의 동작 방법을 보여주는 순서도이다. 도 1, 도 3 및 도 9를 참조하면, S410 단계 내지 S430 단계는 도 3의 S110 단계 내지 S130 단계와 동일하다.
S440 단계 내지 S480 단계에서, 제어 로직 회로(119)는 소거 전압(VERS)의 조절 방법을 결정한다.
예를 들어, 소거 전압(VERS)을 증가시킬지 판별된다(S440 단계). 소거 전압(VERS)의 증가가 판별되면, 소거 전압(VERS)이 증가된 후(S450 단계)에 다음 소거 루프가 수행된다.
소거 전압(VERS)을 증가시키지 않는 것으로 판별되는 경우, 소거 전압(VERS)을 감소시킬지 판별된다(S460 단계). 소거 전압(VERS)의 감소가 선택되면, 소거 전압(VERS)이 감소된 후(S470 단계)에 다음 소거 루프가 수행된다.
소거 전압(VERS)을 감소시키지 않는 것으로 판별되는 경우, 소거 전압(VERS)이 유지되고(S480 단계), 이후에 다음 소거 루프가 수행된다. 도 3의 동작 방법과 비교하면, 제어 로직 회로(119)는 소거 전압(VERS)의 증가, 감소 및 유지 중 하나를 소거 전압(VERS)의 조절 방법으로 선택할 수 있다.
도 10은 도 9에 도시된 소거 동작의 방법에 따라 선택된 소거 단위에서 소거 루프가 반복되는 과정을 보여주는 타이밍도이다. 도 10에서, 가로 축은 시간(T)을 가리키고, 세로 축은 선택된 소거 단위의 메모리 셀들(MC)에 인가되는 전압(V)을 가리킨다.
간결한 설명을 위하여, 도 10에서, 각 소거 루프(EL)에서 소거 단위의 메모리 셀들(MC)의 바디들에 소거 전압(VERS)이 인가되는 것과 소거 단위의 메모리 셀들(MC)에 연결된 워드 라인들(WL)에 소거 검증 전압(VER)이 인가되는 것 외의 다른 전압들은 생략되어 있다.
도 1, 도 9 및 도 10을 참조하면, 제1 소거 루프(EL1)에서 소거 전압(VERS)의 증가가 선택될 수 있다. 제2 소거 루프(EL2)에서 소거 전압(VERS)의 증가가 선택될 수 있다. 제3 소거 루프(EL3)에서, 소거 전압(VERS)의 유지가 선택될 수 있다. 제4 소거 루프(EL4)에서, 소거 전압(VERS)의 감소가 선택될 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)는 소거 동작의 초기 소거 루프들(EL)에서 소거 전압(VERS)을 증가시키고, 중기 소거 루프들(EL)에서 소거 전압(VERS)을 유지시키고, 그리고 후기 소거 루프들(EL)에서 소거 전압(VERS)을 감소시킬 수 있다.
예를 들어, 제1 시점(T1)의 제K 소거 루프에서, 소거 전압(VERS)의 감소가 결정될 수 있다. 이후에, 제K+1 소거 루프에서 인가되는 소거 전압(VERS)의 레벨은 제K 소거 루프의 소거 전압(VERS)의 레벨보다 낮을 수 있다. 이후에, 소거 루프가 반복됨에 따라, 소거 전압(VERS)의 레벨은 점차 감소할 수 있다.
다른 예로서, 제1 시점(T1)의 제K 소거 루프에서, 소거 전압(VERS)의 감소가 결정될 수 있다. 이후에, 제K+1 소거 루프에서 인가되는 소거 전압(VERS)의 레벨은 제K 소거 루프의 소거 전압(VERS)의 레벨보다 낮을 수 있다. 이후에, 소거 루프가 반복될 때, 제K+1 소거 루프의 소거 전압(VERS)의 레벨이 유지될 수 있다.
즉, 소거 전압(VERS)의 감소가 결정된 후 소거 루프가 반복됨에 따라, 소거 전압(VERS)의 레벨이 지속적으로 감소하거나 또는 정해진 횟수만큼 감소된 후에 일정하게 유지될 수 있다.
도 11은 도 9의 소거 동작 시에 소거 전압(VERS)의 조절 방법을 결정하는 예를 보여준다. 도 1 및 도 11을 참조하면, 제어 로직 회로(119)는 패스/페일 체크 회로(PF)로부터 검증 정보(VI)로서 패스 셀들(PC)의 개수 및 페일 셀들(FC)의 수를 수신할 수 있다.
S510 단계에서, 제어 로직 회로(119)는 패스 셀들(PC)의 개수가 제2 임계값(CV2) 이상인지 판별한다. 패스 셀들(PC)의 수가 제2 임계값(CV2) 이상이면, S530 단계가 수행된다. 패스 셀들(PC)의 수가 제2 임계값(CV2)보다 적으면, S520 단계에서, 제어 로직 회로(119)는 소거 전압(VERS)의 조절 방법으로서 증가를 선택할 수 있다. 소거 전압(VERS)의 증가가 선택된다.
S530 단계에서, 제어 로직 회로(119)는 페일 셀들(FC)의 수가 제1 임계값(CV1) 이하인지 판별한다. 페일 셀들(FC)의 수가 제1 임계값(CV1) 이하이면, S540 단계에서, 제어 로직 회로(119)는 소거 전압(VERS)의 조절 방법으로서 감소를 선택할 수 있다. 페일 셀들(FC)의 수가 제1 임계값(CV1)보다 크면, 제어 로직 회로(119)는 소거 전압(VERS)의 조절 방법으로서 유지를 선택할 수 있다.
예를 들어, 제1 임계값(CV1) 및 제2 임계값(CV2) 각각은 소거 검증 시에 페이지 버퍼 회로(115)에 의해 읽힌 데이트의 비트들의 수에 대한 비율로 정해질 수 있다. 예를 들어, 제1 임계값(CV1) 및 제2 임계값(CV2) 각각은 소거 검증 시에 페이지 버퍼 회로(115)에 의해 읽힌 데이터의 비트들의 수의 1/3일 수 있다.
상술된 실시 예에서, 페일 셀들(FC)의 개수에 따라 소거 전압(VERS)의 조절 방법이 결정되는 것으로 설명되었다. 그러나, 소거 전압(VERS)의 조절 방법은 소거 루프가 수행된 횟수에 따라 결정될 수 있다. 예를 들어, 하나의 소거 동작 동안에 소거 루프가 수행된 횟수가 임계값 이하이면, 소거 전압(VERS)의 증가가 선택될 수 있다. 하나의 소거 동작 동안에 소거 루프가 수행된 횟수가 임계값보다 크면, 소거 전압(VERS)의 감소가 선택될 수 있다.
예시적으로, 도 8을 참조하여 설명된 바와 같이, 도 9의 동작 방법에서 소거 전압(VERS)의 조절 방법은 샘플 그룹의 검증 정보(VI)에 기반하여 판별될 수 있다.
도 12는 본 발명의 제4 실시 예에 따른 불휘발성 메모리 장치(100)의 동작 방법을 보여주는 순서도이다. 도 1, 도 3 및 도 9를 참조하면, S610 단계 내지 S630 단계는 도 9의 S410 단계 내지 S430 단계와 동일하다.
S640 단계에서, 소거 동작이 제1 스텝인지 판별된다. 예를 들어, 소거 동작이 시작되면, 소거 동작은 제1 스텝으로 설정될 수 있다. 소거 동작이 제1 스텝이면, S650 단계에서, 소거 전압(VERS)의 조절 방법이 증가 및 유지 중에서 선택된다. 예를 들어, 패스/페일 체크 회로(PF)는 패스 셀들(PC)의 개수를 검증 정보(VI)로 출력하고, 페일 셀들(FC)의 개수를 검증 정보(VI)로 출력하지 않을 수 있다. 제어 로직 회로(119)는 검증 정보(VI)에 기반하여, 소거 전압(VERS)의 증가 또는 유지를 판별할 수 있다. 소거 전압(VERS)의 증가가 선택되면, S660 단계에서 소거 전압(VERS)이 증가되고, 다음 소거 루프가 수행된다. 소거 전압(VERS)의 유지가 선택되면, S670 단계에서 소거 전압(VERS)이 유지되고, 다음 소거 루프가 수행된다.
소거 전압(VERS)이 적어도 한번 유지되면, 소거 동작은 제2 스텝으로 설정될 수 있다. S640 단계에서, 소거 동작이 제2 스텝으로 판단되면, S680 단계가 수행된다. S680 단계에서, 소거 전압(VERS)의 조절 방법이 감소 및 유지 중에서 선택된다. 예를 들어, 예를 들어, 패스/페일 체크 회로(PF)는 페일 셀들(FC)의 개수를 검증 정보(VI)로 출력하고, 패스 셀들(PC)의 개수를 검증 정보(VI)로 출력하지 않을 수 있다. 제어 로직 회로(119)는 검증 정보(VI)에 기반하여, 소거 전압(VERS)의 감소 또는 유지를 판별할 수 있다. 소거 전압(VERS)의 유지가 선택되면, S670 단계에서 소거 전압(VERS)이 유지되고, 다음 소거 루프가 수행된다. 소거 전압(VERS)의 감소가 선택되면, S690 단계에서 소거 전압(VERS)이 감소되고, 다음 소거 루프가 수행된다.
예를 들어, 제1 시점(T1)의 제K 소거 루프에서, 소거 전압(VERS)의 감소가 결정될 수 있다. 이후에, 제K+1 소거 루프에서 인가되는 소거 전압(VERS)의 레벨은 제K 소거 루프의 소거 전압(VERS)의 레벨보다 낮을 수 있다. 이후에, 소거 루프가 반복됨에 따라, 소거 전압(VERS)의 레벨은 점차 감소할 수 있다.
다른 예로서, 제1 시점(T1)의 제K 소거 루프에서, 소거 전압(VERS)의 감소가 결정될 수 있다. 이후에, 제K+1 소거 루프에서 인가되는 소거 전압(VERS)의 레벨은 제K 소거 루프의 소거 전압(VERS)의 레벨보다 낮을 수 있다. 이후에, 소거 루프가 반복될 때, 제K+1 소거 루프의 소거 전압(VERS)의 레벨이 유지될 수 있다.
즉, 소거 전압(VERS)의 감소가 결정된 후 소거 루프가 반복됨에 따라, 소거 전압(VERS)의 레벨이 지속적으로 감소하거나 또는 정해진 횟수만큼 감소된 후에 일정하게 유지될 수 있다.
예를 들어, 소거 전압(VERS)이 감소된 후에 일정하게 유지되는 경우, 소거 동작은 제3 스텝으로 설정될 수 있다. 제3 스텝에서, 패스/페일 체크 회로(PF)는 검증 정보(VI)를 출력하지 않을 수 있다. 또한, 제어 로직 회로(119)는 소거 전압(VERS)의 조절 방법을 판단하지 않을 수 있다.
상술된 실시 예에서, 페일 셀들(FC) 또는 패스 셀들(PC)의 개수에 따라 소거 전압(VERS)의 조절 방법이 결정되는 것으로 설명되었다. 그러나, 소거 전압(VERS)의 조절 방법은 소거 루프가 수행된 횟수에 따라 결정될 수 있다. 예를 들어, 하나의 소거 동작 동안에 소거 루프가 수행된 횟수가 제1 임계값 이하이면, 소거 전압(VERS)의 증가가 선택될 수 있다. 하나의 소거 동작 동안에 소거 루프가 수행된 횟수가 제1 임계값보다 크고 제2 임계값 이하이면, 소거 전압(VERS)의 유지가 선택될 수 있다. 하나의 소거 동작 동안에 소거 루프가 수행된 횟수가 제2 임계값보다 크면, 소거 전압(VERS)의 감소가 선택될 수 있다.
예시적으로, 도 8을 참조하여 설명된 바와 같이, 도 12의 동작 방법에서 소거 전압(VERS)의 조절 방법은 샘플 그룹의 검증 정보(VI)에 기반하여 판별될 수 있다.
도 13은 본 발명의 제5 실시 예에 따른 불휘발성 메모리 장치(100)의 동작 방법을 보여주는 순서도이다. 예시적으로, 불휘발성 메모리 장치(110)가 선택된 프로그램 단위(예를 들어, 물리 페이지 또는 논리 페이지)에 대해 프로그램 동작을 수행하는 방법이 도 13에 도시되어 있다.
프로그램 동작은 프로그램 및 프로그램 검증을 포함하는 프로그램 루프를 반복적으로 수행하는 것을 포함한다. 도 13의 S710 단계 내지 S760 단계는 하나의 프로그램 루프를 보여준다. S710 단계는 각 프로그램 루프의 프로그램에 해당한다. S720 단계 및 S730 단계는 각 프로그램 루프의 프로그램 검증에 해당한다. S740 단계 내지 S760 단계는 프로그램 전압(VERS)의 조절에 해당한다.
도 1, 도 3 및 도 13을 참조하면, S710 단계에서, 제어 로직 회로(119)는 선택된 프로그램 단위의 메모리 셀들(MC)에 대해 프로그램을 수행하도록 행 디코더 회로(113) 및 페이지 버퍼 회로(115)를 제어할 수 있다.
예를 들어, 행 디코더 회로(113)는 선택된 프로그램 단위의 메모리 셀들(MC)에 연결된 워드 라인(WL)에 프로그램 전압(VPGM)을 인가하고, 비선택된 프로그램 단위의 메모리 셀들(MC)에 연결된 워드 라인들(WL)에 패스 전압(VPASS)을 인가할 수 있다. 예를 들어, 패스 전압(VPASS)은 메모리 셀들(MC)을 턴-온 하는 양의 고전압일 수 있다. 프로그램 전압(VPGM)은 패스 전압(VPASS)보다 높은 양의 고전압일 수 있다.
페이지 버퍼 회로(115)는 데이터 입출력 회로(117)를 통해 로딩된 데이터에 따라, 비트 라인들(BL)에 전압들을 인가할 수 있다.
S720 단계에서, 제어 로직 회로(119)는 프로그램 전압(VPGM)이 인가된 메모리 셀들(MC)에 대해 프로그램 검증을 수행하도록 행 디코더 회로(113) 및 페이지 버퍼 회로(115)를 제어할 수 있다.
예를 들어, 프로그램 검증은 순차적으로 수행될 수 있다. 프로그램 동작 시에, 선택된 프로그램 단위의 각 메모리 셀은 소거 상태 및 프로그램 상태들 중 하나를 갖도록 프로그램된다. 프로그램 검증은 프로그램 상태들의 수만큼 순차적으로 수행될 수 있다. 예를 들어, 프로그램 상태들 중 하나의 프로그램 상태가 선택될 수 있다. 행 디코더 회로(113)는 선택된 프로그램 단위의 메모리 셀들에 연결된 워드 라인들(WL)에 프로그램 검증 전압(VER)을 인가할 수 있다. 행 디코더 회로(113)는 선택된 프로그램 단위가 속한 메모리 블록 내에서 비선택된 워드 라인들에 턴-온 전압을 인가할 수 있다. 턴-온 전압은 턴-온 전압이 인가되는 트랜지스터들 또는 메모리 셀들을 턴-온 하는 레벨을 가질 수 있다. 프로그램 검증 전압(VER)은 선택된 프로그램 상태에 따라 다른 레벨을 가질 수 있다. 행 디코더 회로(113)는 선택된 프로그램 단위에 대응하는 스트링 선택 라인 및 접지 선택 라인에 턴-온 전압을 인가할 수 있다.
페이지 버퍼 회로(115)는 비트 라인들(BL)을 전원 전압 또는 양의 전압으로 프리차지한 후에 비트 라인들(BL)을 플로팅할 수 있다. 페이지 버퍼 회로(115)는 디벨러프(develop) 시간이 경과한 후에, 비트 라인들(BL)의 전압들을 래치함으로써, 프로그램 검증의 대상인 메모리 셀들(MC)로부터 데이터를 읽을 수 있다.
프로그램 검증이 프로그램 상태들에 대해 순차적으로 수행되는 동안, 페이지 버퍼 회로(115)는 프로그램 상태들에 대응하는 횟수만큼, 선택된 프로그램 단위의 메모리 셀들로부터 읽혀진 데이터를 패스/페일 체크 회로(PF)로 출력할 수 있다.
예시적으로, 프로그램 검증은 프로그램 상태들 중 선택된 일부 상태들에 대해 수행될 수 있다.
S730 단계에서, 제어 로직 회로(119)는 페이지 버퍼 회로(115)에 의해 읽혀진 데이터를 이용하여 패스/페일 체크를 수행하도록 패스/페일 체크 회로(PF)를 제어할 수 있다.
예시적으로, 패스/페일 체크 회로(PF)로 전달된 비트가 '0'인 경우, 전달된 비트와 연관된 메모리 셀은 프로그램 페일인 것으로 판별될 수 있다. 패스/페일 체크 회로(PF)로 전달된 비트가 '1'인 경우, 전달된 비트와 연관된 메모리 셀은 프로그램 패스인 것으로 판별될 수 있다.
프로그램 검증이 순차적으로 수행되는 동안 페이지 버퍼 회로(115)로부터 전달된 데이터에 '0'이 존재하지 않거나 또는 '0'의 개수가 미리 정해진 에러 허용 범위 내에 속할 때, 패스/페일 체크 회로(PF)는 선택된 소거 단위의 소거가 패스인 것으로 판별할 수 있다. 페이지 버퍼 회로(115)로부터 전달된 데이터에 '0'이 존재하거나 또는 '0'의 개수가 미리 정해진 에러 허용 범위에 속하지 않을 때, 패스/페일 체크 회로(PF)는 선택된 소거 단위의 소거가 페일인 것으로 판별할 수 있다.
선택된 소거 단위의 소거가 페일로 판별되는 경우, 카운터(CNT)는 소거 페일을 가리키는 '1'의 개수 또는 소거 패스를 가리키는 '0'의 개수를 카운트할 수 있다. 카운트 값은 검증 정보(VI)로서 제어 로직 회로(119)로 전달될 수 있다.
S740 단계에서, 제어 로직 회로(119)는 프로그램 전압(VPGM)의 레벨을 조절하는 조절 방법을 결정할 수 있다. 예를 들어, 제어 로직 회로(119)는 프로그램 전압(VPGM)의 증가 및 감소 중 하나를 선택할 수 있다.
제어 로직 회로(119)가 프로그램 전압(VPGM)의 증가를 선택하는 경우, S750 단계에서, 전압 제어 회로(VC)는 프로그램 전압(VPGM)의 레벨을 증가시킨다. 제어 로직 회로(119)가 프로그램 전압(VPGM)의 감소를 선택하는 경우, S760 단계에서, 전압 제어 회로(VC)는 프로그램 전압(VPGM)의 레벨을 감소시킨다. 이후에, S710 단계가 다시 수행된다.
요약하면, 제어 로직 회로(119)는 현재 프로그램 루프의 검증 정보(VI)에 기반하여 다음 프로그램 루프의 프로그램 전압(VPGM)의 레벨을 조절할 수 있다. 예를 들어, 제어 로직 회로(119)는 현재 프로그램 루프의 검증 정보(VI)에 따라, 다음 프로그램 루프의 프로그램 전압(VPGM)을 현재 프로그램 루프의 프로그램 전압(VPGM)보다 증가 또는 감소시킬 수 있다.
도 14는 도 13의 프로그램 동작 시에 프로그램 전압(VPGM)의 조절 방법을 결정하는 예를 보여준다. 도 1 및 도 14를 참조하면, 제어 로직 회로(119)는 패스/페일 체크 회로(PF)로부터 검증 정보(VI)로서 목표 프로그램 상태의 페일 셀들(FC)의 수를 수신할 수 있다. 예를 들어, 프로그램된 메모리 셀들의 문턱 전압들은 프로그램 상태에 따라 서로 다른 산포 범위에 속할 수 있다. 즉, 프로그램 상태들은, 소거 상태를 제외하고, 프로그램된 메모리 셀들의 서로 다른 문턱 전압들의 산포 범위들에 대응한다. 목표 프로그램 상태는 프로그램 상태들 중에서 프로그램 전압(VPGM)의 조절 방법을 결정하는 데에 사용되는 검증 정보(VI)를 제공하는 프로그램 상태일 수 있다. 예를 들어, 프로그램 상태들 중에서, 프로그램이 완료되지 않았으며 가장 낮은 문턱 전압들의 산포 범위를 갖는 프로그램 상태가 목표 프로그램 상태일 수 있다.
S810 단계에서, 제어 로직 회로(119)는 목표 프로그램 상태의 페일 셀들(FC)의 수가 임계값(CV) 이하인지 판별한다. 페일 셀들(FC)의 수가 임계값(CV) 이하이면, S820 단계에서, 제어 로직 회로(119)는 프로그램 전압(VPGM)의 조절 방법으로서 감소를 선택할 수 있다. 목표 프로그램 상태의 페일 셀들(FC)의 수가 임계값(CV)보다 크면, 제어 로직 회로(119)는 프로그램 전압(VPGM)의 조절 방법으로서 증가를 선택할 수 있다.
예를 들어, 임계값(CV)은 목표 프로그램 상태로 프로그램되는 메모리 셀들의 수에 대한 비율로 정해질 수 있다. 예를 들어, 임계값(CV)은 목표 프로그램 상태로 프로그램되는 메모리 셀들의 수의 1/3일 수 있다.
도 15는 도 13에 도시된 프로그램 동작의 방법에 따라 선택된 프로그램 단위에서 프로그램 루프(PL)가 반복되는 과정을 보여주는 타이밍도이다. 도 15에서, 가로 축은 시간(T)을 가리키고, 세로 축은 선택된 프로그램 단위의 메모리 셀들(MC)에 인가되는 전압(V)을 가리킨다.
간결한 설명을 위하여, 도 15에서, 각 프로그램 루프(PL)에서 메모리 셀들(MC)에 프로그램 전압(VPGM)이 인가되는 것과 목표 프로그램 상태에 대응하는 프로그램 검증 전압(VER)이 인가되는 것 외의 다른 전압들은 생략되어 있다.
도 1 및 도 15를 참조하면, 제1 프로그램 루프(PL1)에서, 프로그램 전압(VPGM)의 증가가 선택될 수 있다. 제2 프로그램 루프(PL2)에서, 프로그램 전압(VPGM)의 증가가 선택될 수 있다. 제3 프로그램 루프(PL3)에서, 프로그램 전압(VPGM)의 감소가 선택될 수 있다.
예를 들어, 제1 시점(T1)의 제K 프로그램 루프에서, 프로그램 전압(VPGM)의 감소가 결정될 수 있다. 이후에, 제K+1 프로그램 루프에서 인가되는 프로그램 전압(VPGM)의 레벨은 제K 프로그램 루프의 프로그램 전압(VPGM)의 레벨보다 낮을 수 있다. 이후에, 프로그램 루프가 반복됨에 따라, 프로그램 전압(VPGM)의 레벨은 점차 감소할 수 있다.
다른 예로서, 제1 시점(T1)의 제K 프로그램 루프에서, 프로그램 전압(VPGM)의 감소가 결정될 수 있다. 이후에, 제K+1 프로그램 루프에서 인가되는 프로그램 전압(VPGM)의 레벨은 제K 프로그램 루프의 프로그램 전압(VPGM)의 레벨보다 낮을 수 있다. 이후에, 프로그램 루프가 반복될 때, 제K+1 프로그램 루프의 프로그램 전압(VPGM)의 레벨이 유지될 수 있다.
즉, 프로그램 전압(VPGM)의 감소가 결정된 후 프로그램 루프가 반복됨에 따라, 프로그램 전압(VPGM)의 레벨이 지속적으로 감소하거나 또는 정해진 횟수만큼 감소된 후에 일정하게 유지될 수 있다.
목표 프로그램 상태로 프로그램되는 메모리 셀들의 프로그램이 패스되면, 프로그램 전압(VPGM)의 조절은 초기화될 수 있다. 예를 들어, 프로그램 전압(VPGM)의 레벨은 이전 프로그램 루프에서 가장 높은 레벨 또는 가장 높은 레벨보다 더 높은 레벨로 조절될 수 있다. 목표 프로그램 상태는 현재의 프로그램 상태보다 높은 산포 범위를 갖는 다음 프로그램 상태로 변경될 수 있다. 변경된 목표 프로그램 상태에 대해, 도 13의 프로그램 루프가 다시 수행될 수 있다. 예를 들어, 변경된 목표 프로그램 상태의 페일 셀들(FC)의 수에 따라, 프로그램 전압(VPGM)의 조절 방법이 결정될 수 있다.
상술된 실시 예에서, 페일 셀들(FC)의 개수에 따라 프로그램 전압(VPGM)의 조절 방법이 결정되는 것으로 설명되었다. 그러나, 프로그램 전압(VPGM)의 조절 방법은 프로그램 루프가 수행된 횟수에 따라 결정될 수 있다. 예를 들어, 하나의 목표 프로그램 상태에 대한 프로그램 동작 동안에 프로그램 루프가 수행된 횟수가 임계값 이하이면, 프로그램 전압(VPGM)의 증가가 선택될 수 있다. 하나의 목표 프로그램 상태에 대한 프로그램 동작 동안에 프로그램 루프가 수행된 횟수가 임계값보다 크면, 프로그램 전압(VPGM)의 감소가 선택될 수 있다.
도 16은 도 13의 동작 방법에 따라 메모리 셀들(MC)이 프로그램되는 과정을 보여주는 그래프들이다. 도 16의 각 그래프에서, 가로 축은 메모리 셀들(MC)의 문턱 전압(MC)을 가리키고, 세로 축은 메모리 셀들(MC)의 수를 가리킨다.
제1 그래프(G1)를 참조하면, 프로그램되지 않은 메모리 셀들(MC)은 소거 상태(E)를 가질 수 있다. 메모리 셀들(MC)은 소거 상태(E)로부터 프로그램될 수 있다. 예시적으로, 메모리 셀들(MC)은 제1 내지 제3 프로그램 상태들(P1~P3)로 프로그램되는 것으로 가정되나, 한정되지 않는다. 제1 내지 제3 프로그램 상태들(P1~P3)은 각각 제1 내지 제3 검증 전압들(VER1, VER2, VER3)을 이용하여 프로그램 검증될 수 있다. 프로그램 동작이 시작되면, 목표 프로그램 상태는 제1 프로그램 상태(P1)로 설정될 수 있다.
제2 그래프(G2)를 참조하면, 프로그램 루프가 진행됨에 따라, 제1 내지 제3 프로그램 상태들(P1~P3)로 프로그램되는 메모리 셀들의 문턱 전압들이 상승한다. 프로그램되는 메모리 셀들 중에서, 제1 프로그램 상태(P1)로 프로그램되는 메모리 셀들은 MC_P1로 표시되고, 제2 및 제3 프로그램 상태들(P2, P3)로 프로그램되는 메모리 셀들은 I로 표시된다.
제2 그래프(G2)에서, 목표 프로그램 상태(P1)로 프로그램되는 메모리 셀들(MC_P1) 중 페일 셀들(FC)의 수가 임계값(CV) 이하일 수 있다. 따라서, 프로그램 전압(VPGM)이 감소할 수 있다.
제3 그래프(G3)에 도시된 바와 같이, 프로그램 전압(VPGM)이 감소되고 프로그램 루프가 수행됨에 따라, 제1 프로그램 상태(P1)가 프로그램 패스될 때까지 메모리 셀들(MC)의 문턱 전압들의 증가량이 감소된다. 따라서, 제1 프로그램 상태(P1)에 대응하는 메모리 셀들의 문턱 전압들의 산포 폭이 감소한다.
제1 프로그램 상태(P1)가 프로그램 완료되면, 제2 프로그램 상태(P2)가 목표 프로그램 상태로 설정된다. 그리고, 프로그램 전압(VPGM)은 다시 증가한다. 따라서, 제2 및 제3 프로그램 상태들(P2, P3)로 프로그램되는 메모리 셀들의 문턱 전압들이 빠르게 상승한다.
제4 그래프(G4)에서, 제2 프로그램 상태(P2)로 프로그램되는 메모리 셀들은 MC_P2로 표시되고, 제3 프로그램 상태(P2)로 프로그램되는 메모리 셀들은 I로 표시된다.
제4 그래프(G4)에서, 목표 프로그램 상태(P2)로 프로그램되는 메모리 셀들(MC_P2) 중 페일 셀들(FC)의 수가 임계값(CV) 이하일 수 있다. 따라서, 프로그램 전압(VPGM)이 감소할 수 있다.
프로그램 전압(VPGM)이 감소하고 프로그램 루프가 진행됨에 따라, 제2 프로그램 상태(P2)로 프로그램된 메모리 셀들의 문턱 전압들의 산포 폭이 감소한다. 마찬가지로, 제3 프로그램 상태(P3)로 프로그램된 메모리 셀들의 문턱 전압들의 산포 폭이 감소한다.
상술된 실시 예에서, 프로그램 상태들(P1~P3) 모두가 목표 프로그램 상태로 선택될 수 있는 것으로 설명되었다. 그러나, 프로그램 상태들(P1~P3) 중 적어도 하나의 상태 중에서 목표 프로그램 상태가 선택될 수 있다. 예를 들어, 가장 높은 산포 범위를 갖는 제3 프로그램 상태(P3)만이 목표 프로그램 상태로 선택될 수 있다. 다른 예로서, 가장 높은 산포 범위를 갖는 K 개(K는 양의 정수)의 프로그램 상태들 중에서 목표 프로그램 상태가 선택될 수 있다.
예시적으로, 도 9 내지 도 11을 참조하여 설명된 바와 같이, 목표 프로그램 상태와 연관된 프로그램 전압(VPGM)의 조절 방법은 증가, 유지 및 감소 중에서 선택될 수 있다. 또한, 도 12를 참조하여 설명된 바와 같이, 목표 프로그램 상태와 연관된 프로그램 전압(VPGM)의 조절은 스텝에 기반하여 수행될 수 있다.
도 17은 전압이 증가 또는 감소될 때에 증가량 및 감소량이 조절되는 예를 보여주는 순서도이다. 도 17을 참조하면, S910 단계에서, 소거 전압 또는 프로그램 전압이 증가되는지 판별된다. 소거 전압 또는 프로그램 전압이 증가되는 경우, S920 단계에서, 검증 결과에 따라 전압 증가량이 결정된다.
예를 들어, 패스 셀들의 수가 제k 임계값(k는 양의 정수) 이상이면, 제k 전압 증가량이 선택될 수 있다. 패스 셀들의 수가 제k 임계값보다 높은 제k+1 임계값 이상이면, 제k+1 전압 증가량이 선택될 수 있다. 예시적으로, 제k+1 전압 증가량은 제k 전압 증가량보다 작을 수 있다.
S930 단계에서, 소거 전압 또는 프로그램 전압이 감소되는지 판별된다. 소거 전압 또는 프로그램 전압이 감소되는 경우, S940 단계에서, 검증 결과에 따라 전압 감소량이 결정된다.
예를 들어, 패스 셀들의 수가 제k 임계값(k는 양의 정수) 이상이면, 제k 전압 감소량이 선택될 수 있다. 패스 셀들의 수가 제k 임계값보다 높은 제k+1 임계값 이상이면, 제k+1 전압 감소량이 선택될 수 있다. 예시적으로, 제k+1 전압 감소량은 제k 전압 감소량보다 클 수 있다.
도 17에서, 소거 전압 또는 프로그램 전압의 증가량 또는 감소량은 소거 검증 또는 프로그램 검증의 결과에 따라 결정되는 것으로 설명되었다. 그러나, 소거 전압 또는 프로그램 전압의 증가량 또는 감소량은 소거 루프 또는 프로그램 루프가 몇번 수행되었는지에 따라 또는 소거 전압 또는 프로그램 전압의 레벨에 따라 결정될 수 있다.
도 18은 도 17에 도시된 방법에 따라 소거 전압 또는 프로그램 전압이 증가 또는 감소되는 예를 보여주는 타이밍도이다. 도 18에서, 가로 축은 시간(T)을 가리키고, 세로 축은 선택된 소거 단위의 메모리 셀들(MC)에 인가되는 전압(V)을 가리킨다. 예시적으로, 제1 내지 제5 소거 루프들(EL1~EL5)이 수행되는 동안 소거 전압(VERS)의 증가량 또는 감소량이 조절되는 예가 도 18에 도시되어 있다. 각 소거 루프는 소거 전압(VERS)이 인가되는 구간 및 검증 전압(VER)이 인가되는 구간을 포함한다.
도 17 및 도 18을 참조하면, 제1 소거 루프(EL1)가 수행된 후 제2 소거 루프(EL2)가 수행될 때, 소거 전압(VERS)은 제1 증가량(INC1)만큼 증가할 수 있다. 제2 소거 루프(EL2)가 수행된 후 제3 소거 루프(EL3)가 수행될 때, 소거 전압(VERS)은 제2 증가량(INC2)만큼 증가할 수 있다. 제2 증가량(INC2)은 제1 증가량(INC1)보다 작을 수 있다.
제3 소거 루프(EL3)가 수행된 후 제4 소거 루프(EL4)가 수행될 때, 소거 전압(VERS)은 제1 감소량(DEC1)만큼 감소할 수 있다. 제4 소거 루프(EL4)가 수행된 후 제5 소거 루프(EL5)가 수행될 때, 소거 전압(VERS)은 제2 감소량(DEC2)만큼 감소할 수 있다. 제2 감소량(DEC2)은 제1 감소량(DEC1)보다 클 수 있다.
도 18에서, 소거 전압(VERS)의 증가량 또는 감소량은 소거 루프(EL)가 수행될 때마다 조절되는 것으로 도시되어 있다. 그러나, 소거 전압(VERS)의 증가량 또는 감소량은 소거 루프(EL)가 수행될 때마다 조절되는 것으로 한정되지 않는다. 도 17의 S920 단계 및 S940 단계를 참조하여 설명된 바와 같이, 소거 전압(VERS)의 증가량 또는 감소량은 소거 검증의 결과가 특정한 조건을 만족할 때에 조절될 수 있다.
상술된 바와 같이, 소거 전압 또는 프로그램 전압이 증가할수록, 소거 전압 또는 프로그램 전압의 증가량은 점진적으로 감소할 수 있다. 또한, 소거 전압 또는 프로그램 전압이 감소할수록, 소거 전압 또는 프로그램 전압의 감소량은 점진적으로 증가할 수 있다.
도 19는 본 발명의 제6 실시 예에 따른 불휘발성 메모리 장치(100)의 동작 방법을 보여주는 순서도이다. 도 1, 도 3 및 도 19를 참조하면, S1010 단계에서, 메모리 셀들(MC)에 소거 전압 또는 프로그램 전압이 인가된다. S1020 단계에서, 소거 검증 또는 프로그램 검증이 수행된다. S1030 단계에서, 소거 패스 또는 프로그램 패스인지 판별된다. 소거 패스 또는 프로그램 패스가 아닌 경우, S1040 단계가 수행된다.
S1040 단계에서, 소거 전압 또는 프로그램 전압이 증가되는지 판별된다. 예를 들어, N 개(N은 양의 정수)의 범위들이 설정될 수 있다. 패스 셀들의 수가 설정된 범위 내에서 이동한 경우, 소거 전압 또는 프로그램 전압이 증가되는 것으로 판별된다. 예를 들어, 제i 소거 루프 또는 제i 프로그램 루프(i는 양의 정수)의 소거 검증 또는 프로그램 검증의 결과에 따라, 패스 셀들의 수는 제k 범위(k는 N과 같거나 그보다 작은 양의 정수)에 속할 수 있다. 제i+1 소거 루프 또는 제i+1 프로그램 루프의 소거 검증 또는 프로그램 검증의 결과에 따라, 패스 셀들의 수가 제k 범위에 속할 때, 소거 전압 또는 프로그램 전압이 증가되는 것으로 판별될 수 있다.
예를 들어, 패스 셀들의 수가 설정된 범위들 사이를 이동한 경우, 소거 전압 또는 프로그램 전압이 감소되는 것으로 판별된다. 예를 들어, 제i 소거 루프 또는 제i 프로그램 루프의 소거 검증 또는 프로그램 검증의 결과에 따라, 패스 셀들의 수는 제k 범위에 속할 수 있다. 제i+1 소거 루프 또는 제i+1 프로그램 루프의 소거 검증 또는 프로그램 검증의 결과에 따라, 패스 셀들의 수가 제k+1 범위에 속할 때, 소거 전압 또는 프로그램 전압이 감소되는 것으로 판별될 수 있다.
소거 전압 또는 프로그램 전압이 감소되는 것으로 판별되면, S1060 단계에서, 소거 전압 또는 프로그램 전압이 조절되고, 소거 전압 또는 프로그램 전압의 인가 시간이 증가된다. 예를 들어, 소거 전압 또는 프로그램 전압의 레벨은 미리 정해진 초기값 또는 중간값으로 리셋될 수 있다.
도 19에서, 소거 전압 또는 프로그램 전압의 증가 또는 감소는 소거 검증 또는 프로그램 검증의 결과에 따라 결정되는 것으로 설명되었다. 그러나, 소거 전압 또는 프로그램 전압의 증가량 또는 감소량은 소거 루프 또는 프로그램 루프가 몇번 수행되었는지에 따라 또는 소거 전압 또는 프로그램 전압의 레벨에 따라 결정될 수 있다.
도 20은 도 19의 동작 방법에 따라 소거 전압 또는 프로그램 전압이 증가 또는 감소되는 예를 보여주는 타이밍도이다. 도 20에서, 가로 축은 시간(T)을 가리키고, 세로 축은 선택된 소거 단위의 메모리 셀들(MC)에 인가되는 전압(V)을 가리킨다. 예시적으로, 도 20에서 제1 내지 제6 소거 루프들(EL1~EL6)이 수행될 때에 소거 전압(VERS)의 레벨 및 인가 시간이 변화하는 예가 도 20에 도시되어 있다. 각 소거 루프는 소거 전압(VERS)이 인가되는 구간 및 검증 전압(VER)이 인가되는 구간을 포함한다.
도 19 및 도 20을 참조하면, 제1 내지 제3 소거 루프들(EL1~EL3)이 수행되는 동안, 소거 전압(VERS)은 증가하고 소거 전압(VERS)의 인가 시간은 유지될 수 있다.
제3 소거 루프(EL3)가 수행된 후 제4 소거 루프(EL4)가 수행될 때에, 소거 전압(VERS)은 초기값 또는 중간값으로 감소하고, 소거 전압(VERS)의 인가 시간은 증가할 수 있다.
제4 내지 제6 소거 루프들(EL4~EL4)이 수행되는 동안, 소거 전압(VERS)은 증가하고 소거 전압(VERS)의 인가 시간은 유지될 수 있다.
도 20에서, 소거 전압(VERS)의 감소 및 인가 시간의 증가는 3개의 소거 루프들이 수행될 때마다 발생하는 것으로 도시되어 있다. 그러나, 소거 전압(VERS)의 감소 및 인가 시간의 증가는 소거 루프(EL)가 특정한 횟수 만큼 수행될 때마다 발생하는 것으로 한정되지 않는다. 도 19의 S1040를 참조하여 설명된 바와 같이, 소거 전압(VERS)의 감소 및 인가 시간의 증가는 소거 검증의 결과가 특정한 조건을 만족할 때에 발생할 수 있다.
상술된 바와 같이, 소거 검증 또는 프로그램 검증의 결과가 특정한 조건을 만족할 때까지, 소거 전압 또는 프로그램 전압은 인가 시간을 유지하며 증가할 수 있다. 소거 검증 또는 프로그램 검증의 결과가 특정한 조건을 만족할 때마다, 소거 전압 또는 프로그램 전압의 인가 시간이 증가되고, 레벨이 초기값 또는 중간값으로 감소할 수 있다. 예시적으로, 소거 전압 또는 프로그램 전압의 레벨이 감소할 때마다, 소거 동작 또는 프로그램 동작은 더 정교한 소거 또는 프로그램을 수행할 수 있다.
예시적으로, 도 17 및 도 18을 참조하여 설명된 바와 같이, 소거 전압 또는 프로그램 전압이 증가되는 동안, 소거 전압 또는 프로그램 전압의 증가량이 조절될 수 있다.
도 21은 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 21을 참조하면, 스토리지 장치(100)는 불휘발성 메모리 장치(110), 컨트롤러(120), 그리고 RAM (130)을 포함한다.
불휘발성 메모리 장치(110)는 컨트롤러(120)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)로부터 커맨드 및 어드레스를 수신할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)와 데이터를 교환할 수 있다.
불휘발성 메모리 장치(110)는 제어 채널을 통해 컨트롤러(120)와 제어 신호를 교환할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)를 구성하는 복수의 반도체 칩들 중 적어도 하나의 반도체 칩을 선택하는 칩 선택 신호(/CE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 커맨드임을 가리키는 커맨드 래치 인에이블 신호(CLE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 어드레스임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 커맨드 또는 어드레스가 전송될 때에 컨트롤러(120)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 컨트롤러(120)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 입출력 채널을 통해 전달되는 데이터의 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로부터 수신할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)가 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리 장치(110)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 제1 데이터(DATA1)의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로 출력할 수 있다.
불휘발성 메모리 장치(110)는 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리 장치(110)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리 장치(110)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리 장치들 중 적어도 하나를 포함할 수 있다.
컨트롤러(120)는 불휘발성 메모리 장치(110)를 제어하도록 구성된다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)가 쓰기, 읽기 또는 소거를 수행하도록 입출력 채널 및 제어 채널을 통해 불휘발성 메모리 장치(110)를 제어할 수 있다.
컨트롤러(120)는 외부의 호스트 장치(미도시)의 제어에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)와 통신하는 포맷과 다른 포맷에 따라 외부의 호스트 장치와 통신할 수 있다. 컨트롤러(120)가 불휘발성 메모리 장치(110)와 통신하는 데이터의 단위는 외부의 호스트 장치와 통신하는 데이터의 단위와 다를 수 있다.
컨트롤러(120)는 RAM (130)을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다. 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 RAM (130)에 저장할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 불휘발성 메모리 장치(110)로부터 읽고, RAM (130)에 로딩하여 구동할 수 있다.
RAM (130)은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리 장치들 중 적어도 하나를 포함할 수 있다.
스토리지 장치(100)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지 장치(100)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page NAND) 등과 같은 실장형 메모리를 포함할 수 있다.
도 1에서, 스토리지 장치(100)는 컨트롤러(120)의 외부에 배치되는 RAM (130)을 포함하는 것으로 도시되어 있다. 그러나, 스토리지 장치(100)는 컨트롤러(120)의 외부에 배치되는 RAM (130)을 구비하지 않을 수 있다. 컨트롤러(120)는 내부의 RAM (도 9 참조)을 버퍼 메모리, 동작 메모리 또는 캐시 메모리로 사용하도록 구성될 수 있다.
도 1 내지 도 16에서, 소거 전압(VERS) 또는 프로그램 전압(VPGM)의 조절 방법을 선택하는 것은 불휘발성 메모리 장치(100)에 의해 수행되는 것으로 설명되었다. 그러나, 소거 전압(VERS) 또는 프로그램 전압(VPGM)의 조절 방법을 선택하는 것은 컨트롤러(120)에 의해 수행될 수 있다.
도 22는 컨트롤러(120)가 소거 전압(VERS) 또는 프로그램 전압(VPGM)의 조절 방법을 선택하는 제1 예를 보여준다. 도 21 및 도 22를 참조하면, S910 단계에서, 컨트롤러(120)는 불휘발성 메모리 장치(110)에 프로그램 또는 소거를 요청할 수 있다.
S920 단계에서, 불휘발성 메모리 장치(110)는 소거 루프(EL) 또는 프로그램 루프(PL)를 수행할 수 있다.
S930 단계에서, 불휘발성 메모리 장치(110)는 컨트롤러(120)로 검증 정보(VI)를 출력할 수 있다.
S940 단계에서, 컨트롤러(120)는 소거 전압(VERS) 또는 프로그램 전압(VPGM)의 조절이 필요한지 판별할 수 있다.
S950 단계에서, 컨트롤러(120)는 판별된 조절 정보를 불휘발성 메모리 장치(S940)로 전달할 수 있다. 예를 들어, 조절 정보는 소거 전압(VERS) 또는 프로그램 전압(VPGM)의 조절량에 대한 정보, 소거 전압(VERS) 또는 프로그램 전압(VPGM)을 증가시킬지, 유지할 지 또는 감소시킬지에 대한 정보, 또는 소거 동작 또는 프로그램 동작의 스텝에 대한 정보를 포함할 수 있다.
이후에, S920 단계 내지 S950 단계를 반복하며 소거 동작 또는 프로그램 동작이 수행될 수 있다.
즉, 불휘발성 메모리 장치(110)는 소거 검증 또는 프로그램 검증이 수행된 후, 검증 정보(VI)를 컨트롤러(120)로 출력할 수 있다. 컨트롤러(120)는 소거 전압(VERS) 또는 프로그램 전압(VPGM)의 조절 방법을 판별하고, 판별 결과에 따라 소거 전압(VERS) 또는 프로그램 전압(VPGM)을 조절하도록 불휘발성 메모리 장치(110)를 제어할 수 있다.
도 23은 컨트롤러(120)가 소거 전압(VERS) 또는 프로그램 전압(VPGM)의 조절 방법을 선택하는 제2 예를 보여준다. 도 21 및 도 23을 참조하면, S1010 단계에서, 컨트롤러(120)는 불휘발성 메모리 장치(110)에 프로그램 또는 소거를 요청할 수 있다.
S1020 단계에서, 불휘발성 메모리 장치(110)는 소거 루프(EL) 또는 프로그램 루프(PL)를 수행할 수 있다.
S1030 단계에서, 불휘발성 메모리 장치(110)는 검증 정보(VI)에 기반하여 전압 조절 방법의 선택이 필요한지 판별할 수 있다. 전압 조절 방법의 선택이 필요하지 않은 경우, 불휘발성 메모리 장치(110)는 S1020 단계에서 소거 루프(EL) 또는 프로그램 루프(PL)를 다시 수행할 수 있다.
전압 조절 방법의 선택이 필요한 경우, 불휘발성 메모리 장치(110)는 컨트롤러(120)로 판별 결과에 대한 정보를 전달할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 소거 전압(VERS) 또는 프로그램 전압(VPGM)을 증가시켜야 하는지, 유지하여야 하는지 또는 감소시켜야 하는지에 대한 정보, 현재까지 수행된 소거 루프들 또는 프로그램 루프들에 대한 정보, 현재 소거 전압(VERS) 또는 현재 프로그램 전압(VPGM)에 대한 정보 등을 컨트롤러(120)로 전달할 수 있다.
S1050 단계에서, 컨트롤러(120)는 소거 전압(VERS) 또는 프로그램 전압(VPGM)의 조절 방법을 선택할 수 있다.
S1060 단계에서, 컨트롤러(120)는 선택된 전압 조절 방법에 대한 조절 정보를 불휘발성 메모리 장치(S940)로 전달할 수 있다. 예를 들어, 조절 정보는 소거 전압(VERS) 또는 프로그램 전압(VPGM)의 조절량에 대한 정보, 소거 전압(VERS) 또는 프로그램 전압(VPGM)을 증가시킬지, 유지할 지 또는 감소시킬지에 대한 정보, 또는 소거 동작 또는 프로그램 동작의 스텝에 대한 정보를 포함할 수 있다.
이후에, S1020 단계 내지 S10640 단계를 반복하며 소거 동작 또는 프로그램 동작이 수행될 수 있다.
즉, 불휘발성 메모리 장치(110)는 소거 루프 또는 프로그램 루프를 순차적으로 수행하는 동안, 소거 전압(VERS) 또는 프로그램 전압(VPGM)의 조절 방법의 변경이 필요한지 판별할 수 있다. 조절 방법의 변경이 필요한 경우, 불휘발성 메모리 장치(110)는 컨트롤러(120)로 조절 방법과 연관된 정보를 전송할 수 있다. 이후에, 컨트롤러(120)의 제어에 따라, 불휘발성 메모리 장치(110)는 전압 조절 방법을 변경할 수 있다.
도 24는 본 발명의 실시 예에 따른 컨트롤러(120)를 보여주는 블록도이다. 도 21 및 도 24를 참조하면, 컨트롤러(120)는 버스(121), 프로세서(122), RAM (123), 에러 정정 블록(124), 호스트 인터페이스(125), 버퍼 컨트롤 회로(126), 그리고 메모리 인터페이스(127)를 포함한다.
버스(121)는 컨트롤러(120)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(122)는 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치와 통신하고, 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)와 통신하고, 그리고 버퍼 제어 회로(126)를 통해 RAM (130)과 통신할 수 있다. 프로세서(122)는 RAM (123)을 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용하여 스토리지 장치(100)를 제어할 수 있다.
RAM (123)은 프로세서(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (123)은 프로세서(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (123)은 프로세서(122)에 의해 처리되는 데이터를 저장할 수 있다. RAM (123)은 SRAM (Static RAM)을 포함할 수 있다.
에러 정정 블록(124)은 에러 정정을 수행할 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)에 기입될 데이터에 기반하여 에러 정정 인코딩을 수행할 수 있다. 에러 정정 인코딩된 데이터는 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)로 전달될 수 있다. 에러 정정 블록(124)은 불휘발성 메모리 장치(110)로부터 메모리 인터페이스(127)를 통해 수신되는 데이터에 대해 에러 정정 디코딩을 수행할 수 있다. 예시적으로, 에러 정정 블록(124)은 메모리 인터페이스(127)의 구성 요소로서 메모리 인터페이스(127)에 포함될 수 있다.
호스트 인터페이스(125)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어 회로(126)는 프로세서(122)의 제어에 따라, RAM (130)을 제어하도록 구성된다.
메모리 인터페이스(127)는 프로세서(122)의 제어에 따라, 불휘발성 메모리 장치(110)와 통신하도록 구성된다. 도 1을 참조하여 설명된 바와 같이, 메모리 인터페이스(127)는 입출력 채널을 통해 커맨드, 어드레스 및 데이터를 불휘발성 메모리 장치(110)와 통신할 수 있다. 메모리 인터페이스(127)는 제어 채널을 통해 제어 신호를 불휘발성 메모리 장치(110)와 통신할 수 있다.
예시적으로, 스토리지 장치(100)에 RAM (130)이 제공되지 않는 경우, 컨트롤러(120)에 버퍼 제어 회로(126)가 제공되지 않을 수 있다.
예시적으로, 프로세서(122)는 코드들을 이용하여 컨트롤러(120)를 제어할 수 있다. 프로세서(122)는 컨트롤러(120)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(122)는 불휘발성 메모리 장치(110)로부터 메모리 인터페이스(127)를 통해 코드들을 로드할 수 있다.
예시적으로, 컨트롤러(120)의 버스(121)는 제어 버스 및 데이터 버스로 구분될 수 있다. 데이터 버스는 컨트롤러(120) 내에서 데이터를 전송하고, 제어 버스는 컨트롤러(120) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(125), 버퍼 제어 회로(126), 에러 정정 블록(124) 및 메모리 인터페이스(127)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(125), 프로세서(122), 버퍼 제어 회로(126), RAM (123) 및 메모리 인터페이스(127)에 연결될 수 있다.
도 25는 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)를 보여주는 블록도이다. 도 25를 참조하면, 컴퓨팅 장치(1000)는 프로세서(1100), 메모리(1200), 스토리지 장치(1300), 모뎀(1400), 그리고 사용자 인터페이스(1500)를 포함한다.
프로세서(1100)는 컴퓨팅 장치(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 예를 들어, 프로세서(1100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(1100)는 범용 프로세서, 특수 목적 프로세서 또는 어플리케이션 프로세서일 수 있다.
RAM (1200)은 프로세서(1100)와 통신할 수 있다. RAM (1200)은 프로세서(1100) 또는 컴퓨팅 장치(1000)의 메인 메모리일 수 있다. 프로세서(1100)는 RAM (1200)에 코드 또는 데이터를 임시로 저장할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 코드를 실행하고, 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 실행할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 컴퓨팅 장치(1000)의 제반 동작을 제어할 수 있다. RAM (1200)은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
스토리지 장치(1300)는 프로세서(1100)와 통신할 수 있다. 스토리지 장치(1300)는 장기적으로 보존되어야 하는 데이터를 저장할 수 있다. 즉, 프로세서(1100)는 장기적으로 보존되어야 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다. 스토리지 장치(1300)는 컴퓨팅 장치(1000)를 구동하기 위한 부트 이미지를 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들의 소스 코드들을 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들에 의해 처리된 데이터를 저장할 수 있다.
예시적으로, 프로세서(1100)는 스토리지 장치(1300)에 저장된 소스 코드들을 RAM (1200)에 로드하고, RAM (1200)에 로드된 코드들을 실행함으로써, 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 구동할 수 있다. 프로세서(1100)는 스토리지 장치(1300)에 저장된 데이터를 RAM (1200)에 로드하고, RAM (1200)에 로드된 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)에 저장된 데이터 중 장기적으로 보존하고자 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다.
스토리지 장치(1300)는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
모뎀(1400)은 프로세서(1100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(1400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(140)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), SDIO, UART (Universal Asynchronous Receiver Transmitter), SPI (Serial Peripheral Interface), HS-SPI (High Speed SPI), RS232, I2C (Inter-integrated Circuit), HS-I2C, I2S, (Integrated-interchip Sound), S/PDIF (Sony/Philips Digital Interface), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(1500)는 프로세서(1100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(1500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(150)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
스토리지 장치(1300)는 본 발명의 실시 예에 따른 스토리지 장치들(100, 200, 300) 중 적어도 하나를 포함할 수 있다. 프로세서(1100), RAM (1200), 모뎀(1400), 그리고 사용자 인터페이스(1500)는 스토리지 장치(1300)와 통신하는 호스트 장치를 형성할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100; 스토리지 장치 110; 불휘발성 메모리 장치
111; 메모리 셀 어레이 113; 행 디코더 회로
115; 페이지 버퍼 회로 117; 데이터 입출력 회로
119; 제어 로직 회로 120; 컨트롤러
121; 버스 122; 프로세서
123; 랜덤 액세스 메모리 124; 에러 정정 블록
125; 호스트 인터페이스 126; 버퍼 제어 회로
127; 메모리 인터페이스 130; 랜덤 액세스 메모리(RAM)
1000; 컴퓨팅 장치 1100; 프로세서
1200; 랜덤 액세스 메모리 1300; 스토리지 장치
1400; 모뎀 1500; 사용자 인터페이스

Claims (10)

  1. 메모리 셀들을 포함하는 메모리 셀 어레이;
    워드 라인들을 통해 상기 메모리 셀들에 연결되는 행 디코더 회로;
    비트 라인들을 통해 상기 메모리 셀들에 연결되는 페이지 버퍼 회로; 그리고
    상기 메모리 셀들에 대해 소거 및 소거 검증을 포함하는 소거 루프를 반복적으로 수행하도록 상기 행 디코더 회로 및 상기 페이지 버퍼 회로를 제어하는 제어 회로를 포함하고,
    제1 소거 루프의 소거 검증의 결과에 따라, 상기 제어 회로는 소거 전압의 증가 및 감소 중 하나를 선택하고, 선택 결과에 따라 조절된 상기 소거 전압을 제2 소거 루프의 소거 시에 상기 메모리 셀들에 인가하도록 구성되고,
    상기 제어 회로는, 상기 제1 소거 루프의 상기 소거 검증의 결과에 따라, 상기 메모리 셀들 중 소거 페일된 메모리 셀들의 수가 기준값보다 크면, 상기 소거 전압의 증가를 선택하도록 구성되고,
    상기 제어 회로는, 상기 제1 소거 루프의 상기 소거 검증의 결과에 따라, 상기 메모리 셀들 중 상기 소거 페일된 메모리 셀들의 수가 상기 기준값 이하이면, 상기 소거 전압의 감소를 선택하도록 구성되는 불휘발성 메모리 장치.
  2. 메모리 셀들을 포함하는 메모리 셀 어레이;
    워드 라인들을 통해 상기 메모리 셀들에 연결되는 행 디코더 회로;
    비트 라인들을 통해 상기 메모리 셀들에 연결되는 페이지 버퍼 회로; 그리고
    상기 메모리 셀들에 대해 소거 및 소거 검증을 포함하는 소거 루프를 반복적으로 수행하도록 상기 행 디코더 회로 및 상기 페이지 버퍼 회로를 제어하는 제어 회로를 포함하고,
    상기 제어 회로는 제1 소거 루프의 소거 검증 시에 소거 페일된 메모리 셀들의 수 및 소거 패스된 메모리 셀들의 수 중 적어도 하나에 기반하여 소거 전압을 조절하고, 상기 조절된 소거 전압을 제2 소거 루프의 소거 시에 상기 메모리 셀들에 인가하도록 구성되고,
    상기 소거 페일된 메모리 셀들의 수가 제1 기준값 이하이면, 상기 소거 전압은 감소되고,
    상기 소거 패스된 메모리 셀들의 수가 제2 기준값보다 크고 상기 소거 페일된 메모리 셀들의 수가 상기 제1 기준값보다 크면, 상기 소거 전압은 유지되고,
    상기 소거 패스된 메모리 셀들의 수가 상기 제2 기준값 이하이면, 상기 소거 전압은 증가되는 불휘발성 메모리 장치.
  3. 제2 항에 있어서,
    상기 제어 회로는 상기 메모리 셀들 중 일부 메모리 셀들로부터 상기 소거 페일된 메모리 셀들의 수 및 상기 소거 패스된 메모리 셀들의 수를 검출하도록 구성되는 불휘발성 메모리 장치.
  4. 제2 항에 있어서,
    상기 제어 회로는 상기 메모리 셀들에 대해 프로그램 및 프로그램 검증을 포함하는 프로그램 루프를 반복적으로 수행하도록 상기 행 디코더 회로 및 상기 페이지 버퍼 회로를 제어하고,
    상기 제어 회로는 제1 프로그램 루프의 프로그램 검증 시에 프로그램 페일된 메모리 셀들의 수 및 프로그램 패스된 메모리 셀들의 수 중 적어도 하나에 기반하여 프로그램 전압을 조절하고, 상기 조절된 프로그램 전압을 제2 프로그램 루프의 프로그램 시에 상기 메모리 셀들에 인가하도록 구성되는 불휘발성 메모리 장치.
  5. 불휘발성 메모리 셀들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
    소거 전압을 이용하여 상기 불휘발성 메모리 셀들을 소거하는 단계;
    상기 불휘발성 메모리 셀들을 소거 검증하는 단계;
    상기 소거 검증 시에 소거 페일된 메모리 셀들의 수가 제1 기준값 이상이면 상기 소거 전압을 증가시키고. 그리고 상기 소거 페일된 메모리 셀들의 수가 제2 기준값 이하이면 상기 소거 전압을 감소시키는 단계; 그리고
    상기 증가 또는 감소된 소거 전압을 이용하여 상기 불휘발성 메모리 셀들을 다시 소거하는 단계를 포함하는 동작 방법.
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