KR20120043515A - 불휘발성 메모리 장치 및 이의 소거 방법 - Google Patents

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Abstract

불휘발성 메모리 장치의 소거 방법은, 선택된 메모리 셀 블록에 제1 소거 전압을 인가하는 제1 소거 동작 및 제1 소거 검증 동작을 수행하는 단계, 및 상기 선택된 메모리 셀 블록에 상기 제2 소거 전압을 인가하는 제2 소거 동작 및 제2 소거 검증 동작을 수행하는 단계를 포함하고, 상기 제2 소거 전압이 인가되는 시간은 상기 제1 소거 전압이 인가되는 시간보다 긴 것을 특징으로 할 수 있다.

Description

불휘발성 메모리 장치 및 이의 소거 방법{NONVOLATILE MEMORY DEVICE AND ERASE METHOD OF THE SAME}
본 발명은 불휘발성 메모리 장치 및 이의 소거 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 장치에 대한 수요가 증가하고 있다.
불휘발성 메모리 장치는 전기적인 프로그램/소거 동작이 가능한 소자로서 얇은 산화막에 인가되는 강한 전기장에 의해 전자가 이동하면서 메모리 셀의 문턱전압을 변화시켜 프로그램 및 소거 동작을 수행한다.
이러한 불휘발성 메모리 장치의 소거 동작 시에는 메모리 셀들 간 문턱전압 분포를 줄이기 위해 ISPE(Incremental Step Pulse Erase) 방식을 통상적으로 이용한다. 즉, 메모리 셀들이 프로그램된 정도에 따라 소거되는 시간 간에는 차이가 생기게 되는데, 점차 높은 소거 전압을 이용하여 소거 동작을 실시함으로써 메모리 셀들 간 문턱전압 분포를 줄일 수 있다. 이 때, 소거 동작에 소요되는 시간을 줄이기 위해 소거 동작 시 인가되는 소거 전압의 크기는 점차 증가시키되 소거 전압의 인가 시간은 일정하게 유지시킨다.
그러나 소거 동작의 대상이 되는 메모리 셀 블록에 포함되는 메모리 셀들 대부분이 프로그램된 상태일 때에는 높은 크기의 소거 전압까지 가해져야만 소거 동작이 완료되게 된다. 이러한 경우, 필요 이상으로 낮은 크기의 소거 전압을 사용하는 초기 단계의 소거 동작은 전체 소거 동작의 효율성을 악화시킬 수 있다.
따라서, 전체 메모리 셀들의 문턱전압 분포를 좁힘과 동시에 소거 동작의 효율성 또한 달성할 수 있는 기술에 대한 개발이 시급하다.
본 발명의 실시예는 소거 동작 시 소거 대상이 되는 전체 메모리 셀들의 문턱전압 분포를 좁힘과 동시에 소거 동작의 효율성 또한 향상시킨다.
<추후 반영>
본 발명의 실시예는 소거 동작 및 소거 검증 동작이 반복될수록 가해지는 소거 전압의 지속 시간을 증가시켜 전체 메모리 셀들의 문턱전압 분포를 좁힘과 동시에 소거 동작의 효율성 또한 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 전체 구성을 나타내는 도면이다.
도 2a는 종래 불휘발성 메모리 장치의 소거 동작 및 소거 검증 동작을 설명하기 위한 도면이다.
도 2b 내지 도 2d는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 소거 동작 및 소거 검증 동작을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
불휘발성 메모리 장치
도 1는 본 발명의 실시예에 따른 불휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 불휘발성 메모리 장치는 메모리 셀 어레이에 포함되는 메모리 셀 블록(110), 메모리 셀 블록(110)에 포함된 메모리 셀들에 대한 ISPE(Incremental Step Pulse Erase) 방식의 소거 동작 및 소거 검증 동작을 수행하도록 구성된 동작 회로 그룹(130, 140, 150, 160, 170, 180), 동작 회로 그룹(130, 140, 150, 160, 170, 180)을 제어하도록 구성된 제어 회로(120)를 포함한다.
낸드(NAND) 플래시 메모리 장치의 경우, 동작 회로 그룹은 전압 발생 회로(130), 로우 디코더(140), 페이지 버퍼 그룹(150), 열선택 회로(160), 입출력 회로(170), 그리고 패스/페일 체크 회로(180)를 포함한다. 낸드 플래시 메모리 장치를 예로 들어 설명하나 본 발명은 노어(NOR) 플래시 메모리 장치에도 적용될 수 있음은 물론이다.
메모리 셀 어레이는 복수의 메모리 셀 블록들을 포함한다. 도 1에는 그 중 하나의 메모리 셀 블록(110)이 도시되어 있다. 각각의 메모리 셀 블록(110)은 다수의 스트링들(ST0, ..., STk)을 포함한다. 각각의 스트링(ST1)은 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ca0, ..., Can), 그리고 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ca0, ..., Can)의 게이트들은 워드라인들(WL0, ..., WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 스트링들(ST1, ..., STk)은 대응하는 비트 라인들(BL1, ..., BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다.
제어 회로(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 독출 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 제어하기 위한 제어 신호들(PS SIGNALS)을 출력한다. 또한, 제어 회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 본 발명에서의 제어 회로(120)는 소거 동작 시 그 횟수가 반복될수록 소거 전압이 가해지는 지속 시간이 점차 증가되도록 동작 회로 그룹(130, 140, 150, 160, 170, 180)을 제어한다.
전압 공급 회로(130, 140)는 제어 회로(120)의 신호들(READ, PGE, ERASE, RADD)에 따라 메모리 셀들의 프로그램 동작, 소거 동작 또는 리드 동작에 필요한 동작 전압들을 선택된 메모리 셀 블록(110)의 드레인 셀렉트 라인(DSL), 워드라인들(WL0, ..., WLn) 및 소스 셀렉트 라인(SSL)으로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.
전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 글로벌 라인들로 출력한다. 또한, 메모리 셀들에 저장된 데이터를 소거하는 경우 소거 동작에 필요한 전압들(Vera, Vpv)을 글로벌 라인들로 출력한다.
로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 발생된 동작 전압들을 메모리 셀 어레이(110)의 메모리 셀 블록들 중 선택된 메모리 셀 블록(110)의 스트링들(ST1, ..., STk)로 전달한다.
페이지 버퍼 그룹(150)은 비트라인들(BL1, ..., BLk)과 각각 연결되는 페이지 버퍼들(미도시됨)을 포함한다. 제어 회로(120)의 제어 신호들(PB SIGNALS)에 응답하여 셀들(Ca0, ..., Ck0)에 데이터를 저장하는데 필요한 전압을 비트라인들(BL1, ..., BL4)에 각각 인가한다.
컬럼 선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 선택한다. 컬럼 선택 회로(160)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다.
입출력 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)에 제어에 따라 데이터를 컬럼 선택 회로(160)에 전달한다.
패스/페일 체크 회로(180)는 소거 동작 후 실시되는 소거 검증 동작에서 소거된 메모리 셀들 중 문턱전압이 목표 전압보다 높은 에러 셀의 발생 여부를 체크하고 그 결과를 체크 신호(PFC)로 출력한다. 또한, 패스/페일 체크 회로(180)는 에러 셀 발생 시 발생된 에러 셀들의 개수를 카운팅하고 카운팅 결과를 카운팅 신호(CS)로 출력하는 기능도 수행한다.
이하에서는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 소거 동작 및 소거 검증 동작에 대해 설명하기로 한다.
소거 동작 및 소거 검증 동작
도 2a는 종래 불휘발성 메모리 장치의 소거 동작 및 소거 검증 동작을 설명하는 도면이며, 도 2b 내지 도 2d는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 소거 동작 및 소거 검증 동작을 설명하기 위한 도면이다.
소거 동작 및 소거 검증 동작은 메모리 셀 블록 단위로 이루어진다. 구체적으로 메모리 셀 블록에 포함되는 워드라인에 접지전압을 인가하고 P-웰(well)에는 소거 전압을 인가함으로써 메모리 셀들에 대한 소거 동작이 이루어지고 워드라인에 소거 검증 전압을 인가하여 메모리 셀들의 문턱전압이 해당 소거 검증 전압 이하로 낮아졌는지 여부를 확인함으로써 소거 검증 동작이 이루어진다.
도 2a를 참조하면, 통상적인 불휘발성 메모리 장치의 소거 동작 및 소거 검증 동작은 ISPE(Incremental Step Pulse Erase) 방식에 의해 이루어진다. 즉, 소거 전압(EP0, EP1, EP2, EP3)을 P-웰(well)에 인가하여 메모리 셀들에 대한 소거 동작을 수행하고, 워드라인(예를 들면, WLn)에 소거 검증 전압(EV)을 인가하여 소거 검증 동작을 수행하되, 소거 대상이 되는 메모리 셀들 간 문턱전압 분포가 넓어지는 것을 방지하기 위해 소거 동작 및 소거 검증 동작이 반복될수록 소거 동작 시 가해지는 소거 전압(EP0, EP1, EP2, EP3)의 크기를 점차 증가시키는 방식을 사용한다. 그러나, 소거 전압이 가해지는 지속 시간(ET0, ET1, ET2, ET3)은 소거 동작 및 소거 검증 동작이 반복되더라도 일정하게 유지된다.
한편, 도 2b를 참조하면, 본 발명에 따른 불휘발성 메모리 장치에 있어서도 P-웰(well)에 소거 전압(EP0, EP1, EP2, EP3)이 가해짐으로써 소거 동작이 수행되고 반복적으로 워드라인(예를 들면, WLn)에 소거 검증 전압(EV)이 가해짐으로써 소거 검증 동작이 수행된다. 그러나, 본 발명에 따른 불휘발성 메모리 장치의 소거 동작 및 소거 검증 동작에 있어서는 그 횟수가 반복될수록 소거 전압(EP0, EP1, EP2, EP3)이 가해지는 지속 시간(ET0, ET1, ET2, ET3)이 점차 증가한다. 이 때, 소거 전압(EP0, EP1, EP2, EP3)의 크기는 항상 일정하게 유지될 수 있다. 일정하게 유지되는 소거 전압(EP0, EP1, EP2, EP3)의 크기는 도 2a의 소거 방법에서 제일 처음으로 가해지는 제1 소거 전압(EP0)의 크기보다 큰 값을 가질 수 있다. 소거 동작이 시작됨에 따라 제일 처음으로 소거 전압(EP0)이 가해질 때의 지속 시간(ET0)은 도 2a의 소거 방법에서 소거 전압(EP0, EP1, EP2, EP3)이 가해지는 지속 시간(ET0, ET1, ET2, ET3)보다 짧게 조절되는 것이 바람직하다. 이는 일정하게 유지되는 소거 전압(EP0, EP1, EP2, EP3)의 크기가 도 2a의 소거 방법에서 제일 처음으로 가해지는 소거 전압(EP0)의 크기보다 높은 값을 가질 수 있기 때문이다. 즉, 제일 처음으로 가해지는 소거 전압(EP0)의 크기가 종래 소거 방식에서보다 높아짐에 따른 메모리 셀들의 문턱전압 분포 악화를 보상하기 위해 제일 처음 소거 전압(EP0)이 가해지는 지속 시간(ET1)을 짧게하는 것이다. 한편, 소거 동작 및 소거 검증 동작이 반복됨에 따라 이후의 소거 전압(EP1, EP2, EP3)이 가해지는 지속 시간(ET1, ET2, ET3)은 도 2a의 소거 방법에서 소거 전압(EP0, EP1, EP2, EP3)이 가해지는 지속 시간(ET0, ET1, ET2, ET3)보다 길어질 수 있다. 소거 동작 및 소거 검증 동작이 반복됨에 따라 소거 전압(EP0, EP1, EP2, EP3)이 가해지는 지속 시간(ET0, ET1, ET2, ET3)을 점차 증가시키는 방식을 ISTE(Incremental Step Time Erase) 방식이라 칭하기로 한다. 소거 동작 시 가해지는 소거 전압(EP0, EP1, EP2, EP3)의 크기를 일정하게 하는 대신 소거 전압(EP0, EP1, EP2, EP3)이 가해지는 지속 시간(ET0, ET1, ET2, ET3)을 점차 증가시킴으로써 전체 메모리 셀의 문턱전압 분포를 좁힐 수 있고, 이와 동시에 소거 동작의 효율성을 꾀할 수 있다.
도 2c 및 도 2d를 참조하면, 본 발명에 따른 불휘발성 메모리 장치의 소거 동작 및 소거 검증 동작은 종래 ISPE 방식과 결합된 형태로 구현될 수도 있다. 즉, 소거 동작 및 소거 검증 동작을 반복함에 따라 소거 전압(EP0, EP1, EP2, EP3)이 가해지는 지속 시간(ET0, ET1, ET2, ET3)이 점차 증가함과 동시에 소거 전압(EP0, EP1, EP2, EP3)의 크기 또한 증가할 수 있다. 이 때, 도 2c에 도시되는 바와 같이 일부 구간에서는 소거 전압(EP0, EP1)의 크기가 동일하게 형성될 수도 있다. 즉, 일정 임계 횟수만큼 소거 동작과 소거 검증 동작이 반복될 때까지는 소거 전압(EP0, EP1)의 크기가 동일하게 형성되다가, 그 후에는 소거 전압(EP2, EP3)의 크기가 점차 증가할 수 있다. 도 2d에 도시되는 바와 같이 소거 동작 및 소거 검증 동작이 반복될수록 소거 전압(EP0, EP1, EP2, EP3)의 크기 및 소거 전압(EP0, EP1, EP2, EP3)이 가해지는 지속 시간(ET0, ET1, ET2, ET3)이 동시에 증가하는 방식을 ISTPE(Incremental Step and Time Pulse Erase) 방식이라 칭하기로 한다. 소거 전압(EP0, EP1, EP2, EP3)의 크기 및 소거 전압(EP0, EP1, EP2, EP3)이 가해지는 지속 시간(ET0, ET1, ET2, ET3)을 동시에 증가시킴으로써 소거 동작의 효율성은 더욱 극대화될 수 있다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
110: 메모리 셀 블록
120: 제어 회로
130: 전압 발생 회로
140: 로우 디코더
150: 페이지 버퍼 그룹
160: 컬럼 선택 회로
170: 입출력 회로
180: 패스/페일 체크 회로

Claims (8)

  1. 선택된 메모리 셀 블록에 제1 소거 전압을 인가하는 제1 소거 동작 및 제1 소거 검증 동작을 수행하는 단계; 및
    상기 선택된 메모리 셀 블록에 상기 제2 소거 전압을 인가하는 제2 소거 동작 및 제2 소거 검증 동작을 수행하는 단계를 포함하고,
    상기 제2 소거 전압이 인가되는 시간은 상기 제1 소거 전압이 인가되는 시간보다 긴 것을 특징으로 하는 불휘발성 메모리 장치의 소거 방법.
  2. 제1항에 있어서,
    상기 제2 소거 전압의 크기는 상기 제1 소거 전압의 크기와 동일한 것을 특징으로 하는 불휘발성 메모리 장치의 소거 방법.
  3. 제1항에 있어서,
    상기 제2 소거 전압의 크기는 상기 제1 소거 전압의 크기보다 큰 것을 특징으로 하는 불휘발성 메모리 장치의 소거 방법.
  4. 제1항에 있어서,
    상기 제1 소거 동작 및 제1 소거 검증 동작, 및 상기 제2 소거 동작 및 제2 소거 검증 동작을 반복적으로 수행하는 단계를 더 포함하고,
    상기 반복이 임계 횟수에 도달할 때까지는 상기 제2 소거 전압의 크기가 상기 제1 소거 전압의 크기와 동일하고, 상기 임계 횟수 후에는 상기 제2 소거 전압의 크기가 상기 제1 소거 전압의 크기보다 큰 것을 특징으로 하는 불휘발성 메모리 장치의 소거 방법.
  5. 메모리 셀들을 포함하는 복수의 메모리 셀 블록;
    상기 메모리 셀들의 소거 동작 및 소거 검증 동작을 수행하도록 구성된 동작 회로 그룹; 및
    상기 복수의 메모리 셀 블록들 중 선택된 메모리 셀 블록에 대해 소거 동작 및 소거 검증 동작을 반복하여 수행하되, 상기 소거 동작이 실시될 때마다 상기 소거 전압이 인가되는 시간을 점차 증가시키기 위해 상기 동작 회로 그룹을 제어하는 제어 회로를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 제5항에 있어서,
    상기 제어 회로는 상기 소거 동작 및 소거 검증 동작을 반복하여 수행하되, 상기 소거 전압의 크기를 일정하게 유지시키기 위해 상기 동작 회로 그룹을 제어하는 것을 특징으로 하는 불휘발성 메모리 장치.
  7. 제5항에 있어서,
    상기 제어 회로는 상기 소거 동작 및 소거 검증 동작을 반복하여 수행하되, 상기 소거 전압의 크기를 점차 증가시키기 위해 상기 동작 회로를 제어하는 것을 특징으로 하는 불휘발성 메모리 장치.
  8. 제5항에 있어서,
    상기 제어 회로는 상기 소거 동작 및 소거 검증 동작을 반복하여 수행하되, 상기 반복이 임계 횟수에 도달할 때까지는 상기 소거 전압의 크기를 일정하게 유지하고 상기 임계 횟수 후에는 상기 소거 전압의 크기를 점차 증가시키기 위해 상기 동작 회로를 제어하는 것을 특징으로 하는 불휘발성 메모리 장치의 소거 방법.

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9773560B2 (en) 2015-05-20 2017-09-26 Samsung Electronics Co., Ltd. Nonvolatile memory device and storage device including the nonvolatile memory device
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