JP6492202B1

JP6492202B1 - 半導体記憶装置および消去方法

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Publication number: JP6492202B1
Application number: JP2018038605A
Authority: JP
Inventors: 須藤　直昭; 直昭須藤
Original assignee: ウィンボンドエレクトロニクスコーポレーション
Priority date: 2018-03-05
Filing date: 2018-03-05
Publication date: 2019-03-27
Anticipated expiration: 2038-03-05
Also published as: TWI674583B; US20190272879A1; US10896736B2; CN110232940A; KR102152524B1; CN110232940B; KR20190105501A; TW201939507A; JP2019153361A

Abstract

【課題】消費電力を低減しつつ迅速な消去を行うことができる半導体記憶装置を提供する。
【解決手段】本発明のフラッシュメモリは、消去動作時、電圧検出部２００によりＰウエルの電圧Ｖjudgeを検出し、電圧Ｖjudgeが閾値よりも小さい場合には、非選択ブロックの選択トランジスタのオフリーク電流Ｉｏｆｆが大きいと判定し、次の消去パルスを印加するときのグローバルワード線ＧＷＬｎの電圧を大きくし、電圧Ｖjudgeが閾値以下の場合には、オフリーク電流Ｉｏｆｆが小さいと判定し、次の消去パルスを印加するときのグローバルワード線ＧＷＬｎの電圧をそのまま維持する。
【選択図】図３

Description

本発明は、半導体記憶装置に関し、特に、フラッシュメモリの消去方法に関する。

ＮＡＮＤ型フラッシュメモリの消去動作では、ソース／ドレインをフローティング状態にし、コントロールゲート（ワード線）に基準電位を印加し、Ｐウエルに消去電圧を印加することで、メモリセルアレイ内の選択されたブロックのデータを一括消去する。通常、データの消去は、ＩＳＰＥ（Incremental Step Pulse Erase）に従い、選択ブロックに消去パルスを印加し、消去ベリファイが不合格である場合には、前回よりも高い消去パルスを印加し、消去を行っている（特許文献１）。

特開２０１２−０２７９７９号公報

図１（Ａ）は、非選択ブロックの消去時のバイアス条件を示し、図１（Ｂ）は、選択ブロックの消去時のバイアス条件を示している。行選択・駆動回路（ＸＤＥＣ）は、メモリセルアレイの各ブロックの各ワード線に接続された複数の選択トランジスタ１０を含み、入力されたアドレスに基づき選択トランジスタ１０を導通または非導通させ、ブロックの選択または非選択を行う。ブロックが非選択の場合、図１（Ａ）に示すように、選択トランジスタ１０のゲートに例えば０Ｖが印加され、選択トランジスタ１０がオフされ、これにより、非選択ブロックの非選択ワード線ＷＬがフローティング状態になる。他方、ブロックが選択される場合、図１（Ｂ）に示すように、選択トランジスタ１０のゲートに例えば５．０Ｖが印加され、選択トランジスタ１０がオンされ、選択ブロックの選択ワード線ＷＬには０Ｖが供給される。また、行選択・駆動回路は、選択トランジスタ１０のソース／ドレインに接続されるグローバルワード線ＧＷＬｎに０Ｖを供給する。

ＮＡＮＤフラッシュメモリでは、Ｐウエルは、１プレーンの全てのブロックに共有されており、Ｐウエルには高い消去電圧（例えば、〜２０Ｖ）が印加される。消去期間中、非選択ブロックの非選択ワード線ＷＬはフローティングであり、かつＰウエルの高い消去電圧に結合されるため、非選択ブロックの消去が防止される。選択ブロックの選択ワード線ＷＬは０Ｖであり、Ｐウエルの高い消去電圧によってフローティングゲートの電荷がＰウエルに放出される。

選択トランジスタ１０は、プログラム動作時に選択ワード線ＷＬに高いプログラム電圧を供給させるため高電圧駆動のトランジスタから構成される。高電圧駆動のトランジスタは、低電圧駆動のトランジスタよりもしきい値が高いが、微細化、配線の狭ピッチ化等の影響により、オフ状態であっても微小なリーク電流Ｉｏｆｆを生じさせる。例えば、図１（Ｂ）のように、ソース（グローバルワード線ＧＷＬｎ）が０Ｖ、ゲート電圧が０Ｖであっても、選択トランジスタ１０にはオフリーク電流Ｉｏｆｆが流れる。オフリーク電流Ｉｏｆｆが流れると、非選択ワード線ＷＬは、高インピーダンス状態を保持することができず、Ｐウエルとの結合レベルが十分でなくなる。このことは、非選択ブロックの消去ディスターブを引き起こす。

さらに選択トランジスタ１０のオフリーク電流Ｉｏｆｆは、Ｐウエルのキャパシタンスを当初の予想よりも非常に大きくさせるため、Ｐウエルに印加された消去電圧の立ち上がりを遅くさせる。このことは、最終的に、消去時間のタイムアウトの問題に直面する。

この種の現象を避けるため、選択トランジスタ１０のソースとして使用されるグローバルワード線ＧＷＬｎを何らかのレベルにバイアスする方法が使用される。例えば、図１Ａに示すように、グローバルワード線ＧＷＬｎが約０．５Ｖにバイアスされる。この状態で、選択トランジスタ１０のオフリーク電流Ｉｏｆｆが減少され得る。しかし、このバイアスレベルは、選択ブロックの選択ワード線ＷＬにも使用され得る。つまり、Ｐウエルと選択ブロックの選択ワード線ＷＬとの間の電位差が小さくなり、消去速度が遅くなることを意味する。より高いグローバルワード線ＧＷＬｎの電圧レベルは、オフリーク電流Ｉｏｆｆを減少させるが、消去速度を緩慢にさせる。また、より低いグローバルワード線ＧＷＬｎの電圧レベルは、消去バイアスを大きく保ち消去を高速に行うことを可能にするが、オフリーク電流Ｉｏｆｆを大きくさせる。それ故、選択トランジスタ１０のオフリーク電流Ｉｏｆｆに応じて最適化されたグローバルワード線ＧＷＬｎの電圧レベルを使用することが重要である。

本発明は、このような従来の課題を解決し、消費電力を低減しつつ迅速な消去を行うことができる半導体記憶装置を提供することを目的とする。

本発明に係るＮＡＮＤフラッシュメモリの消去方法は、アドレス情報に基づきメモリセルの各ワード線に接続された第１の選択トランジスタのゲートに第１の電圧を印加してブロックを選択し、メモリセルの各ワード線に接続された第２の選択トランジスタのゲートに第２の電圧を印加してブロックを非選択し、第１および第２の選択トランジスタのソース／ドレイン電極に第３の電圧を印加し、消去パルスを印加したときのウエル領域の電圧を検出し、検出された電圧に基づき第３の電圧を制御する。

ある実施態様では、第３の電圧を制御することは、検出された電圧と閾値とを比較することを含み、検出された電圧が閾値よりも小さいとき、前記第３の電圧を大きくする。ある実施態様では、検出された電圧が閾値よりも大きいとき、前記第３の電圧を維持する。ある実施態様では、ウエル領域の電圧の検出は、最初の消去パルスを印加したときに行われ、第３の電圧の調整は、最初の消去パルスの印加中に行われる。ある実施態様では、ウエル領域の電圧の検出は、最初の消去パルスを印加したときに行われ、第３の電圧の調整は、２番目以後の消去パルスが印加されるときに行われる。ある実施態様では、ウエル領域の電圧の検出は、複数の消去パルスを印加したときにそれぞれ行われる。ある実施態様では、第３の電圧を制御することは、検出された電圧と複数の閾値とを比較することを含み、当該比較結果に基づき第３の電圧を制御する。

さらに本発明に係るＮＡＮＤ型フラッシュメモリの消去方法は、アドレス情報に基づきメモリセルの各ワード線に接続された第１の選択トランジスタのゲートに第１の電圧を印加してブロックを選択し、メモリセルの各ワード線に接続された第２の選択トランジスタのゲートに第２の電圧を印加してブロックを非選択し、第１および第２の選択トランジスタのソース／ドレイン電極に第３の電圧を印加し、消去パルスを印加したときの第２の選択トランジスタのオフリーク電流を検出し、検出されたオフリーク電流に基づき第３の電圧を制御する。ある実施態様では、オフリーク電流の検出は、最初の消去パルスを印加したときに行われ、第３の電圧の調整は、２番目以後の消去パルスが印加されるときに行われる。

本発明に係る半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、複数のメモリセルの各ワード線に接続された選択トランジスタを含み、アドレス情報に基づき第１の選択トランジスタのゲートに第１の電圧を印加してブロックを選択し、第２の選択トランジスタのゲートに第２の電圧を印加してブロックを非選択する選択手段と、第１および第２の選択トランジスタのソース／ドレイン電極に第３の電圧を印加し、ウエル領域に消去電圧を印加して選択ブロックを消去する消去手段とを含み、前記消去手段はさらに、
消去パルスが印加されたときのウエル領域の電圧を検出する検出手段と、前記検出手段により検出された電圧に基づき前記第３の電圧を制御する制御手段とを含む。

ある実施態様では、前記制御手段は、検出された電圧が閾値より小さいとき、第３の電圧を大きくする。ある実施態様では、前記制御手段は、検出された電圧が閾値より大きいとき、第３の電圧を維持する。ある実施態様では、前記制御手段は、以後の消去電圧を印加するときの第３の電圧を制御する。ある実施態様では、前記検出手段は、最初の消去パルスが印加されたときにウエル領域の電圧を検出する。ある実施態様では、前記検出手段は、複数の消去パルスが印加されるときにそれぞれウエル領域の電圧を検出する。ある実施態様では、前記制御手段は、検出された電圧と複数の閾値とを比較し、比較結果に基づき第３の電圧を制御する。

本発明によれば、ウエル領域の電圧を検出し、検出された電圧に基づきブロックを選択するための選択トランジスタのソース／ドレインに印加する第３の電圧を制御するようにしたので、選択トランジスタのオフリーク電流を抑制しつつウエル領域の消去電圧を急速に立ち上がらせることができる。これにより、消去動作時の消費電力を低減し、かつ消去時間の短縮を図ることができる。

従来のフラッシュメモリの消去時のバイアス条件を示し、図１（Ａ）は非選択ブロックのバイアス条件、図１（Ｂ）は選択ブロックのバイアス条件の例示である。従来のフラッシュメモリの消去時のバイアス条件の他の例を示す図である。本発明の実施例に係るフラッシュメモリの構成を示すブロック図である。本発明の実施例に係る行選択・駆動回路の詳細を説明する図である。本発明の第１の実施例に係る消去シーケンスを説明する図である。図５（Ａ）は、オフリーク電流が許容値を超えないときのＰウエルに印加された消去電圧の立ち上がり波形の例を示し、図５（Ｂ）は、オフリーク電流が許容値を超えたときのＰウエルに印加された消去電圧の立ち上がり波形の例を示す。本発明の第２の実施例に係るグローバルワード線の電圧の決定方法を説明する図である。本発明の第２の実施例に係る消去シーケンスを説明する図である。本発明の第３の実施例に係る消去シーケンスを説明する図である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。ここでは、好ましい形態としてＮＡＮＤ型のフラッシュメモリを例示する。

図２に、本発明の実施例に係るフラッシュメモリの要部の構成を示す。本実施例のフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続された入出力バッファ１２０と、入出力バッファ１２０からアドレスデータを受け取るアドレスレジスタ１３０と、入出力バッファ１２０からコマンドデータ等を受け取り、各部を制御するコントローラ１４０と、アドレスレジスタ１３０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択およびワード線の選択等を行う行選択・駆動回路１５０と、行選択・駆動回路１５０によって選択されたページから読み出されたデータを保持したり、選択されたページにプログラムすべき入力データを保持するページバッファ／センス回路１６０と、アドレスレジスタ１３０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路１６０内の列アドレスのデータを選択する列選択回路１７０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１８０を含んで構成される。

メモリアレイ１１０は、列方向にｍ個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。１つのメモリブロックには、複数のＮＡＮＤストリングが形成され、１つのＮＡＮＤストリングは、複数のメモリセル、ビット線側選択トランジスタ、ソース線側選択トランジスタを含む。

読出し動作では、ビット線に正の電圧を印加し、選択ワード線に例えば０Ｖを印加し、非選択ワード線にパス電圧を印加し、ビット線側選択トランジスタ、ソース線側選択トランジスタをオンし、共通ソース線に０Ｖを印加する。プログラム動作では、選択ワード線に高電圧のプログラム電圧Vpgmを印加し、非選択のワード線に中間電位を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線GBLに供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。

図３は、本実施例の行選択・駆動回路１５０の詳細を説明する図である。但し、ここには、メモリセルアレイの代表として１つのグローバルビット線ＧＢＬに接続された１つのＮＡＮＤストリングが例示されている点に留意すべきである。１つのＮＡＮＤストリングは、例えば、メモリセルＭＣ０〜ＭＣ３１と、ビット線側選択トランジスタと、ソース線側選択トランジスタとを直列に接続して構成される。

ある実施態様では、行選択・駆動回路１５０は、メモリセルアレイが形成されたＰウエルの電圧を検出するための電圧検出部２００を含む。電圧検出部２００は、消去動作が行われるとき、決められたタイミングでＰウエルの電圧を検出し、その検出結果を、コントローラ１４０へ提供する。コントローラ１４０は、検出されたＰウエルの電圧に基づきレギュレータ２１０を制御する。

メモリセルアレイの各ワード線ＷＬ０〜ＷＬ３１、ビット線側選択トランジスタのゲート線ＳＧＤ、ソース線側選択トランジスタのゲート線ＳＧＳは、高電圧駆動の選択トランジスタＱ０〜Ｑ３１、Ｑ_ＳＧＤ、Ｑ_ＳＧＳにそれぞれ接続される（これらの選択トランジスタを総称するとき、選択トランジスタＱとする）。

行選択・駆動回路１５０は、行アドレスＡｘをデコードし、選択トランジスタＱのゲートに選択信号ＳＥＬを印加し（ブロックを選択する場合には、例えば５Ｖ、ブロックを選択しない場合には、例えば０Ｖ）、メモリセルアレイのブロックの選択およびワード線の選択を行う。選択トランジスタＱ０〜Ｑ３１には、それぞれグローバルワード線ＧＷＬ０〜３１が接続され、選択トランジスタＱ_ＳＧＤ、Ｑ_ＳＧＳには、それぞれグローバルビット線側選択線Ｇ_ＳＧＤおよびグローバルソース線側選択線Ｇ_ＳＧＳが接続される。

グローバルワード線ＧＷＬ０〜３１、グローバルビット線側選択線Ｇ_ＳＧＤおよびグローバルソース線側選択線Ｇ_ＳＧＳは、それぞれグローバル選択トランジスタＧＱ０〜ＧＱ３１、ＧＱ_ＳＧＤ、ＧＱ_ＳＧＳ（これらのトランジスタを総称するとき、グローバル選択トランジスタＧＱとする）を介してレギュレータ２１０に接続される。グローバル選択トランジスタＧＱは、コントローラ１４０の制御によりフラッシュメモリの動作に応じて選択的にオンまたはオフされる。

レギュレータ２１０は、内部電圧発生回路１８０によって生成された電圧を利用して、コントローラ１４０の制御に基づきフラッシュメモリの動作状態に応じた駆動電圧をグローバル選択トランジスタＧＱを介してグローバルワード線ＧＷＬ０〜３１、グローバルビット線側選択線Ｇ_ＳＧＤおよびグローバルソース線側選択線Ｇ_ＳＧＳに印加する。

次に、本実施例に係るフラッシュメモリの消去動作について説明する。外部から消去コマンドおよびアドレス情報が入力されると、コントローラ１４０は、消去コマンドを解読し、消去シーケンスを制御する。行選択・駆動回路１５０は、行アドレスをデコードし、デコード結果に基づき選択信号ＳＥＬを介してブロックの選択または非選択を行う。

また、レギュレータ２１０は、グローバルワード線ＧＷＬ０〜３１、グローバルビット線側選択線Ｇ_ＳＧＤおよびグローバルソース線側選択線Ｇ_ＳＧＳに、例えばＧＮＤ（０Ｖ）を供給し、コントローラ１４０によりグローバル選択トランジスタＧＱはコントローラ１４０によりオン状態にされる。これにより、選択ブロックの選択ワード線ＷＬには、選択トランジスタＱを介してＧＮＤが供給され、非選択ブロックの非選択ワード線ＷＬは、選択トランジスタＱが非導通状態であるため、フローティング状態になる。次に、メモリセルアレイが形成されたＰウエルには、内部電圧生成回路１８０によって生成された消去パルスＶｅｒｓがトランジスタＴＲを介して印加され、選択ブロックの消去が行われる。

ＮＡＮＤフラッシュメモリの消去は、通常、ＩＳＰＥ方法を用いる。ＩＳＰＥの消去シーケンスは、図４に示すように、消去パルスＰ１を印加し、次に消去ベリファイを行い、不合格であれば、前回の消去パルスＰ１よりも高い電圧の消去パルスＰ２を印加し、次に消去ベリファイを行い、不合格であれば、前回の消去パルスＰ２よりも高い電圧の消去パルスＰ３を印加し、次に消去ベリファイを行う。消去パルスを印加する回数、または消去時間が許容回数または許容時間に達した場合には、消去動作がタイムアップとなり、選択ブロックがバッドブロックとして管理される。

本発明の第１の実施例では、最初の消去パルスＰ１が印加されたときのＰウエルの電圧を検出し、検出した電圧に基づき選択トランジスタＱのオフリーク電流Ｉｏｆｆが許容されるか否かを判定し、その判定結果に基づき選択トランジスタＱのソースまたはグローバルワード線ＧＷＬｎの電圧を制御する。

図５（Ａ）は、非選択ブロックの選択トランジスタＱのオフリーク電流Ｉｏｆｆが非常に小さいとき（あるいは、選択トランジスタＱのオフリーク電流Ｉｏｆｆが許容値以下のとき）のＰウエルに印加された消去電圧の立ち上がり波形の例であり、図５（Ｂ）は、非選択ブロックの選択トランジスタＱのオフリーク電流Ｉｏｆｆが比較的大きいとき（あるいは、選択トランジスタＱのオフリーク電流Ｉｏｆｆが許容値を超えるとき）のＰウエルに印加された消去電圧の立ち上がり波形の例である。選択トランジスタＱのオフリーク電流Ｉｏｆｆが大きくなると、Ｐウエルの消去電圧の立ち上がりが急峻でなくなる。

本実施例では、最初の消去パルスＰ１を印加した時刻Ｔから一定時間後の時刻Ｔjudgeのタイミングと、オフリーク電流Ｉｏｆｆの大きさを判定するための閾値とを定義する。

電圧検出部２００は、最初の消去パルスＰ１が印加された時刻Ｔから一定時間後の時刻ＴjudgeのタイミングでＰウエルの電圧Ｖjudgeを検出する。この検出結果は、コントローラ１４０に提供され、コントローラ１４０は、Ｐウエルの電圧Ｖjudgeと閾値とを比較し、Ｐウエルの電圧Ｖjudgeが閾値よりも低ければ、Ｐウエルの消去電圧の立ち上がりが緩慢であるため、選択トランジスタＱに許容値以上のオフリーク電流Ｉｏｆｆが流れていると判定する（図５（Ｂ）の例）。他方、Ｐウエルの電圧Ｖjudgeが閾値以上であれば、Ｐウエルの消去電圧の立ち上がりが急峻であるため、選択トランジスタＱには許容値以上のオフリーク電流Ｉｏｆｆが流れていないと判定する（図５（Ａ）の例）。

コントローラ１４０は、許容値を超えるオフリーク電流Ｉｏｆｆが流れていると判定した場合には、２番目の消去パルスＰ２以降、グローバルワード線ＧＷＬｎの電圧レベルが前回よりも大きくなるようにレギュレータ２１０を制御する。

再び、図４を参照すると、最初の消去パルスＰ１が印加されたとき、グローバルワード線ＧＷＬｎには、レギュレータ２１０によって、より低い電圧、例えばＧＮＤ（０Ｖ）が供給される。コントローラ１４０は、消去パルスＰ１を印加した期間ＣＨＫＰＷにおいて、Ｐウエルの電圧Ｖjudgeを検出し、検出した電圧Ｖjudgeと閾値とを比較し、オフリーク電流Ｉｏｆｆが許容値以上であるか否かを判定する。

もし、Ｐウエルの電圧Ｖjudgeが閾値よりも小さいならば、コントローラ１４０は、消去パルスＰ１を印加してから消去パルスＰ２を印加するまでの期間中、あるいは、消去パルスＰ１の印加による消去期間中に、グローバルワード線ＧＷＬｎのＧＮＤよりも高い電圧、例えば、０．５Ｖになるようにレギュレータ２１０を制御する。これにより、２番目以降の消去パルスが印加されたとき、非選択ブロックの選択トランジスタＱのオフリーク電流Ｉｏｆｆが抑制されるため、Ｐウエルに印加された消去電圧の立ち上がりを、図５（Ａ）に示すように急峻にさせることができる。その結果、選択ブロックの消去が容易になり、結果的に、消去パルスの印加回数の軽減または消去時間の短縮を期待することができる。但し、グローバルワード線ＧＷＬｎの電圧レベルを大きくし過ぎると、オフリーク電流Ｉｏｆｆのカットは容易になるが、選択ブロックにおける選択メモリセルのコントロールゲートとＰウエル間の電圧差が低減するため、グローバルワード線ＧＷＬｎの電圧レベルの上昇幅は一定以下に抑制することが望ましい。

Ｐウエルの電圧Ｖjudgeが閾値以下ならば、グローバルワード線ＧＷＬｎの電圧レベルはそのまま維持され、２番目以降の消去パルスの印加時においてもグローバルワード線ＧＷＬｎはＧＮＤのままである。

上記の例では、Ｐウエルの電圧Ｖjudgeが閾値よりも小さいとき、コントローラ１４０は、２番目以降の消去パルスの印加時にグローバルワード線ＧＷＬｎの電圧レベルを０．５Ｖに変更する例を示したが、これに限らず、コントローラ１４０は、最初の消去パルスＰ１の印加中にグローバルワード線ＧＷＬｎの電圧レベルを０．５Ｖに変更するようにしてもよい。この場合、コントローラ１４０は、最初の消去パルスＰ１の印加中に直ちに、グローバルワード線ＧＷＬｎの電圧レベルが当初のＧＮＤよりも大きくなるようにレギュレータ２１０を制御し、最初の消去パルスＰ１の印加中にグローバルワード線ＧＷＬｎの電圧レベルが調整される。

次に、本発明の第２の実施例について説明する。上記実施例では、Ｐウエルの電圧Ｖjudgeと１つの閾値とを比較することで、グローバルワード線ＧＷＬｎの電圧レベルを二者択一的に選択（０Ｖまたは０．５Ｖ）するようにしたが、第２の実施例は、Ｐウエルの電圧Ｖjudgeと複数の閾値とを比較し、それに応じて最適なグローバルワード線ＧＷＬｎの電圧、すなわち、非選択ブロックの選択トランジスタＱのソースを決定する。

図６に、Ｐウエルの電圧Ｖjudgeと、２つの閾値Ｔｈ１、Ｔｈ２（Ｔｈ１＜Ｔｈ２）と、グローバルワード線ＧＷＬｎの電圧レベルとの関係の一例を示す。Ｐウエルの電圧Ｖjudgeが閾値Ｔｈ１未満であるとき、オフリーク電流Ｉｏｆｆが大きいと判定し、次回以降の消去パルスの印加時に、グローバルワード線ＧＷＬｎの電圧が例えば０．５Ｖになるようにレギュレータ２１０の電圧が調整される。Ｐウエルの電圧Ｖjudgeが閾値Ｔｈ１以上であり、閾値Ｔｈ２未満であれば、オフリーク電流Ｉｏｆｆが幾分大きいと判定し、グローバルワード線ＧＷＬｎの電圧が、次回以降の消去パルスの印加時に、例えば０．３Ｖになるようにレギュレータ２１０が調整される。Ｐウエルの電圧Ｖjudgeが閾値Ｔｈ２以上であれば、オフリーク電流Ｉｏｆｆが小さいと判定し、次回以降の消去パルスの印加時に、グローバルワード線ＧＷＬｎの電圧がそのままＧＮＤ（０Ｖ）に維持される。

図７に、第２の実施例による消去シーケンスを示す。同図に示すように、最初の消去パルスＰ１の印加時に、Ｐウエルの電圧Ｖjudgeと複数の閾値Ｔｈ１、Ｔｈ２とを比較し、比較結果に基づき、２番目以降の消去パルスの印加時に、グローバルワード線ＧＷＬｎの電圧が０Ｖ、０．３Ｖ、または０．５Ｖに調整される。

第２の実施例によれば、Ｐウエルの電圧Ｖjudgeを複数の閾値と比較することで、グローバルワード線ＧＷＬｎの電圧レベルを多段階に調整することができ、これにより、非選択ブロックの選択トランジスタＱのオフリーク電流Ｉｏｆｆを抑制しつつ、選択ブロックの消去電圧のバイアス差を一定以上に保つように、グローバルワード線ＧＷＬｎの電圧レベルを最適化することが可能になる。なお、上記の例では、Ｐウエルの電圧Ｖjudgeを判定するために２つの閾値を用意したが、これに限らず、３つ以上の閾値を用意し、さらに多段階でグローバルワード線ＧＷＬｎの電圧レベルを微調整するようにしてもよい。

次に、本発明の第３の実施例について説明する。第１および第２の実施例では、ＩＳＰＥによる最初の消去パルスを印加したときにＰウエルの電圧Ｖjudgeを検出し、その検出結果に応じて、それ以降の消去パルスの印加時のグローバルワード線ＧＷＬｎの電圧レベルを調整する例を示したが、第３の実施例では、消去パルスを印加するたびにＰウエルの電圧Ｖjudgeを検出し、その検出結果に応じて、次の消去パルスの印加時のグローバルワード線ＧＷＬｎの電圧レベルを調整する。

図８に、第３の実施例による消去シーケンスの一例を示す。同図の例では、消去パルスＰ１を印加したときのＰウエルの電圧Ｖjudgeの検出結果に基づき、消去パルスＰ２を印加するときのグローバルワード線ＧＷＬｎが０Ｖから０．３Ｖに変更され、消去パルスＰ３を印加したときのＰウエルの電圧Ｖjudgeの検出結果に基づき、消去パルスＰ４を印加するときのグローバルワード線ＧＷＬｎが０．３Ｖから０．５Ｖに変更されている。

選択トランジスタＱのオフリーク電流Ｉｏｆｆは、Ｐウエルに印加される消去パルスの電圧の大きさによって変動する可能性がある。第３の実施例のように、消去パルスを印加する毎にオフリーク電流Ｉｏｆｆの大きさを判定することで、消去パルスの電圧に応じてグローバルワード線ＧＷＬｎの電圧を最適化することができる。

なお、上記実施例では、電圧検出部２００によりＰウエルの電圧を検出することによりオフリーク電流Ｉｏｆｆの大きさを判定したが、オフリーク電流Ｉｏｆｆの大きさの判定方法は、これに限定されない。例えば、レギュレータ２１０にカレントミラー回路を設け、カレントミラー回路を流れる電流によりオフリーク電流Ｉｏｆｆの大きさを判定し、その判定結果に基づき次回の消去パルスの印加時のグローバルワード線ＧＷＬｎの電圧レベルを調整するようにしてもよい（例えば、グローバルワード線ＧＷＬｎが０Ｖのとき、全てのオフリーク電流Ｉｏｆｆを検出する）。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：フラッシュメモリ１１０：メモリセルアレイ
１２０：入出力バッファ１３０：アドレスレジスタ
１４０：コントローラ１５０：ワード線選択回路
１６０：ページバッファ／センス回路１７０：列選択回路
１８０：内部電圧発生回路２００：電圧検出部
２１０：レギュレータ

Claims

ＮＡＮＤ型フラッシュメモリの消去方法であって、
アドレス情報に基づきメモリセルの各ワード線に接続された第１の選択トランジスタのゲートに第１の電圧を印加してブロックを選択し、メモリセルの各ワード線に接続された第２の選択トランジスタのゲートに第２の電圧を印加してブロックを非選択し、第１および第２の選択トランジスタのソース／ドレイン電極に第３の電圧を印加し、
消去パルスを印加したときのウエル領域の電圧を検出し、
検出された電圧に基づき第３の電圧を制御する、消去方法。
第３の電圧を制御することは、検出された電圧と閾値とを比較することを含み、検出された電圧が閾値よりも小さいとき、前記第３の電圧を大きくする、請求項１に記載の消去方法。
検出された電圧が閾値よりも大きいとき、前記第３の電圧を維持する、請求項２に記載の消去方法。
ウエル領域の電圧の検出は、最初の消去パルスを印加したときに行われ、第３の電圧の調整は、最初の消去パルスの印加中に行われる、請求項１に記載の消去方法。
ウエル領域の電圧の検出は、最初の消去パルスを印加したときに行われ、第３の電圧の調整は、２番目以後の消去パルスが印加されるときに行われる、請求項１に記載の消去方法。
ウエル領域の電圧の検出は、複数の消去パルスを印加したときにそれぞれ行われる、請求項１に記載の消去方法。
ＮＡＮＤ型フラッシュメモリの消去方法であって、
アドレス情報に基づきメモリセルの各ワード線に接続された第１の選択トランジスタのゲートに第１の電圧を印加してブロックを選択し、メモリセルの各ワード線に接続された第２の選択トランジスタのゲートに第２の電圧を印加してブロックを非選択し、第１および第２の選択トランジスタのソース／ドレイン電極に第３の電圧を印加し、
消去パルスを印加したときの第２の選択トランジスタのオフリーク電流を検出し、
検出されたオフリーク電流に基づき第３の電圧を制御する、消去方法。
オフリーク電流の検出は、最初の消去パルスを印加したときに行われ、第３の電圧の調整は、２番目以後の消去パルスが印加されるときに行われる、請求項７に記載の消去方法。
第３の電圧を制御することは、検出された電圧と複数の閾値とを比較することを含み、当該比較結果に基づき第３の電圧を制御する、請求項１または７に記載の消去方法。
複数のメモリセルを含むメモリセルアレイと、
複数のメモリセルの各ワード線に接続された選択トランジスタを含み、アドレス情報に基づき第１の選択トランジスタのゲートに第１の電圧を印加してブロックを選択し、第２の選択トランジスタのゲートに第２の電圧を印加してブロックを非選択する選択手段と、
第１および第２の選択トランジスタのソース／ドレイン電極に第３の電圧を印加し、ウエル領域に消去電圧を印加して選択ブロックを消去する消去手段とを含み、
前記消去手段はさらに、
消去パルスが印加されたときのウエル領域の電圧を検出する検出手段と、
前記検出手段により検出された電圧に基づき前記第３の電圧を制御する制御手段とを含む、半導体記憶装置。
前記制御手段は、検出された電圧が閾値より小さいとき、第３の電圧を大きくする、請求項１０に記載の半導体記憶装置。
前記制御手段は、検出された電圧が閾値より大きいとき、第３の電圧を維持する、請求項１０に記載の半導体記憶装置。
前記制御手段は、以後の消去電圧を印加するときの第３の電圧を制御する、請求項１０ないし１２いずれか１つに記載の半導体記憶装置。
前記検出手段は、最初の消去パルスが印加されたときにウエル領域の電圧を検出する、請求項１３に記載の半導体記憶装置。
前記検出手段は、複数の消去パルスが印加されるときにそれぞれウエル領域の電圧を検出する、請求項１４に記載の半導体記憶装置。
前記制御手段は、検出された電圧と複数の閾値とを比較し、比較結果に基づき第３の電圧を制御する、請求項１０に記載の半導体記憶装置。