KR101132105B1 - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는, P웰을 갖는 반도체 기판 상에 형성된 다수의 메모리 셀을 포함하는 메모리 블록; 프로그램, 독출 또는 소거 동작을 위한 프로그램 전압, 독출전압 또는 소거전압을 포함한 동작 전압을 생성 위한 제1 전압 제공회로; 음전압을 생성하기 위한 제2 전압 제공회로; 및 프로그램 및 프로그램 검증시만 상기 P 웰에 상기 제 2 전압 제공부로부터의 상기 음전압을 전달하고, 소거시 상기 P웰에 상기 제 1 전압 제공 회로로부터의 상기 소거전압을 전달하거나 상기 P웰의 전압을 디스차지하기 위한 웰 전압 제공회로를 포함한다.
음전압, P웰, 디플리션 영역

Description

반도체 메모리 장치 및 그 동작 방법{Semiconductor memory device and method of operating the same}
본 발명은 반도체 메모리 장치와 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장해 두고 필요할 때 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory: RAM)과 롬(Read Only Memory: ROM)으로 나누어진다. 램에 저장된 데이터는 전원 공급이 중단되면 소멸된다. 이러한 타입의 메모리를 휘발성(volatile) 메모리라고 한다. 반면에, 롬에 저장된 데이터는 전원 공급이 중단되더라도 소멸되지 않는다. 이러한 타입의 메모리를 비휘발성(nonvolatile) 메모리라고 한다.
반도체 메모리 장치는 점차 고집적화 및 대용량화, 그리고 칩 사이즈의 증가를 통해서 고기능화되고 있다.
최근에는 이러한 반도체 메모리 장치의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 복수개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 멀티 레벨 셀(Multi Level Cell)라 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell)이라 한다.
도 1은 일반적인 메모리 셀의 단면을 나타낸다.
도 1을 참조하면, 메모리 셀(MC1 내지 MC3)들은 기판위에 형성되는 플로팅 게이트(Floating Gage; FG)와 컨트롤 게이트(Control Gate; CG)를 포함한다.
그리고 기판은 액티브 영역과 소자분리 영역으로 나누어진다. 액티브 영역은 컨트롤 게이트(CG)에 동작 전압이 인가됨에 따라 채널이 형성되는 영역이다.
그리고 각각의 메모리 셀(MC1 내지 MC3)은 상호간에 커플링이 발생된다.
도 1의 A 는 플로팅 게이트 간의 커플링을 나타내고, B는 플로팅 게이트와 액티브 영역의 채널간의 커플링을 나타낸다.
메모리칩의 사이즈가 축소되면서 메모리 셀(MC1 내지 MC3)들 간에 간격도 좁아진다. 이에 따라서 액티브 영역도 감소된다.
따라서 메모리 셀을 제조하는 과정에서, 액티브 영역이 감소됨에 따라서 불순물의 농도가 감소되어 디플리션(Depletion) 영역이 감소하게 된다.
그리고 디플리션 영역이 감소되면, 메모리 셀이 턴 오프된 상태에서도 흐르는 전류(Ioff)가 증가하고, 또한 비트라인에 의한 간섭(interference) 영향도 심화될 수 있다.
즉, 메모리 셀(MC1)이 프로그램된 상태이고, 이웃하는 메모리 셀(MC2, MC3)이 소거 상태에서 프로그램되면, 메모리 셀(MC2 또는 MC3)의 문턱전압 변화에 의해서 커플링 영향을 받아서 메모리 셀(MC1)의 문턱전압이 상승될 수 있다.
따라서 본 발명의 실시 예에 따른 반도체 메모리 장치는 메모리 셀에 데이터를 프로그램하거나, 프로그램 검증시에 P 웰(P-Well)에 음전압을 공급함으로써, 메모리 셀의 디플리션 영역을 조절할 수 있게 한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는,
P웰을 갖는 반도체 기판 상에 형성된 다수의 메모리 셀을 포함하는 메모리 블록; 프로그램, 독출 또는 소거 동작을 위한 프로그램 전압, 독출전압 또는 소거전압을 포함한 동작 전압을 생성 위한 제1 전압 제공회로; 음전압을 생성하기 위한 제2 전압 제공회로; 및 프로그램 및 프로그램 검증시만 상기 P 웰에 상기 제 2 전압 제공회로로부터의 상기 음전압을 전달하고, 소거시 상기 P웰에 상기 제 1 전압 제공 회로로부터의 상기 소거전압을 전달하거나 상기 P웰의 전압을 디스차지하기 위한 웰 전압 제공회로를 포함한다.
프로그램시 상기 P 웰에 상기 제 2 전압 제공부로부터의 음전압을 전달하거나, 소거시 상기 P웰에 소거전압을 전달하거나 상기 P웰에 전압을 디스차지하기 위한 웰 전압 제공회로를 더 포함한다.
상기 제 2 전압 제공 회로는, 상기 제어로직으로부터 입력되는 음전압 레벨 정보에 의한 전압 레벨 코드를 생성하기위한 전압 레벨 디코더; 상기 전압 레벨 코드에 따라 설정되는 타겟 전압과, 상기 음전압을 비교하고, 비교결과에 따른 감지신호를 출력하는 레귤레이터; 상기 감지신호에 응답하여 제 1 및 제 2 클럭을 출력하는 오실레이터; 및 제 1 및 제 2 클럭을 이용하여 상기 음전압을 생성하는 음전압 펌프를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는,
데이터를 저장하기 위한 메모리 셀들을 포함하는 메모리 블록; 프로그램 동작시에, 상기 메모리 블록의 워드라인에 제공하기 위한 동작 전압을 생성하는 제 1 전압 제공 회로; 제어신호에 응답하여 음전압을 생성하는 제 2 전압 제공 회로; 상기 제 1 전압 제공 회로에서 생성하는 동작 전압 또는 상기 제 2 전압 제공 회로에서 출력되는 음전압을 상기 메모리 블록의 P 웰에 인가하기 위한 웰 전압 제공회로; 및 프로그램 및 프로그램 검증을 실시하는 동안 또는 프로그램 검증을 실시하는 동안 상기 제 2 전압 제공 회로의 동작을 인에이블시켜 음전압을 생성하게 하고, 상기 웰 전압 제공 회로가 상기 제 2 전압 제공 회로에서 출력하는 음전압을 상기 P 웰에 전달하도록 제어하는 제어로직을 포함한다.
상기 제 2 전압 제공 회로는, 상기 제어로직으로부터 입력되는 음전압 레벨 정보에 의한 전압 레벨 코드를 생성하기위한 전압 레벨 디코더; 상기 전압 레벨 코드에 따라 설정되는 타겟 전압과, 상기 음전압을 비교하고, 비교결과에 따른 감지신호를 출력하는 레귤레이터; 상기 감지신호에 응답하여 제 1 및 제 2 클럭을 출력하는 오실레이터; 및 제 1 및 제 2 클럭을 이용하여 상기 음전압을 생성하는 음전압 펌프를 포함한다.
상기 웰 전압 제공 회로는, 상기 소거전압을 상기 P 웰에 전달하거나, 상기 P 웰의 입력된 전압을 디스차지하는 소거전압 전달 회로; 및 상기 음전압을 상기 P 웰에 전달하는 음전압 전달 회로를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은,
데이터를 저장하기 위한 메모리 셀들을 포함하는 메모리 블록과, 동작 전압을 제공하기 위한 제 1 전압 펌프와, 음전압을 제공하는 음전압 펌프를 포함하는 반도체 메모리 장치의 동작 방법에 있어서, 프로그램 명령이 입력됨에 따라, 상기 음전압 펌프를 인에이블시키는 단계; 상기 음전압이 설정된 타겟레벨까지 생성되면, 상기 메모리 블록의 P웰에 상기 음전압을 인가하는 단계; 및 상기 음전압이 P웰에 인가된 상태에서, 상기 프로그램 명령에 따른 프로그램 및 프로그램 검증을 실시하는 단계를 포함한다.
상기 음전압은, 상기 프로그램을 위해 선택되는 상기 메모리 블록의 워드라인에 프로그램 전압과, 검증 전압이 입력되는 동안 상기 P웰에 인가되는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명의 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법은, 프로그램 또는 프로그램 검증시에 P 웰에 음전압을 공급하여 메모리 셀의 디플리션 영역을 제어한다. 메모리 셀의 디플리션 영역을 제어함으로써, 메모리 셀이 턴 오프 상태일 때 흐르는 메모리 셀의 누설전류를 감소시키고, 비트라인 간섭을 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타낸다.
도 2를 참조하면, 반도체 메모리 장치(200)는 메모리 셀 어레이(210), 페이지 버퍼 그룹(220), Y 디코더(230), 입출력 로직(240), X 디코더(250), 전압 제공 회로(260), 제어로직(270) 및 웰 전압 제공 회로(280)를 포함한다.
메모리 셀 어레이(210)는 복수개의 메모리 블록들을 포함한다.
각각의 메모리 블록(BK)은 복수개의 셀 스트링(Cell String; CS)을 포함하고, 각각의 셀 스트링(CS)은 복수개의 메모리 셀들이 직렬로 연결된다.
또한, 각각의 셀 스트링(CS)은 비트라인(Bit Line)에 연결된다.
페이지 버퍼 그룹(220)은 메모리 셀 어레이(210)의 비트라인에 연결되는 페이지 버퍼들을 포함한다.
페이지 버퍼는 메모리 셀에 프로그램할 데이터를 임시저장한 후, 프로그램 동작시에 구동된다. 또한 페이지 버퍼는 독출 동작시에 구동하여, 메모리 셀에 프로그램된 데이터를 독출하여 임시 저장한다.
Y 디코더(230)는 제어신호에 응답하여 페이지 버퍼 그룹(220) 페이지 버퍼와 입출력 로직(240)간의 입출력 경로를 제공한다.
입출력 로직(240)은 반도체 메모리 장치(200)가 적용되는 외부 시스템(미도시)간에 데이터 입출력을 수행한다.
X 디코더(250)는 제어로직(270)으로부터의 제어신호에 응답하여 메모리 셀 어레이(210)의 메모리 블록들 중 하나를 인에이블시킨다.
X 디코더(250)에서 인에이블시킨 메모리 블록에는 전압 제공회로(260)에서 출력하는 동작 전압이 입력된다.
전압 제공회로(260)는 제 1 및 제 2 전압 제공 회로(261, 262)를 포함한다. 제 1 전압 제공 회로(261)는 양전압을 생성하는 회로로서, 프로그램 전압, 독출전압, 검증전압, 패스전압 또는 소거 전압 등을 생성한다.
그리고 제 2 전압 제공회로(262)는 음전압(Vneg)을 생성하는 회로로서, 프로그램이나 검증동작시에 P 웰(P-Well)에 인가하기 위한 음전압을 생성한다.
제 1 및 제 2 전압 제공 회로(261, 262)는 제어로직(270)으로부터의 제어신호에 응답하여 인에이블되고, 생성할 전압 레벨이나 전압 출력 타이밍 등의 제어를 받는다.
제어로직(270)은 입출력 로직(240)을 통해서 입력되는 동작 명령에 따라서 페이지 버퍼 그룹(220), Y 디코더(230), 입출력 로직(240), X 디코더(250) 및 전압 제공회로(260)의 동작을 제어하기 위한 제어신호를 출력한다.
제어로직(270)은 프로그램이나 검증을 할 때, 메모리 셀 어레이(210)의 P 웰에 음전압이 인가되도록 제어신호를 출력한다.
웰 전압 제공 회로(280)는 소거 동작을 할 때 제 1 전압 제공 회로(261)에서 출력하는 소거전압(Verase)을 메모리 셀 어레이(210)의 메모리 셀 어레이(210)의 P 웰로 전달한다.
그리고 웰 전압 제공 회로(280)는 프로그램 또는 검증동작을 할 때, 제 2 전압 제공 회로(262)에서 출력하는 음전압(Vneg)을 메모리 셀 어레이(210)의 P 웰로 전달한다.
도 3은 도 2의 제 2 전압 제공 회로를 나타낸다.
도 3을 참조하면, 제 2 전압 제공 회로(262)는 음전압 레벨 디코더(310), 레귤레이터(320), 오실레이터(330) 및 음전압 펌프(340)를 포함한다.
음전압 레벨 디코더(310)는 제어로직(170)으로부터의 음전압 정보(CTLBUS<5:0>)를 이용하여 음전압 펌프(340)가 생성할 음전압(Vneg)의 전압 레벨 정보(SEV<14:0>, SEV_N<14:0>)를 출력한다.
제어로직(170)은 먼저 음전압 레벨 디코더(310)로 하이 레벨의 리셋 신호(NEGW_LOGRST)를 입력한다. 하이 레벨의 리셋 신호(NEGW_LOGRST)에 응답하여, 음전압 레벨 디코더(310)는 리셋된다.
그리고 제어로직(170)은 음전압 레벨 디코더(310)로 하이 레벨의 데이터 래치 인에이블 신호(NEGW_DLE)를 입력한다. 그리고 컨트롤 버스를 통해서 음전압 정보(CTLBUS<5:0>)를 출력한다.
음전압 레벨 디코더(310)는 하이 레벨의 데이터 래치 인에이블 신호(NEGW_DLE)에 응답하여, 컨트롤 버스를 통해서 입력되는 음전압 정보(CTLBUS<5:0>)를 입력받는다.
레귤레이터(320)는 상기 전압 레벨 정보(SEV<14:0>, SEV_N<14:0>)를 이용하여 음전압 펌프(340)가 생성해야 하는 음전압(Vneg)의 전압 레벨을 확인하고, 확인 결과에 따라서 감지신호(NEGWPMPDET)를 출력한다.
레귤레이터(320)는 전압 레벨 정보(SEV<14:0>, SEV_N<14:0>)에 의해서 정해지는 타겟 음전압 레벨과, 음전압 펌프(340)가 출력하는 음전압(Vneg)을 비교하고, 음전압(Vneg)이 타겟 음전압 레벨보다 커지면, 하이 레벨의 감지신호(NEGWPMPDET) 를 출력한다.
레귤레이터(320)는 제어로직(170)으로부터의 감지 인에이블 신호(NEGWPMP_DET_EN)에 응답하여 동작을 시작하고, 음전압 펌프(340)로부터의 음전압(Vneg)이 타겟 음전압 레벨보다 작으면, 로우 레벨의 감지신호(NEGWPMPDET)를 출력한다.
오실레이터(330)는 감지신호(NEGWPMPDET)에 응답하여, 제어로직(270)으로부터의 메인 클럭(CLK_main)을 이용하여 제 1 및 제 2 클럭(CLK1, CLK2)을 생성한다. 오실레이터(330)는 감지신호(NEGWPMPDET)가 하이 레벨이면 제 1 및 제 2 클럭(CLK1, CLK2)을 출력한다.
그러나 오실레이터(330)는 감지신호(NEGWPMPDET)가 로우 레벨이면, 제 1 및 제 2 클럭(CLK1, CLK2)을 출력하지 않는다.
음전압 펌프(340)는 제 1 및 제 2 클럭(CLK1, CLK2)에 의해서 음전압을 생성한다. 음전압 펌프(340)는 제 1 및 제 2 클럭(CLK1, CLK2)이 입력되지 않으면 음전압을 생성하지 않는다. 본 발명의 실시 예에 따른 음전압 펌프(340)가 생성하는 음전압(Vneg)은 0V에서 -2V 이내이다.
음전압 펌프(340)가 출력하는 음전압(Vneg)은 웰 전압 제공회로(280)로 입력된다.
상기 도 2의 웰 전압 제공 회로(280)는 다음과 같다.
도 4는 도 2의 웰 전압 제공 회로를 나타낸다.
도 4를 참조하면, 웰 전압 제공 회로(280)는 소거전압 전달 회로(281)와 음 전압 전달회로(282)를 포함한다.
소거전압 전달 회로(281)는 제 4 내지 제 5 NMOS 트랜지스터(N4 내지 N5)를 포함하고, 음전압 전달회로(282)는 제 1 및 제 2 PMOS 트랜지스터(P1, P2)와 제 1 내지 제 3 NMOS 트랜지스터(N1 내지 N3) 및 인버터(IN)를 포함한다.
상기 제 1 내지 제 3 NMOS 트랜지스터(N1 내지 N3)와, 제 5 및 제 6 NMOS 트랜지스터(N5, N6)는 고전압용 트랜지스터를 이용한다.
제 4 내지 제 6 NMOS 트랜지스터(N4 내지 N6)는 제 1 전압 제공회로(261)에서 출력되는 소거전압(Verase) 입력단과 접지노드의 사이에 직렬로 연결된다.
그리고 제 4 및 제 5 NMOS 트랜지스터(N4, N5)의 게이트에는 제어전압(Verase+2Vth)이 입력된다. 상기 Vth는 제 4 및 제 4 NMOS 트랜지스터(N4, N5)의 문턱전압이다.
그리고 제 6 NMOS 트랜지스터(N6)의 게이트에는 제어로직(170)으로부터의 디스차지 제어신호(DISCH_well)가 입력된다.
제 5 및 제 6 NMOS 트랜지스터(N5, N6)의 접속점인 노드(K4)는 메모리 셀 어레이(110)의 P 웰(P-well)에 연결된다.
소거 동작시에, 제 1 전압 제공회로(261)에서 소거전압(Verase)과 제어전압(Verase+2Vth)이 입력된다. 이때 디스차지 제어신호(DISCH_well)는 로우 레벨로 입력된다.
제어전압(Verase+2Vth)에 응답하여 제 4 및 제 5 NMOS 트랜지스터(N4, N5)가 턴온 되면, 소거전압(Verase)이 P 웰에 인가된다.
소거 동작 후에, P 웰에 전압을 디스차지하기 위해서는, 제어전압(Verase+2Vth)은 0V 레벨로 변경되고, 디스차지 제어신호(DISCH_well)가 하이 레벨로 인가된다.
디스차지 제어신호(DISCH_well)가 하이 레벨이면, 제 6 NMOS 트랜지스터(N6)가 턴온 된다. 제 6 NMOS 트랜지스터(N6)가 턴온 되면, P 웰이 접지노드에 연결된다. 따라서 P 웰에 인가되었던 소거전압(Verase)이 디스차지된다.
한편, 음전압 전달 회로(282)의 제 1 PMOS 트랜지스터(P1)와 제 1 NMOS 트랜지스터(N1)는 전원전압(VDD) 입력단과 노드(K3)의 사이에 직렬로 연결된다.
제 1 PMOS 트랜지스터(P1)의 게이트에는 음전압 펌프 인에이블 신호(NEGWPMP_EN)가 입력된다. 그리고 제 1 NMOS 트랜지스터(N1)의 게이트는 노드(K2)에 연결된다.
인버터(IN)는 음전압 펌프 인에이블 신호(NEGWPMP_EN)를 반전하여 출력한다.
제 2 PMOS 트랜지스터(P2)와 제 2 NMOS 트랜지스터(N2)는 전원전압(VDD) 입력단과 노드(K3)의 사이에 직렬로 연결된다.
제 2 PMOS 트랜지스터(P2)의 게이트는 인버터(IN)의 출력이 입력된다. 즉, 제 2 PMOS 트랜지스터(P2)의 게이트에는 반전된 음전압 펌프 인에이블 신호(NEGWPMP_EN)가 입력된다.
제 2 NMOS 트랜지스터(N2)의 게이트는 노드(K1)에 연결된다.
제 3 NMOS 트랜지스터(N3)는 노드(K4)와 노드(K3)의 사이에 연결된다. 제 3 NMOS 트랜지스터(N3)의 게이트는 노드(K2)에 연결된다.
노드(K3)에는 제 2 전압제공회로(262)로부터의 음전압(Vneg)이 입력된다.
음전압 전달 회로(282)에 하이 레벨의 음전압 펌프 인에이블 신호(NEGWPMP_EN)가 입력되면, 제 2 PMOS 트랜지스터(P2)가 턴온 된다.
제 2 PMOS 트랜지스터(P2)가 턴온 되면, 노드(K2)에 전원전압(VDD)이 저달되므로, 제 3 NMOS 트랜지스터(N3)도 턴온 된다. 이에 따라서 P웰과 노드(K3)가 연결된다.
즉, P 웰에 음전압(Vneg)이 제공될 수 있다.
반대로, 로우 레벨의 음전압 펌프 인에이블 신호(NEGWPMP_EN)가 입력되면, 제 1 PMOS 트랜지스터(P1)가 턴온 된다. 제 1 PMOS 트랜지스터(P1)가 턴온 되면, 노드(K1)에 전원전압(VDD)이 인가된다.
노드(K1)에 전원전압(VDD)이 인가되면, 제 2 NMOS 트랜지스터(N2)가 턴온 되므로, 노드(K3)와 노드(K2)가 연결된다.
즉, 노드(K3)를 통해서 노드(K2)로 음전압(Vneg)이 입력되므로, 제 3 NMOS 트랜지스터(N3)는 게이트와 드레인단에 동시에 음전압(Vneg)이 인가된다.
이에 따라 제 3 NMOS 트랜지스터(N3)는 턴온 될 수 있다.
만약 제 3 NMOS 트랜지스터(N3)의 게이트에 음전압(Vneg)이 입력되지 않으면, 제 3 NMOS 트랜지스터(N3)의 드레인 단자에 음전압(Vneg)이 입력되고 있기 때문에 제 3 NMOS 트랜지스터(N3)는 턴 오프되지 못할 수 있다. 이런 경우에는 P 웰에 음전압(Vneg)이 계속해서 입력되므로 동작 오류가 발생될 수 있다.
따라서 상술한 바와 같이, 제 3 NMOS 트랜지스터(N3)의 게이트에 음전 압(Vneg)을 입력하여 제 3 NMOS 트랜지스터(N3)를 확실히 턴 오프시킨다.
도 2 내지 도 4를 참조하여 설명한 본 발명의 실시 예에 따른 반도체 메모리 장치(200)는 프로그램이나, 검증 동작을 할 때, P 웰에 음전압을 입력할 수 있다.
도 5는 본 발명의 제 1 실시 예인 프로그램 동작을 설명하기 위한 타이밍도이다.
도 5를 참조하면, 일반적인 프로그램 동작과 본 발명의 실시 예에 따른 프로그램 동작은 유사하다. 다만, 프로그램이 진행되는 동안 P 웰에 음전압이 입력되는 점이 다르다.
좀 더 상세히 설명하면, 프로그램 동작을 할 때, 제어로직(170)은 제 1 전압 제공회로(261)로 프로그램 전압(Vpgm), 검증전압(Pv1, Pv2) 및 패스전압(Vpass)을 생성하도록 제어신호를 입력한다.
그리고 제어로직(170)은 리셋 신호(NEGW_LOGRST)와 데이터 래치 인에이블 신호(NEGW_DLE) 및 음전압 정보(CTLBUS<5:0>)를 출력하는 한편, 음전압 펌프 인에이블 신호(NEGWPMP_EN)와 감지 인에이블 신호(NEGWPMP_DET_EN)를 제 2 전압 제공 회로(262)로 입력한다.
제 2 전압 제공회로(262)는 상기 도3의 동작에서 설명한 바와 같이, 음전압(Vneg)을 생성하기 시작한다.
프로그램 전압(Vpgm)을 프로그램을 위해서 선택된 워드라인(SEL WL)에 입력하기 전에 음전압(Vneg)은 타겟 전압 레벨까지 생성된다.
음전압(Vneg)은 프로그램 전압(Vpgm)과 검증전압(Pv1, Pv2)이 차례로 인가되 는 동안 계속해서 P 웰에 입력된다.
또한, 도 6과 같이 프로그램 전압(Vpgm)이 입력되는 동안에는 음전압(Vneg)을 인가하지 않고 검증전압이 입력되는 동안에만 음전압(Vneg)을 인가할 수 있다.
도 6은 본 발명의 제 2 실시 예인 프로그램 동작을 설명하기 위한 타이밍도이다.
도 6을 참조하면, 도 5와 비교하여 프로그램 전압(Vpgm)이 인가되는 동안에는 P 웰에 음전압(Vneg)이 인가되지 않는다. 그러나 제 2 전압 제공회로(262)에서는 이미 음전압(Vneg)을 타겟 전압 레벨까지 생성하고 있는 상태이다.
그리고 프로그램 동작 전압(Vpgm)의 입력이 끝나고, 프로그램 전압(Vpgm)이 디스차지된 후에, P웰에 음전압(Vneg)이 인가된다. 그리고 선택된 워드라인(SEL WL)에는 검증전압(PV1, PV2)이 입력된다.
검증전압(PV1, PV2)이 인가되는 동안, P 웰에는 음전압(Vneg)이 계속해서 인가된다.
상기의 도 5에 나타난 제 1 실시 예와 같이 프로그램하는 것을 제 1 모드(mode1)라고 하고, 제 6에 나타난 제 2 실시 예와 같이 프로그램하는 것을 제 2 모드(mode2)라고 하면, 다음의 도 7 및 도 8은 제 1 및 제 2 모드(mode1, mode2)와 음전압(Vneg)을 인가하지 않는 노멀 모드(normal)간의 문턱전압 분포의 효과를 시뮬레이션한 결과를 나타낸다.
도 7은 본 발명의 제 1 및 제 2 실시 예와 같이 프로그램한 경우와, 일반적인 프로그램 동작을 하는 경우에 문턱전압 분포를 시뮬레이션한 결과를 나타내는 도면이고, 도 8은 본 발명의 제 2 실시 예와 같이 프로그램한 경우와, 일반적인 프로그램 동작을 하는 경우에 간섭 효과가 줄어드는 것을 시뮬레이션한 결과를 나타내는 도면이다.
도 7 을 참조하면, 프로그램동작시에 P 웰에 음전압(Vneg)을 인가하는 본 발명의 실시예의 경우(mode1, mode2)에서 문턱전압의 폭이 더 좁아진 것을 확인할 수 있다.
그리고 도 8에서 동일한 문턱전압 분포를 갖던 메모리 셀들의 문턱전압이 간섭효과에 의해서 변경되는 정도를 비교하면, 제 2 모드(mode2)와 일반 동작(normal)간에 약 100mV 정도의 간격차이가 나는 것을 확인할 수도 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 일반적인 메모리 셀의 단면을 나타낸다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타낸다.
도 3은 도 2의 제 2 전압 제공 회로를 나타낸다.
도 4는 도 2의 웰 전압 제공 회로를 나타낸다.
도 5는 본 발명의 제 1 실시 예인 프로그램 동작을 설명하기 위한 타이밍도이다.
도 6은 본 발명의 제 2 실시 예인 프로그램 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 제 1 및 제 2 실시 예와 같이 프로그램한 경우와, 일반적인 프로그램 동작을 하는 경우에 문턱전압 분포를 시뮬레이션한 결과를 나타내는 도면이다.
도 8은 본 발명의 제 2 실시 예와 같이 프로그램한 경우와, 일반적인 프로그램 동작을 하는 경우에 간섭 효과가 줄어드는 것을 시뮬레이션한 결과를 나타내는 도면이다.
*도면의 주요 부분의 간단한 설명*
310 : 음전압 레벨 디코더 320 : 레귤레이터
330 : 오실레이터 340 : 음전압 펌프

Claims (18)

  1. P웰을 갖는 반도체 기판 상에 형성된 다수의 메모리 셀을 포함하는 메모리 블록;
    프로그램, 독출 또는 소거 동작을 위한 프로그램 전압, 독출전압 또는 소거전압을 포함한 동작 전압을 생성 위한 제1 전압 제공회로;
    음전압을 생성하기 위한 제2 전압 제공회로; 및
    프로그램 및 프로그램 검증시만 상기 P 웰에 상기 제 2 전압 제공회로로부터의 상기 음전압을 전달하고, 소거시 상기 P웰에 상기 제 1 전압 제공 회로로부터의 상기 소거전압을 전달하거나 상기 P웰의 전압을 디스차지하기 위한 웰 전압 제공회로를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    프로그램시 상기 P 웰에 상기 제 2 전압 제공회로로부터의 음전압을 전달하거나, 소거시 상기 P웰에 소거전압을 전달하거나 상기 P웰에 전압을 디스차지하기 위한 웰 전압 제공회로를 더 포함하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 웰 전압 제공 회로 및 제 2 전압 제공회로는 제어로직으로부터 출력되는 제어신호에 의해 제어되는 반도체 메모리 장치.
  4. 제 3항에 있어서,
    상기 제 2 전압 제공 회로는,
    상기 제어로직으로부터 입력되는 음전압 레벨 정보에 의한 전압 레벨 코드를 생성하기위한 전압 레벨 디코더;
    상기 전압 레벨 코드에 따라 설정되는 타겟 전압과, 상기 음전압을 비교하고, 비교결과에 따른 감지신호를 출력하는 레귤레이터;
    상기 감지신호에 응답하여 제 1 및 제 2 클럭을 출력하는 오실레이터; 및
    제 1 및 제 2 클럭을 이용하여 상기 음전압을 생성하는 음전압 펌프
    를 포함하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 웰 전압 제공 회로는,
    상기 소거전압을 상기 P 웰에 전달하거나, 상기 P 웰의 입력된 전압을 디스차지하는 소거전압 전달 회로; 및
    상기 음전압을 상기 P 웰에 전달하는 음전압 전달 회로
    를 포함하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 음전압 전달 회로는,
    상기 P웰과 상기 음전압이 입력되는 입력노드 사이에 연결되는 트랜지스터를 포함하고, 상기 P 웰에 음전압을 입력하지 않는 동안 상기 트랜지스터를 턴오프 시키기 위하여, 상기 트랜지스터의 게이트와 드레인 단자를 상기 음전압이 입력되는 입력노드에 연결시키는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 3항에 있어서,
    상기 제어로직은,
    상기 프로그램 동작시 프로그램 전압이 인가되기 전부터 프로그램 검증이 끝날 때까지 에 상기 음전압이 P 웰에 인가되게 하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 3항에 있어서,
    상기 제어로직은,
    상기 프로그램 동작시, 프로그램 검증하기 전부터 프로그램 검증이 끝날 때까지 상기 음전압이 P웰에 인가되게 하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 데이터를 저장하기 위한 메모리 셀들을 포함하는 메모리 블록;
    프로그램, 독출 또는 소거 동작을 위한 동작 전압을 생성하는 제 1 전압 제공 회로;
    제어신호에 응답하여 음전압을 생성하는 제 2 전압 제공 회로;
    상기 제 1 전압 제공 회로에서 생성하는 동작 전압 또는 상기 제 2 전압 제공 회로에서 출력되는 음전압을 상기 메모리 블록의 P 웰에 인가하기 위한 웰 전압 제공회로; 및
    프로그램 및 프로그램 검증을 실시하는 동안 또는 프로그램 검증을 실시하는 동안 상기 제 2 전압 제공 회로의 동작을 인에이블시켜 음전압을 생성하게 하고, 상기 웰 전압 제공 회로가 상기 제 2 전압 제공 회로에서 출력하는 음전압을 상기 P 웰에 전달하도록 제어하는 제어로직
    을 포함하는 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 1 전압 제공 회로는,
    상기 동작 전압으로 프로그램 전압과 패스전압과 검증전압 및 소거전압을 생성하고, 상기 소거 전압은 상기 웰 전압 제공 회로로 입력되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10항에 있어서,
    상기 제 2 전압 제공 회로는,
    상기 제어로직으로부터 입력되는 음전압 레벨 정보에 의한 전압 레벨 코드를 생성하기위한 전압 레벨 디코더;
    상기 전압 레벨 코드에 따라 설정되는 타겟 전압과, 상기 음전압을 비교하고, 비교결과에 따른 감지신호를 출력하는 레귤레이터;
    상기 감지신호에 응답하여 제 1 및 제 2 클럭을 출력하는 오실레이터; 및
    제 1 및 제 2 클럭을 이용하여 상기 음전압을 생성하는 음전압 펌프
    를 포함하는 반도체 메모리 장치.
  12. 제 10항에 있어서,
    상기 웰 전압 제공 회로는,
    상기 소거전압을 상기 P 웰에 전달하거나, 상기 P 웰의 입력된 전압을 디스차지하는 소거전압 전달 회로; 및
    상기 음전압을 상기 P 웰에 전달하는 음전압 전달 회로
    를 포함하는 반도체 메모리 장치.
  13. 제 12항에 있어서,
    상기 음전압 전달 회로는,
    상기 P웰과 상기 음전압이 입력되는 입력노드 사이에 연결되는 트랜지스터를 포함하고, 상기 P 웰에 음전압을 입력하지 않는 동안, 상기 트랜지스터를 턴오프 시키기 위하여 상기 트랜지스터의 게이트와 드레인단자를 상기 음전압이 입력되는 입력노드에 연결시키는 것을 특징으로 하는 반도체 메모리 장치.
  14. 삭제
  15. 삭제
  16. 데이터를 저장하기 위한 메모리 셀들을 포함하는 메모리 블록과, 동작 전압을 제공하기 위한 제 1 전압 펌프와, 음전압을 제공하는 음전압 펌프를 포함하는 반도체 메모리 장치의 동작 방법에 있어서,
    프로그램 명령이 입력됨에 따라, 상기 음전압 펌프를 인에이블시키는 단계;
    상기 음전압이 설정된 타겟레벨까지 생성되면, 상기 메모리 블록의 P웰에 상기 음전압을 인가하는 단계; 및
    상기 음전압이 P웰에 인가된 상태에서, 상기 프로그램 명령에 따른 프로그램 및 프로그램 검증을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  17. 제 16항에 있어서,
    상기 음전압은,
    상기 프로그램을 위해 선택되는 상기 메모리 블록의 워드라인에 프로그램 전압과, 검증 전압이 입력되는 동안 상기 P웰에 인가되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  18. 제 17항에 있어서,
    상기 음전압은,
    상기 프로그램을 위해 선택되는 상기 메모리 블록의 워드라인에 검증전압이 입력되는 동안 상기 P 웰에 인가되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
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