KR101201887B1 - 데이터 라인 제어회로 및 이를 구비한 반도체 메모리 장치 - Google Patents

데이터 라인 제어회로 및 이를 구비한 반도체 메모리 장치 Download PDF

Info

Publication number
KR101201887B1
KR101201887B1 KR1020100104859A KR20100104859A KR101201887B1 KR 101201887 B1 KR101201887 B1 KR 101201887B1 KR 1020100104859 A KR1020100104859 A KR 1020100104859A KR 20100104859 A KR20100104859 A KR 20100104859A KR 101201887 B1 KR101201887 B1 KR 101201887B1
Authority
KR
South Korea
Prior art keywords
node
data
pair
response
circuit
Prior art date
Application number
KR1020100104859A
Other languages
English (en)
Other versions
KR20120043523A (ko
Inventor
김동완
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100104859A priority Critical patent/KR101201887B1/ko
Publication of KR20120043523A publication Critical patent/KR20120043523A/ko
Application granted granted Critical
Publication of KR101201887B1 publication Critical patent/KR101201887B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory

Landscapes

  • Logic Circuits (AREA)

Abstract

본 발명의 실시 예에 따른 데이터 라인 제어 회로는, 한 쌍의 출력 라인에 연결되고, 디스차지 제어신호에 응답하여 상기 한 쌍의 출력 라인을 통해서 데이터가 출력되지 않은 동안 상기 한 쌍의 출력 라인을 접지노드에 연결시키는 디스차지 제어회로; 및 상기 한 쌍의 출력 라인을 통해서 출력되는 데이터를 증폭하여 한 쌍의 데이터 라인으로 전달하는 증폭회로를 포함한다.

Description

데이터 라인 제어회로 및 이를 구비한 반도체 메모리 장치{Data line control circuit and semiconductor memory device having the same}
본 발명은 데이터 라인 제어회로 및 이를 구비한 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치, 특히 전기적으로 소거 및 프로그램이 가능한 불휘발성 반도체 메모리 장치의 메모리 셀에 저장된 데이터를 소거하기 위한 소거동작과 상기 메모리 셀에 데이터를 저장하기 위한 프로그램 동작은 F-N 터널링(Fowler-Nordheim tunneling)과 핫 일렉트론 인젝션(hot electron injection) 방식을 사용하고 있다.
그리고 반도체 메모리 장치는 메모리 셀에 저장된 데이터를 독출 하여 저장하는 페이지 버퍼를 포함한다. 페이지 버퍼는 데이터 저장을 위한 래치회로를 포함하는데, 래치 회로에 저장된 데이터를 출력하기 위해서 래치회로의 양 노드가 데이터 IO(Input Output) 라인에 연결된다.
그리고 래치회로에 저장된 데이터를 양 노드에 연결된 두 개의 데이터 IO 라인을 통해서 데이터를 출력하기 위해서, 우선적으로 두 개의 데이터 IO 라인을 전원전압으로 프리차지한다. 그리고 래치회로의 양 노드를 두 개의 데이터 IO 라인과 연결한다. 이에 따라 두 개의 데이터 IO 라인중 하나의 전압이 낮아지기 시작하고, 이때 증폭회로를 이용해서 미세한 전압 차이를 증폭함으로써 출력 데이터를 판독한다. 이와 같이 데이터 출력이 필요할 때마다 두 개의 데이터 IO 라인을 프리차지하는 것은 상당한 전류 소모가 발생된다.
본 발명의 실시 예에서는 반도체 메모리 장치의 데이터를 출력하기 위한 데이터 라인을 접지전압으로 연결하여 데이터 출력시의 전류 소모를 줄일 수 있는 데이터 라인 제어회로 및 이를 구비한 반도체 메모리 장치를 제공한다.
본 발명의 실시 예에 따른 데이터 라인 제어 회로는,
한 쌍의 출력 라인에 연결되고, 디스차지 제어신호에 응답하여 상기 한 쌍의 출력 라인을 통해서 데이터가 출력되지 않은 동안 상기 한 쌍의 출력 라인을 접지노드에 연결시키는 디스차지 제어회로; 및 상기 한 쌍의 출력 라인을 통해서 출력되는 데이터를 증폭하여 한 쌍의 데이터 라인으로 전달하는 증폭회로를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는,
메모리 셀에 프로그램하기 위한 데이터를 래치하거나, 상기 메모리 셀에 프로그램 된 데이터를 저장하기 위해 센싱노드에 연결되는 복수개의 래치 회로를 포함하는 페이지 버퍼; 상기 복수개의 래치회로들 중 적어도 하나의 선택된 래치회로에 연결되는 입출력 라인 쌍에 연결되고, 디스차지 제어신호에 응답하여 상기 선택된 래치회로에 저장된 데이터를 출력할 때를 제외하고 상기 입출력 라인 쌍을 접지노드로 연결하기 위한 디스차지 제어회로; 인에이블 신호에 응답하여 상기 선택된 래치회로에 저장된 데이터가 상기 입출력 라인 쌍으로 출력되는 데이터를 증폭하여 데이터 라인 쌍으로 출력하는 증폭회로; 및 상기 디스차지 제어신호 및 인에이블 신호를 출력하여 상기 선택된 래치회로에 저장된 데이터를 상기 데이터 라인으로 출력시키기 위한 제어로직을 포함한다.
본 발명의 실시 예에 따른 데이터 라인 제어회로 및 이를 구비한 반도체 메모리 장치는 페이지 버퍼의 데이터를 출력하기 위해 초기에 데이터 라인을 프리차지하는 것이 아니라, 접지노드로 연결되게 함으로써 전류 소모를 줄일 수 있다.
도 1은 본 발명을 설명하기 위한 반도체 메모리 장치이다.
도 2는 도1의 페이지 버퍼를 나타낸다.
도 3a는 도1의 입출력 회로를 나타낸다.
도 3b는 도 3a의 입출력 회로에서 데이터를 출력하는 동작을 설명하기 위한 타이밍도이다.
도 4a는 본 발명의 실시 예에 따른 입출력 회로를 나타낸다.
도 4b는 도 4a의 입출력 회로를 통한 데이터 출력 동작을 설명하기 위한 타이밍도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명을 설명하기 위한 반도체 메모리 장치이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼 그룹(120), 입출력 회로(130), 주변회로(140) 및 제어로직(150)을 포함한다.
메모리 셀 어레이(110)는 복수개의 메모리 셀들을 포함한다. 그리고 메모리 셀들은 워드라인 및 비트라인들에 연결된다. 비트라인들은 이븐 비트라인(BLe)과 오드 비트라인(BLo)으로 구분된다.
페이지 버퍼 그룹(120)은 복수개의 페이지 버퍼(PB)를 포함한다. 각각의 페이지 버퍼(PB)는 각각 메모리 셀 어레이(110)의 이븐 비트라인(BLe)과 오드 비트라인(BLo) 쌍에 연결된다.
입출력 회로(130)는 페이지 버퍼 그룹(120)의 페이지 버퍼(PB)들과 반도체 메모리 장치(100)의 외부와의 데이터 입출력을 위한 회로를 포함한다.
주변 회로(140)는 반도체 메모리 장치(100)에서 페이지 버퍼 그룹(120)과 입출력 회로(130)를 제외한 적어도 하나의 회로들, 예를 들어 X 디코더(미도시), 전압 공급 회로(미도시) 등을 포함한다.
제어로직(150)은 페이지 버퍼 그룹(120), 입출력 회로(130) 및 주변 회로(140)의 동작 제어를 위한 제어신호를 출력한다.
도 2는 도1의 페이지 버퍼를 나타낸다.
도 2를 참조하면, 페이지 버퍼(PB)는 비트라인 선택 회로(121), 프리차지 회로(122) 및 래치회로(123)를 포함한다.
비트라인 선택 회로(121)는 이븐 비트라인(BLe) 및 오드 비트라인(BLo) 중 하나를 선택하여 센싱노드(SO)에 연결한다.
프리차지 회로(122)는 센싱노드(SO)를 프리차지한다. 그리고 래치회로(123)는 선택되는 메모리 셀에 프로그램하기 위한 데이터를 임시 저장했다가 센싱노드(SO)를 통해서 비트라인으로 전달하거나, 비트라인을 통해서 선택된 메모리 셀에 저장된 데이터를 센싱하여 저장한다.
데이터 독출 동작에서, 래치회로(123)에 저장된 데이터는 외부의 데이터 라인을 통해서 출력된다.
도 3a는 도1의 입출력 회로를 나타낸다.
도 3a는 도 2의 페이지 버퍼(PB)의 래치회로(123)와 연결되어 데이터 출력을 하기 위해 구성되는 회로만을 나타낸다. 그리고 래치회로(123) 중에서 노드(QC)와 노드(QC_N)의 사이에 연결되는 래치만을 도시하였다.
도 3a를 참조하면, 입출력 회로(130)는 스위칭부(131), 프리차지부(132) 및 증폭부(133)를 포함한다.
스위칭부(131)는 페이지 버퍼(PB)의 래치의 노드(QC_N) 및 노드(QC)와 제 1 및 제 2 IO (IO, IOB)에 각각 연결된다. 스위칭부(131)는 제어신호(CS)에 응답하여 노드(QC_N) 및 노드(QC)와 제 1 및 제 2 IO (IO, IOB)를 연결한다.
프리차지부(132)는 제어신호(IOPREB)에 응답하여 제 1 및 제 2 IO (IO, IOB)를 전원전압으로 프리차지한다.
그리고 증폭부(133)는 제어신호(IOSTB)에 의해서 구동되고, 제 1 및 제 2 IO (IO, IOB)간에 전압 차이를 증폭하여 제 1 및 제 2 데이터 라인(DB, DB_N)으로 출력한다.
상기한 입출력 회로(130)를 이용한 데이터 출력 동작을 간략히 설명하면 다음과 같다.
도 3b는 도 3a의 입출력 회로에서 데이터를 출력하는 동작을 설명하기 위한 타이밍도이다.
도 3b를 참조하면, 데이터 출력 동작을 하기 전에 제 1 및 제 2 IO (IO, IOB)는 항상 프리차지 상태로 유지된다. 즉, 제어신호(IOPREB)가 로우 레벨로 입력됨으로써 제 1 및 제 2 IO(IO, IOB)이 프리차지 상태로 유지된다.
그리고 데이터 출력을 하기 위해서, 제어신호(IOPREB)는 하이 레벨로 변경된다. 이에 따라 제 1 및 제 2 IO (IO, IOB)와 프리차지부와의 연결이 차단된다. 그리고 제어신호(CS)가 입력되면, 노드(QC_N)와 노드(QC)가 제 1 및 제 2 IO (IO, IOB)에 연결된다. 그리고 제어신호(CS)가 입력됨에 따라 제 1 및 제 2 IO (IO, IOB)중 하나의 전압이 서서히 떨어진다. 만약 노드(QC_N)에 '0'이 저장되어 있다면, 제 1 IO(IO)의 전압이 떨어질 것이다.
어느 정도 래치의 데이터가 제 1 및 제 2 IO (IO, IOB)로 전달된 후에, 제어신호(IOSTB)를 입력하면 증폭부(133)가 동작한다.
증폭회로(133)에 의해서 제 1 및 제2 데이터 라인(DB, DB_N) 중 하나가 하이 레벨에서 로우 레벨로 변경된다. 제 1 및 제 2 데이터 라인(DB, DB_N)이 래치에 저장된 데이터이다.
따라서 외부에서 반도체 메모리 장치(100)와 연결된 장치(미도시)가 있다면, 래치에 저장된 데이터는 제 1 및 제 2 데이터 라인(DB, DB_N)로서 외부의 장치로 출력된다.
앞서 설명한 바와 같이, 도 3a의 입출력 회로(130)를 사용하면, 데이터를 출력할 때마다 제 1 및 제 2 IO (IO, IOB)을 프리차지해야 한다. 반도체 메모리 장치(100)는 도3a에 나타난 제 1 및 제 2 IO (IO, IOB)와 같은 데이터 라인들이 복수개 있기 때문에 데이터라인의 프리차지에 소모되는 전류도 커진다.
따라서 본 발명의 실시 예와 같이 데이터라인을 접지노드에 연결한 후, 래치의 데이터를 출력함으로써 전류 소모를 줄일 수 있다.
도 4a는 본 발명의 실시 예에 따른 입출력 회로를 나타낸다.
본 발명의 실시 예를 설명할 때, 도4a의 입출력 회로(130)를 제외한 나머지 회로들, 예를 들어 메모리 셀 어레이(110), 페이지 버퍼 그룹(120), 주변회로(140) 및 제어로직(150)들은 도1과 동일하다. 따라서 도 4a를 설명할 때, 도1 및 도2를 참고하여 설명하기로 한다. 또한 도 4a는 데이터를 출력하기 위한 회로만을 나타낸 것이다.
도 4a를 참조하면, 본 발명의 실시 예에 따른 입출력 회로(130)는 스위칭 회로(131), 데이터라인 세팅회로(134) 및 증폭회로(135)를 포함한다. 또한 제 1 및 제 2 데이터 라인(DB, DB_N)은 초기에 로우 레벨로 잡아주기 위한 회로와 연결된다. 도 4a에는 제 1 및 제 2 데이터 라인(DB, DB_N)을 로우 레벨로 잡아주기 위한 회로는 도시하지 않았다.
도 5에서 페이지 버퍼(PB)의 래치부(123)와 스위칭 회로(131)는 도 3a와 동일하므로 동일한 도면 부호로 나타냈다.
스위칭 회로(131)는 제 1 및 제 2 NMOS 트랜지스터(N1, N2)를 포함한다. 제 1 NMOS 트랜지스터(N1)는 노드(QC_N)와 제 1 IO(IO)사이에 연결되고, 제 2 NMOS 트랜지스터(N2)는 노드(QC)와 제 2 IO(IOB) 사이에 연결된다. 그리고 제 1 및 제 2 NMOS 트랜지스터(N1, N2)의 게이트에 제어신호(CS)가 입력된다.
데이터라인 세팅회로(134)는 IO 디스차지 신호(IODISCH)에 응답하여 제 1 및 제 2 IO (IO, IOB)을 접지노드에 연결해서 0V 상태로 만든다.
이를 위해서 데이터라인 세팅회로(134)는 제 3 내지 제 5 NMOS 트랜지스터(N3 내지 N5)를 포함한다.
제 3 NMOS 트랜지스터(N3)는 제 1 IO(IO)와 제 2 IO(IOB)의 사이에 연결된다. 제 4 NMOS 트랜지스터(N4)는 제 1 IO (IO)과 접지노드 사이에 연결되고, 제 5 NMOS 트랜지스터(N5)는 제 2 IO (IOB)과 접지노드 사이에 연결된다.
제 3 내지 제 5 NMOS 트랜지스터(N3 내지 N5)의 게이트에 IO 디스차지 신호(IODISCH)가 입력된다.
증폭회로(135)는 제 1 및 제 2 IO (IO, IOB)의 전압을 감지하고, 이를 증폭해서 출력한다. 증폭회로(135)는 제 1 내지 제 5 PMOS 트랜지스터(P1 내지 P5)와 제 6 내지 제 7 NMOS 트랜지스터(N6 내지 N7)를 포함한다.
제 1 PMOS 트랜지스터(P1)는 제어신호(IOSTBb)에 응답하여 전원전압을 노드(K1)로 제공한다.
제 2 및 제 3 PMOS 트랜지스터(P2, P3)와 제 6 NMOS 트랜지스터(N6)는 노드(K1)와 노드(K4)의 사이에 직렬로 연결된다.
제 2 PMOS 트랜지스터(P2)의 게이트는 제 1 IO(IO)에 연결된다. 그리고 제 3 PMOS 트랜지스터(P3)의 게이트와 제 6 NMOS 트랜지스터(N6)의 게이트는 노드(K3)에 공통 연결된다.
제 4 및 제 5 PMOS 트랜지스터(P4, P5)와 제 7 NMOS 트랜지스터(N7)는 노드(K1)와 노드(K4)의 사이에 직렬로 연결된다.
제 4 PMOS 트랜지스터(P4)의 게이트는 제 2 IO(IOB)에 연결된다. 그리고 제 5 PMOS 트랜지스터(P5)와 제 7 NMOS 트랜지스터(N7)의 게이트는 노드(K2)에 공통 연결된다.
노드(K3)는 제 1 데이터 라인(DB)에 연결되고, 노드(K2)는 제 2 데이터 라인(DB_N)에 연결된다.
상기의 도 4a에 입력되는 IO 디스차지 신호(IODISCH)와 제어신호(CS, IOSTBb)는 제어로직(150)으로부터 입력된다.
상기한 도4a의 입출력 회로(130)를 이용한 데이터 출력 동작은 다음과 같다.
도 4b는 도 4a의 입출력 회로를 통한 데이터 출력 동작을 설명하기 위한 타이밍도이다.
도 4b를 참조하면, 본원발명의 실시 예에서 제 1 및 제 2 IO (IO, IOB)은 평상시, 즉 데이터를 출력하지 않는 동안에는 접지노드에 연결되어 있다. 이를 위해서 평상시에 IO 디스차지 신호(IODISCH)는 하이레벨로 유지된다. 그리고 데이터 출력을 위해서 제어로직(150)은 IO 디스차지 신호(IODISCH)를 로우 레벨로 변경한다.
또한 제 1 및 제 2 데이터 라인(DB, DB_N)은 로우 레벨로 세팅된다. 앞서 언급한 바와 같이 제 1 및 제 2 데이터 라인(DB, DB_N)을 로우 레벨로 세팅하기 위한 회로(미도시)가 필요하다. 예를 들면 본 발명의 실시 예에 따른 도 4a의 데이터라인 세팅 회로(134)와 유사한 회로가 제 1 및 제 2 데이터 라인(DB, DB_N)에 연결될 수 있다.
데이터 출력을 위해서 데이터 라인 세팅 회로(135)에 로우 레벨의 IO 디스차지 신호(IODISCH)가 입력되면, 제 3 내지 제 5 NMOS 트랜지스터(N3 내지 N5)가 턴 오프된다. 따라서 제 1 및 제 2 IO (IO, IOB)와 접지노드간의 연결이 차단된다.
그리고 래치부(123)에 저장된 데이터를 전달하기 위한 제어신호(CS)가 하이 레벨로 입력되면, 제 1 및 제 2 NMOS 트랜지스터(N1, N2)가 턴온 된다. 따라서 노드(QC_N)와 노드(QC)가 제 1 및 제 2 IO (IO, IOB)에 입력된다.
제 1 및 제 2 IO(IO, IOB)는 노드(QC_N)와 노드(QC)의 상태에 따라서 전압이 변경되고, 노드(QC_N)와 노드(QC)가 제 1 및 제 2 IO (IO, IOB)에 연결되면, 제 1 또는 제 2 IO(IO, IOB) 중 하나의 전압이 상승된다.
한편, 제 1 및 제 2 IO (IO, IOB)에 전압이 변경되면서, 제어로직(150)은 제어신호(IOSTBb)를 로우 레벨로 출력한다.
한편, 제 1 및 제 2 데이터 라인(DB, DB_N)은 로우 레벨로 설정된다. 이에 따라 노드(K2), 노드(K3)가 로우 레벨이 된다.
노드(K2)와 노드(K3)가 로우 레벨이면, 제 3 및 제 5 PMOS 트랜지스터(P3, P5)는 턴온 상태가 된다.
그리고 증폭회로(135)에 로우 레벨의 제어신호(IOSTBb)가 입력되면, 제 1 PMOS 트랜지스터(P1)가 턴온 된다. 제 1 PMOS 트랜지스터(P1)가 턴온 되면, 노드(K1)에 전원전압이 입력된다.
그리고 제 1 및 제 2 데이터 라인(IO, IOB)중 더 낮은 전압을 갖는 IO에 연결된 제 2 또는 제 4 PMOS 트랜지스터(P2, P4)가 턴온 된다.
만약 제 1 IO(IO)은 접지전압으로 유지되고, 제 2 IO(IOB)의 전압이 상승되었다면, 제 2 PMOS 트랜지스터(P2)가 턴온 된다. 이때 제 3 및 제 5 PMOS 트랜지스터(P3, P5)가 턴온 상태이다.
제 1 및 제 2 데이터 라인(DB, DB_N)은 처음에 로우 레벨로 세팅된 후에는 플로팅 상태로 만든다.
제 2 PMOS 트랜지스터(P2)가 턴온 되고, 제 3 PMOS 트랜지스터(P3)가 턴온 되어 있으므로, 노드(K2)에 노드(K1)의 전원전압이 인가된다. 따라서 노드(K2)의 전압이 서서히 증가한다. 제 2 데이터 라인(DB_N)의 전압도 서서히 증가한다.
노드(K2)의 전압이 제 7 NMOS 트랜지스터(N7)를 턴온 시킬 정도로 상승되면, 제 7 NMOS 트랜지스터(N7)가 턴온 되면서 노드(K3)는 노드(K4)를 통해서 접지전압에 연결된다.
따라서 제 6 NMOS 트랜지스터(N6)는 턴 오프 상태가 유지되고, 제 1 데이터 라인(DB)은 로우 레벨이 된다.
제 1 및 제 2 데이터 라인(DB, DB_N)은 각각 로우 레벨과 하이 레벨로 설정된다. 이는 제 1 및 제 2 IO(IO, IOB)의 상태와 동일한 것으로 래치부(123)의 데이터가 정상적으로 제 1 및 제 2 데이터 라인(DB, DB_N)로 전달된 것이다.
반대의 경우를 설명하면 다음과 같다.
만약 제 1 IO(IO)가 하이 레벨이고, 제 2 IO(IOB)가 로우 레벨인 경우에 제 4 PMOS 트랜지스터(P4)가 턴온 된다. 이때 노드(K2)와 노드(K4)는 로우 레벨상태이므로 제 3 및 제 5 PMOS 트랜지스터(P3, P5)가 턴온 상태이다. 그리고 제어신호(IOSTBb)가 로우 레벨로 인가되어 노드(K1)에 전원전압이 제공된다.
따라서 제 4 및 제 5 PMOS 트랜지스터(P4, P5)를 통해서 노드(K1)의 전원전압이 노드(K3)로 전달된다. 노드(K3)의 전압은 서서히 상승된다.
노드(K3)의 전압이 제 6 NMOS 트랜지스터(N6)를 턴온 시킬 수 있는 정도로 상승되면, 제 6 NMOS 트랜지스터(N6)가 턴온 되면서 노드(K2)가 노드(K4)를 통해서 접지노드에 연결된다.
노드(K2)가 접지노드에 연결되면, 제 7 NMOS 트랜지스터(N7)는 턴 오프 상태로 유지되고, 노드(K2)는 로우 레벨, 노드(K3)는 하이 레벨로 고정된다.
따라서 제 1 및 제 2 데이터 라인(DB, DB_N)은 로우 레벨 및 하이 레벨로 고정된다.
상기의 동작에 따라서 래치부(123)에 저장된 데이터는 제 1 및 제 2 IO(IO, IOB)로 전달되고, 증폭회로(135)가 이를 증폭하여 제 1 및 제 2 데이터 라인(DB, DB_N)에 전달한다.
그리고 제 1 및 제 2 IO(IO, IOB)는 데이터를 출력하지 않는 동안에는 접지전압으로 디스차지되어 있기 때문에 전력 소모를 줄일 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
130 : 입출력 회로 131 : 스위칭부
134 : 데이터 라인 세팅 회로 135 : 증폭회로

Claims (9)

  1. 한 쌍의 출력 라인에 연결되고, 디스차지 제어신호에 응답하여 상기 한 쌍의 출력 라인을 통해서 데이터가 출력되지 않은 동안 상기 한 쌍의 출력 라인을 접지노드에 연결시키는 디스차지 제어회로; 및
    상기 한 쌍의 출력 라인을 통해서 출력되는 데이터를 증폭하여 한 쌍의 데이터 라인으로 전달하는 증폭회로
    를 포함하는 데이터 라인 제어 회로.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 증폭 회로는 상기 한 쌍의 출력 라인간의 전압 차이를 감지하여 증폭하는 차동 증폭회로인 것을 특징으로 하는 데이터 라인 제어 회로.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 디스차지 제어회로는,
    상기 한 쌍의 출력라인 각각과 접지노드 사이에 연결되고, 상기 디스차지 제어신호에 응답하여 턴온 되는 제 1 및 2 트랜지스터를 포함하는 데이터 라인 제어 회로.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 증폭회로는,
    인에이블 신호에 응답하여 전원전압을 제 1 노드로 제공하는 제 3 트랜지스터;
    상기 제 1 노드와 제 2 노드 사이에 연결되고, 상기 한 쌍의 출력라인 중 하나의 전압 레벨에 응답하여 턴온 되는 제 4 트랜지스터;
    상기 제 1 노드와 제 3 노드 사이에 연결되고, 상기 한 쌍의 출력 라인 중 나머지 하나의 전압 레벨에 응답하여 턴온 되는 제 5 트랜지스터;
    상기 제 2 노드와 제 4 노드 사이에 연결되고, 상기 한 쌍의 데이터라인 중 하나의 전압 레벨에 응답하여 턴온 되는 제 6 트랜지스터;
    상기 제 3 노드와 제 5 노드 사이에 연결되고, 상기 한 쌍의 데이터 라인 중 나머지 하나의 전압 레벨에 응답하여 턴온 되는 제 7 트랜지스터;
    상기 4 노드와 접지노드 사이에 연결되고, 상기 제 5 노드의 전압 레벨에 응답하여 턴온 되는 제 8 트랜지스터; 및
    상기 제 5 노드와 접지노드 사이에 연결되고, 상기 제 4 노드의 전압 레벨에 따라 턴온 되는 제 9 트랜지스터를 포함하고,
    상기 제 4 및 제 5 노드는 상기 한 쌍의 데이터 라인에 각각 연결되는 것을 특징으로 하는 데이터 라인 제어회로.
  5. 메모리 셀 어레이에 프로그램하기 위한 데이터를 래치하거나, 상기 메모리 셀 어레이에 프로그램 된 데이터를 저장하기 위해 센싱노드에 연결되는 복수개의 래치 회로를 포함하는 페이지 버퍼;
    상기 복수개의 래치회로들 중 적어도 하나의 선택된 래치회로에 연결되는 입출력 라인 쌍에 연결되고, 디스차지 제어신호에 응답하여 상기 선택된 래치회로에 저장된 데이터를 출력할 때를 제외하고 상기 입출력 라인 쌍을 접지노드로 연결하기 위한 디스차지 제어회로;
    인에이블 신호에 응답하여 상기 선택된 래치회로에 저장된 데이터가 상기 입출력 라인 쌍으로 출력되는 데이터를 증폭하여 데이터 라인 쌍으로 출력하는 증폭회로; 및
    상기 디스차지 제어신호 및 인에이블 신호를 출력하여 상기 선택된 래치회로에 저장된 데이터를 상기 데이터 라인으로 출력시키기 위한 제어로직
    을 포함하는 반도체 메모리 장치.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5항에 있어서,
    제어신호에 응답하여 상기 선택된 래치회로에 저장된 데이터를 상기 입출력 라인 쌍으로 전달하기 위한 스위칭 회로를 더 포함하는 반도체 메모리 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 5항에 있어서,
    상기 증폭회로는,
    상기 인에이블 신호에 응답하여 상기 입출력 라인 쌍의 전압 차이를 감지하여 증폭하는 차동 증폭 회로인 것을 특징으로 하는 반도체 메모리 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 5항에 있어서,
    상기 디스차지 제어회로는,
    상기 한 쌍의 출력라인 각각과 접지노드 사이에 연결되고, 상기 디스차지 제어신호에 응답하여 턴온 되는 제 1 및 2 트랜지스터를 포함하는 반도체 메모리 장치.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 5항에 있어서,
    상기 증폭회로는,
    상기 인에이블 신호에 응답하여 전원전압을 제 1 노드로 제공하는 제 3 트랜지스터;
    상기 제 1 노드와 제 2 노드 사이에 연결되고, 상기 한 쌍의 출력라인 중 하나의 전압 레벨에 응답하여 턴온 되는 제 4 트랜지스터;
    상기 제 1 노드와 제 3 노드 사이에 연결되고, 상기 한 쌍의 출력 라인 중 나머지 하나의 전압 레벨에 응답하여 턴온 되는 제 5 트랜지스터;
    상기 제 2 노드와 제 4 노드 사이에 연결되고, 상기 한 쌍의 데이터라인 중 하나의 전압 레벨에 응답하여 턴온 되는 제 6 트랜지스터;
    상기 제 3 노드와 제 5 노드 사이에 연결되고, 상기 한 쌍의 데이터 라인 중 나머지 하나의 전압 레벨에 응답하여 턴온 되는 제 7 트랜지스터;
    상기 4 노드와 접지노드 사이에 연결되고, 상기 제 5 노드의 전압 레벨에 응답하여 턴온 되는 제 8 트랜지스터; 및
    상기 제 5 노드와 접지노드 사이에 연결되고, 상기 제 4 노드의 전압 레벨에 따라 턴온 되는 제 9 트랜지스터를 포함하고,
    상기 제 4 및 제 5 노드는 상기 한 쌍의 데이터 라인에 각각 연결되는 것을 특징으로 하는 반도체 메모리 장치.
KR1020100104859A 2010-10-26 2010-10-26 데이터 라인 제어회로 및 이를 구비한 반도체 메모리 장치 KR101201887B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100104859A KR101201887B1 (ko) 2010-10-26 2010-10-26 데이터 라인 제어회로 및 이를 구비한 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100104859A KR101201887B1 (ko) 2010-10-26 2010-10-26 데이터 라인 제어회로 및 이를 구비한 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20120043523A KR20120043523A (ko) 2012-05-04
KR101201887B1 true KR101201887B1 (ko) 2012-11-16

Family

ID=46263682

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100104859A KR101201887B1 (ko) 2010-10-26 2010-10-26 데이터 라인 제어회로 및 이를 구비한 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR101201887B1 (ko)

Also Published As

Publication number Publication date
KR20120043523A (ko) 2012-05-04

Similar Documents

Publication Publication Date Title
US7616487B2 (en) Decoders and decoding methods for nonvolatile semiconductor memory devices
US7336543B2 (en) Non-volatile memory device with page buffer having dual registers and methods using the same
US7046554B2 (en) Page buffer of flash memory device and data program method using the same
JP2009134856A (ja) 不揮発性メモリ素子のプログラム検証方法
TWI691971B (zh) 組態用於存取快閃記憶體單元之陣列行及列的方法與設備
US7724582B2 (en) Decoders and decoding methods for nonvolatile memory devices using level shifting
KR20120005826A (ko) 반도체 메모리 장치 및 이의 동작 방법
JP2006114121A (ja) 不揮発性半導体記憶装置及びその書き込み方法
KR101038861B1 (ko) 불휘발성 메모리 소자의 동작 방법
US8300460B2 (en) Nonvolatile memory device
US7558126B2 (en) Nonvolatile semiconductor memory device
US7782676B2 (en) Method of operating a nonvolatile memory device
TW201822209A (zh) 用於讀取陣列中快閃記憶體單元之帶位元線預充電電路的改良感測放大器
KR101193277B1 (ko) 반도체 메모리 장치 및 그 동작 방법
US8446764B2 (en) Control voltage generation circuit and non-volatile memory device including the same
KR101132105B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR101201887B1 (ko) 데이터 라인 제어회로 및 이를 구비한 반도체 메모리 장치
KR100693250B1 (ko) 페이지 버퍼 및 그것의 읽기 방법
KR20070109419A (ko) 플래시 메모리 장치의 페이지 버퍼
KR100799046B1 (ko) 래치업 방지를 위한 래치회로
KR20080039107A (ko) 페이지 버퍼를 구비한 낸드 플래시 메모리 소자 및 그의데이터 독출방법
US8159877B2 (en) Method of directly reading output voltage to determine data stored in a non-volatile memory cell
KR20100040424A (ko) 불휘발성 메모리 장치 및 그를 이용한 비트라인 프리차지 방법
KR100881520B1 (ko) 불휘발성 메모리 장치와 불휘발성 메모리 장치의 데이터 독출 방법 및 프로그램 검증 방법
US7701248B2 (en) Storage element for controlling a logic circuit, and a logic device having an array of such storage elements

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151020

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161024

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171025

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee