KR100799046B1 - 래치업 방지를 위한 래치회로 - Google Patents

래치업 방지를 위한 래치회로 Download PDF

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KR100799046B1
KR100799046B1 KR1020050090113A KR20050090113A KR100799046B1 KR 100799046 B1 KR100799046 B1 KR 100799046B1 KR 1020050090113 A KR1020050090113 A KR 1020050090113A KR 20050090113 A KR20050090113 A KR 20050090113A KR 100799046 B1 KR100799046 B1 KR 100799046B1
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Abstract

본 발명은 래치업을 완전히 차단할 수 있는 래치회로에 관한 것으로서, 전원과 제1 및 제2 노드 사이에 접속되는 제1 NMOS 트랜지스터들과, 접지와 상기 제1 및 제2 노드 사이에 접속되며 래치구조를 갖는 제2 NMOS 트랜지스터들을 포함하는 래치부; 및 상기 제1 NMOS 트랜지스터들의 동작을 제어하기 위한 래치 제어부를 포함하는 래치회로를 제공한다.
래치회로, 래치업, 페이지 버퍼

Description

래치업 방지를 위한 래치회로{Latch circuit for preventing latch-up}
도 1은 기존의 래치회로를 나타낸 회로도이다.
도 2는 낸드형 플래시 메모리 장치의 페이지 버퍼를 나타낸 회로도이다.
도 3은 본 발명에 따른 래치회로를 나타낸 회로도이다.
도 4는 낸드형 플래시 메모리 장치의 페이지 버퍼의 독출 동작과 도 3에 나타낸 래치회로의 동작과의 관계를 나타낸 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
MC : 메모리 셀 어레이 100 : 페이지 버퍼
110 : 비트라인 선택부 120 : 프리챠지부
130, 140 : 레지스터 200 : 컬럼 선택부
본 발명은 래치업을 방지하기 위한 래치회로에 관한 것으로, 특히 래치업 발생 가능성을 완전히 제거함과 동시에 면적을 감소시킬 수 있는 래치회로에 관한 것 이다.
낸드형 플래쉬 메모리 소자는 짧은 시간 내에 대용량의 정보를 저장하거나 저장된 정보를 독출하기 위하여 페이지 버퍼(page buffer)가 사용된다. 페이지 버퍼는 입출력 패드(Input/Output PAD)로부터 대용량의 데이터를 제공받아 메모리 셀들로 제공하거나 메모리 셀들의 데이터를 저장한 후 출력하는 기능을 한다. 이러한 페이지 버퍼 내에는 데이터를 저장하기 위한 래치회로가 포함되어 있다.
도 1은 페이지 버퍼 내에 포함되어 있는 래치회로를 나타낸 회로도이다.
도 1을 참조하면, 래치회로는 2개의 NMOS 트랜지스터(N1, N2)와 2의 PMOS 트랜지스터(P1, P2)로 구성된 CMOS(complementary MOS) 구조를 갖는다. 일반적으로 CMOS 구조는 NMOS 트랜지스터와 PMOS 트랜지스터가 이웃하여 형성되는 구조적 특징으로 인하여, 래치업(latch up) 문제가 발생한다. 래치업은 전체 칩의 전력 소비를 기하 급수적으로 증가시키면서 그에 따라 칩의 오동작을 일으키고 심지어 전체 회로의 파손이라는 치명적인 결과를 야기시킬 수도 있다. 이러한 래치업 발생 현상은, CMOS 트랜지스터에서 기생 NPN, PNP 바이폴라 트랜지스터(bipolar transistor)의 에미터, 베이스, 콜렉터가 하나의 루프(loop)를 이루고, 이러한 하나의 루프에 외부에서 과도한 전하가 주입되면 기생 NPN, PNP 바이폴라트랜지스터가 서로 상대편 트랜지스터의 증폭작용을 도와서 전원전압(Vcc)에서 접지전압(Vss)으로 전류가 과도하게 흐르는 현상이다.
따라서, 상술한 래치업(latch-up)을 방지하기 위해서는 NMOS 트랜지스터와 PMOS 트랜지스터를 일정 거리 이상을 두고 CMOS를 설계해야 한다. 이로 인해 래치 회로의 면적 증가를 유발하는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 래치회로의 PMOS 트랜지스터를 NMOS 트랜지스터로 대치함으로써 래치회로에서의 래치업 발생 가능성을 완전히 제거함과 동시에 래치회로의 면적을 감소시키는데 있다.
본 발명의 바람직한 실시예에 따른 래치회로는, 전원과 제1 및 제2 노드 사이에 각각 접속되며, 게이트에 구동 신호가 입력되는 제1 NMOS 트랜지스터들과, 접지와 상기 제1 및 제2 노드 사이에 접속되며, 상기 제1 및 제2 노드가 각각의 게이트에 연결되는 제2 NMOS 트랜지스터들을 포함하는 래치부 및 래치 제어 신호에 응답하여 상기 구동 신호를 출력하는 래치 제어부를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 동일한 참조부호는 같은 기능을 수행하는 동일 부재를 나타낸다.
도 2는 낸드형 플래시 메모리 장치의 페이지 버퍼를 나타낸다.
도 2를 참조하면, 낸드형 플래시 메모리 장치는 메모리 셀 어레이(MC), 페이지 버퍼(100), 컬럼 선택부(200)를 포함한다. 페이지 버퍼(100)는 메모리 셀 어레이(MC)와 컬럼 선택부(170) 사이에 접속된다.
도 2에서 BLe는 짝수번째의 비트라인들을 나타내고 BLo는 홀수번째의 비트라인들을 나타낸다. 하나의 비트라인(예컨대 BLe1)에 연결되는 메모리 셀들(MC1~MCn)과 소스 및 드레인 선택 트랜지스터들(SSL, DSL)은 하나의 스트링을 형성하며, 하나의 워드라인(예컨대, WL1)에 의해 제어되는 메모리 셀들은 하나의 페이지를 형성한다. 페이지 버퍼(100)는 비트라인 선택부(110), 프리챠지부(120), 메인 레지스터(130), 캐쉬 레지스터(140), 데이터 입력부(150), 전달부(160), 프로그램부(170), 및 독출부(180)를 포함한다.
제1 비트라인 선택부(110)는 NMOS 트랜지스터들(111-114)을 포함한다. NMOS 트랜지스터(111)는 일단이 비트라인(BLe)에 연결되고 다른 단이 전압공급신호(VIRPWR)을 제공하는 라인에 연결되며, 게이트로 게이트 제어신호(VBLe)를 인가받아 턴-온/오프된다. 이 NMOS 트랜지스터(111)는 비트라인(BLo)에 데이터를 프로그램하고자 하는 경우에 게이트 제어신호(VBLe)에 의해 턴-온되어 비트라인(BLe)에 전압공급신호(VIRPWR)로서 전원전압(VCC)을 인가한다. NMOS 트랜지스터(112)는 일단이 비트라인(BLo)에 연결되고 다른 단이 전압공급신호(VIRPWR)를 제공하는 라인에 연결되며, 게이트로 게이트 제어신호(VBLo)를 인가받아 턴-온/오프된다. 이 NMOS 트랜지스터(112)는 비트라인(BLe)에 데이터를 프로그램하고자 하는 경우에 게이트 제어신호(VBLo)에 의해 턴-온되어 비트라인(BLo)에 전압공급신호(VIRPWR)로서 전원전압(VCC)을 인가한다. 전압공급신호(VIRPWR)는 프로그램 동작 시에 전원전압(VCC)을 갖는다. NMOS 트랜지스터(113)는 비트라인 선택신호(BSLe)에 응답하여 비트라인(BLe)을 센싱라인(SO)에 연결시키고, NMOS 트랜지스터(114)는 비트라인 선택 신호(BSLo)에 응답하여 비트라인(BLo)을 센싱라인(SO)에 연결시킨다.
프리챠지부(120)는 전원전압(VCC)과 센싱라인(SO) 사이에 접속되고, 게이트로 프리챠지신호(PRECHb)를 인가받아 턴-온/오프되는 PMOS 트랜지스터로 구성된다. 이 PMOS 트랜지스터(120)는 독출 동작 시에 센싱라인(SO)을 전원전압(VCC)의 레벨로 프리챠지시켜서 센싱라인(SO)을 통해서 비트라인(BLe 또는 BLo)으로 전류를 공급한다.
메인 레지스터(130)는 래치회로(131), NMOS 트랜지스터들(132-134)을 포함한다. 래치회로(131)는 인버터(IV1, IV2)로 래치를 구성하여, 메모리 셀로부터 독출된 데이터를 래치시키거나 외부로부터 입력되는 프로그램될 데이터를 래치시킨다. NMOS 트랜지스터(132)는 래치회로(131)의 노드 QB와 접지(VSS) 사이에 접속되고 게이트로 리셋신호(MRST)를 인가받아 래치회로(131)의 노드 QB를 '0'으로 노드 QBb를 '1'로 초기화시킨다. NMOS 트랜지스터(133, 134)는 노드 QBb와 접지(VSS) 사이에 직렬 접속되는데, NMOS 트랜지스터(133)는 센싱라인(SO)의 신호를 센싱하여 턴-온/오프되고, NMOS 트랜지스터(134)는 메인 래치신호(MLCH)에 응답하여 턴-온/오프된다. NMOS 트랜지스터(133, 134)는 센싱라인(SO)의 신호를 센싱하여 래치회로(131)의 노드 QBb를 '0'으로 노드 QB를 '1'로 변환시키거나 초기값을 유지한다.
캐쉬 레지스터(140)는 래치회로(141)와 NMOS 트랜지스터(142-144)를 포함하 는데, 이들 구성요소들은 메인 레지스터(130)의 구성요소들과 동일하므로 상세한 구성설명 및 동작설명은 생략하기로 한다.
데이터 입력부(150)는 2개의 NMOS 트랜지스터(151, 152)로 구성되어, 프로그램 동작시에 데이터 입력신호(DI 및 nDI)에 응답하여 외부로부터 데이터 입출력 라인(IO)을 통해서 입력되는 프로그램될 입력 데이터를 래치회로(141)에 래치시킨다.
전송부(160)는 래치회로(141)의 노드 QAb와 센싱라인(SO) 사이에 접속되며 게이트로 프로그램 덤프 신호(PDUMP)를 인가받아 턴-온/오프되는 NMOS 트랜지스터로 구성된다. 이 NMOS 트랜지스터(160)는 래치회로(141)에 래치된 데이터, 즉 노드 QAb의 신호를 센싱라인(SO)을 통해서 래치회로(131)에 저장시킨다.
프로그램부(170)는 센싱라인(SO)과 래치회로(131)의 노드 QB 사이에 접속되며 게이트로 프로그램신호(PGM)를 인가받아 턴-온되는 NMOS 트랜지스터로 구성된다. NMOS 트랜지스터(170)는 프로그램 동작 시에 프로그램 신호(PGM)에 의해 턴-온되어 래치회로(131)에 래치된 입력 데이터, 즉 노드 QB의 신호를 출력한다. 이 노드 QB의 신호는 센싱라인(SO)을 통해서 선택된 비트라인(예컨대 BLe)으로 전송된다.
독출부(180)는 노드 QB와 컬럼 선택부(200) 사이에 접속되며 게이트로 독출신호(PBDO)를 인가받아 턴-온되는 NMOS 트랜지스터로 구성된다. 이 NMOS 트랜지스터(180)는 독출 동작 시에 독출신호(PBDO)에 응답하여 래치회로(131)에 독출되어 래치된 노드 QB의 신호를 출력한다.
컬럼 선택부(170)는 컬럼 선택 신호(YA, YB)에 의해 제어되는 2개의 NMOS 트 랜지스터(201, 202)로 구성된다. 이 NMOS 트랜지스터들(201, 202)은 독출/프로그램 동작 시에 페이지 버퍼(100)와 데이터 입출력 라인(IO)을 연결시키는 역할을 한다.
도 3은 도 2에 나타낸 래치회로(131)의 상세 회로를 나타내는데, 래치회로(141)도 래치회로(131)와 같은 구성을 가지며 동일하게 동작한다.
도 3을 참조하면 래치회로(131)는 4개의 NMOS 트랜지스터(N11-N14)로 구성된 래치부(135)와 NMOS 트랜지스터(N13, N14)의 동작을 제어하는 래치 제어부(136)를 포함한다. NMOS 트랜지스터(N11)는 접지(VSS)와 노드 QBb 사이에 접속되며, 게이트로 노드 QB의 신호를 인가받아 턴-온된다. NMOS 트랜지스터(N12)는 접지(Vss)와 노드 QB 사이에 접속되며, 게이트로 노드 QBb의 신호를 인가받아 턴-온된다. 이들 NMOS 트랜지스터(N11, N12)는 래치구조를 이룬다. NMOS 트랜지스터(N13)는 전원(Vcc)과 노드 QBb 사이에 접속되며, 게이트로 래치 제어부(136)로부터 전송되는 Vcc를 인가받아 턴-온된다. NMOS 트랜지스터(N14)는 전원(Vcc)과 노드 QB 사이에 접속되며, 게이트로 래치 제어부(136)로부터 전송되는 Vcc를 인가받아 턴-온된다. 래치 제어부(136)는 래치 제어신호(CNT)에 응답하여 전원전압(Vcc)을 래치부(135)의 NMOS 트랜지스터(N13, N14)의 게이트로 전송한다. 이 래치 제어신호(CNT)는 페이지 버퍼 내의 래치회로(131, 141)를 동작시키는 래치신호(MLCH, CLCH)가 하이 펄스로 될 때 같이 로직 하이로 인에이블된다. 이 래치 제어신호(CNT)가 인에이블되어 있는 시간은 래치부(135) 내에 래치되어 있는 데이터가 입출력 라인으로 출력될 때까지의 시간이다. 그리고, 래치 제어부(136)를 통해서 공급되는 Vcc는 주변영역(peri 영역)에 형성되어 있는 기존의 금속배선을 통해서 공급될 수도 있고, 새로운 금속배선을 형성하여 공급될 수도 있다.
이하, 도 3을 참조하여 래치회로의 동작을 좀 더 자세히 설명하기로 한다. 먼저, 래치부(135)의 노드 QB는 초기 상태에서 로직 로우를 유지하고 노드 QBb는 로직 하이를 유지한다. 래치부(136)가 동작하게 되면, 즉 래치부(136)가 초기 상태에서 변경되는 경우에는 노드 QBb가 로직 로우된다. 이때, NMOS 트랜지스터(N12)는 턴-오프되고, NMOS 트랜지스터(N13, N14)는 게이트로 전원전압(Vcc)을 인가받아 턴-온된다. 이렇게 되면, 노드 QB는 초기의 로직 로우에서 전원전압의 레벨을 갖는 로직 하이로 변경되고, NMOS 트랜지스터(N11)는 턴-온되어 노드 QBb의 신호는 접지로 디스챠지된다. 이때, 래치 제어부(136)는 래치부(135)가 동작할 때만 전원전압(Vcc)를 NMOS 트랜지스터(N13, N14)의 게이트로 인가하고, 래치부(135)가 초기상태를 유지할 때는 턴-오프되어 NMOS 트랜지스터(N13, N14)의 게이트로 전원전압(Vcc)을 인가하지 않는다. 래치 제어부(136)는 래치 제어신호(CNT)가 인에이블되어 있는 동안에만 전원전압(Vcc)을 NMOS 트랜지스터(N13, N14)의 게이트로 인가하는데, 이 래치 제어신호(CNT)는 도 2의 페이지 버퍼 내에 존재하는 래치회로(131 혹은 141)의 동작을 제어하는 래치신호(MLCH 혹은 CLCH)가 하이펄스로 될 때 인에이블된다. 또한, 래치 제어부(136)가 전원전압(Vcc)을 NMOS 트랜지스터(N13, N14)의 게이트로 인가하는 시간은 래치부(135) 내에 래치된 데이터가 데이터 입출력 라인으로 출력될 때까지의 시간으로 한다.
도 4는 도 2에 나타낸 페이지 버퍼의 판독 동작과 도 3의 래치회로의 동작과의 관계를 나타낸 타이밍도로서, 이하, 도 2 내지 도 4를 참조하여 페이지 버퍼의 판독 동작과 래치회로의 동작을 설명하기로 한다. 여기서, 래치회로는 도 4에 나타낸 페이지 버퍼에만 적용되는 것이 아니라, 플래시 메모리 장치에 사용되는 모든 페이지 버퍼에 적용될 수 있다.
먼저, t1 구간에서는, 프리챠지 신호(PRECHb)가 로직 로우가 되어 PMOS 트랜지스터(120)가 턴-온되고 비트라인 선택신호(BSLe)가 로직 하이, 즉 V1 전압이 되어 NMOS 트랜지스터(113)가 턴-온되면 센싱라인(SO)은 Vcc의 레벨로 프리챠지되고, 이븐 비트라인(BLe)은 V1-Vt으로 프리챠지된다. 이 t1 구간에서는, 오드 비트라인(BLo)이 0V로 디스챠되어 있다.
t2 구간에서는, 비트라인 선택신호(BSLe)가 로직 로우로 되어 NMOS 트랜지스터(113)가 턴-오프된다. 이때, 판독하고자 하는 셀이 소거 셀(erase cell)인 경우에는 비트라인(BLe)의 챠지가 디스챠지되고, 판독하고자 하는 셀이 프로그램 셀(Program cell)인 경우에는 비트라인(BLe)은 V1-Vt의 레벨을 유지한다. 다음에 프리챠지 신호(PRECHbe)에 의해서 PMOS 트랜지스터(120)가 턴-오프되고, 비트라인 선택 신호(BSLe)가 V2의 전압이 되는데, 이때, 판독하고자 하는 셀이 소거셀인 경우에는 V2의 레벨을 갖는 비트라인 선택 신호(BSLe)에 의해 NMOS 트랜지스터(113)가 턴-온되어 비트라인(BLe) 및 센싱노드(SO)의 챠지는 디스챠지된다. 이때, 메인 래치신호(MLCH)가 하이 펄스로 되어 NMOS 트랜지스터(134)가 턴-온되어도 NMOS 트랜지스터(133)가 턴-오프되어 있기 때문에 메인 래치회로(131)는 초기 상태(즉, 노드 QBb가 로직 하이, 노드 QB가 로직 로우)를 그대로 유지한다. 한편, 판독하고자 하는 셀이 프로그램 셀인 경우에는 V2의 레벨을 갖는 비트라인 선택 신호(BSLe)에 의 해 NMOS 트랜지스터(113)가 턴-온되어도 비트라인(BLe)은 챠지되어 있어 센싱노드(SO)의 전압은 전원전압(VCC)을 그대로 유지하게 된다. 이때, 메인 래치신호(MLCH)가 하이 펄스가 되면, NMOS 트랜지스터(133, 134)가 모두 턴-온되어 메인 래치회로(131)의 노드 QBb는 로직 로우가 되고 노드 QB는 로직 하이가 된다. 도 4에 도시한 바와 같이 메인 래치신호(MLCH)가 하이 펄스로 되면, 래치 제어신호(CNT)도 로직 하이로 인에이블된다. 그러면, 래치 제어부(136)는 래치 제어신호(CNT)가 로직 하이로 인에이블되어 있는 시간동안에 래치부(135)의 NMOS 트랜지스터(N13, N14)의 게이트로 전원전압(Vcc)을 인가하여, 노드 QBb를 로직 로우로 노드 QB를 로직 하이로 만든다.
판독 동작이나 프로그램 동작이 완료된 후에는 페이지 버퍼 내의 래치회로에 데이터가 없어도 되므로 래치 제어부(136)를 턴-오프시켜서 파워의 소모를 없앨 수 있다.
상술한 래치 제어부(136)는 코어 영역에 형성될 수도 있고, 주변영역에 형성될 수도 있다. 또한, 상술한 래치 제어부(136)는 n개의 페이지 버퍼가 존재하는 경우에 n개의 래치 제어부(136)가 각각 존재할 수 있다. 여기서, 페이지 버퍼 내에 2개의 래치회로에 존재하는 경우에는 래치회로 각각에 래치 제어부가 각각 존재할 수도 있고, 2개의 래치회로에 대하여 하나의 래치 제어부가 존재할 수도 있다. 다른 예로 n개의 페이지 버퍼에 대하여 1개의 래치 제어부(136)가 존재할 수도 있다. 또 다른 예로는 페이지 버퍼가 블록 단위로 존재하는 경우에 블록마다 하나의 래치 제어부(136)가 존재할 수도 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 기술을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 래치회로를 이용하면, CMOS 구조의 래치회로에서 존재하는 래치업 현상을 완전히 제거할 수 있다.
또한, 본 발명의 래치회로를 이용하면, PMOS와 NMOS로 이루어진 CMOS 구조의 래치회로 대신에 NMOS로만 구성되는 래최호를 구성할 수 있어 래치회로의 전체 면적을 감소시킬 수 있다.

Claims (12)

  1. 전원과 제1 및 제2 노드 사이에 각각 접속되며, 게이트에 구동 신호가 입력되는 제1 NMOS 트랜지스터들과, 접지와 상기 제1 및 제2 노드 사이에 접속되며, 상기 제1 및 제2 노드가 각각의 게이트에 연결되는 제2 NMOS 트랜지스터들을 포함하는 래치부; 및
    래치 제어 신호에 응답하여 상기 구동 신호를 출력하는 래치 제어부를 포함하는 래치회로.
  2. 제 1 항에 있어서,
    상기 제1 NMOS 트랜지스터들은 상기 전원과 상기 제1 노드 사이에 접속되는 제1 풀업 NMOS 트랜지스터와 상기 전원과 상기 제2 노드 사이에 접속되는 제2 풀업 NMOS 트랜지스터로 구성되며, 상기 제1 및 제2 풀업 NMOS 트랜지스터들은 각각의 게이트로 상기 구동 신호를 인가받아 동작하는 것을 특징으로 하는 래치회로.
  3. 제 1 항에 있어서,
    상기 제2 NMOS 트랜지스터들은 상기 제1 노드와 상기 접지 사이에 접속되며 게이트가 상기 제2 노드에 접속되는 제1 풀다운 NMOS 트랜지스터와 상기 제2 노드 와 상기 접지 사이에 접속되며 게이트가 상기 제1 노드에 접속되는 제2 풀다운 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 래치회로.
  4. 제 1 항에 있어서,
    상기 래치 제어부는 MOS 트랜지스터로 구성되는 것을 특징으로 하는 래치회로.
  5. 제 1 항에 있어서,
    상기 래치 제어부는 상기 래치회로가 초기 상태를 유지할 때는 동작하지 않고, 상기 래치부가 초기 상태에서 변경될 때 상기 제1 NMOS 트랜지스터들을 동작시키는 것을 특징으로 하는 래치회로.
  6. 제 1 항에 있어서,
    상기 래치 제어부는 래치 제어신호에 응답하여 상기 제1 NMOS 트랜지스터들의 게이트로 상기 구동 신호를 인가하여 상기 제1 NMOS 트랜지스터들을 동작시키는 것을 특징으로 하는 래치회로.
  7. 제 6 항에 있어서,
    상기 래치 제어신호는 플래시 메모리 장치의 판독동작 시에 독출된 데이터를 페이지 버퍼 내에 저장시킬 때 동작하는 래치신호가 인에이블될 때 같이 인에이블되는 것을 특징으로 하는 래치회로.
  8. 제 7 항에 있어서,
    상기 래치 제어신호가 인에이블되어 있는 시간은 상기 판독동작 시에 상기 페이지 버퍼 내에 저장된 데이터가 데이터 입출력라인으로 출력될 때까지의 시간인 것을 특징으로 하는 래치회로.
  9. 제 1 항에 있어서,
    상기 래치부와 상기 래치 제어부는 플래시 메모리 장치의 페이지 버퍼 내에 존재하는 래치회로를 구성하는 것을 특징으로 하는 래치회로.
  10. 제 9 항에 있어서,
    상기 페이지 버퍼가 N개 존재하는 경우에 하나의 래치 제어부로 상기 N개의 페이지 버퍼 각각에 존재하는 래치부의 동작을 제어하는 것을 특징으로 하는 래치회로.
  11. 제 9 항에 있어서,
    상기 페이지 버퍼가 블럭 단위로 존재하는 경우에 하나의 블록마다 하나의 래치 제어부가 존재하는 것을 특징으로 하는 래치회로.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 래치 제어부는 주변영역에 존재하는 것을 특징으로 하는 래치회로.
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