JP4907957B2 - Ｎａｎｄフラッシュメモリ装置及びそれのプログラム方法 - Google Patents

Description

本発明はＮＡＮＤフラッシュメモリ装置に係り、さらに詳細にはＮＡＮＤフラッシュメモリ装置及びそれのプログラム方法に関する。

ＮＡＮＤフラッシュメモリ装置はストリング構造（ｓｔｒｉｎｇ ｓｔｒｕｃｔｕｒｅ）を有する多数のメモリセル（ｍｅｍｏｒｙ ｃｅｌｌｓ）からなる。このようなメモリセルの集合をセルアレイであると呼ぶ。ＮＡＮＤフラッシュメモリ装置で、セルアレイは複数個のブロックＢに分けられ、各々のブロックは再び複数個のページからなる。各々のページは一つのワードラインを共有する複数個のメモリセルで構成される。ＮＡＮＤフラッシュメモリ装置はブロック単位で消去動作が行われ、ページ単位で読み出し及び書き込み動作が行われる。

図１は従来技術によるＮＡＮＤフラッシュメモリ装置を示す。図１に示したＮＡＮＤフラッシュメモリ装置は特許文献１に開示されている。図１を参照すると、従来技術によるＮＡＮＤフラッシュメモリ装置１００はセルアレイ１１０、Ｘデコーディング回路１２０、スイッチ回路１３０、制御回路１４０、ページバッファ１５０、及びＹパスゲート１６０を含む。

前記セルアレイ１１０は複数個のビットラインＢＬｅ０〜ＢＬｅＮ、ＢＬｏ０〜ＢＬｏＮに連結されたストリング１１２ｅ、１１２ｏを含む。各々のストリングは第１及び第２選択トランジスタＳＴ、ＧＴとｍ＋１個のセルトランジスタＭＯ〜ＭＭを含む。前記第１選択トランジスタＳＴ、セルトランジスタＭ０〜ＭＭ、及び第２選択トランジスタＧＴは直列に連結されている。前記第１選択トランジスタＳＴのゲートはストリング選択ラインＳＳＬを通じて前記Ｘデコーディング回路１２０に連結される。前記セルトランジスタＭ０〜ＭＭのゲートはワードラインＷＬ０〜ＷＬｍを通じて前記Ｘデコーディング回路１２０に連結される。前記第２選択トランジスタＧＴのゲートは接地選択ラインＧＳＬを通じて前記Ｘデコーディング回路１２０に連結される。前記第２選択トランジスタＧＴのソースは共通ソースラインＣＳＬに連結される。

前記セルアレイ１１０は隔離されたビットライン構造（ｓｈｉｅｌｄｅｄ ｂｉｔｌｉｎｅ ａｒｃｈｉｔｅｃｔｕｒｅ）を採用する。隔離されたビットライン構造で、第１ストリング１１２ｅは第１ビットラインＢＬｅ０〜ＢＬｅＮに連結されている。そして前記第１ストリング１１２ｅと交互に配列された第２ストリング１１２ｏは前記第１ビットラインＢＬｅ０〜ＢＬｅＮと交互に配列された第２ビットラインＢＬｏ０〜ＢＬｏＮに連結されている。前記第１及び第２ビットラインはビットラインの間のカップリングキャパシタンス効果を減少させるための隔離役割を果たす。

前記Ｘデコーディング回路１２０は外部から入力されるアドレスに応答してブロック及びワードラインを選択して、選択されたワードライン（ｓｅｌｅｃｔｅｄ Ｗｏｒｄ Ｌｉｎｅ）にプログラム電圧などを供給する。前記Ｘデコーディング回路１２０はブロック選択時ブロック選択ラインＢＬＫＷＬを活性化する。ブロック選択ラインＢＬＫＷＬが活性化されるとき、プログラム電圧などが選択されたワードラインに印加される。

前記ＮＡＮＤフラッシュメモリ装置１００は制御信号ＶＩＲＰＷＲＰが入力されるＰＭＯＳトランジスタＰ４と制御信号ＶＩＲＰＷＲＮが入力されるＮＭＯＳトランジスタＮ４とを含む。前記ＰＭＯＳトランジスタＰ４はノードＶＩＲＰＷＲを電源電圧Ｖｃｃにプリチャージ（ｐｒｅｃｈａｒｇｅ）して、ＮＭＯＳトランジスタＮ４はノードＶＩＲＰＷＲを接地電圧にディスチャージ（ｄｉｓｃｈａｒｇｅ）する。

前記ＮＡＮＤフラッシュメモリ装置１００は前記第１ビットラインＢＬｅ０〜ＢＬｅＮ、 前記第２ビットラインＢＬｏ０〜ＢＬｏＮ、及び前記第１及び第２ビットラインの結合ノードＸ１と前記ページバッファ１５０とを連結する第３ビットラインを含む。第１ＮＭＯＳトランジスタＮｅ１は第１制御信号ＢＬＳＨＦｅに応答して前記第１ビットラインＢＬｅ０〜ＢＬｅＮを電気的に連結するか、遮断する。第２ＮＭＯＳトランジスタＮｏ１は第２制御信号ＢＬＳＨＦｏに応答して前記第２ビットラインＢＬｏ０〜ＢＬｏＮを電気的に連結するか遮断する。第３ＮＭＯＳトランジスタＮ２は第３制御信号ＢＬＳＬＴに応答して前記第３ビットラインを電気的に連結するか遮断する。前記制御回路１４０は前記第１乃至第３制御信号を提供する。前記第１乃至第３制御信号に対するタイミング図は後述の図２に示している。

前記ページバッファ１５０は前記セルアレイ１１０にプログラムされるデータを貯蔵するラッチ１５１を含む。各々のラッチは前記第３ビットラインに連結されている。前記Ｙパスゲート１６０は外部から入力されるデータを選択的に前記ページバッファ１５０に提供する。

図２は図１に示したＮＡＮＤフラッシュメモリ装置のプログラム動作を示すタイミング図である。図２に示したプログラム動作は２段階のビットラインセットアップ過程を経る。

第１段階ＳＥＴＵＰ１では第１及び第２ビットラインＢＬｅ０〜ＢＬｅＮ、ＢＬｏ０〜ＢＬｏＮがプリチャージされる。第１段階の間、制御信号ＶＢＬｅ、ＶＢＬｏは電源電圧Ｖｃｃで活性化される。したがって、前記第１及び第２ビットラインＢＬｅ０〜ＢＬｅＮ、 ＢＬｏ０〜ＢＬｏＮは電源電圧レベルに上昇される。第１段階の間、第３制御信号ＢＬＳＬＴはローレベル状態にあり、ＮＭＯＳトランジスタＮ２がターンオフされて第３ビットラインは電気的に遮断されている。

第２段階ＳＥＴＵＰ２では第３制御信号ＢＬＳＬＴは電源電圧Ｖｃｃより低い基準電圧ＶＲＥＦ状態にある。前記第３制御信号ＢＬＳＬＴはＮＭＯＳトランジスタＮ２のゲートに同時に提供される。

第２段階の間、第１制御信号ＢＬＳＨＦｅはハイレベル状態にあるので、ＮＭＯＳトランジスタＮｅ１は全部ターンオンされる。その結果、ページバッファ１５０にあるラッチ１５１は第１ビットラインＢＬｅ０〜ＢＬｅＮと各々連結される。この際、ラッチ１５１に貯蔵されたデータに応じてビットラインはディスチャージされる。すなわち、ラッチ１５１に貯蔵されたデータが“０”であれば、対応するビットラインはディスチャージされる。しかし、ラッチ１５１に貯蔵されたデータが“１”であれば、対応するビットラインはプリチャージ状態を維持する。

第２段階が完了した後に、選択されたワードライン（ｓｅｌｅｃｔｅｄ Ｗ／Ｌ）にプログラム電圧が印加される。プログラム動作が実行された後に、すべてのビットラインはディスチャージされる。

図１及び図２に示したように、従来技術によるＮＡＮＤフラッシュメモリ装置１００はプログラム動作時ビットラインセットアップ過程で第１ＮＭＯＳトランジスタＮｅ１または第２ＮＭＯＳトランジスタＮｏ１、及び第３ＮＭＯＳトランジスタＮ２を同時にターンオンさせる。第３ＮＭＯＳトランジスタＮ２が同時にターンオンされれば、ラッチ１５１に貯蔵されたデータに応じて対応するビットラインは同時にディスチャージされる。すなわち、ラッチ１５１に貯蔵されたデータが“０”であるとき、対応するビットラインは同時にディスチャージされる。

この際、ビットラインが同時にローレベルにディスチャージされれば、カップリングキャパシタンスの影響によってストリング選択ラインＳＳＬの電圧レベルも低下するようになる。ストリング選択ラインＳＳＬの電圧レベルが低下すれば、カップリングキャパシタンスの影響によってブロック選択ラインＢＬＫＷＬの電圧レベルも低下するようになる。ブロック選択ラインＢＬＫＷＬの電圧レベルが低下すれば、プログラム動作時ブロック選択トランジスタが十分にターンオンされることができなくて、選択されたワードラインにプログラム電圧が供給されることができないおそれがある。

特に、工程が微細化されて線幅が小くなれば、ビットラインセットアップ時カップリングキャパシタンスの影響によって選択されたワードラインに印加されるプログラム電圧はさらに低下するようになる。この際、プログラムフェイルすなわちアンダープログラム（ｕｎｄｅｒ ｐｒｏｇｒａｍ）現象が発生する可能性がある。またプログラムされることができなかったセルが多ければ、プログラムループ（ｌｏｏｐ）数が増加するようになり、順にプログラム電圧が増加するようになる。この際、プログラムされたセルの数が増加してカップリングキャパシタンスが減少する場合、プログラムされることができなかったセルに順に高いプログラム電圧が印加されることができずに、高いプログラム電圧が一回に印加される場合、高いスレッショルド電圧を有するセルが存在してプログラムフェイルすなわち、オーバープログラム（ｏｖｅｒ ｐｒｏｇｒａｍ）現象が発生する可能性がある。
韓国特許出願公開第２００１−５６５２６号公報

本発明は上述の問題点を解決するために提案されたものであり、本発明の目的は、プログラム動作時ビットラインセットアップ過程及びビットラインにデータをローディングする過程で発生するカップリングキャパシタンスの影響を減らし、これによるプログラムフェイル現象を防止することができるＮＡＮＤフラッシュメモリ装置を提供することにある。

本発明の他の目的は、プログラム動作時ビットラインセットアップ過程及びビットラインにデータをローディングする過程で発生するビットラインとＸデコーディング回路との間のカップリングキャパシタンスの影響を減らすことができるＮＡＮＤフラッシュメモリ装置のプログラム方法を提供することにある。

本発明によるＮＡＮＤフラッシュメモリ装置はセルアレイ、ページバッファ、及びビットラインセットアップ回路を含む。前記セルアレイは複数個のビットラインに連結される。前記ページバッファは前記複数個のビットラインを通じて前記セルアレイに連結され、前記セルアレイにプログラムされるデータを貯蔵する。そして前記ビットラインセットアップ回路は前記ページバッファに貯蔵されたデータに応じて、前記複数個のビットラインを一定の単位で順にセットアップするか、ページバッファに貯蔵されたデータをローディングする。

実施形態として、前記ビットラインセットアップ回路はスイッチ回路と制御回路とを含む。 前記スイッチ回路は前記複数個のビットラインを電気的に連結するか遮断する。前記制御回路は前記複数個のビットラインが一定の単位で連結されるか遮断されるように前記スイッチ回路を制御する。ここで、前記スイッチ回路は前記複数個のビットラインに設けられたスイッチで構成される。前記スイッチは望ましくはＮＭＯＳトランジスタで構成される。

実施形態として、前記ページバッファは前記セルアレイの上側と下側に位置する第１及び第２ページバッファを含む。そして前記ビットラインセットアップ回路は前記セルアレイと前記第１ページバッファとの間に連結された第１ビットラインをセットアップする第１ビットラインセットアップ回路、及び前記セルアレイと前記第２ページバッファとの間に連結された第２ビットラインをセットアップする第２ビットラインセットアップ回路を含む。前記第１及び第２ビットラインは同時にセットアップされず、順にセットアップされる。

本発明によるＮＡＮＤフラッシュメモリ装置の他の一面はセルアレイ、第１乃至第３ビットライン、ページバッファ、及びビットラインセットアップ回路を含む。前記第１及び第２ビットラインは前記セルアレイに連結され、互いに交互に配列されている。前記第３ビットラインは前記第１及び第２ビットラインの結合ノードに連結されている。前記ページバッファは前記第３ビットラインに連結され、前記セルアレイにプログラムされるデータを貯蔵する。そして前記ビットラインセットアップ回路は前記ページバッファに貯蔵されたデータに応じて、前記第１乃至第３ビットラインを一定の単位で順にセットアップする。

実施形態として、前記ビットラインセットアップ回路はスイッチ回路と制御回路とを含む。 前記スイッチ回路は前記第１乃至第３ビットラインを電気的に連結するか、遮断する。前記制御回路は前記第１乃至第３ビットラインが一定の単位で連結されるか、遮断されるように前記スイッチ回路を制御する。ここで、前記スイッチ回路は前記第１乃至第３ビットラインの各々に設けられたスイッチで構成される。前記第１及び第２ビットラインに設けられたスイッチはＮＭＯＳトランジスタである。前記制御回路はビットラインセットアップ時前記第１ビットラインまたは前記第２ビットラインが一定の単位で順に連結されるように前記ＮＭＯＳトランジスタを制御する。前記第３ビットラインに設けられたスイッチはＮＭＯＳトランジスタである。前記制御回路はビットラインセットアップ時前記第３ビットラインが一定の単位で順に連結されるように前記ＮＭＯＳトランジスタを制御する。

本発明によるＮＡＮＤフラッシュメモリ装置のプログラム方法は、ａ）セルアレイにプログラムされるデータをページバッファに貯蔵する段階、ｂ）前記ページバッファに貯蔵されたデータに応じて、複数個のビットラインを一定の単位で順にセットアップする段階と、ｃ）複数個のビットラインを全部セットアップした後に、選択されたワードラインにプログラム電圧を印加する段階とを含む。

ここで、前記ｂ）段階は、ｂ１）前記複数個のビットラインをプリチャージする段階と、ｂ２）前記ページバッファに貯蔵されたデータに応じて、前記複数個のビットラインを一定の単位で順にディスチャージする段階とを含む。前記ｂ２）段階で、前記ページバッファに貯蔵されたデータが‘０’である場合に、対応するビットラインはディスチャージされる。しかし前記ページバッファに貯蔵されたデータが '１'である場合に、対応するビットラインはプリチャージ状態を維持する。

本発明のＮＡＮＤフラッシュメモリ装置及びそれのプログラム方法は、ビットラインセットアップ過程ですべてのビットラインを同時にセットアップせず、一定の単位で順にセットアップする。したがって、ビットラインセットアップ過程及びページバッファに貯蔵されたデータをローディングする過程で発生するカップリングキャパシタンスの影響を減らすことができ、プログラムのフェイル現象を防止することができる。

以下、本発明が属する技術分野で通常の知識を持った者が本発明の技術的思想を容易に実施することができる程度で詳細に説明するために、本発明の最適の実施形態を添付の図を参照して説明する。

図３は本発明の第１実施形態によるＮＡＮＤフラッシュメモリ装置を示すブロック図である。図３を参照すると、前記ＮＡＮＤフラッシュメモリ装置３００はセルアレイ３１０、Ｘデコーディング回路３２０、第１及び第２スイッチ回路３３０、３４０、第１及び第２制御回路３３５、３４５、ページバッファ３５０、及びＹパスゲート３６０を含む。

前記セルアレイ３１０は複数個のビットラインＢＬｅ００〜ＢＬｅ０Ｎ、ＢＬｅ１０〜ＢＬｅ１Ｎ、ＢＬｏ００〜ＢＬｏ０Ｎ、ＢＬｏ１０〜ＢＬｏ１Ｎに連結されたストリング３１１ｅ、３１２ｅ、３１１ｏ、３１２ｏを含む。第１ストリング３１１ｅは第１ビットラインＢＬｅ００〜ＢＬｅ０Ｎに連結されており、第２ストリング３１１ｏは第２ビットラインＢＬｏ００〜ＢＬｏ０Ｎに連結されており、第３ストリング３１２ｅは第３ビットラインＢＬｅ１０〜ＢＬｅ１Ｎに連結されており、第４ストリング３１２ｏは第４ビットラインＢＬｏ１０〜ＢＬｏ１Ｎに連結されている。

各々のストリングは第１及び第２選択トランジスタＳＴ、ＧＴとｍ＋１個のセルトランジスタＭＯ〜ＭＭを含む。前記第１選択トランジスタＳＴ、セルトランジスタＭ０〜ＭＭ、及び第２選択トランジスタＧＴは直列に連結されている。前記第１選択トランジスタＳＴのゲートはストリング選択ラインＳＳＬを通じて前記Ｘデコーディング回路３２０に連結される。前記セルトランジスタＭ０〜ＭＭのゲートはワードラインＷＬ０〜ＷＬｍを通じて前記Ｘデコーディング回路３２０に連結される。前記第２選択トランジスタＧＴのゲートは接地選択ラインＧＳＬを通じて前記Ｘデコーディング回路３２０に連結される。前記第２選択トランジスタＧＴのソースは共通ソースラインＣＳＬに連結される。

前記第１ビットラインＢＬｅ００〜ＢＬｅ０Ｎと前記第２ビットラインＢＬｏ００〜ＢＬｏ０Ｎとは交互に配列されており、前記第３ビットラインＢＬｅ１０〜ＢＬｅ１Ｎと前記第４ビットラインＢＬｏ１０〜ＢＬｏ１Ｎとは交互に配列されている。このような隔離されたビットライン構造はビットラインの間のカップリングキャパシタンス効果を減少させるためである。

前記Ｘデコーディング回路３２０は外部から入力されるアドレスに応答してブロック及びワードラインを選択して、選択されたワードライン（ｓｅｌｅｃｔｅｄ Ｗｏｒｄ Ｌｉｎｅ）にプログラム電圧などを供給する。前記Ｘデコーディング回路３２０はブロック選択時ブロック選択ラインＢＬＫＷＬを活性化する。ブロック選択ラインＢＬＫＷＬが活性化されるとき、プログラム電圧などが選択されたワードラインに印加される。

図３を参照すると、前記第１スイッチ回路３３０は前記第１及び第２ビットラインＢＬｅ００〜ＢＬｅ０Ｎ、ＢＬｏ００〜ＢＬｏ０Ｎに連結されており、前記第２スイッチ回路３４０は前記第３及び第４ビットラインＢＬｅ１０〜ＢＬｅ１Ｎ、ＢＬｏ１０〜ＢＬｏ１Ｎに連結されている。

前記第１スイッチ回路３３０は電源電圧より高い高電圧に対して耐久性を有する第１及び第２ＮＭＯＳトランジスタＮｅ１、Ｎｏ１を含む。前記第１ＮＭＯＳトランジスタＮｅ１は第１制御信号ＢＬＳＨＦｅ０に応答して第１ビットラインＢＬｅ００〜ＢＬｅ０Ｎを同時に連結するか、遮断する。前記第２ＮＭＯＳトランジスタＮｏ１は第２制御信号ＢＬＳＨＦｏ０に応答して第２ビットラインＢＬｏ００〜ＢＬｏ０Ｎを同時に電気的に連結するか遮断する。

前記第２スイッチ回路３４０は電源電圧より高い高電圧に対して耐久性を有する第３及び第４ＮＭＯＳトランジスタＮｅ２、Ｎｏ２を含む。前記第３ＮＭＯＳトランジスタＮｅ２は第３制御信号ＢＬＳＨＦｅ１に応答して第３ビットラインＢＬｅ１０〜ＢＬｅ１Ｎを同時に連結するか、遮断する。前記第４ＮＭＯＳトランジスタＮｏ２は第４制御信号ＢＬＳＨＦｏ１に応答して第４ビットラインＢＬｏ１０〜ＢＬｏ１Ｎを同時に電気的に連結するか、遮断する。

前記第１スイッチ回路３３０は前記第１及び第２ビットラインＢＬｅ００〜ＢＬｅ０Ｎ、 ＢＬｏ００〜ＢＬｏ０Ｎの結合ノードＹ１とラッチ３５１とを連結する第５ビットラインを含む。前記第５ビットラインにはＮＭＯＳトランジスタＮ３が設けられている。前記ＮＭＯＳトランジスタＮ３は第５制御信号ＢＬＳＬＴ０に応答して前記第５ビットラインを同時に電気的に連結するか、遮断する。

前記第２スイッチ回路３４０は前記第３及び第４ビットラインＢＬｅ１０〜ＢＬｅ１Ｎ、 ＢＬｏ１０〜ＢＬｏ１Ｎの結合ノードＹ２とラッチ３５２とを連結する第６ビットラインをさらに含む。前記第６ビットラインにはＮＭＯＳトランジスタＮ４が設けられている。前記ＮＭＯＳトランジスタＮ４は第６制御信号ＢＬＳＬＴ１に応答して前記第６ビットラインを同時に電気的に連結するか、遮断する。

前記第１制御回路３３５は前記第１制御信号ＢＬＳＨＦｅ０、前記第２制御信号ＢＬＳＨＦｏ０、及び前記第５制御信号ＢＬＳＬＴ０を提供する。そして前記第２制御回路３４５は前記第３制御信号ＢＬＳＨＦｅ１、前記第４制御信号ＢＬＳＨＦｏ１、及び前記第６制御信号ＢＬＳＬＴ１を提供する。前記第１及び第２制御回路３３５、３４５に提供される第１乃至第６制御信号に対するタイミング図は後述の図４に示している。

前記第１スイッチ回路３３０及び前記第１制御回路３３５、そして前記第２スイッチ回路３４０及び前記第２制御回路３４５はプログラム動作時ビットラインをセットアップするビットラインセットアップ回路を構成する。

再び図３を参照すると、前記ＮＡＮＤフラッシュメモリ装置３００は制御信号ＶＩＲＰＷＲＰが入力されるＰＭＯＳトランジスタＰ６と制御信号ＶＩＲＰＷＲＮが入力されるＮＭＯＳトランジスタＮ６とを含む。前記ＰＭＯＳトランジスタＰ６はノードＶＩＲＰＷＲを電源電圧Ｖｃｃにプリチャージ（ｐｒｅｃｈａｒｇｅ）して、ＮＭＯＳトランジスタＮ６はノードＶＩＲＰＷＲを接地電圧にディスチャージ（ｄｉｓｃｈａｒｇｅ）する。

前記第１及び第３ビットラインＢＬｅ００〜ＢＬｅ０Ｎ、ＢＬｅ１０〜ＢＬｅ１ＮとノードＶＩＲＰＷＲとの間には電源電圧より高い高電圧に対して耐久性を有するＮＭＯＳトランジスタＮｅ５が連結されている。前記ＮＭＯＳトランジスタＮｅ５は制御信号VＢLｅに応答して前記第１及び第３ビットラインＢＬｅ００〜ＢＬｅ０Ｎ、ＢＬｅ１０〜ＢＬｅ１Ｎを同時に連結するか、遮断する。前記第２及び第４ビットラインＢＬｏ００〜ＢＬｏ０Ｎ、ＢＬｏ１０〜ＢＬｏ１ＮとノードＶＩＲＰＷＲとの間には電源電圧より高い高電圧に対して耐久性を有するＮＭＯＳトランジスタＮｏ５が連結されている。前記ＮＭＯＳトランジスタＮｏ５は制御信号VＢLｏに応答して前記第２及び第４ビットラインＢＬｏ００〜ＢＬｏ０Ｎ、ＢＬｏ１０〜ＢＬｏ１Ｎを同時に連結するか、遮断する。前記制御信号ＶＩＲＰＷＲＰ、ＶＩＲＰＷＲＮ、ＶＢＬｅ、ＶＢＬｏに対するタイミング図は後述の図 ４に示している。

前記ページバッファ３５０は前記セルアレイ３１０にプログラムされるデータを貯蔵するラッチ３５１、３５２を含む。第１ラッチ３５１は前記第５ビットラインに連結されており、第２ラッチ３５２は前記第６ビットラインに連結されている。前記Ｙパスゲート３６０は外部から入力されるデータを選択的に前記ページバッファ３５０に提供する。

図４は図３に示したＮＡＮＤフラッシュメモリ装置のプログラム動作を示すタイミング図である。図３及び図４を参照して、前記ＮＡＮＤフラッシュメモリ装置３００のプログラム動作が説明される。

図４に示したように、プログラム動作は二つの段階のビットラインセットアップ過程を経る。ただし、ビットラインをセットアップする以前の段階で、セルアレイ３１０にプログラムされるデータはページバッファ３５０のラッチ３５１、３５２に貯蔵されている。

第１段階Ｂ／Ｌ ＳＥＴＵＰ１で、第１乃至第４ビットラインＢＬｅ００〜ＢＬｅ０Ｎ、 ＢＬｏ００〜ＢＬｏ０Ｎ、ＢＬｅ１０〜ＢＬｅ１Ｎ、ＢＬｏ１０〜ＢＬｏ１Ｎは全部電源電圧にプリチャージされる。第１段階で、制御信号ＶＩＲＰＷＲＰに応答してＰＭＯＳトランジスタＰ６がターンオンされる。前記ＰＭＯＳトランジスタＰ６がターンオンされることによってノードＶＩＲＰＷＲの電圧レベルは電源電圧に上昇する。この際、制御信号ＶＢＬｅ、ＶＢＬｏの活性化に応答してＮＭＯＳトランジスタＮｅ５、Ｎｏ５がターンオンされる。前記ＮＭＯＳトランジスタＮｅ５、Ｎｏ５がターンオンされることによって前記第１乃至第４ビットラインは全部電源電圧にプリチャージされる。第１段階の間、第５及び第６制御信号ＢＬＳＬＴ０、ＢＬＳＬＴ１はローレベル状態にあるので、第５及び第６ＮＭＯＳトランジスタＮ３、Ｎ４がターンオフ状態にあり、第５及び第６ビットラインは電気的に遮断されている。

一方、第１段階で、前記第２及び第４制御信号ＢＬＳＨＦｏ０、ＢＬＳＨＦｏ１はローレベル状態にあるから、前記第２及び第４ビットラインＢＬｏ００〜ＢＬｏ０Ｎ、ＢＬｏ１０〜ＢＬｏ１Ｎは電気的に遮断されている。そして前記第１制御信号ＢＬＳＨＦｅ０と前記第３制御信号ＢＬＳＨＦｅ１とは所定の時間t１を間に置いて順に活性化される。すなわち、前記第１ＮＭＯＳトランジスタＮｅ１と前記第３ＮＭＯＳトランジスタＮｅ２とは順にターンオンされる。

第２段階ＳＥＴＵＰ２で、前記第１ビットラインＢＬｅ００〜ＢＬｅ０Ｎと前記第３ビットラインＢＬｅ１０〜ＢＬｅ１Ｎとは所定の時間ｔ２の間隔でページバッファに貯蔵されたデータによって順にディスチャージされる。第２段階の間、前記第５及び第６制御信号ＢＬＳＬＴ０、ＢＬＳＬＴ１は所定の時間ｔ２の間隔で電源電圧Ｖｃｃより低い基準電圧ＶＲＥＦ状態に活性化される。前記第５及び第６ＮＭＯＳトランジスタＮ３、Ｎ４は前記第５及び第６制御信号ＢＬＳＬＴ０、ＢＬＳＬＴ１に応答して順にターンオンされる。ここで、前記第５及び第６ＮＭＯＳトランジスタＮ３、Ｎ４に電源電圧Ｖｃｃより低い基準電圧ＶＲＥＦが提供される理由は前記第５及び第６ＮＭＯＳトランジスタＮ３、Ｎ４に流れる電流を制限するためである。すなわち、前記第５及び第６ＮＭＯＳトランジスタＮ３、Ｎ４の電流制限は第１及び第２ラッチ３５１、３５２で電流スパイクが発生することを防止する。

第２段階の間、第１及び第３制御信号ＢＬＳＨＦｅ０、ＢＬＳＨＦｅ１はハイレベル状態にあるので、第１及び第３ＮＭＯＳトランジスタＮｅ１、Ｎｅ２は全部ターンオンされる。その結果、第１ラッチ３５１に貯蔵されたデータによって第１ビットラインＢＬｅ００〜ＢＬｅ０Ｎがまずディスチャージされる。そして所定の時間ｔ２が経過した後に、第２ラッチ３５２に貯蔵されたデータによって第３ビットラインＢＬｅ１０〜ＢＬｅ１Ｎがディスチャージされる。ここで、前記第１及び第２ラッチ３５１、３５２に貯蔵されたデータが“０”であれば、対応するビットラインはディスチャージされる。しかし前記第１及び第２ラッチ３５１、３５２に貯蔵されたデータが“１”であれば、対応するビットラインはプリチャージ状態を維持する。

第２段階が完了した後に、選択されたワードライン（ｓｅｌｅｃｔｅｄ Ｗ／Ｌ）にプログラム電圧が印加される。プログラム動作が実行された後に、すべてのビットラインはディスチャージされる。

以上のように、本発明によるＮＡＮＤフラッシュメモリ装置はプログラム動作時ページバッファに貯蔵されたデータに応じて複数個のビットラインを一定の単位で順にセットアップする。上記の実施形態で、第１ラッチ３５１に貯蔵されたデータに応じて第１ビットラインＢＬｅ００〜ＢＬｅ０Ｎをセットアップした後に、第２ラッチ３５２に貯蔵されたデータに応じて第３ビットラインＢＬｅ１０〜ＢＬｅ１Ｎをセットアップする。すなわち、本発明によるＮＡＮＤフラッシュメモリ装置はプログラム動作時ビットラインセットアップ過程で発生するカップリングキャパシタンスの影響を減らすため、すべてのビットラインを同時にセットアップせず、一定の単位で順にセットアップする。このようにすることによって、ビットラインＢＬｅ、ＢＬｏとストリング選択ラインＳＳＬ、そしてストリング選択ラインＳＳＬとブロック選択ラインＢＬＫＷＬとの間に発生するカップリングキャパシタンスの影響を減らすことができる。

本明細書では説明の便宜上、ビットラインを大きく二つのグループで区分したが、これより多いグループに区分されることもできることは自明な事実である。もし、ビットラインがｎ個のグループに区分されれば、カップリングキャパシタンスの影響は１／ｎに減るであろう。カップリングキャパシタンスの影響が減れば、プログラム電圧は選択されたワードラインにより正常に提供される。

図５は本発明の第２実施形態によるＮＡＮＤフラッシュメモリ装置を示すブロック図である。図５を参照すると、前記ＮＡＮＤフラッシュメモリ装置５００はセルアレイ５１０を中心にして第１ページバッファ５５０と第２ページバッファ５６０が対称的に配列されている。このような配列方式を“トップ／ダウン（ＴＯＰ／ＤＯＷＮ）ページバッファ” 方式であると呼ぶ。

トップ／ダウンページバッファ方式で、前記セルアレイ５１０と第１ページバッファ５５０との間には第１スイッチ回路５３０が連結されている。前記第１スイッチ回路５３０は第１制御回路５３５によって制御される。一方、前記セルアレイ５１０と第２ページバッファ５６０との間には第２スイッチ回路５４０が連結されている。前記第２スイッチ回路５４０は第２制御回路５４５によって制御される。前記ＮＡＮＤフラッシュメモリ装置５００の動作原理は図３及び図４の図示によって十分に理解されることができるので、詳細な説明を略する。

従来のトップ／ダウンページバッファ方式のＮＡＮＤフラッシュメモリ装置で、第１及び第２スイッチ回路に提供される制御信号のうちのＢＬＳＨＦｅ０とＢＬＳＨＦｅ１、ＢＬＳＨＦｏ０とＢＬＳＨＦｏ１、そしてＢＬＳＬＴ０と ＢＬＳＬＴ１は同時に活性化される。従来のトップ／ダウンページバッファ方式のＮＡＮＤフラッシュメモリ装置はプログラム動作時ビットラインセットアップ過程でビットラインが同時にディスチャージされる。したがって、カップリングキャパシタンスの影響によりプログラムフェイル現象が発生する可能性がある。しかし、本発明によるＮＡＮＤフラッシュメモリ装置ではＢＬＳＨＦｅ０とＢＬＳＨＦｅ１またはＢＬＳＨＦｏ０とＢＬＳＨＦｏ１、そしてＢＬＳＬＴ０とＢＬＳＬＴ１は所定の時間間隔を置いて順に活性化される。したがって、本発明によるＮＡＮＤフラッシュメモリ装置はビットラインセットアップ過程で発生するカップリングキャパシタンスの影響を大きく減らすことができるので、プログラムフェイル現象を防止することができる。

一方、本発明の詳細な説明では、具体的な実施形態に関して説明したが、本発明の範囲から逸脱しない限度内で様々な変形が可能であることは勿論である。したがって、本発明の範囲は上述の実施形態に限って決まってはならず、特許請求の範囲だけでなく、この発明の特許請求範囲と均等なものなどによって決められなければならない。

従来技術によるＮＡＮＤフラッシュメモリ装置を示すブロック図である。 図１に示したＮＡＮＤフラッシュメモリ装置のプログラム動作を示すタイミングドである。 本発明の第１実施形態によるＮＡＮＤフラッシュメモリ装置を示すブロック図である。 図３に示したＮＡＮＤフラッシュメモリ装置のプログラム動作を示すタイミングドである。 本発明の第２実施形態によるＮＡＮＤフラッシュメモリ装置を示すブロック図である。

符号の説明

１００、３００、５００ ＮＡＮＤフラッシュメモリ装置
１１０、３１０、５１０ セルアレイ
１２０、３２０、５２０ Ｘデコーディング回路
１３０、３３０、３４０、５３０、５４０ スイッチ回路
１４０、３３５、３４５、５３５、５４５ 制御回路
１５０、３５０、５５０、５６０ ページバッファ
１６０、３６０ Ｙパスゲート

Claims (17)

1. 複数個のビットラインに連結されるセルアレイと、
   前記複数個のビットラインを通じて前記セルアレイに連結され、前記セルアレイにプログラムされるデータを貯蔵するページバッファと、
   前記複数個のビットラインをプリチャージした後、前記ページバッファに貯蔵されたデータに応じて、前記複数個のビットラインのうちの偶数ビットラインまたは奇数ビットラインのいずれか一方を一定の単位で順にディスチャージするビットラインセットアップ回路とを含むことを特徴とするＮＡＮＤフラッシュメモリ装置。
2. 前記ビットラインセットアップ回路は、
   前記複数個のビットラインと前記ページバッファとを電気的に連結するか、遮断するスイッチ回路と、
   前記複数個のビットラインが一定の単位で連結されるか、遮断されるように前記スイッチ回路を制御する制御回路とを含むことを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリ装置。
3. 前記スイッチ回路は、前記複数個のビットラインに設けられたスイッチで構成されることを特徴とする請求項２に記載のＮＡＮＤフラッシュメモリ装置。
4. 前記スイッチはＮＭＯＳトランジスタであることを特徴とする請求項３に記載のＮＡＮＤフラッシュメモリ装置。
5. 前記ページバッファは前記セルアレイの上側と下側に位置する第１及び第２ページバッファを含み、
   前記ビットラインセットアップ回路は前記セルアレイと前記第１ページバッファとの間に連結された第１ビットラインをセットアップする第１ビットラインセットアップ回路と、前記セルアレイと前記第２ページバッファとの間に連結された第２ビットラインをセットアップする第２ビットラインセットアップ回路とを含むことを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリ装置。
6. 前記第１及び第２ビットラインは順にセットアップされることを特徴とする請求項５に記載のＮＡＮＤフラッシュメモリ装置。
7. セルアレイと、
   前記セルアレイに連結された第１ビットラインと、
   前記セルアレイに連結され、前記第１ビットラインと交互に配列された第２ビットラインと、
   前記第１ビットライン及び前記第２ビットラインの結合ノードに連結された第３ビットラインと、
   前記第３ビットラインに連結され、前記セルアレイにプログラムされるデータを貯蔵するページバッファと、
   前記第１ビットライン及び第２ビットラインをプリチャージした後、前記ページバッファに貯蔵されたデータに応じて、前記第１ビットラインまたは前記第２ビットラインのいずれか一方を一定の単位で順にディスチャージするビットラインセットアップ回路とを含むことを特徴とするＮＡＮＤフラッシュメモリ装置。
8. 前記ビットラインセットアップ回路は、
   前記第１乃至第３ビットラインと前記ページバッファとを電気的に連結するか、遮断するスイッチ回路と、
   前記第１乃至第３ビットラインが一定の単位で連結されるか、遮断されるように前記スイッチ回路を制御する制御回路とを含むことを特徴とする請求項７に記載のＮＡＮＤフラッシュメモリ装置。
9. 前記スイッチ回路は、前記第１乃至第３ビットラインの各々に設けられたスイッチで構成されることを特徴とする請求項８に記載のＮＡＮＤフラッシュメモリ装置。
10. 前記第１及び第２ビットラインに設けられたスイッチは、ＮＭＯＳトランジスタであることを特徴とする請求項９に記載のＮＡＮＤフラッシュメモリ装置。
11. 前記制御回路は、ビットラインセットアップ時、前記第１ビットラインまたは前記第２ビットラインが一定の単位で順に連結されるように前記ＮＭＯＳトランジスタを制御することを特徴とする請求項１０に記載のＮＡＮＤフラッシュメモリ装置。
12. 前記第３ビットラインに設けられたスイッチは、ＮＭＯＳトランジスタであることを特徴とする請求項９に記載のＮＡＮＤフラッシュメモリ装置。
13. 前記制御回路は、ビットラインセットアップ時、前記第３ビットラインが一定の単位で順に連結されるように前記ＮＭＯＳトランジスタを制御することを特徴とする請求項１２に記載のＮＡＮＤフラッシュメモリ装置。
14. 前記スイッチはＮＭＯＳトランジスタであることを特徴とする請求項９に記載のＮＡＮＤフラッシュメモリ装置。
15. ＮＡＮＤフラッシュメモリ装置のプログラム方法において、
    ａ）セルアレイにプログラムされるデータをページバッファに貯蔵する段階と、
    ｂ）前記ページバッファに貯蔵されたデータに応じて、複数個のビットラインを一定の単位で順にセットアップする段階と、
    ｃ）複数個のビットラインを全部セットアップした後に、選択されたワードラインにプログラム電圧を印加する段階とを含み、
    前記ｂ）段階は、
    ｂ１）前記複数個のビットラインをプリチャージする段階と、
    ｂ２）前記ページバッファに貯蔵されたデータに応じて、前記複数個のビットラインのうちの偶数ビットラインまたは奇数ビットラインのいずれか一方を一定の単位で順にディスチャージする段階とを含むことを特徴とするプログラム方法。
16. 前記ｂ２）段階で、前記ページバッファに貯蔵されたデータが‘０’である場合に、対応するビットラインはディスチャージされることを特徴とする請求項１５に記載のプログラム方法。
17. 前記ｂ２）段階で、前記ページバッファに貯蔵されたデータが‘１’である場合に、対応するビットラインはプリチャージ状態を維持することを特徴とする請求項１５に記載のプログラム方法。

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