KR20180057431A - 비휘발성 메모리 장치 - Google Patents

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KR20180057431A
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심동교
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Abstract

비휘발성 메모리 장치가 개시된다. 본 개시에 따른 비휘발성 메모리 장치는 하나의 비트라인과 연결되는 다수의 메모리 셀들을 포함하는 셀 스트링; 및 센싱 노드를 통해 상기 비트라인과 연결되고, 상기 비트라인을 통해 상기 셀 스트링에 연결되는 페이지 버퍼를 포함하고, 상기 페이지 버퍼는 비트라인 셋업 정보를 저장하는 제1 래치 및 포싱 정보를 저장하는 제2 래치를 포함하고, 상기 제1 래치는 상기 비트라인 셋업 정보를 상기 센싱 노드에 출력하고, 상기 제2 래치는 상기 포싱 정보를 상기 제1 래치와 독립적으로 상기 센싱 노드에 출력하는 것을 특징으로 할 수 있다.

Description

비휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}
본 개시의 기술적 사상은 비휘발성 메모리 장치에 관한 것으로서, 자세하게는 메모리 셀에 대한 프로그램 동작을 수행하는 페이지 버퍼를 포함하는 비휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화 인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile Memory Device) 및 비휘발성 메모리 장치(Nonvolatile Memory Device)로 구분될 수 있다.
비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 소멸하지 않는 메모리 장치이다. 비휘발성 메모리 장치에는 ROM, PROM, EPROM, EEPROM, 플래시 메모리장치, PRAM, MRAM, RRAM, FRAM 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분될 수 있다.
본 개시의 기술적 사상이 해결하고자 하는 과제는 비휘발성 메모리 장치의 프로그램 수행 과정에서 덤핑 동작 없이 직접 포싱 동작을 수행할 수 있는 비휘발성 메모리 장치를 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 비휘발성 메모리 장치는, 하나의 비트라인과 연결되는 다수의 메모리 셀들을 포함하는 셀 스트링; 및 센싱 노드를 통해 상기 비트라인과 연결되고, 상기 비트라인을 통해 상기 셀 스트링에 연결되는 페이지 버퍼를 포함하고, 상기 페이지 버퍼는 비트라인 셋업 정보를 저장하는 제1 래치 및 포싱 정보를 저장하는 제2 래치를 포함하고, 상기 제1 래치는 상기 비트라인 셋업 정보를 상기 센싱 노드에 출력하고, 상기 제2 래치는 상기 포싱 정보를 상기 제1 래치와 독립적으로 상기 센싱 노드에 출력하는 것을 특징으로 할 수 있다.
본 개시의 기술적 사상의 또 다른 측면에 따른 비휘발성 메모리 장치는 다수의 메모리 셀들을 포함하는 복수 개의 셀 스트링; 및 복수 개의 비트라인을 통해 상기 복수 개의 셀 스트링들과 연결되는 쉴드(Shield) 비트라인 구조를 갖는 페이지 버퍼를 포함하고, 상기 페이지 버퍼는 비트라인 셋업 정보를 센싱 노드에 출력하는 제1 패쓰(Path) 및 포싱 정보를 상기 센싱 노드에 출력하는 제2 패쓰(Path)를 포함하는 것을 특징으로 할 수 있다.
본 개시의 기술적 사상에 따르면, 페이지 버퍼가 메모리 셀에 대한 프로그램 동작 수행시, 비트라인 셋업 동작 후 덤핑 동작 없이 직접 포싱 동작을 수행할 수 있어서 프로그램 동작의 성능이 향상될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3은 본 개시의 예시적 실시예에 따른 메모리 블록을 나타내는 회로도이다.
도 4는 본 개시의 예시적 실시예들에 따른 메모리 셀 어레이에 포함된 메모리 블록의 다른 예(BLK0’)를 나타내는 회로도이다.
도 5은 도 4의 메모리 블록(BLK0’)을 나타내는 사시도이다.
도 6은 본 개시의 예시적 실시예에 따른 메모리 셀들의 문턱 전압 산포를 나타내는 그래프이다.
도 7은 본 개시의 예시적 실시예에 다른 비휘발성 메모리 장치의 동작을 나타내는 순서도이다.
도 8은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작을 나타내는 순서도이다.
도 9는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 나타내는 회로도이다.
도 10은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 프로그램 과정을 나타내는 타이밍 도이다.
도 11은 본 개시의 예시적 실시예에 따른 페이지 버퍼를 나타내는 회로도이다.
도 12는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 13은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 나타내는 회로도이다.
도 14는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 프로그램 과정을 나타내는 타이밍 도이다.
도 15는 본 개시의 예시적 실시예에 따른 페이지 버퍼를 나타내는 블록도이다.
도 16은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 구비하는 컴퓨팅 시스템 장치를 나타내는 도면이다.
도 1은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 비휘발성 메모리 장치(10)는 페이지 버퍼 회로(110), 메모리 셀 어레이(120), 로우 디코더(130) 및 제어 로직(140)을 포함할 수 있다. 예시적으로, 비휘발성 메모리 장치(10)는 플래시 메모리 장치인 것으로 도시되어 있으나, 본 발명의 기술적 사상은 플래시 메모리 장치에만 적용되는 것으로 한정되지 않고 모든 형태의 비휘발성 메모리 장치들(예를 들면, ROM, PROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등)에 적용될 수 있음은 이해되어야 할 것이다.
페이지 버퍼 회로(110)는 동작 모드에 따라 라이트 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 프로그램 동작시, 페이지 버퍼 회로(110)는 메모리 셀 어레이(120)의 비트 라인으로 프로그램 될 데이터에 대응하는 비트 라인 전압을 전달할 수 있다. 리드 동작시, 페이지 버퍼 회로(110)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지할 수 있다. 페이지 버퍼 회로(110)는 감지된 데이터를 래치하여 외부로 출력할 수 있다. 또한, 페이지 버퍼 회로(110)는 하나 이상의 페이지 버퍼를 포함할 수 있고, 각 페이지 버퍼는 프로그램 동작을 위해 필요한 정보를 포함하는 제1 래치(111) 및 제2 래치(112)를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 제1 래치(111)는 비트라인 셋업에 관한 정보를 저장할 수 있고, 제2 래치(112)는 포싱에 관한 정보를 저장할 수 있다. 이에 관해서는 도 2 등에서 후술한다.
메모리 셀 어레이(120)는 워드 라인들(WLs), 셀 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)을 통해 로우 디코더(130)에 연결될 수 있다. 메모리 셀 어레이(120)는 비트 라인들(BL0~BLm-1)을 통해서 페이지 버퍼 회로(110)에 연결될 수 있다. 메모리 셀 어레이(120)는 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함할 수 있다. 각각의 셀 스트링들은 셀 스트링 선택 트랜지스터(SST)를 통해서 비트 라인과 연결될 수 있다. 메모리 셀 어레이(120)는 복수의 메모리 블록들을 포함하는 플레인들로 구성될 수 있고, 복수의 메모리 블록들은 복수의 페이지들로 구성될 수 있다. 복수의 페이지들은 복수의 메모리 셀들을 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 실시예에서, 2 차원(2D) 메모리 어레이 또는 3 차원 (3D) 메모리 어레이가 제공된다. 상기 3D 메모리 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 상기 용어 “모놀리식”은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다.
본 발명의 기술적 사상에 의한 일 실시예에서, 상기 3D 메모리 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 버티칼 NAND 셀 스트링들을 포함한다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다.
미국 특허공개공보 제7,679,133호, 동 제8,553,466호, 동 제8,654,587호, 동 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3D 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들간에 공유되어 있는 3D 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다. 메모리 셀 어레이(120)는 도 3 내지 5 참조하여 더욱 상세하게 설명한다.
로우 디코더(130)는 어드레스(ADDR)에 응답하여 메모리 셀 어레이(120)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 로우 디코더(130)는 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 로우 디코더(130)는 선택된 메모리 블록의 워드 라인에 전압 발생기(미도시)로부터의 워드 라인 전압을 전달할 수 있다.
제어 로직(140)은 프로그램 커맨드(CMD)를 수신하고 이에 응답하여 프로그램 동작을 수행하도록 페이지 버퍼 회로(110) 및 로우 디코더(130)를 제어하기 위한 각종 제어신호들을 출력할 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다. 도 1과 중복되는 내용은 생략한다.
도 1 및 도 2를 참조하면, 비휘발성 메모리 장치(20)는 페이지 버퍼(210) 및 셀 스트링(220)을 포함할 수 있고, 페이지 버퍼(210)는 제1 래치(211), 제2 래치(212), 스위칭 회로(213) 및 비트라인 선택 회로(214)를 포함할 수 있다. 또한, 셀 스트링(220)은 도 1의 메모리 셀 어레이(120)에 포함된 셀 스트링과 실질적으로 동일하거나 유사할 수 있고, 이에 관해서는 도 3에서 후술한다.
제1 래치(211)는 프로그램 동작 과정 중 비트라인 셋업 동작에 대한 정보를 저장할 수 있다. 자세하게는, 제1 래치(211)는 프로그램 되는 셀과 인히빗 되는 셀에 대한 구분 정보를 포함할 수 있다. 페이지 버퍼(210)는 비트라인 셋업 동작시에, 제1 래치(211)가 센싱 노드(SO)에 인가하는 프로그램/인히빗 구분 정보를 이용하여 프로그램 되는 셀과 인히빗 되는 셀에 대해 서로 다른 전압을 인가할 수 있다.
제2 래치(212)는 프로그램 동작 과정 중 포싱 동작에 대한 정보를 저장할 수 있다. 자세하게는, 제2 래치(212)는 포싱 되는 셀과 포싱 되지 않는 셀에 대한 구분 정보를 포함할 수 있다. 페이지 버퍼(210)는 포싱 동작시에, 제2 래치(212)에 저장되어 있는 포싱 구분 정보를 이용하여 포싱 되는 셀과 포싱 되지 않는 셀에 대해 서로 다른 전압을 인가할 수 있다. 본 발명의 일 실시예에서, 제2 래치(212)는 제1 래치(211)에 대한 덤핑 동작 없이 스위칭 회로(213)의 제어에 따라 센싱 노드(SO)에 포싱 구분 정보를 직접 인가할 수 있다. 이에 따라, 페이지 버퍼(210)가 셀 스트링(220)에 대한 프로그램 동작 과정 중 포싱 동작을 수행할 때 제1 래치(211)에 대한 덤핑 동작이 없이 바로 포싱 동작을 수행할 수 있으므로, 프로그램 성능이 향상될 수 있다.
스위칭 회로(213)는 제1 래치(211) 및 제2 래치(212)와 센싱 노드(SO)의 연결을 제어할 수 있다. 자세하게는, 스위칭 회로(213)는 비트라인 셋업 동작시에는 제1 래치(211)를 센싱 노드(SO)와 연결시키고, 포싱 동작시에는 제2 래치(212)를 센싱 노드(SO)와 연결시킬 수 있다. 따라서, 포싱 정보를 포함하는 제2 래치(212)는 스위칭 회로(213)를 통해 제1 래치(211)에 대한 덤핑 동작을 수행하지 않고도 직접 센싱 노드(SO)에 연결되어 포싱 정보를 인가할 수 있고, 페이지 버퍼(210)는 포싱 정보를 이용하여 셀 스트링(220)에 대한 포싱 동작을 수행할 수 있다. 이를 위하여 스위칭 회로(213)는 스위칭 동작을 수행하는 하나 이상의 스위칭 소자를 포함할 수 있다.
비트라인 선택 회로(214)는 센싱 노드(SO)와 비트라인의 연결을 제어할 수 있다. 이를 위해서, 비트라인 선택 회로(214)는 스위칭 동작을 수행하는 하나 이상의 스위칭 소자를 포함할 수 있다. 비트라인 선택 회로(214)는 제1 래치(211) 또는 제2 래치(212)에 의해 센싱 노드(SO)에 인가되는 프로그램/인히빗 구분 정보 또는 포싱 정보를 셀 스트링(220)에 인가할 수 있다. 이에 관해서는 도 10에서 후술한다.
도 3은 본 개시의 예시적 실시예에 따른 메모리 블록을 나타내는 회로도이다.
도 3을 참조하면, 메모리 셀 어레이(예를 들어, 도 1의 100)는 수평 낸드 플래시 메모리의 메모리 셀 어레이일 수 있고, 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록(BLK0)은 비트 라인(BL0 ~ BLn-1) 방향으로, 다수 개의 메모리 셀(MC)들이 직렬로 연결되는 n(n는 2 이상의 정수)개의 셀 스트링(STR)들을 포함할 수 있다. 일 예로서, 도 3에는 각각의 셀 스트링(STR)이 8 개의 메모리 셀들을 포함하는 예가 도시된다.
도 3와 같은 구조를 갖는 낸드 플래시 메모리 장치는 블록 단위로 소거가 수행되고, 각 워드 라인(WL0 ~ WL7)에 대응되는 페이지(PAGE) 단위로 프로그램을 수행한다. 도 3는 하나의 블록에 n개의 워드 라인들(WL1 ~ WLn)에 대한 n개의 페이지들이 구비되는 예를 도시한다. 또한, 도 1의 비휘발성 메모리 장치(10)는 이상에서 설명된 메모리 셀 어레이(120)와 동일한 구조로 동일한 동작을 수행하는 복수의 메모리 셀 어레이들을 포함할 수도 있다.
도 4는 본 개시의 예시적 실시예들에 따른 메모리 셀 어레이에 포함된 메모리 블록의 다른 예(BLK0’)를 나타내는 회로도이다.
도 4를 참조하면, 메모리 셀 어레이(예를 들어, 도 1의 130)는 수직 낸드 플래시 메모리의 메모리 셀 어레이일 수 있고, 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록(BLK0’)은 복수의 낸드 셀 스트링들(NS11 ~ NS33), 복수의 워드 라인들(WL1 ~ WL8), 복수의 비트 라인들(BL1 ~ BL3), 복수의 그라운드 선택 라인들(GSL1 ~ GSL3), 복수의 셀 스트링 선택 라인들(SSL1 ~ SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 셀 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 셀 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 셀 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 셀 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 셀 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 셀 스트링(예를 들면, NS11)은 직렬로 연결된 셀 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.
하나의 비트 라인에 공통으로 연결된 셀 스트링들은 하나의 칼럼을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 셀 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트 라인(BL2)에 공통으로 연결된 셀 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되며, 제3 비트 라인(BL3)에 공통으로 연결된 셀 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.
하나의 셀 스트링 선택 라인에 연결되는 셀 스트링들은 하나의 로우를 구성한다. 예를 들어, 제1 셀 스트링 선택 라인(SSL1)에 연결된 셀 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 셀 스트링 선택 라인(SSL2)에 연결된 셀 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되며, 제3 셀 스트링 선택 라인(SSL3)에 연결된 셀 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.
셀 스트링 선택 트랜지스터(SST)는 대응하는 셀 스트링 선택 라인(SSL1 ~ SSL3)에 연결된다. 복수의 메모리 셀들(MC1 ~ MC8)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1 ~ GSL3)에 연결된다. 셀 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1 ~ BL3)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
동일 높이의 워드 라인(예를 들면, WL1)은 서로 공통으로 연결되어 있고, 셀 스트링 선택 라인들(SSL1 ~ SSL3)은 서로 분리되어 있고, 그라운드 선택 라인들(GSL1 ~ GSL3)도 서로 분리되어 있다. 예를 들어, 제 1 워드 라인(WL1)에 연결되어 있고 셀 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀들을 프로그램하는 경우에는, 제1 워드 라인(WL1)과 제1 셀 스트링 선택 라인(SSL1)이 선택된다. 그라운드 선택 라인들(GSL1 ~ GSL3)은 서로 공통으로 연결될 수도 있다.
도 5은 도 4의 메모리 블록(BLK0’)을 나타내는 사시도이다.
도 5를 참조하면, 메모리 셀 어레이(예를 들어, 도 1의 130)에 포함된 각 메모리 블록은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 도 5에서는, 메모리 블록이 2개의 선택 라인들(GSL, SSL), 8개의 워드 라인들(WL1 ~ WL8), 그리고 3개의 비트 라인들(BL1 ~ BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제1 방향(예를 들어, Y 방향)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향(예를 들어, Z 방향)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL1 ~ WL8)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제2 방향(예를 들어, X 방향)으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 내지 BL3)이 제공된다.
도 6은 본 개시의 예시적 실시예에 따른 메모리 셀들의 문턱 전압 산포를 나타내는 그래프이다.
도 2 및 도 6을 참조하면, 제1 래치(211)는 베리파이 레벨(Lver)에 대응한 제1 래치 정보(Lch1)를 저장할 수 있다. 본 발명의 일 실시예에서, 문턱 전압의 전압레벨이 베리파이 레벨(Lver)보다 더 큰 메모리 셀들은 인히빗 셀들일 수 있다. 이 경우, 제1 래치(211)는 제1 래치 정보(Lch1)로서 ‘1’을 저장할 수 있다. 또한, 문턱 전압의 전압레벨이 베리파이 레벨(Lver)보다 작은 메모리 셀들은 프로그램 셀들일 수 있다. 이 경우, 제1 래치(211)는 제1 래치 정보(Lch1)로서 ‘0’을 저장할 수 있다.
제2 래치(212)는 포싱 동작을 위한 포싱 정보로서, 포싱 레벨(Lfc)에 대응한 제2 래치 정보(Lch2)를 포함할 수 있다. 포싱 레벨(Lfc)은 베리파이 레벨(Lver)보다 더 낮은 전압 레벨일 수 있다. 본 발명의 일 실시예에서, 문턱 전압의 전압레벨이 포싱 레벨(Lfc)보다 크고, 베리파이 레벨(Lver)보다 작은 메모리 셀들은 포싱 셀들일 수 있다. 문턱 전압의 전압 레벨이 포싱 레벨(Lfc)보다 큰 경우, 제2 래치(212)는 제2 래치 정보(Lch2)로서 ‘1’을 저장할 수 있다. 또한, 문턱 전압의 전압레벨이 포싱 레벨(Lfc)보다 더 작은 포싱 셀들이 아닌 프로그램 셀들에 대해서는 제2 래치(212)는 제2 래치 정보(Lch2)로서 ‘0’을 저장할 수 있다. 페이지 버퍼(210)는 제1 래치 정보(Lch1) 및 제2 래치 정보(Lch2)를 이용하여 셀 별로 서로 다른 전압(Vap)을 인가할 수 있다.
페이지 버퍼(210)는 2-스텝 검증 방법을 이용하여 포싱 동작을 포함하는 프로그램 동작을 수행할 수 있다. 프로그램 셀들에 대해 하나의 전압 레벨로만 프로그램을 수행하는 경우 전압 산포가 넓어질 수 있다. 따라서, 본 발명의 페이지 버퍼(210)는 포싱 레벨(Lfc)을 기준으로 포싱 대상이 아닌 셀들에 대해서는 프로그램 전압(Vpgm)으로 제1 프로그램을 수행하고, 포싱 대상인 셀들은 포싱 전압(Vfc)으로 제2 프로그램을 수행할 수 있다. 자세하게는, 페이지 버퍼(210)는 포싱 대상 셀들에 대해 프로그램 전압(Vpgm)보다 높고, 인히빗 전압(Vinh)보다 낮은 포싱 전압(Vfc)을 인가하여 비트라인 포싱 동작을 수행할 수 있다.
일 예로서, 프로그램 전압(Vpgm)은 접지 전압(GND), 인히빗 전압(Vinh)은 전원 전압(VDD)일 수 있고, 포싱 전압(Vfc)은 전원 전압(VDD)과 접지 전압(GND) 사이의 전압 레벨을 가질 수 있다. 따라서, 페이지 버퍼(210)는 제1 래치 정보(Lch1) 및 제2 래치 정보(Lch2)에 기초하여 인히빗 대상 셀, 포싱 셀 및 포싱 대상이 아닌 프로그램 셀을 구분 할 수 있다. 자세하게는, 페이지 버퍼(210)는 비트라인 셋업 동작에서 제1 래치 정보(Lch1)를 이용하여 프로그램 셀과 인히빗 셀을 구분할 수 있고, 포싱 동작에서 제2 래치 정보(Lch2)를 이용하여 포싱 셀과 포싱 대상이 아닌 프로그램 셀을 구분할 수 있다. 이에 따라 페이지 버퍼(210)는 인히빗 대상 셀에는 인히빗 전압(Vinh)을 인가하고, 포싱 대상 셀에는 포싱 전압(Vfc)을 인가하고, 포싱 대상이 아닌 프로그램 셀에는 프로그램 전압(Vpgm)을 인가할 수 있다. 이후 본 명세서에서는 제1 래치 정보(Lch1)를 비트라인 셋업 정보로 칭하고, 제2 래치 정보(Lch2)를 포싱 정보로 칭한다.
도 7은 본 개시의 예시적 실시예에 다른 비휘발성 메모리 장치의 동작을 나타내는 순서도이다.
도 1 및 도 7을 참조하면, 제어 로직(140)은 호스트로부터 프로그램 커맨드(CMD)를 수신하여, 프로그램 동작 및 베리파이 동작을 수행할 수 있다(S10). 상기 프로그램 동작에는 초기 프로그램 동작이 포함될 수 있다. 제어 로직(140)은 프로그램 커맨드(CMD)에 대응하여 페이지 버퍼 회로(110)에 대응되는 제어신호를 출력할 수 있다. 페이지 버퍼 회로(110)는 제1 래치(111)에 저장된 비트라인 셋업 정보에 의해 비트라인에 대한 프로그램/인히빗 여부를 결정할 수 있다(S20). 또한, 페이지 버퍼 회로(110)는 제2 래치(112)에 저장된 포싱 정보에 의해 비트라인에 대한 포싱 여부를 결정할 수 있다(S30). 페이지 버퍼 회로(110)는 비트라인 셋업 정보 및 포싱 정보에 기초하여 포싱 셀, 포싱 대상이 아닌 프로그램 셀 및 인히빗 셀을 구분할 수 있고, 이에 대응하는 전압을 비트라인에 인가할 수 있다(S40).
도 8은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작을 나타내는 순서도이다.
도 2, 도 6 및 도 8을 참조하면, 제어 로직(140)은 호스트로부터 프로그램 커맨드(CMD)를 수신하여, 프로그램 동작 및 베리파이 동작을 수행할 수 있다(S110). 상기 프로그램 동작에는 초기 프로그램 동작이 포함될 수 있다. 그 후, 페이지 버퍼(210)는 베리파이 레벨(Lver)에 의해 프로그램/인히빗 셀의 구분 정보가 포함된 비트라인 셋업 정보를 결정할 수 있다(S120). 비트라인 셋업 과정에서, 스위칭 회로(213)에 의해 제1 래치(211)가 센싱 노드(SO)에 연결되고, 제1 래치(211)에 포함된 비트라인 셋업 정보가 센싱 노드(SO)에 인가될 수 있다(S130). 페이지 버퍼(210)는 비트라인 셋업 정보에 따라 연결된 메모리 셀이 프로그램 셀인지 여부를 결정할 수 있다(S140). 프로그램 셀이 아닌 경우(S140), 페이지 버퍼(210)는 비트라인에 인히빗 전압(Vinh)을 인가할 수 있다(S193).
프로그램 셀인 경우(S140), 스위칭 회로(213)에 의해 제1 래치(211)와 센싱 노드(SO)가 분리 되고(S150), 포싱 레벨(Lfc)에 의해 포싱 정보가 결정될 수 있다(S160). 포싱 과정에서, 스위칭 회로(213)에 의해 제2 래치(212)가 센싱 노드(SO)에 연결되고, 제2 래치(212)에 포함된 포싱 정보가 센싱 노드(SO)에 인가될 수 있다(S170). 페이지 버퍼(210)는 포싱 정보에 따라 프로그램 셀이 포싱 셀인지 여부를 결정할 수 있다(S180). 포싱 셀이 아닌 경우(S180), 연결된 메모리 셀은 포싱 대상이 아닌 프로그램 셀이므로 페이지 버퍼(210)는 비트라인에 프로그램 전압(Vpgm)을 인가할 수 있다(S191). 포싱 셀인 경우(S180), 페이지 버퍼(210)는 비트라인에 포싱 전압(Vfc)을 인가할 수 있다(S192).
도 8에서는, 스위칭 회로(213)에 의해 제1 래치(211)와 센싱 노드(SO)가 분리되고(S150) 포싱 정보가 결정된 후(S160), 스위칭 회로(213)에 의해 제2 래치(212)에 저장된 포싱 정보가 센싱 노드(SO)에 인가되는 것(S170)으로 도시되고 있으나, 이는 일 예시일 뿐이고, 본 발명의 프로그램 방법은 제1 래치(211)와 센싱 노드(SO)가 분리되는 단계(S150), 포싱 정보가 결정되는 단계(S160) 및 포싱 정보가 센싱 노드(SO)에 인가되는 단계(S170)의 선후가 바뀔 수 있음은 이해되어야 할 것이다.
도 9는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 나타내는 회로도이다. 자세하게는 도 9는 도 2의 일 예시에 따른 실제적인 회로도이다. 도 2와 중복되는 내용은 생략한다.
도 9를 참조하면, 페이지 버퍼(30)는 제1 래치(311), 제2 래치(312), 스위칭 회로(313), 비트라인 선택 회로(314) 및 셀 스트링(320)을 포함할 수 있다. 제1 래치(311)는 하나 이상의 인버터로 구성될 수 있다. 본 발명의 일 실시예에서 제1 래치(311)는 별도의 로직 회로와 연결될 수 있고, 로직 회로를 통해 전원 전압(VDD) 또는 접지 전압(GND)을 인가 받을 수 있다. 제2 래치(312) 역시 하나 이상의 인버터로 구성될 수 있다. 본 발명의 일 실시예에서 제2 래치(312)는 별도의 로직 회로와 연결될 수 있고, 로직 회로를 통해 전원 전압(VDD) 또는 접지 전압(GND)을 인가 받을 수 있다. 본 발명의 또 다른 실시예에서, 제2 래치(312)는 로직 회로를 통해 전원 전압(VDD) 만을 인가 받을 수 있다.
스위칭 회로(313)는 제1 래치 스위치(LS1) 및 제2 래치 스위치(LS2)를 포함할 수 있다. 도 9에서는 제1 래치 스위치(LS1) 및 제2 래치 스위치(LS2)가 트랜지스터로 도시되어 있으나 이는 일 예시일 뿐이고, 제1 래치 스위치(LS1) 및 제2 래치 스위치(LS2)는 스위칭 동작을 수행할 수 있는 모든 소자를 포함할 수 있다. 제1 래치 스위치(LS1)는 셋업 신호(SS)에 대응하여 제1 래치(311)를 센싱 노드(SO)에 연결할 수 있다. 제2 래치 스위치(LS2)는 포싱 신호(SF)에 대응하여 제2 래치(312)를 센싱 노드(SO)에 연결할 수 있다.
비트라인 선택 회로(314)는 비트라인 스위치(BLTr)를 포함할 수 있다. 비트라인 스위치(BLTr)는 비트라인 선택 신호(SBL)에 대응하여 센싱 노드(SO)에 인가된 전압을 셀 스트링(320)에 인가할 수 있다. 본 발명의 일 실시예에서, 비트라인 스위치(BLTr)는 비트라인 선택 신호(SBL)의 전압 레벨에 따라 셀 스트링(320)에 인가되는 전압을 조절할 수 있다. 이에 관해서는 도 10에서 후술한다. 도 9에서는 비트라인 스위치(BLTr)가 트랜지스터로 도시되어 있으나 이는 일 예시일 뿐이고, 비트라인 스위치(BLTr)는 스위칭 동작을 수행할 수 있는 모든 소자를 포함할 수 있다. 셀 스트링(320)은 도 2 등에서 상술한 셀 스트링(220)과 동일하거나 유사한 바 설명을 생략한다.
도 10은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 프로그램 과정을 나타내는 타이밍 도이다. 도 9와 중복되는 내용은 생략한다.
도 9 및 도 10을 참조하면, 비트라인 셋업 동작시에, 제1 래치 스위치(LS1)의 게이트에 인가되는 셋업 신호(SS)가 로직 하이로 천이되고 제2 래치 스위치(LS2)의 게이트에 인가되는 포싱 신호(SF)는 로직 로우를 유지할 수 있다. 이에 따라, 제1 래치 스위치(LS1)가 ON 상태로 변경될 수 있고, 제1 래치(311)와 센싱 노드(SO)가 전기적으로 연결될 수 있다. 또한, 제1 래치(311)에 저장된 비트라인 셋업 정보가 센싱 노드(SO)에 인가될 수 있다. 비트라인 스위치(BLTr)의 게이트에 인가되는 비트라인 선택 신호(SBL)는 제1 전압 레벨(VL1)로 천이될 수 있다. 이에 따라, 비트라인 스위치(BLTR)는 ON 상태로 변경될 수 있고, 센싱 노드(SO)에 인가되는 비트라인 셋업 정보에 따라, 셀 스트링(320)에 프로그램 전압(Vpgm)이 인가될 수 있다.
포싱 동작시에, 셋업 신호(SS) 및 비트라인 선택 신호(SBL)가 로직 로우로 천이됨에 따라 제1 래치 스위치(LS1) 및 비트라인 스위치(BLTR)가 OFF 상태로 변경되고, 그 후 포싱 신호(SF)가 로직 하이로 천이됨에 따라 제2 래치 스위치(LS2)가 ON 상태로 변경될 수 있다. 이에 따라, 제2 래치(312)와 센싱 노드(SO)가 전기적으로 연결될 수 있고, 제2 래치(312)에 저장된 포싱 정보가 센싱 노드(SO)에 인가될 수 있다. 비트라인 선택 신호(SBL)는 다시 제2 전압 레벨(VL2)로 천이될 수 있다. 이에 따라, 비트라인 스위치(BLTr)는 ON 상태로 변경되고, 센싱 노드(SO)에 인가되는 포싱 정보에 따라, 셀 스트링(320)에 포싱 전압(Vfc)이 인가될 수 있다. 이때, 제2 전압 레벨(VL2)은 제1 전압 레벨(VL1)보다 더 낮기 때문에, 셀 스트링(320)에 인가되는 포싱 전압(Vfc)과 인히빗 전압(Vinh)은 서로 다른 전압 레벨을 가질 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 페이지 버퍼를 나타내는 회로도이다. 도 9와 중복되는 내용은 생략한다.
도 9 및 도 11을 참조하면, 페이지 버퍼(30)는 제1 래치(311) 및 제1 래치 스위치(LS1)를 통해서 셀 스트링(320)과 연결되는 제1 패쓰(Path1) 및 제2 래치(312) 및 제2 래치 스위치(LS2)를 통해서 셀 스트링(320)과 연결되는 제2 패쓰(Path2)를 포함할 수 있다. 제1 패쓰(Path1) 및 제2 패쓰(Path2)는 스위칭 회로(313)에 의해 제어될 수 있다. 본 발명의 일 실시예에 따르면, 비트라인 셋업 동작시에 제1 래치 스위치(LS1)가 ON 상태로 천이됨에 따라, 제1 패쓰(Path1)가 활성화될 수 있고, 비트라인 셋업 동작이 종료되면 제1 래치 스위치(LS1)가 OFF 상태로 천이됨에 따라, 제1 패쓰(Path1)가 비활성화될 수 있다. 그 다음 포싱 동작시에 제2 래치 스위치(LS2)가 ON 상태로 천이됨에 따라, 제2 패쓰(Path2)가 활성화될 수 있다.
제1 패쓰(Path1)에 따라 제1 래치(311)에 포함된 비트라인 셋업 정보가 센싱 노드(SO)에 인가될 수 있고, 페이지 버퍼(30)는 비트라인 셋업 정보에 기초하여 비트라인 셋업 동작을 수행할 수 있다. 제2 패쓰(Path2)에 따라 제2 래치(312)에 포함된 포싱 정보가 센싱 노드(SO)에 인가될 수 있고, 페이지 버퍼(30)는 포싱 정보에 기초하여 포싱 동작을 수행할 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다. 도 2와 중복되는 내용은 생략한다.
도 2 및 도 12를 참조하면, 비휘발성 메모리 장치(40)는 복수 개의 페이지 버퍼(410_1, 410_2, 410_3, 410_4) 및 메모리 셀 어레이(420)를 포함하고, 복수 개의 페이지 버퍼(410_1, 410_2, 410_3, 410_4) 각각은 제1 래치(411), 제2 래치(412), 스위칭 회로(413) 및 비트라인 선택 회로(414)를 포함할 수 있다. 내부 구성이 도시되지 않은 페이지 버퍼(410_2, 410_3, 410_4) 역시 내부 구성이 도시된 페이지 버퍼(410_1)와 같은 구성을 포함할 수 있다. 제1 래치(411), 제2 래치(412) 및 스위칭 회로(413)는 도 2의 제1 래치(211), 제2 래치(212) 및 스위칭 회로(213)와 실질적으로 동일하거나 유사할 수 있으므로 설명은 생략한다.
복수 개의 페이지 버퍼(410_1, 410_2, 410_3, 410_4) 각각은 쉴드(Shield) 비트라인 구조를 가질 수 있다. 복수 개의 페이지 버퍼(410_1, 410_2, 410_3, 410_4) 각각은 복수 개의 비트라인과 동시에 연결되어 있을 수 있다. 도 12에서는 복수 개의 페이지 버퍼(410_1, 410_2, 410_3, 410_4) 각각이 4 개의 비트라인과 연결되는 것으로 도시되어 있으나, 이는 일 예시일 뿐이고, 복수 개의 페이지 버퍼(410_1, 410_2, 410_3, 410_4) 각각은 2개 이상의 비트라인과 연결될 수 있다. 이하에서 하나의 페이지 버퍼(410_1)에 대해서만 설명하나, 이는 다른 모든 페이지 버퍼(410_2, 410_3, 410_4)에도 적용될 수 있다.
비트라인 선택 회로(414)는 복수 개의 비트라인과 연결될 수 있다. 복수 개의 비트라인은 프로그램 동작의 대상이 되는 셋업 비트라인 및 나머지 프로그램 동작의 대상이 되지 않은 쉴드 비트라인을 포함할 수 있다. 비트라인 선택 회로(414)는 복수 개의 비트라인 중 하나 이상의 비트라인을 셋업 비트라인으로 설정할 수 있다. 비트라인 선택 회로(414)는 셋업 비트라인에 대한 프로그램 동작이 완료되면 순차적으로 다음 비트라인을 셋업 비트라인으로 설정하고 프로그램 동작을 수행할 수 있다. 셋업 비트라인에 대한 프로그램 동작이 수행될 때, 쉴드 비트라인에는 인히빗 전압이 인가되어 인히빗 상태가 유지될 수 있다. 쉴드 비트라인이 인히빗 상태가 됨에 따라, 다른 페이지 버퍼(410_2, 410_3, 410_4)로부터의 셋업 비트라인에 대한 커플링이 영향이 방지 될 수 있다. 본 발명의 일 실시예에 따르면, 셋업 비트라인이 포싱 동작 수행 중 플로팅 상태가 되더라도 쉴드 비트라인에 의해 커플링 영향을 방지할 수 있다. 또한 본 발명의 또 다른 실시예에 따르면, 페이지 버퍼(410_1)는 커플링 정도에 따라 복수 개의 비트라인에 대한 쉴드 비트라인의 비율을 조절할 수 있다. 이에 관해서는 도 16에서 후술한다.
도 13은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 나타내는 회로도이다. 도 9 및 도 12와 중복되는 내용은 생략한다.
도 9, 도 12 및 도 13을 참조하면, 페이지 버퍼(50)는 제1 래치(511), 제2 래치(512), 스위칭 회로(513), 비트라인 선택 회로(514) 및 바이어스 회로(515)를 포함할 수 있다. 제1 래치(511), 제2 래치(512) 및 스위칭 회로(513)는 도 9의 제1 래치(311), 제2 래치(312) 및 스위칭 회로(313)와 실질적으로 동일하거나 유사할 수 있으므로 설명은 생략한다.
비트라인 선택 회로(514)는 복수 개의 비트라인과 연결될 수 있다. 복수 개의 비트라인은 프로그램의 대상이 되는 셋업 비트라인 및 나머지 프로그램의 대상이 되지 않은 쉴드 비트라인을 포함할 수 있다. 도 13에서는 비트라인 선택 회로(514)가 4개의 비트라인과 연결되어 있도록 도시되어 있으나 이는 일 예시일 뿐이고, 비트라인 선택 회로(514)는 2개 이상의 비트라인과 연결될 수 있다. 또한, 도시되지 않았으나 각 비트라인은 셀 스트링과 각각 연결될 수 있다.
비트라인 선택 회로(514)는 비트라인 각각과 연결되는 스위치(SeTr, ShTr1, ShTr2, ShTr3)를 포함할 수 있다. 자세하게는, 비트라인 선택 회로(514)는 셋업 스위치(SeTr) 및 쉴드 스위치(ShTr1, ShTr2, ShTr3)를 포함할 수 있다. 도 13에서는 스위치(SeTr, ShTr1, ShTr2, ShTr3)가 트랜지스터로 도시되어 있으나 이는 일 예시일 뿐이고, 스위치(SeTr, ShTr1, ShTr2, ShTr3)는 스위칭 동작을 수행할 수 있는 모든 소자를 포함할 수 있다.
스위치(SeTr, ShTr1, ShTr2, ShTr3)는 각각 비트라인과 연결되어 센싱 노드(SO)와 비트라인의 연결을 제어할 수 있다. 셋업 스위치(SeTr)는 프로그램 동작의 대상이 되는 셋업 비트라인과 연결될 수 있고, 쉴드 스위치(ShTr1, ShTr2, ShTr3)는 셋업 비트라인에 대한 커플링 현상을 방지하는 쉴드 비트라인과 연결될 수 있다. 셋업 스위치(SeTr)는 셋업 선택 신호(SSe)에 대응하여 셋업 비트라인에 대한 전압 인가를 제어하여 비트라인 셋업 동작 및 포싱 동작을 수행할 수 있다. 셋업 선택 신호(SSe) 및 셋업 스위치(SeTr)의 구체적인 동작에 관해서는 도 14에서 후술한다. 쉴드 스위치(ShTr1, ShTr2, ShTr3)는 쉴드 선택 신호(SSh)에 대응하여 셋업 비트라인에 대한 비트라인 셋업 동작 및 포싱 동작을 수행하는 동안 OFF 상태를 유지하여 쉴드 비트라인에 센싱 노드(SO)의 전압이 인가되지 않도록 할 수 있다.
바이어스 회로(515)는 바이어스 신호(VSe, VSh)에 제어에 따라 비트라인에 일정한 전압을 인가할 수 있다. 자세하게는, 셋업 비트라인은 셋업 바이어스 신호(VSe)에 의해 전원 전압(VDD)이 인가될 수 있고, 쉴드 비트라인은 쉴드 바이어스 신호(VSh)에 의해 전원 전압(VDD)이 인가될 수 있다. 본 발명의 일 실시예에 따르면, 셋업 비트라인에 대한 비트라인 셋업 동작이 수행되는 동안 쉴드 비트라인은 전원 전압(VDD)으로 바이어스 되어 인히빗 상태를 유지할 수 있다. 쉴드 비트라인이 인히빗 상태로 유지됨에 따라 셋업 비트라인에 대한 커플링을 방지할 수 있다. 도 13에서 바이어스 회로(515)는 전원 전압(VDD)만이 연결되어 있는 것으로 도시되어 있으나, 본 발명의 또 다른 실시예에서 바이어스 회로(515)는 전원 전압(VDD)외에 접지 전압(GND)에도 연결될 수 있다.
페이지 버퍼(50)는 제1 래치(511) 및 제1 래치 스위치(LS1)를 통해서 셋업비트라인과 연결되는 제1 패쓰(Path1) 및 제2 래치(512) 및 제2 래치 스위치(LS2)를 통해서 셋업 비트라인과 연결되는 제2 패쓰(Path2)를 포함할 수 있다. 제1 패쓰(Path1) 및 제2 패쓰(Path2)는 스위칭 회로(513)에 의해 제어될 수 있다. 본 발명의 일 실시예에 따르면, 비트라인 셋업 동작시에 제1 래치 스위치(LS1)가 ON 상태로 천이됨에 따라, 제1 패쓰(Path1)가 활성화될 수 있고, 비트라인 셋업 동작이 종료되면 제1 래치 스위치(LS1)가 OFF 상태로 천이됨에 따라, 제1 패쓰(Path1)가 비활성화될 수 있다. 그 다음 포싱 동작시에 제2 래치 스위치(LS2)가 ON 상태로 천이됨에 따라, 제2 패쓰(Path2)가 활성화될 수 있다.
도 14는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 프로그램 과정을 나타내는 타이밍 도이다. 도 13과 중복되는 내용은 생략한다.
도 13 및 도 14을 참조하면, 비트라인 셋업 동작시에, 제1 래치 스위치(LS1)의 게이트에 인가되는 셋업 신호(SS)가 로직 하이로 천이되고 제2 래치 스위치(LS2)의 게이트에 인가되는 포싱 신호(SF)는 로직 로우를 유지할 수 있다. 이에 따라, 제1 래치 스위치(LS1)가 ON 상태로 변경될 수 있고, 제1 래치(511)와 센싱 노드(SO)가 전기적으로 연결될 수 있다. 또한, 제1 래치(511)에 저장된 비트라인 셋업 정보가 센싱 노드(SO)에 인가될 수 있다.
셋업 스위치(SeTr)의 게이트에 인가되는 셋업 선택 신호(SSe)는 제1 전압 레벨(VL1)로 천이될 수 있다. 이에 따라, 셋업 스위치(SeTr)는 ON 상태로 변경될 수 있고, 센싱 노드(SO)에 인가되는 비트라인 셋업 정보에 따라, 셋업 비트라인과 연결되는 셀 스트링에 프로그램 전압(Vpgm)이 인가될 수 있다. 또한, 셋업 바이어스 신호(VSe)가 로직 로우로 유지되어 바이어스 전압이 셋업 비트라인에 인가되는 것을 방지할 수 있다.
쉴드 스위치(ShTr)의 게이트에 인가되는 쉴드 선택 신호(SSh)는 로직 로우를 유지함에 따라 쉴드 스위치(ShTr1, ShTr2, ShTr3)는 OFF 상태를 유지하고, 쉴드 바이어스 신호(VSh)가 로직 하이를 유지함에 따라 쉴드 비트라인에 전원 전압(VDD)이 인가될 수 있다. 이런 과정에 의해 쉴드 비트라인은 인히빗 상태를 유지할 수 있다.
포싱 동작시에, 셋업 신호(SS) 및 셋업 선택 신호(SSe)가 로직 로우로 천이됨에 따라 제1 래치 스위치(LS1) 및 셋업 스위치(SeTr)가 OFF 상태로 변경되고, 그 후 포싱 신호(SF)가 로직 하이로 천이됨에 따라 제2 래치 스위치(LS2)가 ON 상태로 변경될 수 있다. 이에 따라, 제2 래치(512)와 센싱 노드(SO)가 전기적으로 연결될 수 있고, 제2 래치(512)에 저장된 포싱 정보가 센싱 노드(SO)에 인가될 수 있다. 셋업 선택 신호(SSe)는 다시 제2 전압 레벨(VL2)로 천이될 수 있다. 이에 따라, 셋업 스위치(SeTr)는 ON 상태로 변경되고, 센싱 노드(SO)에 인가되는 포싱 정보에 따라, 셋업 비트라인과 연결된 셀 스트링에 포싱 전압(Vfc)이 인가될 수 있다. 이때, 제2 전압 레벨(VL2)은 제1 전압 레벨(VL1)보다 더 낮기 때문에, 셋업 비트라인과 연결된 셀 스트링에 인가되는 포싱 전압(Vfc)은 프로그램 전압(Vpgm)과 다른 전압 레벨을 가질 수 있다.
포싱 동작 동안 쉴드 선택 신호(SSh)는 로직 로우를 유지하여 포싱 전압(Vfc)이 쉴드 비트라인에 인가되는 것을 방지할 수 있다. 또한, 셋업 바이어스 신호(VSe) 역시 로직 로우를 유지하여 셋업 비트라인이 전원 전압(VDD)으로 바이어스 되는 것을 방지할 수 있다. 쉴드 바이어스 신호(VSh)는 로직 하이를 유지하여 쉴드 비트라인이 인히빗 상태를 유지할 수 있다. 본 발명의 일 실시예에서는 도 14와 상이하게, 쉴드 바이어스 신호(VSh)가 포싱 단계에서 로직 로우로 천이될 수 있다. 포싱 단계에서는 쉴드 비트라인이 인히빗 상태를 유지하고 있을 필요가 없을 수 있다. 이에 따라, 쉴드 바이어스 신호(VSh)가 로직 로우로 천이되더라도 셋업 비트라인이 커플링 영향을 받지 않을 수 있다.
도 15는 본 개시의 예시적 실시예에 따른 페이지 버퍼를 나타내는 블록도이다. 도 13와 중복되는 내용은 생략한다.
도 13 및 도 15를 참조하면, 페이지 버퍼(60)는 제1 래치(611), 제2 래치(612), 스위칭 회로(613), 비트라인 선택 회로(614) 및 쉴드 비트라인 결정부(615)를 포함할 수 있다. 제1 래치(611), 제2 래치(612), 스위칭 회로(613) 및 비트라인 선택 회로(614)는 도 13의 제1 래치(511), 제2 래치(512), 스위칭 회로(513) 및 비트라인 선택 회로(514)와 동일하거나 유사할 수 있다.
쉴드 비트라인 결정부(615)는 비트라인 선택 회로(614)를 제어하여 전체 비트라인 대비 쉴드 비트라인의 비율을 조절할 수 있다. 커플링의 정도가 높으면 셋업 비트라인에 대한 커플링을 방지하기 위해 비교적 많은 쉴드 비트라인이 필요할 수 있고, 커플링의 정도가 낮으면 비교적 적은 쉴드 비트라인이 필요할 수 있다. 쉴드 비트라인 결정부(615)는 커플링의 정도에 따라 비트라인 선택 회로(514)에 인가되는 셋업 선택 신호(SSe) 및 쉴드 선택 신호(SSh)의 비율을 조절하여 쉴드 비트라인의 비율을 조절할 수 있다. 자세하게는, 쉴드 비트라인 결정부(615)는 커플링 현상이 많이 발생하는 경우 쉴드 비트라인의 비율을 높이고, 커플링 현상이 적게 발생하는 경우 쉴드 비트라인의 비율을 낮출 수 있다. 본 발명의 일 실시예에서, 쉴드 비트라인 결정부(615)는 커플링 정도에 관한 정보를 수신하고 이에 따라, 쉴드 비트라인의 비율을 조절할 수 있다.
도 16은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 구비하는 컴퓨팅 시스템 장치를 나타내는 도면이다.
도 16을 참조하면, 상기 컴퓨팅 시스템 장치(900)는 버스(960)에 전기적으로 연결된 마이크로프로세서(930), 사용자 인터페이스(950), 그리고 메모리 컨트롤러(912) 및 비휘발성 메모리 장치(911)를 구비하는 비휘발성 메모리 시스템(910)을 포함할 수 있다. 비휘발성 메모리 장치(911)에는 마이크로프로세서(930)에 의해서 처리된/처리될 데이터가 메모리 컨트롤러(912)를 통해 저장될 수 있다. 또한 비휘발성 메모리 장치(911)는 도 1 내지 도 15에서 설명한 비휘발성 메모리 장치를 포함할 수 있다. 컴퓨팅 시스템 장치(900)는 나아가, 램(940) 및 파워 공급 장치(920)를 더 구비할 수 있다.
컴퓨팅 시스템 장치(900)가 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리 및 베이스밴드 칩셋(baseband chipset)과 같은 모뎀이 추가적으로 제공될 수 있다. 또한, 컴퓨팅 시스템 장치(900)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설명은 생략한다.
바람직하게는, 메모리 컨트롤러(912)와 비휘발성 메모리 장치(911)는, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 하나의 비트라인과 연결되는 다수의 메모리 셀들을 포함하는 셀 스트링; 및
    센싱 노드를 통해 상기 비트라인과 연결되고, 상기 비트라인을 통해 상기 셀 스트링에 연결되는 페이지 버퍼를 포함하고,
    상기 페이지 버퍼는 비트라인 셋업 정보를 저장하는 제1 래치 및 포싱 정보를 저장하는 제2 래치를 포함하고,
    상기 제1 래치는 상기 비트라인 셋업 정보를 상기 센싱 노드에 출력하고, 상기 제2 래치는 상기 포싱 정보를 상기 제1 래치와 독립적으로 상기 센싱 노드에 출력하는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 제2 래치는 상기 제1 래치에 대한 덤핑 동작을 수행하지 않는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 래치는 상기 비트라인 셋업 정보로서, 베리파이 레벨을 기준으로 프로그램 대상 셀과 인히빗 대상 셀에 대해 구분하는 정보를 저장하고,
    상기 제2 래치는 상기 포싱 정보로서, 포싱 레벨을 기준으로 상기 프로그램 대상 셀 중 포싱 대상 셀을 구분하는 정보를 저장하는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제3항에 있어서,
    상기 페이지 버퍼는,
    상기 비트라인 셋업 정보 및 상기 포싱 정보에 기초하여 상기 포싱 대상 셀이 아닌 상기 프로그램 대상 셀에는 프로그램 전압을 인가하고, 상기 인히빗 대상 셀에는 인히빗 전압을 인가하고,
    상기 포싱 대상 셀에는 상기 프로그램 전압의 전압 레벨보다 크고 상기 인히빗 전압의 전압 레벨보다 작은 전압 레벨을 갖는 포싱 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 페이지 버퍼는,
    상기 제1 래치와 센싱 노드 간의 연결을 제어하는 제1 스위치 및 상기 제2 래치와 상기 센싱 노드 간의 연결을 제어하는 제2 스위치를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제5항에 있어서,
    상기 페이지 버퍼는 상기 다수의 메모리 셀에 대한 프로그램 동작시 비트라인 셋업 동작 및 포싱 동작을 수행하고,
    상기 제1 스위치는 상기 비트라인 셋업 동작시에 상기 제1 래치와 상기 센싱 노드를 연결시키고,
    상기 제2 스위치는 상기 포싱 동작시에 상기 제2 래치와 상기 센싱 노드를 연결시키는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제1항에 있어서,
    상기 페이지 버퍼는 복수 개의 비트라인과 연결되는 쉴드(Shield) 비트라인 구조를 갖고,
    상기 복수 개의 비트라인은 상기 비트라인 셋업 동작의 대상이 되는 셋업 비트라인과 상기 비트라인 셋업 동작이 되지 않는 쉴드 비트라인을 포함하고,
    상기 쉴드 비트라인은 상기 셋업 비트라인에 대한 포싱 동작 수행시에 인히빗 상태를 유지하면서 이웃 비트라인으로부터 커플링 현상을 막는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 다수의 메모리 셀들을 포함하는 복수 개의 셀 스트링; 및
    복수 개의 비트라인을 통해 상기 복수 개의 셀 스트링들과 연결되는 쉴드(Shield) 비트라인 구조를 갖는 페이지 버퍼를 포함하고,
    상기 페이지 버퍼는 비트라인 셋업 정보를 센싱 노드에 출력하는 제1 패쓰(Path) 및 상기 제1 패쓰와 서로 다르고, 포싱 정보를 상기 센싱 노드에 출력하는 제2 패쓰(Path)를 포함하고, 제1 패쓰와 제2 패쓰는 독립적으로 활성화되는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제8항에 있어서,
    상기 페이지 버퍼는,
    상기 다수의 메모리 셀들에 대한 프로그램 동작시 비트라인 셋업 동작 및 포싱 동작을 수행하고,
    상기 비트라인 셋업 동작시 상기 제1 패쓰를 활성화 시키고, 상기 포싱 동작시 상기 제2 패쓰를 활성화 시키는 스위칭 회로를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제8항에 있어서,
    상기 복수 개의 비트라인은 비트라인 셋업 동작의 대상이 되는 셋업 비트라인과 상기 비트라인 셋업 동작이 되지 않는 쉴드 비트라인을 포함하고,
    상기 쉴드 비트라인은,
    상기 셋업 비트라인에 대한 포싱 동작 수행시에 인히빗 상태를 유지하면서 커플링 현상을 방지하는 것을 특징으로 하는 비휘발성 메모리 장치.
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