KR102300122B1 - 전하 트랩 불휘발성 메모리소자 및 그 제조방법과, 전하 트랩 불휘발성 메모리소자의 동작방법 - Google Patents
전하 트랩 불휘발성 메모리소자 및 그 제조방법과, 전하 트랩 불휘발성 메모리소자의 동작방법 Download PDFInfo
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Abstract
전하 트랩 불휘발성 메모리소자는, 기판의 상부영역에서 제1 트랩핑 영역, 채널영역, 및 제2 트랩핑 영역에 의해 상호 이격되도록 배치되는 소스영역 및 드레인영역과, 채널영역의 기판 위에 배치되는 게이트스택과, 제1 트랩핑 영역의 기판 위에 배치되는 제1 터널절연층, 제1 전하트랩층, 및 제1 블록킹절연층과, 제2 트랩핑 영역의 기판 위에 배치되는 제2 터널절연층, 제2 전하트랩층, 및 제2 블록킹절연층과, 게이트스택을 덮도록 기판 위에 배치되는 층간절연층과, 층간절연층을 관통하여 소스영역 및 드레인영역에 각각 컨택되도록 배치되는 제1 및 제2 컨택플러그와, 그리고 층간절연층을 관통하여 게이트스택 상부면과 컨택하면서 제1 트랩핑 영역의 제1 전하트랩층 및 제2 전하 트랩핑 영역의 제2 전하트랩층과 중첩되도록 배치되는 제3 컨택플러그를 포함한다.
Description
본 개시의 여러 실시예들은 불휘발성 메모리소자에 관한 것으로서, 특히 전하 트랩 불휘발성 메모리소자 및 그 제조방법과, 전하 트랩 불휘발성 메모리소자의 동작방법에 관한 것이다.
반도체 메모리소자는, 휘발성(volatile) 메모리소자와 불휘발성(non-volatile) 메모리소자로 구분할 수 있다. 휘발성 메모리소자는, 읽고 쓰는 속도가 빠르지만 외부로부터의 전원공급이 끊기면 저장된 데이터도 사라진다. 반면에 불휘발성 메모리소자는 외부로부터의 전원공급이 중단되더라도 저장된 데이터를 보존한다. 따라서 불휘발성 메모리소자는 전원공급 여부와는 관계없이 데이터가 보존되어야 할 필요가 있는 응용분야에 적용되고 있다. 불휘발성 메모리소자는 마스크롬(mask read-only memory, MROM), 프로그램 가능한 롬(programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(electrically programmable read-only memory, EEPROM), 및 플래시 메모리 등을 포함한다.
일반적으로 MROM, PROM, 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 갱신하기가 용이하지 않다. 이에 반해 EEPROM 및 플래시 메모리는 전기적으로 소거 및 쓰기가 가능하기 때문에, 지속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조기억장치와 같이 그 응용분야가 다양하게 확대되고 있다. 일괄 소거가 가능한 플래시 메모리는 기존의 EEPROM에 비해 집적도가 높아 대용량 보조기억장치로의 응용에 매우 유리한 것으로 알려져 있다.
플래시 또는 EEPROM과 같은 불휘발성 메모리소자는, 각각의 메모리셀에 저장되는 비트 수에 따라서 각각의 메모리셀에 저장 가능한 데이터 상태가 결정된다. 하나의 메모리셀에 1비트 데이터를 저장하는 메모리셀을 단일-비트 셀(single-bit cell) 또는 단일-레벨 셀(single-level cell; SLC)이라 한다. 그리고 하나의 메모리셀에 멀티 비트 데이터, 예컨대 2비트 이상의 데이터를 저장하는 메모리 셀을 멀티-비트 셀(multi-bit cell), 멀티-레벨 셀(multi-level cell; MLC), 또는 멀티-스테이트 셀(multi-state cell)이라 한다. 최근에는 메모리소자에 대한 고집적 요구가 높아짐에 따라, 하나의 메모리 셀에 멀티 비트 데이터를 저장하는 불휘발성 메모리소자에 대한 연구가 활발하게 진행되고 있다.
한편, 플래시 또는 EEPROM과 같은 불휘발성 메모리소자는, 플로팅게이트와 컨트롤게이트가 수직 방향으로 적층되는 스택(stack) 구조를 갖는 것이 일반적이다. 그런데 이와 같은 스택 구조를 갖는 불휘발성 메모리소자의 경우 인접 셀의 전하저장(charge) 상태에 따라 문턱전압이 급격하게 변화되는 상호간섭(interference) 또는 커플링 문제가 대두되고 있다. 이에 따라 셀들 사이의 간섭 현상이 억제되는 전하 트랩 구조를 갖는 불휘발성 메모리소자에 대한 관심이 증대되고 있다.
본 출원이 해결하고자 하는 과제는, 고속 동작이 가능하도록 하는 전하 트랩 불휘발성 메모리소자를 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 위와 같은 전하 트랩 불휘발성 메모리소자를 제조하는 방법을 제공하는 것이다.
본 출원이 해결하고자 하는 또 다른 과제는, 위와 같은 전하 트랩 불휘발성 메모리소자의 동작방법을 제공하는 것이다.
일 예에 따른 전하 트랩 불휘발성 메모리소자는, 기판의 상부영역에서 제1 트랩핑 영역, 채널영역, 및 제2 트랩핑 영역에 의해 상호 이격되도록 배치되는 소스영역 및 드레인영역과, 채널영역의 기판 위에 배치되는 게이트스택과, 제1 트랩핑 영역의 기판 위에 배치되는 제1 터널절연층, 제1 전하트랩층, 및 제1 블록킹절연층과, 제2 트랩핑 영역의 기판 위에 배치되는 제2 터널절연층, 제2 전하트랩층, 및 제2 블록킹절연층과, 게이트스택을 덮도록 기판 위에 배치되는 층간절연층과, 층간절연층을 관통하여 소스영역 및 드레인영역에 각각 컨택되도록 배치되는 제1 및 제2 컨택플러그와, 그리고 층간절연층을 관통하여 게이트스택 상부면과 컨택하면서 제1 트랩핑 영역의 제1 전하트랩층 및 제2 전하 트랩핑 영역의 제2 전하트랩층과 중첩되도록 배치되는 제3 컨택플러그를 포함한다.
일 예에 따른 전하 트랩 불휘발성 메모리소자는, 선택게이트단자를 갖는 모스 구조의 선택 트랜지스터와, 제1 컨트롤게이트단자, 소스단자, 및 제1 전하트랩구조를 가지며, 소스단자의 반대단자는 선택 트랜지스터의 일 단자와 연결되는 제1 전하저장 트랜지스터와, 그리고 제2 컨트롤게이트단자, 드레인단자, 및 제2 전하트랩구조를 가지며, 드레인단자의 반대단자는 선택 트랜지스터의 다른 단자와 연결되는 제2 전하저장 트랜지스터를 포함하되, 소스단자 및 드레인단자는 각각 소스라인 및 비트라인에 연결되고, 선택게이트단자, 제1 컨트롤게이트단자, 및 제2 컨트롤게이트단자는 하나의 워드라인에 공통으로 연결된다.
일 예에 따른 전하 트랩 불휘발성 메모리소자는, 복수개의 행들을 구성하며 행 방향으로 연장하는 홀수번째의 워드라인들 및 짝수번째의 워드라인들을 포함하는 복수개의 워드라인들과, 복수개의 열들을 구성하며 열 방향으로 연장하는 복수개의 비트라인들과, 복수개의 열들 중 홀수번째 열과 짝수번째 열 사이에서 열 방향으로 연장하는 복수개의 소스라인들과, 행들 및 열들의 교차점들에 각각 배치되는 복수개의 단위셀들을 포함하되, 단위셀들 각각은, 제1 컨트롤게이트단자 및 소스단자를 갖는 제1 전하저장 트랜지스터와, 선택게이트단자를 갖는 선택트랜지스터와, 제2 컨트롤게이트단자 및 드레인단자를 갖는 제2 전하저장 트랜지스터가 열 방향을 따라 직렬 접속되어 구성되되, n(n은 홀수)번째 행의 단위셀과 (n+1)번째 행의 단위셀은 소스단자를 공유하도록 배치되고, 행들 각각의 행을 구성하는 단위셀들 각각의 제1 컨트롤게이트단자, 선택게이트단자, 및 제2 컨트롤게이트단자는 하나의 워드라인에 공통으로 연결되고, 열들 각각의 열을 구성하는 단위셀들 각각의 드레인단자는 하나의 비트라인에 공통으로 연결되며, n번째 행과 (n+1)번째 행 사이에서 공유되는 소스단자는 하나의 소스라인에 공통으로 연결되며, 그리고 단위셀들의 벌크는 하나의 웰바이어스라인에 공통으로 연결된다.
일 예에 따른 전하 트랩 불휘발성 메모리소자의 제조방법은, 기판의 채널영역 위에 게이트절연층패턴 및 게이트도전층패턴으로 구성되는 게이트스택을 형성하는 단계와, 기판 및 게이트스택의 양 측면들상에 각각 제1 터널절연층, 제1 전하트랩층, 제1 블록킹절연층, 및 제1 스페이서층과, 제2 터널절연층, 제2 전하트랩층, 제2 블록킹절연층, 및 제2 스페이서층을 형성하는 단계와, 제1 스페이서층 및 제2 스페이서층에 각각 자동 정렬되도록 기판 상부영역에 소스영역 및 드레인영역을 형성하는 단계와, 기판 위에 층간절연층을 형성하는 단계와, 층간절연층의 일부를 제거하여 상기 소스영역, 드레인영역, 및 게이트도전층패턴과 제1 및 제2 스페이서층을 노출시키는 제1, 제2, 및 제3 컨택홀을 형성하는 단계와, 제3 컨택홀에 의해 노출되는 제1 및 제2 스페이서층을 제거하는 단계와, 그리고 제1 컨택홀, 제2 컨택홀, 및 제3 컨택홀을 금속층으로 채워 제1 컨택플러그, 제2 컨택플러그, 및 제3 컨택플러그를 형성하는 단계를 포함한다.
일 예에 따른 전하 트랩 불휘발성 메모리소자의 동작방법은, 복수개의 행들을 구성하며 행 방향으로 연장하는 홀수번째의 워드라인들 및 짝수번째의 워드라인들을 포함하는 복수개의 워드라인들과, 복수개의 열들을 구성하며 열 방향으로 연장하는 복수개의 비트라인들과, 복수개의 열들 중 홀수번째 열과 짝수번째 열 사이에서 열 방향으로 연장하는 복수개의 소스라인들과, 행들 및 열들의 교차점들에 각각 배치되는 복수개의 단위셀들을 포함하되, 단위셀들 각각은, 제1 컨트롤게이트단자 및 소스단자를 갖는 제1 전하저장 트랜지스터와, 선택게이트단자를 갖는 선택트랜지스터와, 제2 컨트롤게이트단자 및 드레인단자를 갖는 제2 전하저장 트랜지스터가 열 방향을 따라 직렬 접속되어 구성되되, n(n은 홀수)번째 행의 단위셀과 (n+1)번째 행의 단위셀은 소스단자를 공유하도록 배치되고, 행들 각각의 행을 구성하는 단위셀들 각각의 제1 컨트롤게이트단자, 선택게이트단자, 및 제2 컨트롤게이트단자는 하나의 워드라인에 공통으로 연결되고, 열들 각각의 열을 구성하는 단위셀들 각각의 드레인단자는 하나의 비트라인에 공통으로 연결되며, n번째 행과 (n+1)번째 행 사이에서 공유되는 소스단자는 하나의 소스라인에 공통으로 연결되며, 그리고 단위셀들의 벌크는 하나의 웰바이어스라인에 공통으로 연결되는 전하 트랩 불휘발성 메모리소자의 동작방법에 있어서, 프로그램 선택된 제1 전하저장 트랜지스터를 갖는 선택단위셀에 연결되는 워드라인 및 나머지 워드라인들에 각각 포지티브 프로그램전압 및 0V를 인가하고, 선택단위셀에 연결되는 비트라인에 0V를 인가하고 나머지 비트라인들은 플로팅시키고, 선택단위셀에 연결되는 소스라인 및 나머지 소스라인들에 각각 포지티브 프로그램소스라인전압 및 0V를 인가하고, 그리고 웰바이어스라인에 0V를 인가하여 선택단위셀의 제1 전하저장 트랜지스터를 프로그램시킨다.
여러 실시예들에 따르면, 전하저장 트랜지스터의 컨트롤게이트로서 금속플러그를 이용함으로써 고속 동작이 가능하다는 이점이 제공된다.
도 1은 일 예에 따른 전하 트랩 불휘발성 메모리소자를 나타내 보인 단면도이다.
도 2는 도 1의 전하 트랩 불휘발성 메모리소자의 등가회로도이다.
도 3은 도 1의 전하 트랩 불휘발성 메모리소자의 제1 전하저장 트랜지스터의 프로그램 동작을 설명하기 위해 나타내 보인 도면이다.
도 4는 도 1의 전하 트랩 불휘발성 메모리소자의 제2 전하저장 트랜지스터의 프로그램 동작을 설명하기 위해 나타내 보인 도면이다.
도 5는 도 1의 전하 트랩 불휘발성 메모리소자의 선택적 이레이즈 동작을 설명하기 위해 나타내 보인 도면이다.
도 6은 도 1의 전하 트랩 불휘발성 메모리소자의 일괄 이레이즈 동작의 일 예를 설명하기 위해 나타내 보인 도면이다.
도 7은 도 1의 전하 트랩 불휘발성 메모리소자의 일괄 이레이즈 동작의 일 예를 설명하기 위해 나타내 보인 도면이다.
도 8은 도 1의 전하 트랩 불휘발성 메모리소자의 제1 전하저장 트랜지스터의 리드 동작을 설명하기 위해 나타내 보인 도면이다.
도 9는 도 1의 전하 트랩 불휘발성 메모리소자의 제2 전하저장 트랜지스터의 리드 동작을 설명하기 위해 나타내 보인 도면이다.
도 10은 일 예에 따른 전하 트랩 불휘발성 메모리소자의 셀 어레이를 나타내 보인 도면이다.
도 11은 도 10의 전하 트랩 불휘발성 메모리소자의 셀 어레이의 프로그램 동작의 일 예를 설명하기 위해 나타내 보인 도면이다.
도 12는 도 10의 전하 트랩 불휘발성 메모리소자의 셀 어레이의 프로그램 동작의 다른 예를 설명하기 위해 나타내 보인 도면이다.
도 13은 도 10의 전하 트랩 불휘발성 메모리소자의 셀 어레이의 선택적 이레이즈 동작의 일 예를 설명하기 위해 나타내 보인 도면이다.
도 14는 도 10의 전하 트랩 불휘발성 메모리소자의 셀 어레이의 선택적 이레이즈 동작의 다른 예를 설명하기 위해 나타내 보인 도면이다.
도 15는 도 10의 전하 트랩 불휘발성 메모리소자의 셀 어레이의 일괄 이레이즈 동작을 설명하기 위해 나타내 보인 도면이다.
도 16은 도 10의 전하 트랩 불휘발성 메모리소자의 셀 어레이의 리드 동작의 일 예를 설명하기 위해 나타내 보인 도면이다.
도 17은 도 10의 전하 트랩 불휘발성 메모리소자의 셀 어레이의 리드 동작의 다른 예를 설명하기 위해 나타내 보인 도면이다.
도 18은 일 예에 따른 전하 트랩 불휘발성 메모리소자의 셀 어레이의 레이아웃도이다.
도 19 내지 도 24는 일 예에 따른 전하 트랩 불휘발성 메모리소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
도 2는 도 1의 전하 트랩 불휘발성 메모리소자의 등가회로도이다.
도 3은 도 1의 전하 트랩 불휘발성 메모리소자의 제1 전하저장 트랜지스터의 프로그램 동작을 설명하기 위해 나타내 보인 도면이다.
도 4는 도 1의 전하 트랩 불휘발성 메모리소자의 제2 전하저장 트랜지스터의 프로그램 동작을 설명하기 위해 나타내 보인 도면이다.
도 5는 도 1의 전하 트랩 불휘발성 메모리소자의 선택적 이레이즈 동작을 설명하기 위해 나타내 보인 도면이다.
도 6은 도 1의 전하 트랩 불휘발성 메모리소자의 일괄 이레이즈 동작의 일 예를 설명하기 위해 나타내 보인 도면이다.
도 7은 도 1의 전하 트랩 불휘발성 메모리소자의 일괄 이레이즈 동작의 일 예를 설명하기 위해 나타내 보인 도면이다.
도 8은 도 1의 전하 트랩 불휘발성 메모리소자의 제1 전하저장 트랜지스터의 리드 동작을 설명하기 위해 나타내 보인 도면이다.
도 9는 도 1의 전하 트랩 불휘발성 메모리소자의 제2 전하저장 트랜지스터의 리드 동작을 설명하기 위해 나타내 보인 도면이다.
도 10은 일 예에 따른 전하 트랩 불휘발성 메모리소자의 셀 어레이를 나타내 보인 도면이다.
도 11은 도 10의 전하 트랩 불휘발성 메모리소자의 셀 어레이의 프로그램 동작의 일 예를 설명하기 위해 나타내 보인 도면이다.
도 12는 도 10의 전하 트랩 불휘발성 메모리소자의 셀 어레이의 프로그램 동작의 다른 예를 설명하기 위해 나타내 보인 도면이다.
도 13은 도 10의 전하 트랩 불휘발성 메모리소자의 셀 어레이의 선택적 이레이즈 동작의 일 예를 설명하기 위해 나타내 보인 도면이다.
도 14는 도 10의 전하 트랩 불휘발성 메모리소자의 셀 어레이의 선택적 이레이즈 동작의 다른 예를 설명하기 위해 나타내 보인 도면이다.
도 15는 도 10의 전하 트랩 불휘발성 메모리소자의 셀 어레이의 일괄 이레이즈 동작을 설명하기 위해 나타내 보인 도면이다.
도 16은 도 10의 전하 트랩 불휘발성 메모리소자의 셀 어레이의 리드 동작의 일 예를 설명하기 위해 나타내 보인 도면이다.
도 17은 도 10의 전하 트랩 불휘발성 메모리소자의 셀 어레이의 리드 동작의 다른 예를 설명하기 위해 나타내 보인 도면이다.
도 18은 일 예에 따른 전하 트랩 불휘발성 메모리소자의 셀 어레이의 레이아웃도이다.
도 19 내지 도 24는 일 예에 따른 전하 트랩 불휘발성 메모리소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 일 예에 따른 전하 트랩 불휘발성 메모리소자를 나타내 보인 단면도이다. 도 1을 참조하면, 기판(103)의 상부영역에 제1 도전형, 예컨대 p형의 웰영역(104)이 배치된다. 기판(103)은, 단결정 실리콘과 같은 반도체기판일 수 있다. 기판(103)은, 절연층 위에 반도체층이 배치되는 에스오아이(SOI: Semiconductor On Insulator) 기판일 수도 있다. 기판(103)이 p형 도전형을 갖는 경우 웰영역(104)은 생략될 수도 있다. 웰영역(104)의 상부 영역 중 일부 영역은 액티브영역(101)으로 정의될 수 있다. 액티브영역(101)은 소자분리영역(102)에 의해 한정될 수 있다. 소자분리영역(102)에는 트랜치 소자분리층(105)이 배치된다. 액티브영역(101)에는 n+형의 소스영역(106) 및 n+형의 드레인영역(107)이 배치된다. 소스영역(106) 및 드레인영역(107)은 상호 이격되도록 배치된다. 소스영역(106) 및 드레인영역(107) 사이의 영역은, 제1 트랩핑 영역(111), 채널영역(113), 및 제2 트랩핑 영역(112)으로 정의될 수 있다. 채널영역(113)은 제1 트랩핑 영역(111)과 제2 트랩핑 영역(112) 사이에 배치된다. 제1 트랩핑 영역(111)은 소스영역(106)과 채널영역(113) 사이에 배치된다. 제2 트랩핑 영역(112)은 채널영역(113)과 드레인영역(107) 사이에 배치된다.
채널영역(113)의 웰영역(104) 위에는 게이트절연층패턴(121) 및 게이트도전층패턴(122)이 순차적으로 배치된다. 게이트절연층패턴(121) 및 게이트도전층패턴(122)은 선택 트랜지스터의 게이트스택(120)을 구성할 수 있다. 선택 트랜지스터는, 별도의 소스/드레인영역 없이, 채널영역(113), 게이트절연층패턴(121), 및 게이트도전층패턴(122)의 모스(MOS; Metal Oxide Semiconductor) 구조로 구성된다. 일 예에서 게이트절연층패턴(121)은 옥사이드층으로 이루어질 수 있다. 일 예에서 게이트도전층패턴(122)은 폴리실리콘층 또는 메탈층으로 이루어질 수 있다. 게이트도전층패턴(122)에 채널영역(113)이 갖는 문턱전압 이상의 전압이 인가되면, 채널영역(113)에는 반전층이 형성되며, 이 반전층은 캐리어 이동 통로로 작용할 수 있다.
제1 트랩핑 영역(111)의 웰영역(104) 상부에는 제1 트랩절연층(131), 제1 전하트랩층(141), 및 제1 블록킹절연층(151)이 순차적으로 배치된다. 제1 트랩절연층(131)은 게이트스택(120)의 일 측면을 모두 덮도록 연장되어 배치된다. 이에 따라 제1 트랩절연층(131)은 제1 트랩핑 영역(111)에 배치되는 부분과 게이트스택(120)의 측면상에 배치되는 부분으로 이루어진다. 제1 전하트랩층(141) 및 제1 블록킹절연층(151)은, 제1 트랩절연층(131)과 동일한 프로파일을 갖는다. 이에 따라 제1 전하트랩층(141) 및 제1 블록킹절연층(151)은 모두 제1 트랩핑 영역(111)에 배치되는 부분과 게이트스택(120)의 측면상에 배치되는 부분을 갖는다. 제1 트랩절연층(131)은 옥사이드층으로 이루어질 수 있다. 제1 트랩절연층(131)은 게이트절연층패턴(121)보다 얇은 두께를 가질 수 있다. 제1 전하트랩층(141)은 나이트라이드층으로 이루어질 수 있다. 제1 블록킹절연층(151)은 옥사이드층 또는 하이-케이(high-k) 물질, 예컨대 알루미늄옥사이드(Al2O3)층으로 이루어질 수 있다.
제2 트랩핑 영역(112)의 웰영역(104) 상부에는 제2 트랩절연층(132), 제2 전하트랩층(142), 및 제2 블록킹절연층(152)이 순차적으로 배치된다. 제2 트랩절연층(132)은 게이트스택(120)의 일 측면을 모두 덮도록 연장되어 배치된다. 이에 따라 제2 트랩절연층(132)은 제2 트랩핑 영역(112)에 배치되는 부분과 게이트스택(120)의 측면상에 배치되는 부분으로 이루어진다. 제2 전하트랩층(142) 및 제2 블록킹절연층(152)은, 제2 트랩절연층(132)과 동일한 프로파일을 갖는다. 이에 따라 제2 전하트랩층(142) 및 제2 블록킹절연층(152)은 모두 제2 트랩핑 영역(112)에 배치되는 부분과 게이트스택(120)의 측면상에 배치되는 부분을 갖는다. 제2 트랩절연층(132)은 옥사이드층으로 이루어질 수 있다. 제2 트랩절연층(132)은 게이트절연층패턴(121)보다 얇은 두께를 가질 수 있다. 제2 전하트랩층(142)은 나이트라이드층으로 이루어질 수 있다. 제2 블록킹절연층(152)은 옥사이드층 또는 하이-케이(high-k) 물질, 예컨대 알루미늄옥사이드(Al2O3)층으로 이루어질 수 있다.
기판(103) 위에는 층간절연층(160)이 배치된다. 층간절연층(160)은 단일의 절연층으로 구성될 수 있지만, 복수의 절연층으로 구성될 수도 있다. 층간절연층(160)은 제1 컨택홀(161), 제2 컨택홀(162), 및 제3 컨택홀(163)을 갖는다. 제1 컨택홀(161) 및 제2 컨택홀(162)은, 각각 소스영역(106) 및 드레인영역(107)의 일부 표면을 노출시킨다. 제3 컨택홀(163)은, 게이트도전층패턴(122)의 상부면과 제1 블록킹절연층(151) 및 제2 블록킹절연층(152)의 표면을 노출시킨다. 제3 컨택홀(163)은 상부 제3 컨택홀(163a) 및 하부 제3 컨택홀(163b)으로 구분될 수 있다. 상부 제3 컨택홀(163a)은, 일정 깊이까지, 예컨대 층간절연층(160)의 상부면으로부터 게이트도전층패턴(122)의 상부면까지, 측벽이 수직하거나 일정 각도로 기울어진 측벽 프로파일을 갖는 형태로 이루어진다. 반면에 하부 제3 컨택홀(163b)은, 게이트도전층패턴(122)의 상부면으로부터 제1 블록킹절연층(151) 및 제2 블록킹절연층(152)의 표면까지 층간절연층(160) 내부로 함몰되면서 구부러지는 측벽 프로파일을 갖는 형태로 이루어진다.
제1 컨택홀(161), 제2 컨택홀(162), 및 제3 컨택홀(163) 내부는 각각 제1 컨택플러그(171), 제2 컨택플러그(172), 및 제3 컨택플러그(173)로 채워진다. 이에 따라 제1 컨택플러그(171) 및 제2 컨택플러그(172)는, 각각 소스영역(106) 및 드레인영역(107)과 접촉된다. 다른 예에서 제1 컨택플러그(171)와 소스영역(106) 사이의 접촉부분과, 제2 컨택플러그(172)와 드레인영역(107) 사이의 접촉부분에는 컨택저항 감소층, 예컨대 실리사이드층이 개재될 수도 있다. 제3 컨택플러그(173)는, 상부 제3 컨택홀(163a)을 채우는 상부 제3 컨택플러그(173a)와, 하부 제3 컨택홀(163b)을 채우는 하부 제3 컨택플러그(173b)를 포함하여 구성된다. 하부 제3 컨택홀(163b)을 채우는 하부 제3 컨택플러그(173b)는 단지 형태상 차이로 구분될 뿐, 구성하는 물질상의 차이는 없다. 상부 제3 컨택플러그(173a)는 채널영역(113)과 중첩되면서 양 방향으로 일정 간격만큼 연장된다. 즉 상부 제3 컨택플러그(173a)의 폭(W1)은 게이트도전층패턴(122)의 폭(W2)보다 넓다. 이에 따라 상부 제3 컨택플러그(173a)는 각각 채널영역(113)에 인접되는 제1 터널링 영역(111) 및 제2 터널링 영역(112)의 일부 영역과도 중첩된다. 상부 제3 컨택플러그(173a)는 게이트도전층패턴(122)과 접촉된다. 하부 제3 컨택플러그(173b)는 각각 제1 터널링 영역(111) 및 제2 터널링 영역(112)과 중첩된다. 하부 제3 컨택플러그(173b)의 양 측면 단부들은, 각각 소스영역(106)의 일 단부 및 드레인영역(107)의 일 단부와 자동 정렬된다. 제1 컨택플러그(171), 제2 컨택플러그(172), 및 제3 컨택플러그(173)는 동일한 도전물질층으로 구성될 수 있다. 일 예에서 제1 컨택플러그(171), 제2 컨택플러그(172), 및 제3 컨택플러그(173)는 텅스텐층으로 구성될 수 있다. 다른 예에서 제1 컨택플러그(171), 제2 컨택플러그(172), 및 제3 컨택플러그(173)는 복수의 금속층들을 포함할 수도 있다.
제1 터널링 영역(111)에서 수직 방향으로 배치되는 웰영역(104), 제1 터널절연층(131), 제1 전하트랩층(141), 제1 블록킹절연층(151), 및 제3 컨택플러그(173)는 제1 전하저장 트랜지스터를 구성한다. 제1 전하저장 트랜지스터에서 제3 컨택플러그(173)는 컨트롤게이트전극 기능을 수행하고, 제1 터널절연층(131), 제1 전하트랩층(141), 및 제1 블록킹절연층(151)은 게이트절연층 기능을 수행할 수 있다. 제2 터널링 영역(112)에서 수직 방향으로 배치되는 웰영역(104), 제2 터널절연층(132), 제2 전하트랩층(142), 제2 블록킹절연층(152), 및 제3 컨택플러그(173)는 제2 전하저장 트랜지스터를 구성한다. 제2 전하저장 트랜지스터에서 제3 컨택플러그(173)는 컨트롤게이트전극 기능을 수행하고, 제2 터널절연층(132), 제2 전하트랩층(142), 및 제1 블록킹절연층(152)은 게이트절연층 기능을 수행할 수 있다.
제1 터널링 영역(111)에서 제3 컨택플러그(173)와 웰영역(104) 사이에 일정 크기 이상의 수평 전계가 형성되고, 소스영역(106) 근처에 핫 캐리어가 발생될 경우, 이 핫 캐리어는 제1 터널절연층(131)을 통과하여 제1 전하트랩층(141) 내에 트랩될 수 있다. 마찬가지로 제2 터널링 영역(112)에서 제3 컨택플러그(173)와 웰영역(104) 사이에 일정 크기 이상의 수평 전계가 형성되고, 드레인영역(107) 근처에 핫 캐리어가 발생될 경우, 이 핫 캐리어는 제2 터널절연층(132)을 통과하여 제2 전하트랩층(142) 내에 트랩될 수 있다. 이 과정에서 수평 전계 형성을 유도하는 제3 컨택플러그(173)가 컨트롤게이트전극층 기능을 수행한다. 본 예에 따른 전하 트랩 불휘발성 메모리소자의 경우 제3 컨택플러그(173)가 제1 컨택플러그(171)와 제2 컨택플러그(172)를 구성하는 물질과 동일한 금속층으로 구성되며, 이에 따라 컨트롤게이트전극층으로 폴리실리콘층을 사용하는 일반적인 구조에 비해 소자의 동작 속도를 증가시킬 수 있다.
도 2는 도 1의 전하 트랩 불휘발성 메모리소자의 등가회로도이다. 도 2를 참조하면, 제1 전하트랩구조를 갖는 제1 전하저장 트랜지스터(221), 선택 트랜지스터(220), 및 제2 전하트랩구조를 갖는 제2 전하저장 트랜지스터(222)가 직렬로 연결된다. 즉 제1 전하저장 트랜지스터(221)의 소스단자(S)와 반대 단자는 선택 트랜지스터(220)의 일 단자와 연결된다. 그리고 제2 전하저장 트랜지스터(222)의 드레인단자(D)와 반대 단자는 선택 트랜지스터(220)의 다른 단자와 연결된다. 제1 전하트랩구조는, 도 1을 참조하여 설명한 바와 같이, 제1 터널절연층, 제1 전하트랩층, 및 제1 블로킹절연층이 순차적으로 적층된 구조일 수 있다. 또한 제2 전하트랩구조는, 제2 터널절연층, 제2 전하트랩층, 및 제2 블로킹절연층이 순차적으로 적층된 구조일 수 있다. 선택 트랜지스터(210)의 게이트단자(SG)와, 제1 전하저장 트랜지스터(221)의 제1 컨트롤게이트단자(CG1)와, 그리고 제2 전하저장 트랜지스터(222)의 제2 컨트롤게이트단자(CG2)는, 공통으로 하나의 워드라인(WL)에 연결된다. 제1 전하저장 트랜지스터(221)의 소스단자(S)는 소스라인(SL)에 연결된다. 제2 전하저장 트랜지스터(222)의 드레인단자(D)는 비트라인(BL)에 연결된다.
도 2의 등가회로를 도 1의 단면 구조와 일치시키면, 선택 트랜지스터(220)의 게이트단자(SG)는 게이트도전층패턴(122) 및 제3 컨택플러그(173)에 대응된다. 제1 전하저장 트랜지스터(221)의 제1 컨트롤게이트단자(CG1) 및 제2 전하저장 트랜지스터(222)의 제2 컨트롤게이트단자(CG2)는 제3 컨택플러그(173)에 대응된다. 제1 전하저장 트랜지스터(221)의 소스단자(S)는 소스영역(106)에 대응된다. 제2 전하저장 트랜지스터(222)의 드레인단자(D)는 드레인영역(107)에 대응된다. 또한 제1 전하저장 트랜지스터(221), 선택 트랜지스터(220), 및 제2 전하저장 트랜지스터(222)는 공통의 웰영역(104)을 공유하며, 이 웰영역(104)은 웰바이어스라인(WBL)에 연결된다.
도 3은 도 1의 전하 트랩 불휘발성 메모리소자의 제1 전하저장 트랜지스터의 프로그램 동작을 설명하기 위해 나타내 보인 도면이다. 본 예에서 프로그램 상태는 문턱전압값이 증가된 상태이지만, 이는 하나의 예로서 반대의 경우를 프로그램 상태로 설정할 수도 있으며, 이는 이하의 모든 동작 설명에 동일하게 적용될 수 있다. 도 3에서 도 1 및 도 2와 동일한 참조부호는 동일한 요소를 나타낸다. 도 3을 참조하면, 제1 전하저장 트랜지스터(221)를 프로그램하기 위해, 워드라인(WL)에 포지티브 프로그램전압(+Vpp)을 인가하고, 소스라인(SL)에 포지티브 프로그램소스라인전압(+Vpsl)을 인가한다. 그리고 비트라인(BL) 및 웰영역(104)에 0V를 인가한다. 일 예에서, 포지티브 프로그램전압(+Vpp)은, 선택 트랜지스터(220) 및 제2 전하저장 트랜지스터(222)가 갖는 문턱전압보다 큰 값을 가지며, 또한 적어도 소스영역(106) 부근에서 발생되는 핫 일렉트론들(hot electrons)이 제1 터널절연층(131)을 통과하여 제1 전하 트랩층(141)으로 트랩되도록 할 수 있는 정도의 값을 갖는다. 일 예에서 포지티브 프로그램소스라인전압(+Vpsl)은 비트라인(BL)과의 수평 전계에 의해 소스영역(106) 근방에서 핫 일렉트론들이 생성될 수 있을 정도의 값을 갖는다. 핫 일렉트론들 생성과 관련하여 포지티브 프로그램전압(+Vpp) 및 포지티브 프로그램소스라인전압(+Vpsl)의 크기는 핫 일렉트론들 생성 메커니즘들에 따라 다양하게 설정될 수 있다.
워드라인(WL)에 인가되는 포지티브 프로그램전압(+Vpp)은 제3 컨택플러그(173) 및 게이트도전층패턴(122)에 인가된다. 이에 따라 선택 트랜지스터(220) 및 제2 전하저장 트랜지스터(222)는 턴 온 되며, 채널영역(113) 및 제2 터널링영역(112)에는 각각 반전층이 형성된다. 반전층이 형성됨에 따라, 도면에서 점선의 화살표로 나타낸 바와 같이, 캐리어, 즉 일렉트론들은 제2 전하저장 트랜지스터(222)의 드레인영역(107)으로부터 제1 전하저장 트랜지스터(221)의 소스영역(106)으로 이동할 수 있다. 한편 비트라인(BL) 및 소스라인(SL)에 각각 0V 및 포지티브 프로그램소스라인전압(+Vpsl)이 인가되고 선택 트랜지스터(220) 및 제2 전하저장 트랜지스터(222)가 턴 온 됨에 따라, 소스영역(106)과 드레인영역(107) 사이에는 포지티브 프로그램소스라인전압(+Vpsl)에 상당하는 수평 전계가 형성된다. 또한 워드라인(WL)을 통해 제3 컨택플러그(173)에 포지티브 프로그램전압(+Vpp)이 인가되고 웰영역(104)에는 0V가 인가됨에 따라, 제1 터널링 영역(111)에는 포지티브 프로그램전압(+Vpp)에 상당하는 수직 전계가 형성된다. 이와 같은 수평 전계 및 수직 전계에 의해, 도면에서 "A"로 나타낸 바와 같이, 제1 터널링 영역(111)에 핫 일렉트론들이 생성되고, 이 생성된 핫 일렉트론들 중 일부는 제1 터널절연층(131)을 통과하여 제1 전하트랩층(141)에 트랩된다. 이와 같은 과정에 의해 제1 전하저장 트랜지스터(221)는 문턱전압이 증가하는 프로그램 상태가 된다.
도 4는 도 1의 전하 트랩 불휘발성 메모리소자의 제2 전하저장 트랜지스터의 프로그램 동작을 설명하기 위해 나타내 보인 도면이다. 도 4에서 도 1 및 도 2와 동일한 참조부호는 동일한 요소를 나타낸다. 도 4를 참조하면, 제2 전하저장 트랜지스터(222)를 프로그램하기 위해, 워드라인(WL)에 포지티브 프로그램전압(+Vpp)을 인가하고, 비트라인(BL)에 포지티브 프로그램비트라인전압(+Vpbl)을 인가한다. 그리고 소스라인(SL) 및 웰영역(104)에 0V를 인가한다. 포지티브 프로그램전압(+Vpp)은, 선택 트랜지스터(220) 및 제1 전하저장 트랜지스터(221)가 갖는 문턱전압보다 큰 값을 가지며, 또한 적어도 드레인영역(107) 부근에서 발생되는 핫 일렉트론들이 제2 터널절연층(132)을 통과하여 제2 전하 트랩층(142)으로 트랩되도록 할 수 있는 정도의 값을 갖는다. 포지티브 프로그램비트라인전압(+Vpbl)은, 소스라인(SL)과의 수평 전계에 의해 드레인영역(107) 근방에서 핫 일렉트론들이 생성될 수 있을 정도의 값을 갖는다. 핫 일렉트론들 생성과 관련하여 포지티브 프로그램전압(+Vpp) 및 포지티브 프로그램비트라인전압(+Vpbl)의 크기는 핫 일렉트론들 생성 메커니즘들에 따라 다양하게 설정될 수 있다.
워드라인(WL)에 인가되는 포지티브 프로그램전압(+Vpp)은 제3 컨택플러그(173) 및 게이트도전층패턴(122)에 인가된다. 이에 따라 선택 트랜지스터(220) 및 제1 전하저장 트랜지스터(221)는 턴 온 되며, 채널영역(113) 및 제1 터널링영역(111)에는 각각 반전층이 형성된다. 반전층이 형성됨에 따라, 도면에서 점선의 화살표로 나타낸 바와 같이, 캐리어, 즉 일렉트론들은 제1 전하저장 트랜지스터(221)의 소스영역(106)으로부터 제2 전하저장 트랜지스터(222)의 드레인영역(107)으로 이동할 수 있다. 한편 비트라인(BL) 및 소스라인(SL)에 각각 포지티브 프로그램비트전압(+Vpbl) 및 0V가 인가되고 선택 트랜지스터(220) 및 제1 전하저장 트랜지스터(221)가 턴 온 됨에 따라, 소스영역(106)과 드레인영역(107) 사이에는 프로그램비트전압(+Vpbl)에 상당하는 수평 전계가 형성된다. 또한 워드라인(WL)을 통해 제3 컨택플러그(173)에 포지티브 프로그램전압(+Vpp)이 인가되고 웰영역(104)에는 0V가 인가됨에 따라, 제2 터널링 영역(112)에는 포지티브 프로그램전압(+Vpp)에 상당하는 수직 전계가 형성된다. 이와 같은 수평 전계 및 수직 전계에 의해, 도면에서 "B"로 나타낸 바와 같이, 제2 터널링 영역(112)에 핫 일렉트론들이 생성되고, 이 생성된 핫 일렉트론들 중 일부는 제2 터널절연층(132)을 통과하여 제2 전하트랩층(142)에 트랩된다. 이와 같은 과정에 의해 제2 전하저장 트랜지스터(222)는 문턱전압이 증가하는 프로그램 상태가 된다.
도 5는 도 1의 전하 트랩 불휘발성 메모리소자의 선택적 이레이즈 동작을 설명하기 위해 나타내 보인 도면이다. 도 5에서 도 1 및 도 2와 동일한 참조부호는 동일한 요소를 나타낸다. 도 5를 참조하면, 제1 전하저장 트랜지스터(221)를 선택적으로 이레이즈하기 위해, 워드라인(WL)에 네가티브 이레이즈전압(-Vee)을 인가하고, 소스라인(SL)에 포지티브 이레이즈소스라인전압(+Vesl)을 인가한다. 그리고 비트라인(BL)은 플로팅시키고, 웰영역(104)에는 0V를 인가한다. 네가티브 이레이즈전압(-Vee) 및 포지티브 이레이즈소스라인전압(+Vesl)은, 두 전압차에 의해 제1 전하트랩층(141) 내에 트랩되어 있는 일렉트론들이 소스영역(106)으로 밴드투밴드 터널링(BTBT; Band To Band Tunneling)될 수 있도록 하는 정도로 설정될 수 있다. 또한 네가티브 이레이즈전압(-Vee)은, 제2 전하트랩층(142) 내에 트랩되어 있는 일렉트론들이 0V가 인가되는 웰영역(104)으로 터널링되지 않도록 하는 정도의 값을 갖는다.
워드라인(WL)에 인가되는 네가티브 이레이즈전압(-Vee)은 제3 컨택플러그(173) 및 게이트도전층패턴(122)에 인가된다. 그리고 소스라인(SL)에 인가되는 포지티브 이레이즈소스라인전압(+Vesl)은 소스영역(106)으로 인가된다. 이에 따라 제1 전하저장 트랜지스터(221)의 제1 컨트롤게이트단자(CG1)를 구성하는 제3 컨택플러그(173)와, 소스영역(106) 사이에는 네가티브 이레이즈전압(-Vee)과 포지티브 이레이즈소스라인전압(+Vesl)의 차이에 상당하는 전계가 형성된다. 이 전계에 의해 제1 전하저장 트랜지스터(221)의 제1 전하트랩층(151) 내에 트랩되어 있던 일렉트론들은, 도면에서 "C"로 나타낸 바와 같이, 밴드투밴드 터널링 메커니즘에 의해 소스영역(106)으로 터널링된다. 이와 같이 제1 전하트랩층(151) 내에 트랩되어 있던 일렉트론들이 소스영역(106)으로 밴드투밴드 터널링됨으로써, 제1 전하저장 트랜지스터(221)는 문턱전압이 낮아지는 이레이즈 상태가 된다.
한편 이 과정에서 제2 전하저장 트랜지스터(222)의 경우, 비트라인(BL)이 플로팅됨에 따라 제2 컨트롤게이트단자(CG2)를 구성하는 제3 컨택플러그(173)와, 드레인영역(107) 사이에는 전계가 형성되지 않는다. 제2 컨트롤게이트단자(CG2)를 구성하는 제3 컨택플러그(173)와 웰영역(104) 사이에는 네가티브 이레이즈전압(-Vee)에 상당하는 전계가 형성된다. 앞서 언급한 바와 같이, 네가티브 이레이즈전압(-Vee)이, 제2 전하트랩층(142) 내에 트랩되어 있는 일렉트론들이 0V가 인가되는 웰영역(104)으로 터널링되지 않도록 하는 정도의 값을 가짐에 따라 제2 전하트랩층(142) 내에 트랩되어 있는 일렉트론들은 영향을 받지 않는다.
본 예에 따른 전하 트랩 불휘발성 메모리소자의 선택적 이레이즈 방법은 제2 전하저장 트랜지스터(222)만을 선택적으로 이레이즈시키는 경우에도 동일하게 적용할 수 있다. 다만 이 경우 소스라인(SL)은 플로팅되고 비트라인(BL)에는 포지티브 이레이즈비트라인전압(+Vebl)이 인가된다. 포지티브 이레이즈비트라인전압(+Vebl)의 크기는, 도 5를 참조하여 설명한 포지티브 이레이즈소스라인전압(+Vesl)의 크기와 같을 수 있다. 지금까지 설명한 바와 같이, 선택트랜지스터(220)를 기준으로 제1 전하저장 트랜지스터(221)만을 선택적으로 이레이즈하거나, 제2 전하저장 트랜지스터(222)만을 선택적으로 이레이즈할 수 있다. 도 1의 전하 트랩 불휘발성 메모리소자를 이용하여 셀 어레이를 구성할 경우, 복수개의 셀들의 제1 전하저장 트랜지스터들 및 제2 전하저장 트랜지스터들이 서로 다른 페이지를 구성할 수 있다. 이 경우 본 예에 따른 선택적 이레이즈 방법에 의해 페이지 단위로 이레이즈 동작을 수행할 수 있다.
도 6은 도 1의 전하 트랩 불휘발성 메모리소자의 일괄 이레이즈 동작의 일 예를 설명하기 위해 나타내 보인 도면이다. 도 6에서 도 1 및 도 2와 동일한 참조부호는 동일한 요소를 나타낸다. 도 6을 참조하면, 제1 전하저장 트랜지스터(221) 및 제2 전하저장 트랜지스터(222)를 일괄적으로 이레이즈하기 위해, 워드라인(WL)에 네가티브 이레이즈전압(-Vee)을 인가하고, 소스라인(SL) 및 비트라인(BL)에 각각 포지티브 이레이즈소스라인전압(+Vesl) 및 포지티브 이레이즈비트라인전압(+Vebl)을 인가한다. 포지티브 이레이즈소스라인전압(+Vesl) 및 포지티브 이레이즈비트라인전압(+Vebl)은 같은 크기를 가질 수 있다. 웰영역(104)에는 0V를 인가한다. 네가티브 이레이즈전압(-Vee) 및 포지티브 이레이즈소스라인전압(+Vesl)은, 두 전압차에 의해 제1 전하트랩층(141) 내에 트랩되어 있는 일렉트론들이 소스영역(106)으로 밴드투밴드 터널링(BTBT; Band To Band Tunneling)될 수 있도록 하는 정도로 설정될 수 있다. 또한 네가티브 이레이즈전압(-Vee) 및 포지티브 이레이즈비트라인라인전압(+Vebl)은, 두 전압차에 의해 제2 전하트랩층(142) 내에 트랩되어 있는 일렉트론들이 드레인영역(107)으로 밴드투밴드 터널링될 수 있도록 하는 정도로 설정될 수 있다.
워드라인(WL)에 인가되는 네가티브 이레이즈전압(-Vee)은 제3 컨택플러그(173) 및 게이트도전층패턴(122)에 인가된다. 그리고 소스라인(SL)에 인가되는 포지티브 이레이즈소스라인전압(+Vesl)은 소스영역(106)으로 인가된다. 이에 따라 제1 전하저장 트랜지스터(221)의 제1 컨트롤게이트단자(CG1)를 구성하는 제3 컨택플러그(173)와, 소스영역(106) 사이에는 네가티브 이레이즈전압(-Vee)과 포지티브 이레이즈소스라인전압(+Vesl)의 차이에 상당하는 전계가 형성된다. 이 전계에 의해 제1 전하저장 트랜지스터(221)의 제1 전하트랩층(151) 내에 트랩되어 있던 일렉트론들은, 도면에서 "D"로 나타낸 바와 같이, 밴드투밴드 터널링 메커니즘에 의해 소스영역(106)으로 터널링된다. 이와 같이 제1 전하트랩층(151) 내에 트랩되어 있던 일렉트론들이 소스영역(106)으로 밴드투밴드 터널링됨으로써, 제1 전하저장 트랜지스터(221)는 문턱전압이 낮아지는 이레이즈 상태가 된다.
마찬가지로 워드라인(WL)에 인가되는 네가티브 이레이즈전압(-Vee)은 제3 컨택플러그(173) 및 게이트도전층패턴(122)에 인가되고, 비트라인(BL)에 인가되는 포지티브 이레이즈비트라인전압(+Vebl)은 드레인영역(107)으로 인가된다. 이에 따라 제2 전하저장 트랜지스터(222)의 제2 컨트롤게이트단자(CG2)를 구성하는 제3 컨택플러그(173)와, 드레인영역(107) 사이에는 네가티브 이레이즈전압(-Vee)과 포지티브 이레이즈비트라인전압(+Vebl)의 차이에 상당하는 전계가 형성된다. 이 전계에 의해 제2 전하저장 트랜지스터(222)의 제2 전하트랩층(152) 내에 트랩되어 있던 일렉트론들은, 도면에서 "E"로 나타낸 바와 같이, 밴드투밴드 터널링 메커니즘에 의해 드레인영역(107)으로 터널링된다. 이와 같이 제2 전하트랩층(152) 내에 트랩되어 있던 일렉트론들이 드레인영역(107)으로 밴드투밴드 터널링됨으로써, 제2 전하저장 트랜지스터(222)는 문턱전압이 낮아지는 이레이즈 상태가 된다.
본 예에 따른 전하 트랩 불휘발성 메모리소자의 일괄적 이레이즈 방법은, 밴드투밴드 터널링 메커니즘을 이용하여, 제1 전하저장 트랜지스터(221) 및 제2 전하저장 트랜지스터(222)를 일괄적으로 이레이즈시킬 수 있도록 한다. 이에 따라 도 1의 전하 트랩 불휘발성 메모리소자를 이용하여 셀 어레이를 구성할 경우, 페이지 구성과 무관하게 블록(block) 단위로 이레이즈 동작을 수행할 수 있다.
도 7은 도 1의 전하 트랩 불휘발성 메모리소자의 일괄 이레이즈 동작의 다른 예를 설명하기 위해 나타내 보인 도면이다. 도 7에서 도 1 및 도 2와 동일한 참조부호는 동일한 요소를 나타낸다. 도 7을 참조하면, 제1 전하저장 트랜지스터(221) 및 제2 전하저장 트랜지스터(222)를 일괄적으로 이레이즈하기 위해, 워드라인(WL)에 네가티브 이레이즈전압(-Vee)을 인가하고, 소스라인(SL) 및 비트라인(BL)에 각각 포지티브 이레이즈소스라인전압(+Vesl) 및 포지티브 이레이즈비트라인전압(+Vebl)을 인가한다. 포지티브 이레이즈소스라인전압(+Vesl) 및 포지티브 이레이즈비트라인전압(+Vebl)은 같은 크기를 가질 수 있다. 본 예에서의 포지티브 이레이즈소스라인전압(+Vesl) 및 포지티브 이레이즈비트라인전압(+Vebl)은, 도 6을 참조하여 설명한 이레이즈 방법에서의 포지티브 이레이즈소스라인전압(+Vesl) 및 포지티브 이레이즈비트라인전압(+Vebl)과 각각 다른 크기를 가질 수 있다. 본 예에서는 웰영역(104)에 포지티브 이레이즈웰전압(+Vew)을 인가한다. 네가티브 이레이즈전압(-Vee) 및 포지티브 이레이즈웰전압(+Vew)은, 두 전압차에 의해 제1 전하트랩층(141) 및 제2 전하트랩층(142) 내에 트랩되어 있는 일렉트론들이 웰영역(104)으로 F-N 터널링(Fowler-Nordheim Tunneling)될 수 있도록 하는 정도로 설정될 수 있다. 포지티브 이레이즈소스라인전압(+Vesl) 및 포지티브 이레이즈비트라인전압(+Vebl)은 포지티브 이레이즈웰전압(+Vew)과 같은 크기를 가질 수 있다.
워드라인(WL)에 인가되는 네가티브 이레이즈전압(-Vee)은 제3 컨택플러그(173) 및 게이트도전층패턴(122)에 인가되고, 웰영역(104)에 포지티브 이레이즈웰전압(+Vew)이 인가됨에 따라, 제1 전하저장 트랜지스터(221)의 제1 컨트롤게이트단자(CG1) 및 제2 전하저장 트랜지스터(222)의 제2 컨트롤게이트단자(CG2)를 구성하는 제3 컨택플러그(173)와, 웰영역(104) 사이에는 네가티브 이레이즈전압(-Vee)과 포지티브 이레이즈웰전압(+Vew)의 차이에 상당하는 수직 전계가 형성된다. 이 수직 전계에 의해, 제1 전하저장 트랜지스터(221)의 제1 전하트랩층(151) 내에 트랩되어 있던 일렉트론들은, 도면에서 "F"로 나타낸 바와 같이, F-N 터널링 메커니즘에 의해 웰영역(104)으로 터널링된다. 마찬가지로 위 수직 전계에 의해, 제2 전하저장 트랜지스터(222)의 제2 전하트랩층(152) 내에 트랩되어 있던 일렉트론들도, 도면에서 "G"로 나타낸 바와 같이, F-N 터널링 메커니즘에 의해 웰영역(104)으로 터널링된다. 이와 같이 제1 전하트랩층(151) 및 제2 전하트랩층(152) 내에 트랩되어 있던 일렉트론들이 웰영역(104)으로 F-N 터널링됨으로써, 제1 전하저장 트랜지스터(221) 및 제2 전하저장 트랜지스터(222)는 문턱전압이 낮아지는 이레이즈 상태가 된다.
본 예에 따른 전하 트랩 불휘발성 메모리소자의 일괄적 이레이즈 방법은, F-N 터널링 메커니즘을 이용하여, 제1 전하저장 트랜지스터(221) 및 제2 전하저장 트랜지스터(222)를 일괄적으로 이레이즈시킬 수 있도록 한다. 이에 따라 도 1의 전하 트랩 불휘발성 메모리소자를 이용하여 셀 어레이를 구성할 경우, 페이지 구성과 무관하게 블록(block) 단위로 이레이즈 동작을 수행할 수 있다.
도 8은 도 1의 전하 트랩 불휘발성 메모리소자의 제1 전하저장 트랜지스터의 리드 동작을 설명하기 위해 나타내 보인 도면이다. 도 8에서 도 1 및 도 2와 동일한 참조부호는 동일한 요소를 나타낸다. 도 8을 참조하면, 제1 전하저장 트랜지스터(221)를 리드(read)하기 위해, 워드라인(WL)에 포지티브 리드전압(+Vrr)을 인가하고, 비트라인(BL)에 포지티브 리드비트라인전압(+Vrbl)을 인가한다. 그리고 소스라인(SL) 및 웰영역(104)에 0V를 인가한다. 일 예에서, 포지티브 리드전압(+Vrr)은, 선택 트랜지스터(220)이 갖는 문턱전압보다 큰 값을 갖는다. 또한 포지티브 리드전압(+Vrr)은, 제1 전하저장 트랜지스터(221)가 이레이즈 상태에서 갖는 문턱전압과 프로그램 상태에서 갖는 문턱전압 사이의 값을 갖는다. 일 예에서, 포지티브 리드비트라인전압(+Vrbl)은, 제2 터널링 영역(112)을 완전히 공핍시킬 수 있는 정도의 크기를 갖는다.
워드라인(WL)에 인가되는 포지티브 리드전압(+Vrr)은 제3 컨택플러그(173) 및 게이트도전층패턴(122)에 인가된다. 이에 따라 선택 트랜지스터(220)는 턴 온 되어 채널영역(113)에 반전층이 형성된다. 제1 전하저장 트랜지스터(221)의 경우, 이레이즈 상태인 경우 반전층이 형성되지만, 프로그램 상태인 경우 반전층이 형성되지 않는다.
먼저 제1 전하저장 트랜지스터(221)가 이레이즈 상태인 경우를 예로 들기로 한다. 이 경우, 도면에 나타낸 바와 같이, 제1 전하저장 트랜지스터(221) 및 선택 트랜지스터(220)가 턴 온 되어, 제1 터널링 영역(111) 및 채널영역(113)에는 각각 제1 반전층(191) 및 제2 반전층(192)이 형성된다. 제1 반전층(191) 및 제2 반전층(192)은 캐리어 이동 경로로 작용한다. 한편, 비트라인(BL)을 통해 드레인영역(107)에 포지티브 리드비트라인전압(+Vrbl)이 인가됨에 따라, 제2 터널링 영역(112)은 완전히 공핍되는 표면 펀치-스루(surface punch-through) 현상이 발생되고, 이에 따라 드레인영역(107)이 제2 터널링 영역(112)으로 연장되는 효과가 발생된다. 이에 따라 소스영역(106)과 드레인영역(107) 사이의 전압차에 의해 소스영역(106)에서 드레인영역(107)으로 일렉트론들이 이동되며, 전류는 드레인영역(107)에서 소스영역(106)으로 흐르게 된다. 이와 같은 전류를 센싱함으로써 제1 전하저장 트랜지스터(221)의 이레이즈 상태를 리드할 수 있다.
다음에 제1 전하저장 트랜지스터(221)가 프로그램 상태인 경우를 예로 들면, 선택 트랜지스터(220)는 턴 온 되는 반면, 제1 전하저장 트랜지스터(221)는 턴 오프 상태를 유지한다. 이에 따라 채널영역(113)에는 제2 반전층(192)이 형성되지만, 제1 터널링 영역(111)의 제1 반전층(191)은 형성되지 않는다. 한편, 비트라인(BL)을 통해 드레인영역(107)에 포지티브 리드비트라인전압(+Vrbl)이 인가됨에 따라, 제2 터널링 영역(191)은 완전히 공핍되는 표면 펀치-스루(surface punch-through) 현상이 발생되고, 이에 따라 드레인영역(107)이 제2 터널링 영역(112)으로 연장되는 효과가 발생된다. 비록 소스영역(106)과 드레인영역(107) 사이의 전압차가 존재하더라도, 제1 터널링 영역(111)에서 캐리어 이동 경로인 제1 반전층(191)이 형성되지 않으므로, 드레인영역(107)과 소스영역(106) 사이로 전류는 흐르지 않는다. 이와 같은 상태를 센싱함으로써 제1 전하저장 트랜지스터(221)의 프로그램 상태를 리드할 수 있다.
도 9는 도 1의 전하 트랩 불휘발성 메모리소자의 제2 전하저장 트랜지스터의 리드 동작을 설명하기 위해 나타내 보인 도면이다. 도 9에서 도 1 및 도 2와 동일한 참조부호는 동일한 요소를 나타낸다. 도 9를 참조하면, 제2 전하저장 트랜지스터(222)를 리드하기 위해, 워드라인(WL)에 포지티브 리드전압(+Vrr)을 인가하고, 소스라인(SL)에 포지티브 리드소스라인전압(+Vrsl)을 인가한다. 그리고 비트라인(BL) 및 웰영역(104)에 0V를 인가한다. 일 예에서, 포지티브 리드전압(+Vrr)은, 선택 트랜지스터(220)가 갖는 문턱전압보다 큰 값을 갖는다. 또한 포지티브 리드전압(+Vrr)은, 제2 전하저장 트랜지스터(222)가 이레이즈 상태에서 갖는 문턱전압과 프로그램 상태에서 갖는 문턱전압 사이의 값을 갖는다. 일 예에서, 포지티브 리드비트라인전압(+Vrbl)은, 제1 터널링 영역(111)을 완전히 공핍시킬 수 있는 정도의 크기를 갖는다.
워드라인(WL)에 인가되는 포지티브 리드전압(+Vrr)은 제3 컨택플러그(173) 및 게이트도전층패턴(122)에 인가된다. 이에 따라 선택 트랜지스터(220)는 턴 온 되어 채널영역(113)에 반전층이 형성된다. 제2 전하저장 트랜지스터(222)의 경우, 이레이즈 상태인 경우 반전층이 형성되지만, 프로그램 상태인 경우 반전층이 형성되지 않는다.
먼저 제2 전하저장 트랜지스터(222)가 이레이즈 상태인 경우를 예로 들기로 한다. 이 경우, 도면에 나타낸 바와 같이, 제2 전하저장 트랜지스터(222) 및 선택 트랜지스터(220)가 턴 온 되어, 제2 터널링 영역(112) 및 채널영역(113)에는 각각 제3 반전층(193) 및 제4 반전층(194)이 형성된다. 제3 반전층(193) 및 제4 반전층(194)은 캐리어 이동 경로로 작용한다. 한편, 소스라인(SL)을 통해 소스영역(106)에 포지티브 리드소스라인전압(+Vrsl)이 인가됨에 따라, 제1 터널링 영역(111)은 완전히 공핍되는 표면 펀치-스루 현상이 발생되고, 이에 따라 소스영역(106)이 제2 터널링 영역(112)으로 연장되는 효과가 발생된다. 이에 따라 소스영역(106)과 드레인영역(107) 사이의 전압차에 의해 드레인영역(107)에서 소스영역(106)으로 일렉트론들이 이동되며, 전류는 소스영역(106)에서 드레인영역(107)으로 흐르게 된다. 이와 같은 전류를 센싱함으로써 제2 전하저장 트랜지스터(222)의 이레이즈 상태를 리드할 수 있다.
제2 전하저장 트랜지스터(222)가 프로그램 상태인 경우를 예로 들면, 선택 트랜지스터(220)는 턴 온 되는 반면, 제2 전하저장 트랜지스터(222)는 턴 오프 상태를 유지한다. 이에 따라 채널영역(113)에는 제4 반전층(194)이 형성되지만, 제2 터널링 영역(112)의 제3 반전층(193)은 형성되지 않는다. 한편, 소스라인(SL)을 통해 소스영역(106)에 포지티브 리드소스라인전압(+Vrsl)이 인가됨에 따라, 제1 터널링 영역(111)은 완전히 공핍되는 표면 펀치-스루 현상이 발생되고, 이에 따라 소스영역(106)이 제1 터널링 영역(111)까지 연장되는 효과가 발생된다. 비록 소스영역(106)과 드레인영역(107) 사이의 전압차가 존재하더라도, 제2 터널링 영역(112)에서 캐리어 이동 경로인 제3 반전층(193)이 형성되지 않으므로, 소스영역(106)과 드레인영역(107) 사이로 전류는 흐르지 않는다. 이와 같은 상태를 센싱함으로써 제2 전하저장 트랜지스터(222)의 프로그램 상태를 리드할 수 있다.
도 10은 일 예에 따른 전하 트랩 불휘발성 메모리소자의 셀 어레이를 나타내 보인 도면이다. 도 10을 참조하면, 본 예에 따른 셀 어레이(200)는 복수개의 단위셀들이 4행 및 3열의 매트릭스 형태로 배치됨으로써 구성된다. 셀 어레이의 행수 및 열수는 다양하게 설정될 수 있으며, 이 경우 본 예에 따른 구조 및 동작이 동일하게 적용될 수 있다. 또한 본 예에서 행과 열은 임의로 설정될 수 있으며, 따라서 행 및 열은 각각 열 및 행으로 바뀌어서 표현할 수도 있다. 각각의 단위셀은, 도 1 및 도 2를 참조하여 설명한 전하 트랩 불휘발성 메모리소자로 구성된다. 즉 각각의 단위셀은, 제1 컨트롤게이트단자(CG1)를 갖는 제1 전하저장 트랜지스터, 선택게이트단자(SG)를 갖는 선택 트랜지스터, 및 제2 컨트롤게이트단자(CG2)를 갖는 제2 전하저장 트랜지스터가 일렬로 연결되어 배치되는 구조를 갖는다. 각각의 단위셀에 대한 중복되는 설명은 생략하기로 한다. 단위셀들은 각각 행과 열의 교차점에 배치된다. 비록 도면에 나타내지는 않았지만, 셀 어레이(200)를 구성하는 단위셀들은 하나의 웰영역 내에 배치되며, 따라서 공통의 웰바이어스전압이 적용된다.
3개의 열들 중 각각의 열에 포함되는 단위셀들은 일렬로 연결된다. n을 홀수로 정의할 경우, 각각의 열에 포함되는 단위셀들 중 그 열의 n번째 행의 단위셀의 소스단자(S)는, 동일한 열에 포함되는 단위셀들 중 (n+1)번째 행의 단위셀의 소스단자(S)와 직접 연결된다. 즉 어느 한 열의 n번째 행의 단위셀과 (n+1)번째 행의 단위셀은 소스단자(S)를 서로 공유한다. 예컨대 1행 및 1열의 단위셀(211)의 소스단자(S)는 2행 및 1열의 단위셀(221)의 소스단자(S)와 직접 연결된다. 3행 및 1열의 단위셀(231)의 소스단자(S)는 4행 및 1열의 단위셀(241)의 소스단자(S)와 직접 연결된다. m을 짝수로 정의할 경우, 각각의 열에 포함되는 단위셀들 중 그 열의 m번째 행의 단위셀의 드레인단자(D)는, 동일한 열에 포함되는 단위셀들 중 (m+1)번째 행의 단위셀의 드레인단자(D)와 직접 연결된다. 즉 마지막 짝수번째 행의 단위셀을 제외하면, 어느 한 열의 m번째 행의 단위셀과 (m+1)번째 행의 단위셀은 드레인단자(D)를 서로 공유한다. 예컨대 2행 및 1열의 단위셀(221)의 드레인단자(D)는 3행 및 1열의 단위셀(231)의 드레인단자(D)와 직접 연결된다.
4개의 행들 중 각각의 행에 포함되는 단위셀들 각각의 선택게이트단자(SG)는 하나의 워드라인에 공통으로 연결된다. 예컨대 1행을 구성하는 단위셀들(211, 212, 213) 각각의 선택게이트단자(SG)는 제1 워드라인(WL1)에 공통으로 연결된다. 2행을 구성하는 단위셀들(221, 222, 223) 각각의 선택게이트단자(SG)는 제2 워드라인(WL2)에 공통으로 연결된다. 3행을 구성하는 단위셀들(231, 232, 233) 각각의 선택게이트단자(SG)는 제3 워드라인(WL3)에 공통으로 연결된다. 그리고 4행을 구성하는 단위셀들(241, 242, 243) 각각의 선택게이트단자(SG)는 제4 워드라인(WL4)에 공통으로 연결된다.
어느 한 열에 포함되는 단위셀들의 드레인단자(D)들은 하나의 비트라인에 공통으로 연결된다. 예컨대 1열을 구성하는 단위셀들(211, 221, 231, 241) 각각의 드레인단자(D)들은 제1 비트라인(BL1)에 공통으로 연결된다. 2열을 구성하는 단위셀들(212, 222, 232, 242) 각각의 드레인단자(D)는 제2 비트라인(BL2)에 공통으로 연결된다. 그리고 3열을 구성하는 단위셀들(213, 223, 233, 243) 각각의 드레인단자(D)는 제3 비트라인(BL3)에 공통으로 연결된다.
3개의 열들 각각의 n번째 행의 단위셀과 (n+1)번째 행의 단위셀이 공유하는 소스단자(S)는, 하나의 소스라인(SL)에 공통으로 연결된다. 예컨대 1행 및 1열의 단위셀(211)과 2행 및 1열의 단위셀(221)이 공유하는 소스단자(S)와, 1행 및 2열의 단위셀(212)과 2행 및 2열의 단위셀(222)이 공유하는 소스단자(S)와, 그리고 1행 및 3열의 단위셀(213)과 2행 및 3열의 단위셀(223)이 공유하는 소스단자(S)는 제1 소스라인(SL1)에 공통으로 연결된다. 또한 3행 및 1열의 단위셀(231)과 4행 및 1열의 단위셀(241)이 공유하는 소스단자(S)와, 3행 및 2열의 단위셀(232)과 4행 및 2열의 단위셀(242)이 공유하는 소스단자(S)와, 그리고 3행 및 3열의 단위셀(233)과 4행 및 3열의 단위셀(243)이 공유하는 소스단자(S)는 제2 소스라인(SL2)에 공통으로 연결된다.
도 11은 도 10의 전하 트랩 불휘발성 메모리소자의 셀 어레이의 프로그램 동작의 일 예를 설명하기 위해 나타내 보인 도면이다. 본 예에서는, 도면에서 점선의 원으로 표시한 바와 같이, 2행 및 1열의 단위셀(221)(이하 "선택단위셀"로 표기)의 제1 전하저장 트랜지스터를 프로그램하는 경우를 예로 들기로 한다. 본 예에서의 프로그램 방법은, 다른 행 및 다른 열의 단위셀의 제1 전하저장 트랜지스터를 프로그램하는 경우에 대해서도 동일하게 적용될 수 있다. 도 11을 참조하면, 선택단위셀(221)의 선택게이트단자(SG)가 연결되는 제2 워드라인(WL2)에 포지티브 프로그램전압(+Vpp)을 인가하고, 나머지 워드라인들(WL1, WL3, WL4)에는 각각 0V를 인가한다. 선택단위셀(221)의 소스단자(S)가 연결되는 제1 소스라인(SL1)에 포지티브 프로그램소스라인전압(+Vpsl)을 인가하고, 나머지 제2 소스라인(SL2)에는 0V를 인가한다. 선택단위셀(221)의 드레인단자(D)가 연결되는 제1 비트라인(BL1)에는 0V를 인가하고, 나머지 비트라인들(BL2, BL3)은 플로팅시킨다. 도면에 나타내지는 않았지만, 웰바이어스전압으로 0V를 인가한다.
이와 같은 바이어스 인가 조건에 따라, 선택단위셀(221)의 제1 전하저장 트랜지스터는, 도 3을 참조하여 설명한 핫 캐리어 인젝션(hot carrier injection) 메커니즘에 따라 프로그램될 수 있다. 선택단위셀(221)과 제2 워드라인(WL2)을 공유하는 비선택단위셀들, 즉 2행 및 2열의 단위셀(222)과, 2행 및 3열의 단위셀(223)의 경우, 각각 제2 비트라인(BL2) 및 제3 비트라인(BL3)이 플로팅됨에 따라, 소스단자(S) 및 드레인단자(D) 사이에 수평 전계가 발생되지 않으며, 이에 따라 프로그램 금지 동작이 적용된다. 선택단위셀(221)과 제1 소스라인(SL1)을 공유하는 비선택단위셀들, 즉 1행의 단위셀들(211, 212, 213)의 경우, 제1 워드라인(WL0)에 0V가 인가됨에 따라, 선택트랜지스터가 턴 오프되며, 이에 따라 프로그램 금지 동작이 적용된다. 또한 선택단위셀(221)과 제1 소스라인(SL1)을 공유하는 2행의 비선택단위셀들(222, 223)의 경우에도, 제2 비트라인(BL2) 및 제3 비트라인(BL3)이 플로팅됨에 따라 프로그램 금지 동작이 적용된다.
도 12는 도 10의 전하 트랩 불휘발성 메모리소자의 셀 어레이의 프로그램 동작의 다른 예를 설명하기 위해 나타내 보인 도면이다. 본 예에서는, 도면에서 점선의 원으로 표시한 바와 같이, 2행 및 1열의 단위셀(221)(이하 "선택단위셀"로 표기)의 제2 전하저장 트랜지스터를 프로그램하는 경우를 예로 들기로 한다. 본 예에서의 프로그램 방법은, 다른 행 및 다른 열의 단위셀의 제2 전하저장 트랜지스터를 프로그램하는 경우에 대해서도 동일하게 적용될 수 있다. 도 12를 참조하면, 선택단위셀(221)의 선택게이트단자(SG)가 연결되는 제2 워드라인(WL2)에 포지티브 프로그램전압(+Vpp)을 인가하고, 나머지 워드라인들(WL1, WL3, WL4)에는 각각 0V를 인가한다. 선택단위셀(221)의 드레인단자(D)가 연결되는 제1 비트라인(BL1)에 포지티브 프로그램비트라인전압(+Vpbl)을 인가하고, 나머지 비트라인들(BL2, BL3)에는 0V를 인가한다. 선택단위셀(221)의 소스단자(S)가 연결되는 제1 소스라인(SL1)에는 0V를 인가하고, 나머지 제2 소스라인(SL2)에는 0V를 인가하거나 플로팅시킨다. 도면에 나타내지는 않았지만, 웰바이어스전압으로 0V를 인가한다.
이와 같은 바이어스 인가 조건에 따라, 선택단위셀(221)의 제2 전하저장 트랜지스터는, 도 4를 참조하여 설명한 핫 캐리어 인젝션 메커니즘에 따라 프로그램될 수 있다. 0V가 인가되는 나머지 워드라인(WL1, WL3, WL4)을 공유하는 비선택단위셀들(211-213, 231-233, 241-243)은, 비트라인 및 소스라인의 바이어스 조건과 무관하게 프로그램 금지 동작이 적용된다. 선택단위셀(221)과 제2 워드라인(WL2) 및 제1 소스라인(SL1)을 공유하는 비선택단위셀들, 즉 2행 및 2열의 단위셀(222)과, 2행 및 3열의 단위셀(223)의 경우, 제2 비트라인(BL2) 및 제3 비트라인(BL3)에 0V가 인가됨에 따라, 소스단자(S) 및 드레인단자(D) 사이에 수평 전계가 발생되지 않으며, 이에 따라 프로그램 금지 동작이 적용된다.
도 13은 도 10의 전하 트랩 불휘발성 메모리소자의 셀 어레이의 선택적 이레이즈 동작의 일 예를 설명하기 위해 나타내 보인 도면이다. 본 예에서는, 도면에서 점선의 원으로 표시한 바와 같이, 각 단위셀의 제1 전하저장 트랜지스터를 이레이즈하는 경우를 예로 들기로 한다. 페이지 버퍼 회로의 구성을, 각 단위셀의 제1 전하저장 트랜지스터가 하나의 페이지(page)를 구성하고, 각 단위셀의 제2 전하저장 트랜지스터가 다른 페이지를 구성하도록 이루어진 경우, 본 예에서의 이레이즈 방법은 페이지 단위의 이레이즈 구성을 제시할 수 있다. 도 13를 참조하면, 모든 워드라인들(WL1-WL4)에 각각 네가티브 이레이즈전압(-Vee)을 인가하고, 모든 소스라인들(SL1, SL2)에 포지티브 이레이즈소스라인전압(+Vesl)을 인가한다. 그리고 모든 비트라인들(BL1-BL3)은 플로팅시킨다. 도면에 나타내지는 않았지만, 웰바이어스전압으로 0V를 인가한다.
이와 같은 바이어스 인가 조건에 따라, 도 5를 참조하여 설명한 바와 같이, 모든 단위셀들의 소스단자(S)와 제1 컨트롤게이트단자(CG1) 사이에는 네가티브 이레이즈전압(-Vee)과 포지티브 이레이즈소스라인전압(+Vesl) 사이의 절대값 차이만큼의 전위차가 발생되고, 이 전위차에 의해 밴드투밴드 터널링(BTBT) 메커니즘에 따라 제1 전하저장 트랜지스터들이 모두 이레이즈된다. 이 과정에서 각 단위셀의 제2 전하저장 트랜지스터의 경우, 모든 드레인단자(D)가 플로팅됨에 따라 이레이즈되지 않는다.
도 14는 도 10의 전하 트랩 불휘발성 메모리소자의 셀 어레이의 선택적 이레이즈 동작의 다른 예를 설명하기 위해 나타내 보인 도면이다. 본 예에서는, 도면에서 점선의 원으로 표시한 바와 같이, 각 단위셀의 제2 전하저장 트랜지스터를 이레이즈하는 경우를 예로 들기로 한다. 본 예에서의 이레이즈 방법 또한, 도 13을 참조하여 설명한 바와 같이, 페이지 단위의 이레이즈 구성을 제시할 수 있다. 도 14를 참조하면, 모든 워드라인들(WL1-WL4)에 각각 네가티브 이레이즈전압(-Vee)을 인가하고, 모든 비트라인들(BL1-BL3)에 포지티브 이레이즈비트라인전압(+Vebl)을 인가한다. 그리고 모든 소스라인들(SL1, SL2)은 플로팅시킨다. 도면에 나타내지는 않았지만, 웰바이어스전압으로 0V를 인가한다.
이와 같은 바이어스 인가 조건에 따라, 모든 단위셀들의 드레인단자(D)와 제2 컨트롤게이트단자(CG2) 사이에는 네가티브 이레이즈전압(-Vee)과 포지티브 이레이즈비트라인전압(+Vebl) 사이의 절대값 차이만큼의 전위차가 발생되고, 이 전위차에 의해 밴드투밴드 터널링(BTBT) 메커니즘에 따라 제2 전하저장 트랜지스터들이 모두 이레이즈된다. 이 과정에서 각 단위셀의 제1 전하저장 트랜지스터의 경우, 모든 소스단자(S)가 플로팅됨에 따라 이레이즈되지 않는다.
도 15는 도 10의 전하 트랩 불휘발성 메모리소자의 셀 어레이의 일괄 이레이즈 동작을 설명하기 위해 나타내 보인 도면이다. 본 예에서는, 도면에서 점선의 원으로 표시한 바와 같이, 모든 단위셀들을 일괄적으로 이레이즈하는 경우, 즉 모든 단위셀들의 각각의 단위셀의 제1 전하저장 트랜지스터 및 제2 전하저장 트랜지스터를 이레이즈하는 경우를 예로 들기로 한다. 페이지 버퍼 회로의 구성과 무관하게 본 예에서의 이레이즈 방법은 블록(block) 단위의 이레이즈 구성을 제시할 수 있다. 도 15를 참조하면, 모든 워드라인들(WL1-WL4)에 각각 네가티브 이레이즈전압(-Vee)을 인가한다. 모든 소스라인들(SL1, SL2)에는 포지티브 이레이즈소스라인전압(+Vesl)을 인가한다. 그리고 모든 비트라인들(BL1-BL3)에는 포지티브 이레이즈비트라인전압(+Vebl)을 인가한다. 도면에 나타내지는 않았지만, 웰바이어스전압으로 0V를 인가하거나, 또는 포지티브 이레이즈웰전압(+Vew)을 인가한다. 포지티브 이레이즈소스라인전압(+Vesl) 및 포지티브 이레이즈비트라인전압(+Vebl)은 실질적으로 동일한 크기를 가질 수 있다. 웰바이어스전압으로 포지티브 이레이즈웰전압(+Vew)을 인가하는 경우, 포지티브 이레이즈웰전압(+Vew)은 포지티브 이레이즈소스라인전압(+Vesl) 및 포지티브 이레이즈비트라인전압(+Vebl)과 실질적으로 동일한 크기를 가질 수 있다.
웰바이어스전압으로 0V를 인가하는 경우, 도 6을 참조하여 설명한 바와 같이, 모든 단위셀들의 소스단자(S) 및 제1 컨트롤게이트단자(CG1) 사이와 드레인단자(D) 및 제2 컨트롤게이트단자(CG2) 사이에는 네가티브 이레이즈전압(-Vee)과 포지티브 이레이즈소스라인전압(+Vesl) 사이의 절대값 차이만큼의 전위차가 발생된다. 이 전위차에 의해 밴드투밴드 터널링(BTBT) 메커니즘에 따라 제1 전하저장 트랜지스터들 및 제2 전하저장 트랜지스터들이 모두 이레이즈된다.
웰바이어스전압으로 포지티브 이레이즈웰전압(+Vew)을 인가하는 경우, 도 7을 참조하여 설명한 바와 같이, 모든 단위셀들의 제1 컨트롤게이트단자(CG1) 및 웰영역 사이와 제2 컨트롤게이트단자(CG2) 및 웰영역 사이에는 네가티브 이레이즈전압(-Vee)과 포지티브 이레이즈웰전압(+Vew) 사이의 절대값 차이만큼의 전위차가 발생된다. 이 전위차에 의한 F-N 터널링 메커니즘에 따라 제1 전하저장 트랜지스터들 및 제2 전하저장 트랜지스터들이 모두 이레이즈된다.
도 16은 도 10의 전하 트랩 불휘발성 메모리소자의 셀 어레이의 리드 동작의 일 예를 설명하기 위해 나타내 보인 도면이다. 본 예에서는, 도면에서 점선의 원으로 표시한 바와 같이, 2행 및 1열의 단위셀(221)(이하 "선택단위셀"로 표기)의 제1 전하저장 트랜지스터를 리드하는 경우를 예로 들기로 한다. 본 예에서의 리드 방법은, 다른 행 및 다른 열의 단위셀의 제1 전하저장 트랜지스터를 리드하는 경우에 대해서도 동일하게 적용될 수 있다. 도 16을 참조하면, 선택단위셀(221)의 선택게이트단자(SG)가 연결되는 제2 워드라인(WL2)에 포지티브 리드전압(+Vrr)을 인가하고, 나머지 워드라인들(WL1, WL3, WL4)에는 각각 0V를 인가한다. 선택단위셀(221)의 드레인단자(D)가 연결되는 제1 비트라인(BL1)에 포지티브 리드비트라인전압(+Vrbl)을 인가하고, 나머지 비트라인들(BL2, BL3)에는 0V를 인가한다. 모든 소스라인들(SL1, SL2)에 0V를 인가하고, 도면에 나타내지는 않았지만, 웰바이어스전압으로 0V를 인가한다.
이와 같은 바이어스 인가 조건에 따라, 선택단위셀(221)의 제1 전하저장 트랜지스터는, 도 8을 참조하여 설명한 메커니즘에 따라 리드될 수 있다. 이 경우 리드 동작은 선택단위셀(221)의 소스단자(S) 및 드레인단자(D)에 각각 연결되는 제1 소스라인(SL1)과 제1 비트라인(BL1) 사이의 전류 흐름 여부를 센싱함으로써 수행될 수 있다. 이 과정에서 선택단위셀(221)과 제1 비트라인(BL1)을 공유하는 비선택단위셀들, 즉 1열을 구성하는 비선택단위셀들(211, 231, 241)의 경우, 각각의 워드라인(WL1, WL3, WL4)에 0V가 인가됨에 따라 선택트랜지스터가 턴 오프 상태가 된다. 따라서 이 비선택단위셀들(211, 231, 241)은 제1 비트라인(BL1)으로의 전류 흐름에 영향을 주지 않는다. 또한 선택단위셀(221)과 제1 비트라인(BL1) 및 제2 워드라인(WL2)을 공유하지 않으면서 제1 소스라인(SL1) 및 제2 워드라인(WL2)을 공유하는 비선택단위셀들, 즉 2행을 구성하는 비선택단위셀들(222, 223)의 경우에도 제2 비트라인(BL2) 및 제3 비트라인(BL3)에 0V가 입력됨에 따라 소스단자(S)와 드레인단자(D) 사이의 전위차가 0이 되어 제1 소스라인(SL1)으로의 전류 흐름에 영향을 주지 않는다.
도 17은 도 10의 전하 트랩 불휘발성 메모리소자의 셀 어레이의 리드 동작의 다른 예를 설명하기 위해 나타내 보인 도면이다. 본 예에서는, 도면에서 점선의 원으로 표시한 바와 같이, 2행 및 1열의 단위셀(221)(이하 "선택단위셀"로 표기)의 제2 전하저장 트랜지스터를 리드하는 경우를 예로 들기로 한다. 본 예에서의 리드 방법은, 다른 행 및 다른 열의 단위셀의 제2 전하저장 트랜지스터를 리드하는 경우에 대해서도 동일하게 적용될 수 있다. 도 17을 참조하면, 선택단위셀(221)의 선택게이트단자(SG)가 연결되는 제2 워드라인(WL2)에 포지티브 리드전압(+Vrr)을 인가하고, 나머지 워드라인들(WL1, WL3, WL4)에는 각각 0V를 인가한다. 선택단위셀(221)의 소스단자(S)가 연결되는 제1 소스라인(SL1)에 포지티브 리드소스라인전압(+Vrsl)을 인가하고, 나머지 제2 소스라인(SL2)에는 0V를 인가한다. 선택단위셀(221)의 드레인단자(D)가 연결되는 제1 비트라인(BL1)에 0V를 인가하고, 나머지 비트라인들(BL2, BL3)은 플로팅시킨다. 도면에 나타내지는 않았지만, 웰바이어스전압으로 0V를 인가한다.
이와 같은 바이어스 인가 조건에 따라, 선택단위셀(221)의 제2 전하저장 트랜지스터는, 도 9을 참조하여 설명한 메커니즘에 따라 리드될 수 있다. 이 경우 리드 동작은 선택단위셀(221)의 소스단자(S) 및 드레인단자(D)에 각각 연결되는 제1 소스라인(SL1)과 제1 비트라인(BL1) 사이의 전류 흐름 여부를 센싱함으로써 수행될 수 있다. 이 과정에서 선택단위셀(221)과 제1 비트라인(BL1)을 공유하는 비선택단위셀들, 즉 1열을 구성하는 비선택단위셀들(211, 231, 241)의 경우, 각각의 워드라인(WL1, WL3, WL4)에 0V가 인가됨에 따라 선택트랜지스터가 턴 오프 상태가 된다. 따라서 이 비선택단위셀들(211, 231, 241)은 제1 비트라인(BL1)으로의 전류 흐름에 영향을 주지 않는다. 선택단위셀(221)과 제1 소스라인(SL1)을 공유하는 비선택단위셀들(212, 213, 222, 223) 중 1행의 단위셀들(212, 213)의 경우 제1 워드라인(WL1)에 0V가 인가됨에 따라 선택트랜지스터가 턴 오프되어 제1 소스라인(SL1)으로의 전류 흐름에 영향을 주지 않는다. 선택단위셀(221)과 제1 소스라인(SL1)을 공유하는 비선택단위셀들(212, 213, 222, 223) 중 제2 워드라인(WL2)도 함께 공유하는 2행 및 2열의 단위셀(222)과 2행 및 3열의 단위셀(223)의 경우, 제2 비트라인(BL2) 및 제3 비트라인(BL3)이 플로팅됨에 따라 제1 소스라인(SL1)으로의 전류 흐름에 영향을 주지 않는다.
도 18은 일 예에 따른 전하 트랩 불휘발성 메모리소자의 셀 어레이의 레이아웃도이다. 본 예에 따른 전하 트랩 불휘발성 메모리소자의 셀 어레이의 레이아웃은, 도 10의 셀 어레이 등가회로에 대응된다. 도 18을 참조하면, 웰영역(304) 내에 복수개, 예컨대 3개의 액티브영역들(301-1, 301-2, 301-3)이 배치된다. 일 예에서 웰영역(304)은 p형의 도전형을 가질 수 있다. 3개의 액티브영역들(301-1, 301-2, 301-3)은 제1 방향(도면에서 가로 방향)을 따라 상호 이격되도록 배치된다. 액티브영역들(301-1, 301-2, 301-3)은, 각각 제1 방향과 교차하는 제2 방향(도면에서 세로 방향)을 따라 길게 연장되는 스트라이프 형태를 갖는다. 웰영역(304) 및 액티브영역들(301-1, 301-2, 301-3) 위에는 게이트절연층패턴(미도시)을 개재하여 복수개의 게이트도전층패턴들(322-1, 322-2, 322-3, 322-4)이 배치된다. 게이트도전층패턴들(322-1, 322-2, 322-3, 322-4)은 제2 방향을 따라 상호 이격되도록 배치된다. 게이트도전층패턴들(322-1, 322-2, 322-3, 322-4)은, 각각 제1 방향을 따라 길게 연장되는 스트라이프 형태를 갖는다. 따라서 게이트도전층패턴들(322-1, 322-2, 322-3, 322-4)은 각각 액티브영역들(301-1, 301-2, 301-3)과 교차하도록 배치되며, 교차점들 각각에는 단위셀이 배치되어 매트릭스 형태의 어레이를 구성한다.
게이트도전층패턴들(322-1, 322-2, 322-3, 322-4) 각각의 상부면 및 측면 위에는 제3 컨택플러그(373-1, 373-2, 373-3, 373-4)가 배치된다. 비록 본 레이아웃도에는 나타나지 않지만, 도 1을 참조하여 설명한 단면 도면과 같이, 제3 컨택플러그(373-1, 373-2, 373-3, 373-4)는, 게이트도전층패턴(322-1, 322-2, 322-3, 322-4) 상부면에 직접 컨택된다. 또한 제3 컨택플러그(373-1, 373-2, 373-3, 373-4)는, 액티브영역(301-1, 301-2, 301-3) 상부면 사이와, 게이트도전층패턴(322-1, 322-2, 322-3, 322-4) 측면 사이에 터널절연층, 전하트랩층, 및 블록킹 절연층을 개재하여 배치된다.
액티브영역(301-1, 301-2, 301-3) 중 제3 컨택플러그(373-1, 373-2, 373-3, 373-4)에 의해 노출되는 영역에는 소스영역(306) 및 드레인영역(307)이 배치된다. 소스영역(306) 위에는 제1 컨택플러그(371)가 배치되고, 드레인영역(307) 위에는 제2 컨택플러그(372)가 배치된다. 액티브영역(301-1) 내에 배치되는 제2 컨택플러그(372)들은 제1 비트라인(BL1)에 전기적으로 결합된다. 액티브영역(301-2) 내에 배치되는 제2 컨택플러그(372)들은 제2 비트라인(BL2)에 전기적으로 결합된다. 액티브영역(301-3) 내에 배치되는 제3 컨택플러그(372)들은 제3 비트라인(BL3)에 전기적으로 결합된다. 제3 컨택플러그들(373-1, 373-2) 사이에 배치되는 제1 컨택플러그(371)들은 제1 소스라인(SL1)에 전기적으로 결합된다. 제3 컨택플러그들(373-3, 373-4) 사이에 배치되는 제1 컨택플러그(371)들은 제2 소스라인(SL2)에 전기적으로 결합된다. 제3 컨택플러그들(373-1, 373-2, 373-3, 373-4)은 각각 제1 내지 제4 워드라인(WL1-WL4)에 전기적으로 결합된다.
도 19 내지 도 24는 일 예에 따른 전하 트랩 불휘발성 메모리소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 도 19를 참조하면, 기판(510)의 상부 일정 영역에 p형 웰영역(404)을 형성한다. 소자분리영역(402)에 트랜치 소자분리층(405)을 형성하여 액티브영역(401)을 한정한다. 기판(510)이 p형 도전형을 갖는 경우 웰영역(404)은 형성하지 않을 수도 있다. 액티브영역(401)의 기판(403) 위에 게이트스택(420)을 형성한다. 게이트스택(420)은 게이트절연층패턴(421) 및 게이트도전층패턴(422)이 적층되는 구조로 형성할 수 있다. 일 예에서 게이트절연층패턴(421)은 옥사이드층으로 형성할 수 있으며, 게이트도전층패턴(422)은 폴리실리콘층으로 형성할 수 있다. 게이트스택(420)과 중첩되는 웰영역(404)의 상부영역은 채널영역(413)으로 정의될 수 있다.
도 20을 참조하면, 전면에 터널절연층(430), 전하트랩층(440), 블록킹절연층(450), 및 스페이서용절연층(490)을 형성한다. 터널절연층(430)은 옥사이드층으로 형성할 수 있다. 터널절연층(430)은 게이트절연층패턴(421)보다 얇은 두께를 갖도록 형성할 수 있다. 전하트랩층(440)은 나이트라이드층으로 형성할 수 있다. 블록킹절연층(450)은 옥사이드층 또는 알루미늄옥사이드와 같은 하이-케이 절연층으로 형성할 수 있다. 스페이서용절연층(490)은 나이트라이드층으로 형성할 수 있다. 비록 도면에 나타내지는 않았지만, 기판(403)의 다른 영역에 로직 소자, 예컨대 모스(MOS) 트랜지스터가 함께 집적되는 경우, 터널절연층(430), 전하트랩층(440), 블록킹절연층(450), 및 스페이서용절연층(490)을 형성하기 전에 모스 트랜지스터의 LDD(Lightly Doped Drain) 구조를 형성하기 위한 이온주입공정을 수행할 수 있다.
도 21을 참조하면, 스페이서용절연층(도 20의 490)에 대한 이방성식각을 수행하여 제1 스페이서층(491) 및 제2 스페이서층(492)을 형성한다. 이 과정에서 게이트도전층패턴(422) 상부면과 기판(402) 위의 터널절연층(430), 전하트랩층(440), 및 블록킹절연층(450)도 함께 제거한다. 이에 따라 게이트스택(420)의 일 측면 및 기판(403)과 제1 스페이서층(491) 사이에 제1 터널절연층(431), 제1 전하트랩층(441), 및 제1 블록킹절연층(451)이 형성된다. 또한 게이트스택(420)의 다른 측면 및 기판(403)과 제2 스페이서층(492) 사이에 제2 터널절연층(432), 제2 전하트랩층(442), 및 제2 블록킹절연층(452)이 형성된다. 다음에 이온주입공정을 수행하여 기판(403)의 상부영역에 각각 n+형 소스영역(406) 및 n+형 드레인영역(407)을 형성한다. 소스영역(406) 및 드레인영역(407) 형성을 위한 이온주입시, 제1 스페이서층(491) 및 제2 스페이서층(492)이 이온주입마스크층으로 작용함에 따라, 소스영역(406)의 일 단부 및 드레인영역(407)의 일 단부는 각각 제1 스페이서층(491) 및 제2 스페이서층(492)에 실질적으로 정렬된다. 소스영역(406)과 채널영역(413) 사이의 웰영역(404) 상부 영역은 제1 트랩핑 영역(411)으로 정의할 수 있다. 드레인영역(407)과 채널영역(413) 사이의 웰영역(404) 상부 영역은 제2 트랩핑 영역(412)으로 정의할 수 있다.
도 22를 참조하면, 전면에 층간절연층(460)을 형성한다. 층간절연층(460)은 옥사이드 계열의 절연물질층으로 형성할 수 있다. 다른 예에서 층간절연층(460)은 복수개의 절연층들로 구성되는 다층 구조로 형성할 수도 있다. 소정의 마스크층패턴, 예컨대 포토레지스트패턴을 이용하여 층간절연층(460)의 일부를 선택적으로 제거한다. 이에 따라 층간절연층(460)은 제1 컨택홀(461), 제2 컨택홀(462), 및 제3 컨택홀(463)을 갖는다. 제1 컨택홀(461)은 소스영역(406)의 일부 표면을 노출시킨다. 제2 컨택홀(462)은 드레인영역(407)의 일부 표면을 노출시킨다. 제3 컨택홀(463)은 게이트도전층패턴(422)의 상부면과, 제1 스페이서층(491)의 일부 표면과, 그리고 제2 스페이서층(492)의 일부 표면을 노출시킨다. 이를 위해 제3 컨택홀(463)의 폭(W3)은 게이트도전층패턴(422)의 폭(W4)보다 넓다.
도 23을 참조하면, 제3 컨택홀(463)에 의해 일부 표면이 노출되는 제1 스페이서층(491) 및 제2 스페이서층(492)을 모두 제거한다. 이를 위해 제1 스페이서층(491) 및 제2 스페이서층(492)을 구성하는 물질이 선택적으로 제거되도록 하는 식각액을 이용한 습식식각을 수행할 수 있다. 일 예로 제1 스페이서층(491) 및 제2 스페이서층(492)이 나이트라이드층으로 형성된 경우, 습식식각액으로서 인산 용액을 이용할 수 있다. 이 과정에서 게이트도전층패턴(422)의 측벽상에 있는 제1 전하트랩층(441) 및 제2 전하트랩층(442)도 일부 노출된다. 그러나 제1 전하트랩층(441) 및 제2 전하트랩층(442)은 충분히 얇은 두께를 가지며, 따라서 위 식각 과정에서 일부 식가되어 제거되더라도 식가되는 부분은 제한적이다. 제1 스페이서층(491) 및 제2 스페이서층(492)이 제거됨에 따라 제3 컨택홀(463)은 제1 스페이서층(491)이 있던 공간(464)과 제2 스페이서층(492)이 있던 공간(465)까지 확장된다. 제1 스페이서층(491)이 있던 공간(464) 및 제2 스페이서층(492)이 있던 공간(465)에서 각각 제1 블록킹절연층(451) 및 제2 블록킹절연층(452)이 노출된다.
도 24를 참조하면, 금속층으로 제1 컨택홀(461), 제2 컨택홀(462), 및 제3 컨택홀(463)을 채워서 각각 제1 컨택플러그(471), 제2 컨택플러그(472), 및 제3 컨택플러그(473)을 형성한다. 일 예에서, 제1 컨택플러그(471), 제2 컨택플러그(472), 및 제3 컨택플러그(473)는 텅스텐층으로 형성할 수 있다. 다른 예에서, 제1 컨택플러그(471), 제2 컨택플러그(472), 및 제3 컨택플러그(473)는 복수의 금속층을 포함하도록 할 수도 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
101...액티브영역 102...소자분리영역
103...기판 104...p형 웰영역
105...소자분리층 106...n+형 소스영역
107...n+형 드레인영역 111...제1 트랩핑영역
112...제2 트랩핑영역 113...채널영역
120...게이트스택 121...게이트절연층패턴
122...게이트도전층패턴 131...제1 터널절연층
132...제2 터널절연층 141...제1 전하트랩층
142...제2 전하트랩층 151...제1 블록킹절연층
152...제2 블록킹절연층 160...층간절연층
161...제1 컨택홀 162...제2 컨택홀
163...제3 컨택홀 171...제1 컨택플러그
172...제2 컨택플러그 173...제3 컨택플러그
103...기판 104...p형 웰영역
105...소자분리층 106...n+형 소스영역
107...n+형 드레인영역 111...제1 트랩핑영역
112...제2 트랩핑영역 113...채널영역
120...게이트스택 121...게이트절연층패턴
122...게이트도전층패턴 131...제1 터널절연층
132...제2 터널절연층 141...제1 전하트랩층
142...제2 전하트랩층 151...제1 블록킹절연층
152...제2 블록킹절연층 160...층간절연층
161...제1 컨택홀 162...제2 컨택홀
163...제3 컨택홀 171...제1 컨택플러그
172...제2 컨택플러그 173...제3 컨택플러그
Claims (24)
- 기판의 상부영역에서 그 사이에 배치되는 제1 트랩핑 영역, 채널영역, 및 제2 트랩핑 영역에 의해 상호 이격되도록 배치되는 소스영역 및 드레인영역;
상기 채널영역의 기판 위에 배치되는 게이트스택;
상기 제1 트랩핑 영역의 기판 위에 배치되는 제1 터널절연층, 제1 전하트랩층, 및 제1 블록킹절연층;
상기 제2 트랩핑 영역의 기판 위에 배치되는 제2 터널절연층, 제2 전하트랩층, 및 제2 블록킹절연층;
상기 게이트스택을 덮도록 상기 기판 위에 배치되는 층간절연층;
상기 층간절연층을 관통하여 상기 소스영역 및 드레인영역에 각각 컨택되도록 배치되는 제1 및 제2 컨택플러그; 및
상기 층간절연층을 관통하여 상기 게이트스택 상부면과 컨택하면서 상기 제1 트랩핑 영역의 제1 전하트랩층 및 상기 제2 트랩핑 영역의 제2 전하트랩층과 중첩되도록 배치되는 제3 컨택플러그를 포함하되,
상기 제3 컨택플러그는,
상기 게이트스택 상부면에 컨택되도록 배치되는 상부 제3 컨택플러그; 및
상기 제1 트랩핑 영역 및 제2 트랩핑 영역과 수직 방향으로 중첩되면서 상기 게이트스택의 측면과 수평 방향으로 중첩되는 하부 제3 컨택플러그를 포함하고,
상기 하부 제3 컨택플러그의 양 측면 단부들은, 각각 상기 소스영역의 일 단부 및 드레인영역의 일 단부와 정렬되는 전하 트랩 불휘발성 메모리소자. - 삭제
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 상부 제3 컨택플러그는, 상기 게이트스택의 폭보다 큰 폭을 갖는 전하 트랩 불휘발성 메모리소자. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제3항에 있어서,
상기 상부 제3 컨택플러그는, 상기 채널영역에 인접되는 제1 터널링 영역 및 제2 터널링 영역의 일부 영역과 수직 방향으로 중첩되도록 배치되는 전하 트랩 불휘발성 메모리소자. - 삭제
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 하부 제3 컨택플러그는, 상기 층간절연층 내부로 함몰되면서 구부러지는 측벽 프로파일을 갖는 전하 트랩 불휘발성 메모리소자. - 삭제
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제3 컨택플러그는, 상기 제1 컨택플러그 및 제2 컨택플러그와 동일한 금속물질층으로 구성되는 전하 트랩 불휘발성 메모리소자. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제8항에 있어서,
상기 금속물질층은 텅스텐층을 포함하는 전하 트랩 불휘발성 메모리소자. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제1 트랩핑 영역은 상기 소스영역 및 채널영역 사이에 위치하고, 상기 제2 트랩핑 영역은 상기 드레인영역 및 채널영역 사이에 위치하는 전하 트랩 불휘발성 메모리소자. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제1 터널절연층, 제1 전하트랩층, 및 제1 블록킹절연층은 상기 기판 위로부터 상기 게이트스택의 일 측면으로 연장되도록 배치되고, 상기 제2 터널절연층, 제2 전하트랩층, 및 제2 블록킹절연층은 상기 기판 위로부터 상기 게이트스택의 다른 측면으로 연장되도록 배치되는 전하 트랩 불휘발성 메모리소자. - 삭제
- 삭제
- 삭제
- 삭제
- 기판의 채널영역 위에 게이트절연층패턴 및 게이트도전층패턴으로 구성되는 게이트스택을 형성하는 단계;
상기 기판 및 게이트스택의 양 측면들상에 각각 제1 터널절연층, 제1 전하트랩층, 제1 블록킹절연층, 및 제1 스페이서층과, 제2 터널절연층, 제2 전하트랩층, 제2 블록킹절연층, 및 제2 스페이서층을 형성하는 단계;
상기 제1 스페이서층 및 제2 스페이서층에 각각 자동 정렬되도록 상기 기판 상부영역에 소스영역 및 드레인영역을 형성하는 단계;
상기 기판 위에 층간절연층을 형성하는 단계;
상기 층간절연층의 일부를 제거하여 각각 상기 소스영역, 드레인영역, 및 상기 게이트도전층패턴과 상기 제1 및 제2 스페이서층을 노출시키는 제1, 제2, 및 제3 컨택홀을 형성하는 단계;
상기 제3 컨택홀에 의해 노출되는 제1 및 제2 스페이서층을 제거하는 단계; 및
상기 제1 컨택홀, 제2 컨택홀, 및 제3 컨택홀을 금속층으로 채워 제1 컨택플러그, 제2 컨택플러그, 및 제3 컨택플러그를 형성하는 단계를 포함하는 전하 트랩 불휘발성 메모리소자의 제조방법. - 복수개의 행들을 구성하며 상기 행 방향으로 연장하는 홀수번째의 워드라인들 및 짝수번째의 워드라인들을 포함하는 복수개의 워드라인들과, 복수개의 열들을 구성하며 상기 열 방향으로 연장하는 복수개의 비트라인들과, 상기 복수개의 열들 중 홀수번째 열과 짝수번째 열 사이에서 상기 열 방향으로 연장하는 복수개의 소스라인들과, 그리고 상기 행들 및 열들의 교차점들에 각각 배치되는 복수개의 단위셀들을 포함하되,
상기 단위셀들 각각은, 제1 컨트롤게이트단자 및 소스단자를 갖는 제1 전하저장 트랜지스터와, 선택게이트단자를 갖는 선택트랜지스터와, 제2 컨트롤게이트단자 및 드레인단자를 갖는 제2 전하저장 트랜지스터가 상기 열 방향을 따라 직렬 접속되어 구성되되, n(n은 홀수)번째 행의 단위셀과 (n+1)번째 행의 단위셀은 상기 소스단자를 공유하도록 배치되고,
상기 행들 각각의 행을 구성하는 단위셀들 각각의 제1 컨트롤게이트단자, 선택게이트단자, 및 제2 컨트롤게이트단자는 하나의 워드라인에 공통으로 연결되고,
상기 열들 각각의 열을 구성하는 단위셀들 각각의 드레인단자는 하나의 비트라인에 공통으로 연결되며,
상기 n번째 행과 (n+1)번째 행 사이에서 공유되는 소스단자는 하나의 소스라인에 공통으로 연결되며, 그리고
상기 단위셀들의 벌크는 하나의 웰바이어스라인에 공통으로 연결되는 전하 트랩 불휘발성 메모리소자의 동작방법에 있어서,
프로그램 선택된 제1 전하저장 트랜지스터를 갖는 선택단위셀에 연결되는 워드라인 및 나머지 워드라인들에 각각 포지티브 프로그램전압 및 0V를 인가하고,
상기 선택단위셀에 연결되는 비트라인에 0V를 인가하고 나머지 비트라인들은 플로팅시키고,
상기 선택단위셀에 연결되는 소스라인 및 나머지 소스라인들에 각각 포지티브 프로그램소스라인전압 및 0V를 인가하고, 그리고
상기 웰바이어스라인에 0V를 인가하여 상기 선택단위셀의 제1 전하저장 트랜지스터를 프로그램시키는 전하 트랩 불휘발성 메모리소자의 동작방법. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제17항에 있어서,
상기 프로그램 선택된 제2 전하저장 트랜지스터를 갖는 선택단위셀에 연결되는 워드라인 및 나머지 워드라인들에 각각 포지티브 프로그램전압 및 0V를 인가하고,
상기 선택단위셀에 연결되는 비트라인 및 나머지 비트라인들에 각각 포지티브 프로그램비트라인전압 및 0V를 인가하고,
상기 선택단위셀에 연결되는 소스라인에 0V를 인가하고, 나머지 소스라인들에는 0V를 인가하거나 플로팅시키고, 그리고
상기 웰바이어스라인에 0V를 인가하여 상기 선택단위셀의 제2 전하저장 트랜지스터를 프로그램시키는 전하 트랩 불휘발성 메모리소자의 동작방법. - ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제17항에 있어서,
상기 워드라인들에 모두 네가티브 이레이즈전압을 인가하고,
상기 비트라인들은 모두 플로팅시키고,
상기 소스라인들에 모두 포지티브 이레이즈소스라인전압을 인가하고, 그리고
상기 웰바이어스라인에 0V를 인가하여 상기 단위셀들의 각각의 제1 전하저장 트랜지스터들을 이레이즈시키는 전하 트랩 불휘발성 메모리소자의 동작방법. - ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제17항에 있어서,
상기 워드라인들에 모두 네가티브 이레이즈전압을 인가하고,
상기 비트라인들에 모두 포지티브 이레이즈비트라인전압을 인가하고,
상기 소스라인들은 모두 플로팅시키고, 그리고
상기 웰바이어스라인에 0V를 인가하여 상기 단위셀들의 각각의 제2 전하저장 트랜지스터들을 이레이즈시키는 전하 트랩 불휘발성 메모리소자의 동작방법. - ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈제17항에 있어서,
상기 워드라인들에 모두 네가티브 이레이즈전압을 인가하고,
상기 비트라인들에 모두 포지티브 이레이즈비트라인전압을 인가하고,
상기 소스라인들에 모두 포지티브 이레이즈소스라인전압을 인가하고, 그리고, 그리고
상기 웰바이어스라인에 포지티브 이레이즈웰전압을 인가하여 상기 단위셀들의 각각의 제1 및 제2 전하저장 트랜지스터들을 일괄적으로 이레이즈시키는 전하 트랩 불휘발성 메모리소자의 동작방법. - ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈제21항에 있어서,
상기 이레이즈비트라인전압, 이레이즈소스라인전압, 및 이레이즈웰전압은, 실질적으로 동일한 크기를 갖는 전하 트랩 불휘발성 메모리소자의 동작방법. - ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈제17항에 있어서,
리드 선택된 제1 전하저장 트랜지스터를 갖는 선택단위셀에 연결되는 워드라인 및 나머지 워드라인들에 각각 포지티브 리드전압 및 0V를 인가하고,
상기 선택단위셀에 연결되는 비트라인 및 나머지 비트라인들에 각각 포지티브 리드비트라인전압 및 0V를 인가하고,
모든 소스라인들에 0V를 인가하고, 그리고
상기 웰바이어스라인에 0V를 인가하여 상기 선택단위셀의 제1 전하저장 트랜지스터를 리드하는 전하 트랩 불휘발성 메모리소자의 동작방법. - ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈제17항에 있어서,
리드 선택된 제1 전하저장 트랜지스터를 갖는 선택단위셀에 연결되는 워드라인 및 나머지 워드라인들에 각각 포지티브 리드전압 및 0V를 인가하고,
상기 선택단위셀에 연결되는 비트라인에 0V를 인가하고, 나머지 비트라인들은 플로팅시키며,
상기 선택단위셀에 연결되는 소스라인 및 나머지 소스라인들에 각각 포지티브 리드소스라인전압 및 0V를 인가하고, 그리고
상기 웰바이어스라인에 0V를 인가하여 상기 선택단위셀의 제2 전하저장 트랜지스터를 리드하는 전하 트랩 불휘발성 메모리소자의 동작방법.
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