TWI443780B - 非揮發性記憶體元件及其操作方法 - Google Patents

Description

非揮發性記憶體元件及其操作方法

本揭示內容是有關於一種電子元件，且特別是有關於一種有關半導體的電子元件。

近年來由於工商發達、社會進步，相對提供之產品亦主要針對便利、確實、經濟實惠為主旨，因此，當前開發之產品亦比以往更加進步，而得以貢獻社會。

從積體電路問世以來，半導體工業蓬勃發展，其主要的原因在於電子元件(例如：電晶體、二極體、電阻器、電容器、…等)的尺寸愈來愈小，藉此提高了積體電路的密度，使得積體電路每單位面積，可以容納更多的電子元件。

為了進一步縮小電子元件，又能兼具積體電路的穩定性，相關領域莫不費盡心思來開發新的元件，但長久以來一直未見適用的元件被研發完成。因此，如何能提供一種新的電子元件，實屬當前重要研發課題之一，亦成為當前相關領域亟需改進的目標。

因此，本揭示內容之一態樣是在提供一種創新的非揮發性記憶體元件，相較於現有的電子元件具有更小的尺寸。

依據本揭示內容一實施例，一種非揮發性記憶體元件非揮發性記憶體元件包含閘極介電層、P型浮動閘極、耦合閘、第一、第二P型源極/汲極以及第一、第二接觸插塞。閘極介電層形成於N型半導體基材上；P型浮動閘極形成於閘極介電層上；第一、第二P型源極/汲極形成於N型半導體基材中，分別位於P型浮動閘極之相對兩側。第一接觸插塞形成於第一P型源極/汲極上，第二接觸插塞形成於第二P型源極/汲極上。耦合閘基本上由電容介電質層與第三接觸插塞組成，其中電容介電質層形成於P型浮動閘極上，第三接觸插塞形成於電容介電質層上。

本揭示內容之另一態樣是在提供一種操作方法，用以操作上述之非揮發性記憶體元件。

依據本揭示內容另一實施例，一種上述之非揮發性記憶體元件的操作方法包含下列步驟：施予一第一編程電位於第一接觸插塞；施予一第二編程電位於第二接觸插塞；施予一第三編程電位於第三接觸插塞；施予一第四編程電位於N型半導體基材，其中第一、第二、第四編程電位中每一者均小於第三編程電位。

以下將以實施例對上述之說明以及接下來的實施方式做詳細的描述，並對本揭示內容之技術方案提供更進一步的解釋。

為了使本揭示內容之敘述更加詳盡與完備，可參照所附之圖式及以下所述各種實施例，圖式中相同之號碼代表相同或相似之元件。另一方面，眾所週知的元件與步驟並未描述於實施例中，以避免對本發明造成不必要的限制。

於實施方式與申請專利範圍中，除非內文中對於冠詞有所特別限定，否則『一』與『該』可泛指單一個或複數個。

本文中所使用之『約』、『大約』或『大致』係用以修飾任何可些微變化的數量，但這種些微變化並不會改變其本質。於實施方式中若無特別說明，則代表以『約』、『大約』或『大致』所修飾之數值的誤差範圍一般是容許在百分之二十以內，較佳地是於百分之十以內，而更佳地則是於百分五之以內。

應瞭解到，本揭示內容之實施例所述之『源極/汲極』，代表其可作為源極或汲極。若第一P型源極/汲極當作源極，則第二P型源極/汲極當作汲極；反之，若第一P型源極/汲極當作汲極，則第二P型源極/汲極當作源極。

第1圖是依照本揭示內容一實施例之一種非揮發性記憶體元件100的俯視圖，第2圖是第1圖沿線段2－2的剖面示意圖。如圖所示，非揮發性記憶體元件100包含閘極介電層110、P型浮動閘極120、耦合閘130、第一P型源極/汲極140、第二P型源極/汲極142、第一接觸插塞141與第二接觸插塞143。

在結構上，閘極介電層110形成於N型半導體基材150上，N型半導體基材150可形成於P型深井152中，以對N型半導體基材150隔絕負電壓。P型浮動閘極120形成於閘極介電層110上；第一、第二P型源極/汲極140、142形成於N型半導體基材150中，分別位於P型浮動閘極120之相對兩側。

第一接觸插塞141形成於第一P型源極/汲極140上，第二接觸插塞143形成於第二P型源極/汲極142上。耦合閘(coupling gate)130基本上由電容介電質層132與第三接觸插塞134組成，其中電容介電質層132形成於P型浮動閘極120上，第三接觸插塞134形成於電容介電質層132上。於應用上，第一接觸插塞141可電性流接選擇線，第二接觸插塞143可電性流接位元線，第三接觸插塞134可作為控制閘電極。

於本實施例中，電容介電質層132直接接觸P型浮動閘極120與第三接觸插塞134，並位於P型浮動閘極120與第三接觸插塞134之間。另外，間隔物160形成於P型浮動閘極120和閘極介電層110之外側。

實作上，閘極介電層110係為高介電常數的介電材料，像是氧化矽、氮氧化矽、氮化矽、氧化物、含氮之氧化物、及其結合物或相似材料。關於其他相似材料例如可為氧化鋁、氧化鑭、氧化鉿、氧化鋯、氮氧化鉿或其結合物。值得注意的是，閘極介電層110的相對介電常數可大於4。另一方面，P型浮動閘極120包含導電材料為佳，像是金屬(例如：鉭、鈦、鉬、鎢、鉑、鋁、鉿或釕)、矽化金屬(例如：矽化鈦、矽化鈷、矽化鎳或矽化鉭)、氮化金屬(例如：氮化鈦或氮化鉭)、摻雜之多晶矽、其他導電材料或其結合物。

實作上，電容介電質層132的厚度範圍為50埃(禳^至400埃。若電容介電質層132的厚度小於50埃，則電容介電質層132過於容易被電壓給擊穿且儲存於P型浮動閘極120中之電荷容易透過此電容介電質層132逃逸而無電荷儲存能力；若電容介電質層132的厚度大於400埃，則電容介電質層132耦合電性不佳。

在製程上，電容介電質層132可為金屬矽化物阻隔層(self-aligned silicide blocking layer)或光阻保護性氧化層(resist protective oxide layer)。在材質方面，電容介電質層132的材料可由SiOx、SiOxNy及SixNy組成的物質群中選擇的一種物質。間隔物160可為介電材料，像是氧化矽、氮化矽、及其結合物或相似材料。

實作上，第一接觸插塞141、第二接觸插塞143以及第三接觸插塞134可同時被形成，以簡化製程。於一實施例中，上述之任一接觸插塞可包含金屬插塞結構與障壁層，其中障壁層可為一金屬薄膜(一般為微米級厚度)，其通常可大致包圍金屬插塞結構。障壁層可作為一種障礙物以防止一金屬或電極腐化或汙染另一金屬或電極。舉例來說，障壁層包含阻隔材料，阻隔材料可由氮化鈦、氮化鉭、氧化銦、銅矽化物及氮化鎢組成的物質群中選擇的一種物質。舉例來說，障壁層包含一層或多層之氮化鈦、氮化鉭或類似材料。金屬插塞結構包含金屬材料，舉例來說，金屬材料可由鎢、鎳、銅及鋁組成的物質群中選擇的一種物質。

在傳統非揮發性單次或多次可程式非揮發性記憶體元件，需要相當複雜且繁瑣的製程步驟才能達成非揮發性記憶體元件的要求，即須額外且昂貴的製程，如此額外的製程會引進更多的熱預算(thermal budget)並導致原本預設好的邏輯元件特性飄移(shifting)，為導正偏移的元件特性，就需要多次的元件特性調整，整個研發進度會比預期的還要更久。

在半導體製程中，電容介電質層132可為金屬矽化物阻隔層(self-aligned silicide blocking layer)、光阻保護性氧化層(resist protective oxide layer)或是第一接觸插塞141、第二接觸插塞143及第三接觸插塞134都是標準製程必定存在的步驟或是材質；本發明即是利用原本的邏輯製程中的材質來達到製造非揮發性記憶體元件所必需要的基本要件，不需要額外的製程且研發進度可以大幅超前，並可以降低生產成本。

第3圖是依照本揭示內容一實施例之一種非揮發性記憶體元件200的俯視圖，第4圖是第3圖沿線段4－4的剖面示意圖。比較第1、3圖，第1圖之係繪示單一個耦合閘130位於P型浮動閘極120上，第3圖之係繪示兩個彼此分離之耦合閘130皆位於P型浮動閘極120上，除此之外，非揮發性記憶體元件100、200實質上相同。

上述各實施例之程式化非揮發性記憶體元件100、200與現有元件相比，可達到相當的技術進步，並具有產業上的廣泛利用價值，其至少具有下列優點：

1.　相容於邏輯製程(Logic Process)；

2.　無須額外光罩或熱循環(thermal cycle)來製作控制閘門；

3.　元件尺寸相對較小；4.只需要單層複晶矽閘極來當作浮動閘，無須另一層複晶矽閘極來當作控制閘門；以及5.製造成本大幅降低。

為了程式化非揮發性記憶體元件100或200，施予第一編程電位於第一接觸插塞141；施予第二編程電位於第二接觸插塞143；施予第三編程電位於第三接觸插塞134；以及施予第四編程電位於N型半導體基材150，其中之第二編程電位均小於第三編程電位。

於一實施例中，當第一、第四編程電位大致相同且均大於第二編程電位，且第三編程電位為負電壓時，藉由通道熱電子注入(Channel Hot Electron Injection)以程式化非揮發性記憶體元件，像是非揮發性記憶體元件100或200。舉例來說，第一、第四編程電位約為0伏特，第二編程電位約為-5伏特，第三編程電位約為-4伏特，得以促成通道熱電子注入之機制，而通道熱電子注入之機制可具有高速程式化之優點。

第5圖係繪示以通道熱電子注入之機制程式化的數據圖表。於第5圖，依據第一、第四編程電位為0伏特、第三編程電位為-4伏特以及第二編程電位為-5伏特之比較，所得之臨界電壓對時間之關係。於本實施例中，編程時間為2ms，-5伏特之第二編程電位可達成程式化之操作。

於另一實施例中，當第一、第四編程電位大致相同且均大於第二編程電位，且第三編程電位為正電壓時，藉由帶對帶熱電洞注入(Band to Band Hot Hole Injection)以程式化非揮發性記憶體元件，像是非揮發性記憶體元件100或200。舉例來說，第一、第四編程電位約可為0伏特，第二編程電位約為-5伏特，第三編程電位約為5伏特，得以促成帶對帶熱電洞注入之機制，而帶對帶熱電洞注入之機制可具有高速程式化之優點。

第6圖係繪示以帶對帶熱電洞注入之機制程式化的數據圖表。於第6圖中，依據第一接觸插塞141浮接，第四編程電位約為0伏特，第二編程電位約為-5伏特，第三編程電位約為5伏特，所得之臨界電壓對時間之關係。於本實施例中，編程時間為10ms，-5伏特之第二編程電位可達成程式化之操作。

於又一實施例中，第一、第二、第四編程電位大致相同且第三編程電位為正電壓時，藉由F-N穿遂(Fowler-Nordheim tunneling)以程式化非揮發性記憶體元件，像是非揮發性記憶體元件100或200。舉例來說，第一、第二、第四編程電位約為0伏特，第三編程電位約為25伏特，得以促成F-P穿遂之機制。相較於通道熱電子注入、通道初始二次電子寫入，F-N穿遂之機制可具有低功率之優點。

另一方面，為了抹寫非揮發性記憶體元件100或200，施予第一抹寫電位或浮接於第一接觸插塞；施予第二抹寫電位於第二接觸插塞；施予第三抹寫電位於第三接觸插塞；施予第四抹寫電位於N型半導體基材，其中之第一、第二、第四抹寫電位中每一者均大於第三抹寫電位。

於一實施例中，當第一、第二抹寫電位大致相同且均小於第四抹寫電位時或是第一接觸插塞141浮接且第二抹寫電位小於第四抹寫電位時，藉由基材熱電洞注入(Substrate Hot Hole Injection)以抹寫非揮發性記憶體元件，像是非揮發性記憶體元件100或200。舉例來說，第一抹寫電位約為-5伏特或是於第一接觸插塞141浮接，第二抹寫電位約可為-5伏特，第三抹寫電位約可為-15伏特，第四抹寫電位約為0伏特，得以促成基材熱電洞注入之機制，而基材熱電洞注入之機制可具有高速抹除之優點。

於另一實施例中，第一、第二、第四抹寫電位大致相同時，藉由F-N穿遂以抹寫非揮發性記憶體元件，像是非揮發性記憶體元件100或200。舉例來說，第一、第二、第四抹寫電位約為0伏特，第三抹寫電位約為-20伏特，得以促成F-N穿遂之機制。相較於帶對帶熱電洞注入，F-N穿遂之機制可具有低功率之優點。

第7圖係繪示以F-N穿遂之機制抹寫的數據圖表。於圖表中，依據第一、第二、第四抹寫電位為0伏特以及第三抹寫電位分別為-20伏特與-25伏特之比較，所得之臨界電壓對時間之關係。於本實施例中，抹寫時間為100ms，-25伏特之第三抹寫電位可達成抹寫之操作。

又一方面，為了讀取非揮發性記憶體元件100或200，施予第一讀取電位於第一接觸插塞；施予第二讀取電位於第二接觸插塞；施予第三讀取電位於第三接觸插塞；以及施予第四讀取電位於N型半導體基材，其中第一、第四讀取電位大致相同且均小於第二讀取電位，第一、第四讀取電位均大於第三讀取電位，藉此依據讀出電流的大小，可判定非揮發性記憶體元件被程式化或被抹寫的狀態。

舉例來說，第一、第四讀取電位均為0伏特，第二讀取電位約可為0.8伏特，第三讀取電位約可為-2.5伏特。

雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本揭示內容之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、200．．．非揮發性記憶體元件

110．．．閘極介電層

120．．．P型浮動閘極

130．．．耦合閘

132．．．電容介電質層

134．．．第三接觸插塞

140．．．第一P型源極/汲極

141．．．第一接觸插塞

142．．．第二P型源極/汲極

143．．．第二接觸插塞

150．．．N型半導體基材

152．．．P型深井

160．．．間隔物

為讓本揭示內容之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：

第1圖是依照本揭示內容一實施例之一種非揮發性記憶體元件的俯視圖；

第2圖是第1圖沿線段2－2的剖面示意圖；

第3圖是依照本揭示內容一實施例之一種非揮發性記憶體元件的俯視圖；

第4圖是第3圖沿線段4－4的剖面示意圖；

第5圖係繪示以通道熱電子注入之機制程式化的數據圖表；

第6圖係繪示以帶對帶熱電洞注入之機制程式化的數據圖表；以及

第7圖係繪示以F-N穿遂之機制抹寫的數據圖表。

100．．．非揮發性記憶體元件

110．．．閘極介電層

120．．．P型浮動閘極

132．．．電容介電質層

134．．．第三接觸插塞

140．．．第一P型源極/汲極

141．．．第一接觸插塞

142．．．第二P型源極/汲極

143．．．第二接觸插塞

150．．．N型半導體基材

152．．．P型深井

160．．．間隔物

Claims (16)

1. 一種非揮發性記憶體元件，至少包含：一閘極介電層，形成於一N型半導體基材上；一P型浮動閘極，形成於該閘極介電層上；一第一P型源極/汲極與一第二P型源極/汲極，形成於該N型半導體基材中，分別位於該P型浮動閘極之相對兩側；一第一接觸插塞，形成於該第一P型源極/汲極上；一第二接觸插塞，形成於該第二P型源極/汲極上；以及至少一耦合閘，基本上由一電容介電質層與一第三接觸插塞組成，其中該電容介電質層形成於該P型浮動閘極上，該第三接觸插塞形成於該電容介電質層上。
2. 如請求項1所述之非揮發性記憶體元件，其中該電容介電質層係為一金屬矽化物阻隔層或是一光阻保護性氧化層(Resist-Protection Oxide Layer)。
3. 如請求項1至2中任一項所述之非揮發性記憶體元件，其中該電容介電質層的材料係由SiOx、SiOxNy及SixNy組成的物質群中選擇的一種物質。
4. 如請求項1所述之非揮發性記憶體元件，其中該電 容介電質層的厚度範圍為50埃至400埃。
5. 如請求項1所述之非揮發性記憶體元件，其中該P型浮動閘極的材質為P型的多晶矽。
6. 如請求項1所述之非揮發性記憶體元件，其中該至少一耦合閘係單一個耦合閘，位於該P型浮動閘極上。
7. 如請求項1所述之非揮發性記憶體元件，其中該至少一耦合閘係兩個耦合閘，彼此分離，並皆位於該P型浮動閘極上。
8. 如請求項1所述之非揮發性記憶體元件，更包含：一P型深井，其中該N型半導體基材可形成於該P型深井中。
9. 一種如請求項1所述之非揮發性記憶體元件的操作方法，至少包含：施予一第一編程電位於該第一接觸插塞；施予一第二編程電位於該第二接觸插塞；施予一第三編程電位於該第三接觸插塞；以及施予一第四編程電位於該N型半導體基材，其中第二編程電位小於該第三編程電位。
10. 如請求項9所述之操作方法，其中當該第一、第四編程電位大致相同且均大於該第二編程電位，且該第三編程電位為負電壓時，藉由通道熱電子注入(Channel Hot Electron Injection)以程式化該非揮發性記憶體元件。
11. 如請求項9所述之操作方法，其中當該第一、第四編程電位大致相同且均大於該第二編程電位，且該第三編程電位為正電壓時，藉由帶對帶熱電洞注入(Band to Band Hot Hole Injection)以程式化該非揮發性記憶體元件。
12. 如請求項9所述之操作方法，其中該第一、第二、第四編程電位大致相同且該第三編程電位為正電壓時，藉由F-N穿遂(Fowler-Nordheim tunneling)以程式化該非揮發性記憶體元件。
13. 如請求項9所述之操作方法，至少包含：施予一第一抹寫電位或浮接於該第一接觸插塞；施予一第二抹寫電位於該第二接觸插塞；施予一第三抹寫電位於該第三接觸插塞；以及施予一第四抹寫電位於該N型半導體基材，其中第一、第二、第四抹寫電位中每一者均大於該第三抹寫電位。
14. 如請求項13所述之操作方法，其中當該第一、第二抹寫電位大致相同且均小於第四抹寫電位時或是該第一 接觸插塞浮接且第二抹寫電位小於該第四抹寫電位時，藉由基材熱電洞注入(Substrate Hot Hole Injection)以抹寫該非揮發性記憶體元件。
15. 如請求項13所述之操作方法，其中該第一、第二、第四抹寫電位大致相同時，藉由F-N穿遂以抹寫該非揮發性記憶體元件。
16. 如請求項9所述之操作方法，更包含：施予一第一讀取電位於該第一接觸插塞；施予一第二讀取電位於該第二接觸插塞；施予一第三讀取電位於該第三接觸插塞；以及施予一第四讀取電位於該N型半導體基材，其中該第一、第四讀取電位大致相同且均小於該第二讀取電位，該第一、第四讀取電位均大於該第三讀取電位。