TWI476903B - 具有雙重功函數電極之非揮發性儲存元件 - Google Patents
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Description
本發明之具體實施例係關於積體電路製造，特別是，關於非揮發性儲存元件，例如快閃單元。
非揮發性儲存元件可包含一介電阻障層，一般由二氧化矽所形成，夾於兩電極層(例如兩金屬層或兩層多晶矽)之間。可施加電壓至兩電極層的第一電極層(一般為頂部電極層)，以控制寫入及抹除操作。特別地，當施加電壓於第一電極層，電荷移動通過阻障層並經由習知的穿隧或熱載子注入機制而進入第二電極。
目前，需要在關閉狀態中之長資料保持的儲存元件係以厚阻障層所建構，一般在70埃等級，以避免任何儲存電荷洩漏。因此，相較於阻障層較薄的情況，可能需要施加較高的電壓至第一電極層。相反地，為達到低電壓操作，可薄化阻障層，以允許電荷較容易注入至第二電極。然而，較薄的阻障層可能導致儲存電荷更容易從阻障洩漏，降低了儲存元件的生命期。
在以下描述中將陳述許多特定的細節。然而，應了解到本發明之具體實施例可不需這些特定的細節而實施。在其他例子中，並未詳細顯示習知的電路、結構及技術，以
避免模糊對此說明內容的理解。
在以下的詳細描述中將參考所附隨的圖式，其以說明的方式顯示可實施所主張標的的特定具體實施例。這些具體實施例係以足夠的細節描述，以使熟此技術者可實施標的。將了解到，各種具體實施例雖然不同，但並不需為互相排除的。舉例來說，有關一具體實施例所描述於此之特定特徵、結構或特性可於其他具體實施例中實施，而不會偏離所主張標的的精神及範疇。此外，將了解到，在每一個所揭露之具體實施例內之個別元件的位置或安排可在不偏離所主張標的的精神及範疇下做修改。因此，以下的詳細描述不應做限制性的理解，且標的的範疇僅由附隨之申請專利範圍(適當地解釋)與完整的均等範圍定義為後附申請專利範圍所具有之權利。在圖式中，類似元件符號係指遍及數個視圖中之相同或類似的元件或功能性，且在此所繪示的元件並不需要彼此依比例繪示，而是個別元件可放大或縮小以更易於理解在本說明書上下文中的元件。
具體實施例提供具有雙功函數電極之一非揮發性儲存元件及其形成方法。儲存元件包含：一第一電極，包括具有一第一功函數之一第一材料；一第二電極，包括具有一第二功函數之一第二材料，其中第二功函數高於第一功函數；一第一介電質，設置於第一電極及第二電極之間，第一介電質具有一第一能隙；以及一第二介電質，設置於第一介電質及第二電極之間，第二介電質具有比第一能隙寬的一第二能隙且係設置使得一量子井產生於第一介電質中
。
根據相同的具體實施例，第一介電質提供一電荷儲存區域，且第二介電質提供在儲存元件之一零偏壓狀態及一寫入狀態之對儲存電荷的一保持阻障，以避免電荷洩漏。根據一具體實施例，第三介電質可設置於第一電極及第一介電質之間，以作為在寫入操作期間電子的一注入阻障。
首先參考圖1，其係根據一具體實施例而顯示包含一互連系統190之積體電路180的一部分，其亦包含一儲存元件100。互連系統190包含一基板160，其可為一半導體材料，例如矽、矽鍺、及砷化鎵。基板160之上可為一堆疊，其包含由各別介電材料164層(其可例如為二氧化矽、旋塗式玻璃、聚亞醯胺、類鑽碳等)所分隔之數個互連層162。堆疊可例如以使用CMOS、PMOS、或NMOS後段製程之習知方式而形成，且堆疊內的每一層可包含一或多層。介層136係電性地連接一儲存元件100至互連層162。
特別地，仍參考圖1，儲存元件100包含第一電極102(在此具體實施例係對應至所顯示的介層136)及第二電極104(在此具體實施例係對應至所顯示的互連層162)，其中第一電極102包括具有一第一功函數之一第一材料，而第二電極104包括具有高於第一功函數之一第二功函數的一第二材料。舉例來說，第一電極102及第二電極104每一可包含一半導體材料或一傳導材料。半導體材料可包含例如矽、鍺、砷化鎵、或銻化鎵，而傳導材料可包
含例如一金屬或一金屬合金(例如鋁、鎳、鉑、氮化物(氮化鈦或氮化鉭)或銅。不論用於電極102及104的材料為何，第二電極104之材料的功函數係高於第一電極之材料的功函數。
夾設於第一電極102及第二電極104之間的為一介電堆疊106，其包含一第一介電質108設置於第一電極102及第二電極104之間，第一介電質108具有一第一能隙。較佳地，第一介電質包含一高k材料，亦即，具有高於二氧化矽之介電常數之一介電常數(k)的金屬之氧化物。針對一具體實施例，高k介電層可包含氧化鉿。其他具體實施例可包含由任何能夠最小化閘極洩漏之材料所製成之一高k介電層，其例如但不限於：氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鈦、氧化鉭、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧、以及鈮酸鉛鋅。
介電堆疊106更包含第二介電質110設置於第一介電質108及第二電極104之間，第二介電質110具有比第一能隙寬的一第二能隙且係設置使得一量子井產生於第一介電質中。較佳地，第二介電質包含SiO2
，在考慮多數高k材料具有比SiO2
窄之能隙的情況下。第二介電質110可由能夠使第一介電質108與第一電極102絕緣且呈現與第一介電質108之材料之一傳導帶不連續性的任何介電材料所製成。針對另一具體實施例，第二介電質可包含氮化矽或氮氧化矽。第一及第二介電質之間的傳導帶不連續性係
針對在第一介電質內之電荷/電子而產生一量子井112。
圖1進一步顯示，一第三介電質114係提供作為介電堆疊106的部分。第三介電質可包含與第二介電質之材料相同的材料、或一不同的材料。有關第三介電質的主要需求為，具有適當地大於量子井儲存介電質之能隙的一能隙。第三介電質114可作為一薄注入阻障，以促進電子注入進入量子井112。第二介電質110可更作為比第三介電質所提供之阻障層要厚的一保持阻障，以最小化在資料保持過程中的電荷洩漏損失。
儲存元件100之各種構件的厚度係取決於裝置技術的尺寸需求，使得儲存元件的整體閘極結構允許從第一介電質通過第三介電質之電荷的誘發。各種構件的厚度亦取決於施加在第一電極之電壓的大小。一般而言，注入阻障的厚度係受限於以下需求：在讀取/寫入循環的所需數量過程中為可靠的。具有太薄的注入氧化層可能導致提前的崩潰或過度的SILC(壓力感應漏電流)通過閘極，降低了單元效能。另一方面，保持阻障必須足夠厚以提供量子井中電荷儲存所需的生命期。
接著參考圖2，另一具體實施例顯示併入一儲存元件的一積體電路。如圖2所示，根據一具體實施例的儲存元件可採取一快閃單元200的形式。所顯示的快閃單元200包含形成於半導體基板202之上表面上的閘極氧化層214。閘極氧化層214係作為一第三介電層，類似於圖1的第三介電層114，而半導體基板202係作為一第一電極，類
似於圖1的第一電極102。半導體基板202係作類似於圖1之第一電極102的一第一電極，且可包含一半導體材料，像是例如矽、鍺、砷化鎵、銻化鎵、或適合作為快閃單元可製造於其上之基礎的其他材料。浮動閘極208係形成於閘極氧化層214上，且作為類似圖1之第一介電層108的一第一介電層。因此，根據一具體實施例，浮動閘極208包含一高k材料，像是例如氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鈦、氧化鉭、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧、以及鈮酸鉛鋅。閘極氧化層214係使浮動閘極208與通道區域206絕緣，其摻雜類型可與源極/汲極相同(如所示)或相反(類似於習知的MOSFET電晶體)。穿隧介電層210係形成於浮動閘極208上，且作為類似圖1之第二介電層110的一第二介電層。較佳地，如對圖1之第二介電質110及第一介電質108所做的注解，穿隧介電層210包含一材料，其呈現與浮動閘極208材料的一能隙差。更佳地，若浮動閘極208包含一高k材料，第二介電質包含SiO2
，在考慮多數高k材料具有比SiO2
窄之能隙的情況下。第一介電質與第二介電質之間的傳導帶不連續性(即有關浮動閘極208之材料與穿隧介電質210之材料)係針對在第一介電質內之電荷/電子而產生一量子井212。
仍參考圖2，控制閘極204係形成於穿隧介電層210上，且作為類似圖1之第二電極104的第二電極。控制閘極可例如包含一導電材料。半導體材料可例如包含矽、鍺
、砷化鎵、或銻化鎵，而傳導材料可包含例如一金屬或一金屬合金(例如鋁、鎳、鉑、氮化物(氮化鈦或氮化鉭)或銅。不論用於基板202及控制閘極204的材料為何，控制閘極204之材料的功函數係高於基板202之材料的功函數。
控制閘極204、穿隧介電質210、浮動閘極208、及閘極氧化物214係夾設於側壁間隙壁205之間。通道區域206(例如一摻雜通道區域)可如所示形成於半導體基板202中。
閘極氧化層214(類似圖1的第三介電質114)可作為一薄注入阻障，以促進電子注入進入浮動閘極208。類似於第二介電質110的穿隧介電質210可更作為比閘極氧化層所提供之阻障層要厚的一保持阻障，以最小化在資料保持過程中的電荷洩漏損失。閘極氧化層214可由能夠使浮動閘極208與通道區域206絕緣且呈現與浮動閘極之材料之一傳導帶不連續性的任何介電材料所製成。針對一具體實施例，閘極氧化層214為二氧化矽。針對另一具體實施例，閘極氧化層214為氮化矽。針對一具體實施例，閘極氧化層214包含氮氧化矽。
類似圖1之儲存元件100的情況，快閃單元200之各種構件的厚度係取決於裝置技術的尺寸需求，使得快閃單元的整體閘極結構允許從基板通過閘極氧化物的電荷誘發。
仍參考圖2，根據一具體實施例，積體電路280係顯
示為包含一互連系統290，其包含一快閃單元200。互連系統290可包含一堆疊，其包含由各別介電材料264層(其可例如包含二氧化矽、旋塗式玻璃、聚亞醯胺、類鑽碳等)所分隔之數個互連層262。堆疊可例如使用CMOS、PMOS、或NMOS後段製程而形成，且堆疊內的每一層可包含一或多層。某些介層236係電性地連接至針對基板202的接觸240。在所示的具體實施例中，另一接觸242(以虛線顯示，其係存在於與圖2所示不同之橫截面中)提供電性連接至控制閘極204。
圖3至圖6顯示在個別偏壓模式中，非揮發性儲存元件300(如圖1或圖2之儲存元件)之一具體實施例之能隙能量對距離的圖式。因此，在圖3至圖6中，x軸對應以奈米(nm)為單位的距離，其中不同的陰影帶或塊對應根據一具體實施例之儲存元件之介電質的個別厚度，且y軸對應以電子伏特(eV)為單位的能隙能量。在所示之儲存元件300的具體實施例中，第一介電質308包含1.3奈米厚的高k材料層(例如氧化鉿)，第二介電質310包含2奈米厚的介電層(例如二氧化矽)，而第三介電質314包含1奈米厚的介電層(例如二氧化矽)。第一電極302可包含例如鉑，而第二電極304可包含鈦。
將了解到，圖3至圖6的能隙能量圖係對應一具體實施例，而其他厚度、材料或個別能隙差係在具體實施例的範圍內。更將了解到，圖3至圖6的能隙能量圖並不必然表示在不同構件間可能發生之能隙差，而僅為根據一具體
實施例之在此能隙可能發生什麼的示意性描述，不論每一能隙之特定較高或較低能量值。圖3至圖6將詳細描述於下。
首先參考圖3，其顯示在平帶對準模式中之儲存元件300的能隙能量圖。
接著參考圖4，其提供儲存元件300在一關閉狀態中的能隙能量圖，亦即在第一電極302與第二電極304之間有一零偏壓的一資料保持階段。在關閉狀態中，第一電極302及第二電極304的費米能階(Fermi levels)係對準/相等。因此，在能帶中有一傾斜，其係顯示為造成第一介電質308朝第二電極304，其中傾斜將儲存電子推向接近由第二介電質310所提供之較厚的保持阻障。費米能階的對準為最低能量狀態的結果。在預設情況下，費米能階將在零偏壓對準，因為這為系統的最低能量。較厚第二介電質310之提供、以及由於在第一電極302及第二電極304之間之費米能階對準所引起之傾斜係導致朝向第二或第三介電質之儲存電荷的電極穿隧之實質預防，此方式確保在零偏壓的可靠資料儲存。傾斜係由對每一電極之功函數材料(例如金屬)的選擇所引起。
接著參考圖5，其顯示儲存元件300在寫入操作過程中之一能隙能量圖，亦即如所示在第一電極302及第二電極304之間有一負偏壓時的過程中，其係由於一負電壓已經施加至第一電極320。在圖5中，資料係顯示在被寫入至第一介電質308的程序中，其係藉由電子穿隧(直接或
Fowler-Nordheim)通過由第三介電質314所提供之注入阻障而進入量子井312。在寫入操作過程中，以第二介電質310為形式的保持阻障相較於以第一介電質108為形式的注入阻障具有可忽略的穿隧速率。因此，電荷係建立於量子井312中。若第一電極302的電壓在之後降至零，則儲存元件300將接著回復到圖4所陳述之狀態。
如圖5所示，相較於儲存元件的關閉狀態，能帶朝向保持阻障的傾斜等級在寫入操作過程中將更為顯著。這是因為由於負偏壓在第一電極與第二電極之間，以及因為第二電極相較於第一電極之較高的功函數，在第一與第二電極間之費米能階的不對準變得更加顯著，而導致更為顯著的傾斜。在電極間施加的電壓係造成費米能階分開的原因，而傾斜為由橫跨阻障之電壓所引起之電場所造成的結果。
接著參考圖6，其顯示儲存元件300在抹除操作過程中之一能隙能量圖，亦即在第一電極302及第二電極304之間有一正偏壓時的過程中。正偏壓可藉由在第二電極之電壓為零時施加一正電壓至第一電極302而引起。在圖6中，資料係顯示在從第一介電質308被抹除的程序中，其係藉由電子穿隧(直接或Fowler-Nordheim)通過由第三介電質314所提供之注入阻障而離開量子井312。在抹除操作過程中，更薄的注入阻障允許比原本要求低之電壓之抹除的可能性，具有阻障介電質以保持對應相同阻障介電質之電荷以寫入及抹除電荷。因此，電荷自量子井312移
除。由圖6可更看出，由於在第一電極與第二電極之間的正偏壓、以及因為第二電極較高的功函數(相較於第一電極)，而出現朝向注入阻障的一傾斜。抹除操作係重設儲存元件的狀態，使得在具有零電荷儲存之零電壓下，可產生如圖3所示之平帶對準組態。
接著參考圖7，其顯示一方法具體實施例700的流程圖。在方塊702，方法包含提供一第一電極，其包括具有一第一功函數之一第一材料。在方塊704，方法更包含提供一第二電極，其包括具有高於第一功函數之一第二功函數的一第二材料，以及在方塊706，提供一第一介電質於第一電極及第二電極之間，第一介電質具有一第一能隙。在方塊708，方法包含提供一第二介電質於第一介電質及第二電極之間，第二介電質具有比第一能隙寬的一第二能隙且係設置使得一量子井產生於第一介電質中。最後，在方塊710，方法包含提供設置於第一電極及第一介電質之間的一第三介電質，第三介電質比第二介電質薄且具有比第一能隙寬的一第三能隙。
有利地，根據具體實施例，雙功函數電極的實施可用以產生包含一量子井以儲存其中的注入電荷之非揮發性儲存元件。夾設於介電堆疊間的電極可特別地選擇以具有不同的功函數，以調整儲存元件的能帶對準，而致能在元件之開啟狀態中之較容易的程式化及抹除以及在元件之關閉狀態中之較佳電荷保持。有利地，將呈現一傳導帶不連續性於其間之兩介電材料並置的一介電堆疊係允許在較低能
隙介電質中產生一量子井，以此方式提高了量子井內的電荷儲存。當與在介電堆疊之任一側上之雙功函數電極的使用結合時，量子井結構可造成量子井傳導帶之一傾斜的產生，且確保了在零偏壓時的資料保持。較高的能隙介電質可作為電子引導的一阻障且可促進電子保持並允許更有效率的寫入操作。此外，由雙功函數電極所提供的調整能力係允許一薄的第三介電質可提供於第一電極及第二介電質之間，以助於寫入及抹除操作。包含一SiO2
/高k/SiO2
堆疊作為儲存元件之部分的一具體實施例的另一優點為，其摒棄了使用多晶矽於材料堆疊中，且包含了在最先進製程技術中的高k/金屬閘極，藉此提供了與CMOS製程流程不相容之基於多晶矽之記憶體元件的前身。此外，具體實施例與目前的SOC(系統單晶片)及CPU處理技術相容且可整合在一起。此外，儲存元件的可調性可匹配為一技術最小閘極圖案化能力之結果。
前述說明係意圖作為例示性而非限制性。熟此技術者可想到許多變化。這些變化係意圖包含於本發明各種具體實施例中，其僅由以下的申請專利範圍之範疇所限制。
100‧‧‧儲存元件
102‧‧‧第一電極
104‧‧‧第二電極
106‧‧‧介電堆疊
108‧‧‧第一介電質
110‧‧‧第二介電質
112‧‧‧量子井
114‧‧‧第三介電質
136‧‧‧介層
160‧‧‧基板
162‧‧‧互連層
164‧‧‧介電材料
180‧‧‧積體電路
190‧‧‧互連系統
200‧‧‧快閃單元
202‧‧‧半導體基板
204‧‧‧控制閘極
205‧‧‧側壁間隙壁
206‧‧‧通道區域
208‧‧‧浮動閘極
210‧‧‧穿隧介電質
212‧‧‧量子井
214‧‧‧閘極氧化層
236‧‧‧介層
240‧‧‧接觸
242‧‧‧接觸
262‧‧‧互連層
264‧‧‧介電材料
280‧‧‧積體電路
290‧‧‧互連系統
300‧‧‧非揮發性儲存元件
302‧‧‧第一電極
304‧‧‧第二電極
308‧‧‧第一介電質
310‧‧‧第二介電質
312‧‧‧量子井
314‧‧‧第三介電質
本發明之某些具體實施例可藉由參考用以描述本發明具體實施例之上述說明及所伴隨的圖式而有較佳的理解。在圖式中：圖1為根據一具體實施例之包含一非揮發性儲存元件
之積體電路的一部分的剖面圖；圖2為根據另一具體實施例之包含一非揮發性儲存元件之積體電路的一部分的剖面圖；圖3至圖6分別顯示一非揮發性儲存元件之具體實施例在平帶對準、在零偏壓、在寫入操作過程、以及在抹除操作過程之能隙能量對距離之圖式；以及圖7為一方法具體實施例的流程圖。
100‧‧‧儲存元件
102‧‧‧第一電極
104‧‧‧第二電極
106‧‧‧介電堆疊
108‧‧‧第一介電質
110‧‧‧第二介電質
112‧‧‧量子井
114‧‧‧第三介電質
136‧‧‧介層
160‧‧‧基板
162‧‧‧互連層
164‧‧‧介電材料
180‧‧‧積體電路
190‧‧‧互連系統
Claims (15)
- 一種非揮發性儲存元件，包含：一第一電極，包括具有一第一功函數之一第一材料；一第二電極，包括具有一第二功函數之一第二材料，該第二功函數高於該第一功函數；一第一介電質，設置於該第一電極及該第二電極之間，該第一介電質具有一第一能隙；一第二介電質，設置於該第一介電質及該第二電極之間，該第二介電質具有比該第一能隙寬的一第二能隙且係設置使得一量子井產生於該第一介電質中；以及一第三介電質，設置於該第一電極及該第一介電質之間，該第三介電質比該第二介電質薄且具有比該第一能隙寬的一第三能隙，其中該第一電極、該第二電極、該第一介電質、及該第二介電質係組態使得在該第一電極與該第二電極間為零偏壓時，產生在該第一介電質、該第二介電質、及該第三介電質之傳導帶的一傾斜係在朝該第二電極之一方向，且電子之儲存係發生於該量子井中。
- 如申請專利範圍第1項所述之儲存元件，其中該第一介電質及該第三介電質包括二氧化矽、氮化矽、及氮氧化矽之其中之一。
- 如申請專利範圍第1項所述之儲存元件，其中該第二介電質包括一高k材料。
- 如申請專利範圍第1項所述之儲存元件，其中該第 一介電質係介於約1奈米與約15奈米之間，該第二介電質係介於約0.5奈米與約10奈米之間，該第三介電質係介於約0.5奈米與約2奈米之間。
- 如申請專利範圍第1項所述之儲存元件，其中該第一電極、該第二電極、該第一介電質、該第二介電質、及該第三介電質係組態使得在該第一電極與該第二電極間為一負偏壓時，產生在該第一介電質、該第二介電質、及該第三介電質之傳導帶的一傾斜係在朝該第二電極之一方向，且發生從該第一電極進入該量子井之電子之一穿隧。
- 如申請專利範圍第1項所述之儲存元件，其中該第一電極、該第二電極、該第一介電質、該第二介電質、及該第三介電質係組態使得在該第一電極與該第二電極間為一正偏壓時，產生在該第一介電質、該第二介電質、及該第三介電質之傳導帶的一傾斜係在朝該第一電極之一方向，且發生從該量子井至該第一電極之電子之一穿隧。
- 一種製造儲存元件的方法，包含：提供一第一電極，該第一電極包括具有一第一功函數之一第一材料；提供一第二電極，該第二電極包括具有一第二功函數之一第二材料，該第二功函數高於該第一功函數；提供一第一介電質於該第一電極及該第二電極之間，該第一介電質具有一第一能隙；提供一第二介電質於該第一介電質及該第二電極之間，該第二介電質具有比該第一能隙寬的一第二能隙且係 設置使得一量子井產生於該第一介電質中；提供一第三介電質於該第一電極及該第一介電質之間，該第三介電質比該第二介電質薄且具有比該第一能隙寬的一第三能隙；以及組態該第一電極、該第二電極、該第一介電質、該第二介電質、及該第三介電質，使得在該第一電極與該第二電極間為零偏壓時，產生在該第一介電質、該第二介電質、及該第三介電質之傳導帶的一傾斜係在朝該第二電極之一方向，且電子之一儲存係發生於該量子井中。
- 如申請專利範圍第7項所述之方法，其中該第一介電質及該第三介電質包括二氧化矽、氮化矽、及氮氧化矽之其中之一。
- 如申請專利範圍第7項所述之方法，其中該第二介電質包括一高k材料。
- 如申請專利範圍第7項所述之方法，其中該第一介電質係介於約1奈米與約15奈米之間，該第二介電質係介於約0.5奈米與約10奈米之間，及該第三介電質係介於約0.5奈米與約2奈米之間。
- 如申請專利範圍第7項所述之方法，更包含組態該第一電極、該第二電極、該第一介電質、該第二介電質、及該第三介電質，使得在該第一電極與該第二電極間為一負偏壓時，產生在該第一介電質、該第二介電質、及該第三介電質之傳導帶的一傾斜係在朝該第二電極之一方向，且發生從該第一電極進入該量子井之電子之一穿隧。
- 如申請專利範圍第7項所述之方法，更包含組態該第一電極、該第二電極、該第一介電質、該第二介電質、及該第三介電質，使得在該第一電極與該第二電極間為一正偏壓時，產生在該第一介電質、該第二介電質、及該第三介電質之傳導帶的一傾斜係在朝該第一電極之一方向，且發生從該量子井至該第一電極之電子之一穿隧。
- 一種積體電路，包括：一儲存元件，包含：一第一電極，包括具有一第一功函數之一第一材料；一第二電極，包括具有一第二功函數之一第二材料，該第二功函數高於該第一功函數；一第一介電質，設置於該第一電極及該第二電極之間，該第一介電質具有一第一能隙；一第二介電質，設置於該第一介電質及該第二電極之間，該第二介電質具有比該第一能隙寬的一第二能隙且係設置使得一量子井產生於該第一介電質中；以及一第三介電質，設置於該第一電極及該第一介電質之間，該第三介電質比該第二介電質薄且具有比該第一能隙寬的一第三能隙；以及一堆疊，包括互連層、與該互連層交錯之層間介電層、以及延伸進入該層間介電層的介層，該堆疊包含連接至該第一電極之該介層的一第一介層、以及連接至該第二電極之該介層的一第二介層， 其中該第一電極、該第二電極、該第一介電質、及該第二介電質係組態使得在該第一電極與該第二電極間為零偏壓時，產生在該第一介電質、該第二介電質、及該第三介電質之傳導帶的一傾斜係在朝該第二電極之一方向，且電子之儲存係發生於該量子井中。
- 如申請專利範圍第13項所述之積體電路，其中該第一介電質及該第三介電質包括二氧化矽、氮化矽、及氮氧化矽之其中之一。
- 如申請專利範圍第13項所述之積體電路，其中該第二介電質包括一高k材料。
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